KR100591132B1 - 반도체 공정 마진 확인용 패턴 - Google Patents
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Abstract
반도체 공정 마진(margin) 확인용 패턴을 제시한다. 본 발명의 패턴은 상호 간에 이격된 패드들, 패드들 사이를 이어주게 설계된 제1 바(bar), 및 제1 바와 평행하게 이격되며 제1 바의 선폭과는 다른 선폭을 가지고 상호 간에 서로 다른 이격 간격 및 서로 다른 선폭을 가지는 다수 개의 제2 바들을 포함하고, 제1 바와 제2 바 사이에 도입되며 제1 바와 같은 선폭을 가지되 패드들에 이격된 제3 바를 더 포함하되 제1 바는 현재 공정의 디자인 룰(design rule) 보다 작은 디자인 룰의 선폭 및 이격 간격을 가진다.
디자인 룰, 사진 공정, 공정 마진
Description
도 1a 및 도 1b는 본 발명의 실시예에 의한 반도체 공정 마진 확인용 패턴을 설명하기 위해서 개략적으로 도시한 평면도들이다.
도 2 내지 도 4는 본 발명의 실시예에 의한 반도체 공정 마진 확인용 패턴을 이용한 반도체 공정 마진 확인 방법을 설명하기 위해서 개략적으로 도시한 평면도들이다.
본 발명은 반도체 소자 제조에 관한 것으로, 보다 상세하게는, 반도체 공정 마진 확인용 패턴에 관한 것이다.
일반적으로 시모스(CMOS) 반도체 제조시에 발생하는 공정 마진을 확인하는 것은 공정의 제어에 크게 중요하다. 반도체 공정을 진행하는 팹(FAB: FABrication)에서 반도체 공정 진행 후 바로 팹의 공정 마진을 직접 눈으로 또는 전기적으로 확인하는 것이 공정 제어에 중요하게 인식되고 있다. 그럼에도 불구하고, 일반적인 반도체 제조 공정에서 공정 마진을 직접적으로 확인할 수 있는 방법, 예컨대, 공정 마진 확인용 패턴을 이용하는 일은 거의 없다.
종래의 반도체 제조 공정에서는 단순하게 공정을 진행하면서 2차 전자를 이용한 마이크로 현미경, 예컨대, 주사전자현미경(SEM)을 이용하여 각 층의 최소 크기 부위를 측정하고 문제가 있는지 없는지를 확인하고 있다. 더욱 세밀한 확인 과정이 요구되는 경우, KLA 등의 장비를 이용하여 패턴과 패턴의 모양이 일치하는 지 여부를 확인하고 있다. 그러나, 이러한 방법으로는 현재 진행하고 있는 팹의 공정 마진을 보는 것은 실질적으로 거의 불가능하며, 팹의 장비가 가진 공정 마진이 얼마까지인지를 판단하는 것 또한 실질적으로 불가능하다.
더욱이, 반도체 제조 공정이 보다 미세화됨에 따라, 마스크(mask)를 이용하는 스테퍼(stepper)의 해상 능력이 좋아지면서, 마스크 한 장에 들어가는 영역이 노후화된 팹에서는 비교할 수 없을 정도로 마스크의 크기가 커지고 있다. 따라서 마스크 한 장의 패턴 단일화 및 균일화도 절대적으로 제어(control)를 해야 할 필요가 있지만, 관찰자의 능력은 상대적으로 능력의 향상 면에 있어 느리게 진행되고 있다. 따라서, 마스크의 가장자리(edge)에 있는 특정한 위치의 제품에 문제가 발생하는 경우가 많아지고 있으며, 이를 확인하는 것이 어려워지고 있다.
비록 공정 문제가 있더라도, 현재 가지고 있는 스크라이브 레인(scribe lane)에 있는 기본적인 트랜지스터나 수동 소자(passive device)의 전기적인 측정을 위한 패턴, 그리고 공정 진행에 필요한 제한적인 보조 패턴으로는 불량이 발생한 것을 확인하는 것이 어렵다. 따라서, 제품 레벨 테스트(device level test)에서 좋지 못한 수율을 확인하고 나서야 비로소 문제 공정을 파악하고 이를 개선하는 일 련의 불량 분석 후 개선 작업을 진행하는 악순환을 반복하고 있다.
따라서, 이러한 문제를 해결하기 위해서는 공정 문제를 조기에 발견하는 것이 요구되며, 또한, 이와 같은 문제로 인하여 반도체 제품 개발 기간이 지연되게 되어 적기에 고객에게 우수한 제품 공급을 하지 못하는 결과를 제공하게 된다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 소자 제조 시 발생하는 공정 마진을 확인할 수 있어, 반도체 제조 공정을 진행하는 팹(FAB)에서 반도체 공정 진행 후 즉시 팹의 공정 마진을 직접 시각적 또는 전기적으로 확인할 수 있는 패턴을 제공하는 데 있다.
상기의 기술적 과제를 위한 본 발명의 일 실시예는,
상호 간에 이격된 패드들;
상기 패드들 사이를 이어주게 설계된 제1 바(bar); 및
상기 제1 바와 평행하게 이격되되 상기 제1 바의 선폭과는 다른 선폭을 가지고, 상호 간에 서로 다른 이격 간격 및 서로 다른 선폭을 가지는 다수 개의 제2 바들을 포함하는 반도체 공정 마진 확인용 패턴을 제시한다.
상기 제1 바는 상기 제2 바들에 비해 작은 선폭을 가지는 것일 수 있다.
상기 제1 바와 상기 제2 바 사이에 도입되되, 상기 제1 바와 같은 선폭을 가지며 상기 패드들에 이격된 제3 바를 더 포함하는 것일 수 있다.
상기 제2 바들 중 어느 하나의 바는 상기 제1 바의 상하에 각각 하나씩 쌍으 로 배치된 것일 수 있다.
상기 제1 바의 선폭 및 상기 제2 바와의 이격 간격은 확인할 반도체 공정의 디자인 룰(design rule)에 비해 작은 디자인 룰로 설정된 것일 수 있다.
상기 제1 바의 선폭 및 상기 제2 바와의 이격 간격은 0.13㎛급 디자인 룰로 설정된 것일 수 있다.
상기 제2 바들 중 상기 제1 바로부터 최외곽에 배치된 최외곽의 제2 바의 선폭 및 이웃하는 다른 제2 바와의 이격 간격은 확인할 반도체 공정의 디자인 룰(design rule)로 설정된 것일 수 있다.
상기 제2 바들 중 상기 제1 바로부터 최외곽에 배치된 최외곽의 제2 바의 선폭 및 이웃하는 다른 제2 바와의 이격 간격은 0.18㎛급 디자인 룰(design rule)로 설정된 것일 수 있다.
상기 제2 바들 중 상기 최외곽 제2 바에 인접하는 내측 제2 바는 최외곽의 제2 바의 선폭 및 이격 간격에 비해 작되 상기 제1 바의 선폭 및 이격 간격에 비해 큰 선폭 및 이격 간격을 가지게 설정된 것일 수 있다.
상기 패드들 및 바들은 상기 반도체 공정을 위한 마스크 내의 칩들 사이 또는 모서리 바깥에 위치하는 것일 수 있다.
본 발명에 따르면, 반도체 소자 제조시 발생하는 공정 마진을 확인할 수 있어, 반도체 제조 공정을 진행하는 팹(FAB)에서 반도체 공정 진행 후 즉시 팹의 공정 마진을 직접 시각적 또는 전기적으로 확인할 수 있는 패턴을 제공할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 실시예에서는 반도체 소자에서 도체(conductor)로 사용하는 영역은 모두 시각적으로나 전기적으로 확인하는 것이 가능한 확인할 수 있는 영역으로 이용할 수 있다. 즉, 반도체에서 도체로 사용하는 실리콘 활성 영역(active layer region), 각 폴리실리콘 영역(polysilicon layer region), 그리고 각각의 금속층 영역(metal layer region)은 모두 팹 내의 각 공정 진행 후 바로 확인을 할 수 있는 확인 영역으로 이용할 수 있다. 그럼에도 불구하고, 실리콘 활성 영역의 경우 전기적으로 확인을 하기 위해서는 첫 번째 금속층 공정을 진행 후 확인을 하는 것이 유리하다.
본 발명의 실시예에서는 일반 수동소자 중 저항을 측정하는 패턴과 같은 유형의 패턴을 이용하여 반도체 공정 마진 확인용 패턴을 형성하는 기술을 제시한다. 일반 저항을 측정하는 패턴은 크기에 크게 영향을 받지 않게 설계(design)하지만, 본 발명의 실시예에서 제시하는 반도체 공정 마진 확인용 패턴은 바로 옆에 인접한 위치에 있는 각 패턴과 패턴의 크기를 다르게 한다.
예컨대, 0.18㎛급 반도체 기술에서 사용하는 폴리실리콘 영역을 예로 설명하면, 본 발명의 실시예에 따른 반도체 공정 마진 확인용 패턴은, 같은 방향으로 폴리실리콘 패턴 공정을 완료 후 전기적으로 측정을 할 때 필요한 패드(pad) 패턴을 형성하고, 이와 수직인 방향으로 바(bar) 패턴을 형성하여 패드들 사이를 연결한 형태로 구성된다.
이때, 바 패턴의 크기나 바 패턴과 바 패턴 사이의 간격을 다르게 배치한다. 예컨대, 0.18㎛급 반도체 기술의 경우 바 패턴과 바 패턴 사이의 이격 간격 (spacing)의 최초 크기는 0.18㎛급 반도체 기술보다 한 세대 앞선 0.13㎛급의 디자인 룰(design rule)을 적용하여 패턴을 설계한다. 그리고, 이 바 패턴의 양쪽 옆으로는 0.13㎛급 보다는 약간 크고 현재 진행하고 있는 0.18㎛급의 디자인 룰보다는 약간 작은 중간 크기 정도의 간격으로 다른 바 패턴들을 배치한다.
이렇게 바 패턴들을 배치하는 이유는 현재의 공정 조건으로 공정을 진행할 때, 패턴이 형성되는 모양에 따라 노광 장비, 예컨대, 스테퍼의 공정 마진이 어느 정도라는 것을 확인하기 위해서이다. 또한, 이러한 바 패턴들의 배치는 차세대 반도체 제조 공정을 개발해야 할 때 필요한 공정 조정 또는 제어 정도에 관한 데이터(data)를 쉽고 수월하게 획득 할 수 있게 해준다. 따라서, 차세대 반도체 개발 기간 단축과 공정 개발 중 필수적으로 필요한 단위 공정을 준비하는 기간을 줄일 수 있고, 개발에 대한 오류도 줄일 수 있다.
이와 같이 바 패턴들이 배치된 본 발명의 실시예에 따른 반도체 공정 마진 확인용 패턴은 정상적인 경우와 비정상적인 경우를 전기적인 측정 결과 데이터가 아니더라도 시각적으로도 쉽게 구분할 수 있게 해 준다. 또한, 마스크 한 장에 본 발명의 실시예에 따른 반도체 공정 마진 확인용 패턴들을 모서리 끝 부분에 위치를 시켜 놓으면, 한 마스크 내의 공정 능력도 쉽게 판단할 수 있어 기존에 쉽게 관측이 되지 않던 마스크 내의 패턴 불안정으로 인한 불량을 제품 수준의 테스트를 진행치 않더라도 관측, 검출 및 확인할 수 있어, 이러한 불량에 의한 수율 문제를 보다 용이하게 해결할 수 있다.
도 1a 및 도 1b는 본 발명의 실시예에 의한 반도체 공정 마진 확인용 패턴을 설명하기 위해서 개략적으로 도시한 평면도들이다. 도 2 내지 도 4는 본 발명의 실시예에 의한 반도체 공정 마진 확인용 패턴을 이용한 반도체 공정 마진 확인 방법을 설명하기 위해서 개략적으로 도시한 평면도들이다.
도 1a를 참조하면, 본 발명의 실시예에 의한 반도체 공정 마진 확인용 패턴은, 상호 간에 이격된 제1 및 제2 패드들(210, 220), 패드(210, 220)들 사이를 이어주게 설계된 제1 바(bar: 237), 제1 바(237)와 평행하게 이격되되 제1 바의 선폭과는 다른 선폭을 가지고 상호 간에 서로 다른 이격 간격 및 서로 다른 선폭을 가지는 다수 개의 제2 바들(231, 233)을 포함하여 형성될 수 있다. 그리고, 제1 바(237)와 제2 바들(231, 233) 사이에 제1 바(237)와 같은 선폭을 가지되 제1 및 제2패드들(210, 220)과는 이격된 제3 바(235)를 더 포함할 수 있다.
이때, 제1 바(237)는 제1 및 제2 패드(210, 220)들 사이를 이어주게 형성되되, 나머지 제2 바들(231, 233)들은 제1 및 제2 패드들(210, 220)과는 이격되게 설계된다. 이때, 제1 바(237)는 바들 중 가장 작은 선폭을 가지게 형성된다. 예를 들어, 본 발명의 실시예에 의한 반도체 공정 마진 확인용 패턴을 이용하여 확인할 공정이 0.18㎛급 반도체 공정일 경우, 제1 바(237)는 0.18㎛급 보다 앞선 세대의 디자인 룰, 예컨대, 0.13㎛급 디자인 룰을 가지는 선폭으로 형성된다. 즉, 확인하고자 하는 공정의 디자인 룰보다는 작은 디자인 룰로 형성된다. 제3 바(235)는 제1 바(237)의 상하에 평행하게 이격 배치되되, 이격 간격은 역시 확인하고자 하는 공정에 비해 앞선 공정의 디자인 룰, 예컨대, 0.13㎛급 디자인 룰의 이격 간격으로 설정된다.
제2 바들(231, 233) 중 어느 하나의 바는 제1 바의 상하에 각각 하나씩 쌍으로 배치되게 된다. 즉, 제2 바들(231, 235) 중 제1 바(237)로부터 가장 멀리 배치되는 최외곽의 제2 바(231)는 가장 큰 선폭 및 이격 간격을 가지게 형성되는 데, 확인할 반도체 공정의 디자인 룰(design rule)로 설정되게 된다. 예컨대, 최외곽의 제2 바(231)는 대략 0.18㎛급 디자인 룰의 선폭 및 이격 간격을 가지게 설정된다.
최외곽 제2 바(231)와 제3 바(235)의 사이에 위치하는 내측 제2 바(233)는 최외곽의 제2 바(231)의 선폭 및 이격 간격에 비해 작되 제1 바(237)의 선폭 및 이격 간격에 비해 큰 선폭 및 이격 간격을 가지게 설정된다. 즉, 0.13㎛급 디자인 룰과 0.18㎛급 디자인 룰 사이의 디자인 룰로 선폭 및 이격 간격이 설정된다.
도 1a에 제시된 바와 같은 반도체 공정 마진 확인용 패턴(20)은, 도 1b에 제시된 바와 같은 반도체 공정을 위한 마스크 내의 칩(chip: 10)들 사이 또는 모서리 바깥에 위치할 수 있다. 이에 따라 한 마스크 내의 공정 능력도 쉽게 판단할 수 있어 기존에 쉽게 관측이 되지 않던 마스크 내의 패턴 불안정으로 인한 불량을 제품 수준의 테스트를 진행치 않더라도 관측, 검출 및 확인할 수 있다. 따라서, 불량에 의한 수율 문제를 보다 용이하게 해결할 수 있다.
도 1a 및 도 1b에 제시된 바와 같은 반도체 공정 마진 확인용 패턴(20)을 이용하여 실제 반도체 공정, 예컨대, 노광 및 현상과 같은 사진 공정을 수행하면, 사진 공정 등이 정상적인 공정 마진을 가질 때 형성되는 웨이퍼 상의 실제 패턴의 형상은 도 2에 제시된 바와 같을 수 있다. 즉, 제1 바(231) 및 제3 바(235)로 설정된 패턴은 실제 공정 마진 범위에 속하지 않으므로, 구분되지 못하여 패턴으로 형성되 지 못하고 하나로 합쳐진 패턴(247)으로 나타나게 된다. 반면에, 제2 바들(231, 233)은 정상적으로 패턴으로 형성되게 된다.
도 3을 참조하면, 실제 공정이 비정상적인 공정 마진을 가지면, 내측 제2 바(233)가 패턴으로 형성되지 못하고 가운데가 빈 상태로 합쳐진 패턴(257)이 형성될 수 있다. 또한, 도 4에 제시된 바와 같이 합쳐진 패턴(277)이 형성될 수도 있다. 이러한 패턴들을 시각적으로 확인할 수 있어 공정 직후 바로 공정 마진을 확인할 수 있다. 또한, 이러한 패턴들은 실질적으로 도전체로 구성되므로, 제1 패드(210)와 제2 패드(220) 사이의 저항을 측정함으로써, 전기적인 방법으로도 공정 마진을 확인할 수 있다.
상술한 본 발명에 따르면, 반도체 공정 마진중 반도체 제조 기술의 중심이 되는 사진(photo) 공정 및 식각 공정 기술을 시각적 및 전기적으로 모두 확인을 할 수 있다. 또한, 패턴을 설계하면서 개발해야 할 다음 세대의 공정 기술의 디자인 룰을 적용하여 패턴을 제작하기 때문에, 현행 세대의 공정 기술뿐만 아니라 다음 세대의 공정을 개발할 준비를 충분히 할 수 있다. 또한, 다음 세대의 반도체 공정 개발을 보다 용이하게 개발할 수 있어, 시장의 요구에 맞춰 제품 개발을 할 수 있다.
또한, 노광 장비인 스테퍼 성능의 향상으로 마스크의 크기가 커짐에 따라 나타날 수 있는 마스크 영역 별 패턴의 차이를 본 발명의 공정 마진 확인용 패턴을 마스크의 각각의 모서리에 배치함으로써, 제품 수준에서 테스트를 통해서 검증해야 할 사항을 공정을 진행하면서 바로 확인할 수가 있다. 이에 따라, 문제 발생시 문제점을 쉽게 해결할 수 있고, 고객 제품 개발 기간을 효과적으로 단축할 수 있다.
이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다.
Claims (10)
- 상호 간에 이격된 패드들;상기 패드들 사이를 이어주게 설계된 제1 바(bar); 및상기 제1 바와 평행하게 이격되되, 상기 제1 바의 선폭과는 다른 선폭을 가지고 상호 간에 서로 다른 이격 간격 및 서로 다른 선폭으로 형성되는 복수의 제2 바들을 포함하는 것을 특징으로 하는 반도체 공정 마진 확인용 패턴.
- 제 1항에 있어서,상기 제1 바는 상기 제2 바들에 비해 작은 선폭을 가지는 것을 특징으로 하는 반도체 공정 마진 확인용 패턴.
- 제 1항에 있어서,상기 제1 바와 상기 제2 바 사이에서 상기 패드들에 이격된 상태로 도입되되, 상기 제1 바와 동일한 선폭을 가지는 제3 바를 더욱 포함하는 것을 특징으로 하는 반도체 공정 마진 확인용 패턴.
- 제 1항에 있어서,상기 제2 바들 중 어느 하나의 바는 상기 제1 바의 상하에 각각 하나씩 쌍으로 배치된 것을 특징으로 하는 반도체 공정 마진 확인용 패턴.
- 제 1항에 있어서,상기 제1 바의 선폭 및 상기 제2 바와의 이격 간격은 확인할 반도체 공정의 디자인 룰(design rule)에 비해 작은 디자인 룰로 설정된 것을 특징으로 하는 반도체 공정 마진 확인용 패턴.
- 제 5항에 있어서,상기 제1 바의 선폭 및 상기 제2 바와의 이격 간격은 0.13㎛급 디자인 룰로 설정된 것을 특징으로 하는 반도체 공정 마진 확인용 패턴.
- 제 1항에 있어서,상기 제2 바들 중 상기 제1 바로부터 최외곽에 배치된 최외곽의 제2 바의 선폭 및 이웃하는 다른 제2 바와의 이격 간격은 확인할 반도체 공정의 디자인 룰(design rule)로 설정된 것을 특징으로 하는 반도체 공정 마진 확인용 패턴.
- 제 7항에 있어서,상기 제2 바들 중 상기 제1 바로부터 최외곽에 배치된 최외곽의 제2 바의 선폭 및 이웃하는 다른 제2 바와의 이격 간격은 0.18㎛급 디자인 룰(design rule)로 설정된 것을 특징으로 하는 반도체 공정 마진 확인용 패턴.
- 제 7항에 있어서,상기 제2 바들 중 상기 최외곽 제2 바에 인접하는 내측 제2 바는 최외곽의 제2 바의 선폭 및 이격 간격에 비해 작되 상기 제1 바의 선폭 및 이격 간격에 비해 큰 선폭 및 이격 간격을 가지게 설정된 것을 특징으로 하는 반도체 공정 마진 확인용 패턴.
- 제 7항에 있어서,상기 패드들 및 바들은 상기 반도체 공정을 위한 마스크 내의 칩들 사이 또는 모서리 바깥에 위치하는 것을 특징으로 하는 반도체 공정 마진 확인용 패턴.
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| KR20200040390A (ko) * | 2018-10-10 | 2020-04-20 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
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2004
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