CN109817516B - 具有重叠图案的半导体装置 - Google Patents

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Abstract

一种半导体装置包括：半导体衬底，包括单元内区域及划片槽，所述划片槽界定所述单元内区域；第一重叠图案，位于所述半导体衬底上；以及第二重叠图案，邻近所述第一重叠图案，其中所述第一重叠图案是衍射式重叠(DBO)图案，且所述第二重叠图案是扫描电子显微镜(SEM)重叠图案。本公开的半导体装置可改善重叠一致性且减小对重叠图案的损坏。

Description

具有重叠图案的半导体装置
[相关申请的交叉参考]
在2017年11月21日在韩国知识产权局提出申请且名称为：“具有重叠图案的半导体装置(Semiconductor Device Having Overlay Pattern)”的韩国专利申请第10-2017-0155815号全文并入本申请供参考。
技术领域
本发明的实施例涉及一种具有重叠图案的半导体装置。
背景技术
已使用各种方法来在误差范围内将各个层之间的重叠对齐。
发明内容
本发明的实施例涉及一种半导体装置，所述半导体装置包括：半导体衬底，包括单元内区域(in-cell area)及划片槽(scribe lane)，所述划片槽界定所述单元内区域；第一重叠图案，位于所述半导体衬底上；以及第二重叠图案，邻近所述第一重叠图案。所述第一重叠图案可为衍射式重叠(diffraction-based overlay，DBO)图案，且所述第二重叠图案可为扫描电子显微镜(scanning electron microscope，SEM)重叠图案。
本发明的实施例还涉及一种半导体装置，所述半导体装置包括：半导体衬底；第一重叠图案，位于所述半导体衬底上，所述第一重叠图案包括各自在第一方向及与所述第一方向垂直的第二方向上延伸的线与空间图案；以及第二重叠图案，位于所述半导体衬底上，所述第二重叠图案在环绕所述第一重叠图案的禁区内环绕所述第一重叠图案。
本发明的实施例还涉及一种半导体装置，所述半导体装置包括：半导体衬底，包括单元内区域及划片槽，所述划片槽界定所述单元内区域；第一重叠图案，位于所述半导体衬底上；以及第二重叠图案，邻近所述第一重叠图案，所述第二重叠图案位于所述第一重叠图案的禁区(forbidden region)中。
本发明的实施例还涉及一种制造半导体装置的方法，所述方法包括：在衬底上形成光刻胶图案；利用第一重叠图案测量第一重叠一致性；如果第一重叠一致性处于可允许的误差范围内，则使用所述光刻胶图案执行蚀刻；利用第二重叠图案测量第二重叠一致性；如果所述第二重叠一致性处于可允许的误差范围内，则执行后续工艺；以及将所测量的所述第一重叠一致性及所测量的所述第二重叠一致性反馈到控制器。
附图说明
通过参照附图详细阐述示例性实施例，对所属领域中的技术人员来说本发明的特征将变得显而易见，在附图中：
图1示出用于形成根据示例性实施例的半导体装置的半导体衬底的平面图。
图2示出图1所示半导体衬底的一部分的放大图，所述一部分包括半导体裸片(semiconductor die)。
图3A示出根据示例性实施例的一个重叠图案组及其外围的一部分的放大平面图。
图3B示出根据另一个示例性实施例的一个重叠图案组及其外围的一部分的放大平面图。
图4示出用于制造根据示例性实施例的半导体装置的工艺系统的方块图。
图5示出用于解释第一重叠测量装置及第二重叠测量装置以及控制装置的方块图。
图6示出根据示例性实施例的制造半导体装置的方法的流程图。
图7A及图7B示出根据示例性实施例的利用第二重叠图案测量第二重叠一致性以及执行误读校正(mis-reading correction，MRC)的方法中的各个阶段的图。
图8A及图8B示出根据另一个示例性实施例的利用第二重叠图案执行误读校正的方法的图。
图9A及图9B示出根据另一个示例性实施例的利用第二重叠图案执行误读校正的方法的图。
图10A至图10C示出根据示例性实施例的各别子图案。
图11示出用于解释在一个拍摄区域中排列的重叠图案组的平面图。
具体实施方式
图1是示出用于形成根据示例性实施例的半导体装置的半导体衬底10的平面图。图2是图1所示半导体衬底10的一部分的放大图，所述一部分包括半导体裸片。
参照图1及图2，半导体衬底10可具有多个拍摄区域SA。拍摄区域SA中的每一者可为通过一个曝光工艺曝光的区域。一个拍摄区域SA可包括一个芯片区域CA或多个芯片区域CA。划片槽区域SL可位于各个芯片区域CA之间。芯片区域CA可由划片槽区域SL来界定。
芯片区域CA中的每一者可包括多个电路区域20。电路区域20中的每一者可包括例如逻辑电路区域20a、存储器区域20b及输入/输出装置区域20c。芯片区域CA可被称为“单元内区域(in-cell area)”。
参照图2，在一些示例性实施例中，多个重叠图案组100可实质上均匀地排列在半导体衬底10上。在一些示例性实施例中，所述多个重叠图案组100可均匀地排列在划片槽区域SL上。在一些示例性实施例中，所述多个重叠图案组100可均匀地排列在芯片区域CA(单元内区域)上。在一些示例性实施例中，所述多个重叠图案组100可均匀地排列在半导体衬底10上，而不论划片槽区域SL以及芯片区域CA如何。
图3A是示出根据示例性实施例的一个重叠图案组100及其外围的一部分的放大平面图。
参照图3A，在重叠图案组100中可排列有第一重叠图案110及第二重叠图案120。
在一些示例性实施例中，第一重叠图案110可位于重叠图案组100的中心处。第一重叠图案110可包括第一重叠标记110x。第一重叠标记110x可为在第一方向(例如，x方向)上延伸的多个线与空间图案(line-and-spacepattern)。在一些示例性实施例中，第一重叠图案110可包括第二重叠标记110y。第二重叠标记110y可为在与第一方向不同的第二方向(例如，y方向)上延伸的多个线与空间图案。
在第一重叠图案110周围可设置具有预定宽度G1的禁区FR。宽度G1可为例如近似2微米。并非在禁区FR中不形成图案，在本示例性实施例中，在禁区FR中可设置第二重叠图案120。在一些示例性实施例中，第二重叠图案120可被设置成环绕第一重叠图案110。
可使用第一重叠图案110利用第一重叠测量装置来测量重叠。举例来说，可通过光刻工艺在第一重叠图案110上形成光刻胶图案，且可在使用光刻胶图案执行后续工艺(例如，蚀刻工艺)之前，使用光刻胶图案执行重叠测量。第一重叠图案110可包括彼此平行且在第一方向(x方向)上延伸的第一重叠标记110x以及彼此平行且在第二方向(y方向)上延伸的第二重叠标记110y。
可使用第二重叠图案120利用以下将阐述的第二重叠测量装置来测量重叠。图3A所示第二重叠图案120可为出于清晰目的而被放大的图案。在一些示例性实施例中，第二重叠图案120可具有比第一重叠图案110的平面面积小的平面面积。
如图3A所示，在一些示例性实施例中，第二重叠图案120可包括多个子图案122。子图案122的尺寸及/或宽度可小于第一重叠图案110的第一重叠标记110x及第二重叠标记110y的尺寸及/或宽度。
图3A示出其中所述多个子图案122排列成栅格图案(lattice pattern)的实施例，但所述多个子图案122可排列成例如之字形图案(zigzag pattern)。另外，图3A示出其中第二重叠图案120的平面具有十字形状的实施例，但也可使用其他形状。
子图案122中的每一者可具有与芯片区域CA对应的单元图案。在一些示例性实施例中，子图案122中的每一者可与位于芯片区域CA中且位于与子图案122相同水平高度处的特定单元图案同时形成。
在示例性实施例中，在重叠图案组100周围可设置有虚设图案31。虚设图案31可为不对最终半导体装置的操作发挥作用的结构或特征。举例来说，虚设图案31可减轻在半导体装置的制造工艺期间出现的负载效应(loading effect)。
在图3A中将虚设图案31中的每一者的平面形状示出为简单的矩形，但虚设图案31可具有例如多边形形状、圆形形状或椭圆形形状。
在示例性实施例中，宽度G1可为近似2微米，且第一重叠图案110的边缘与虚设图案31之间的最短距离可为至少约2微米。
在示例性实施例中，第一重叠图案110的边缘与第二重叠图案120之间的最短距离G2可为约0.5微米到约1.5微米。如果不存在第二重叠图案120，则在第一重叠图案110与虚设图案31之间可形成具有至少2微米的宽度的空隙空间，且第一重叠图案110的边缘可能会因在形成半导体装置的工艺中出现的负载效应而损坏。根据本示例性实施例，第二重叠图案120的存在可减小在第一重叠图案110周围形成的空隙空间的尺寸，从而减小在形成半导体装置的工艺中出现的负载效应。因此，对第一重叠图案110的损坏可减小。
图3B是示出根据另一个示例性实施例的一个重叠图案组100及其外围的一部分的放大平面图。
参照图3B，图3B所示实施例与图3A所示实施例相同，只是第二重叠图案120中的每一者包括上部第二重叠图案122u以及下部第二重叠图案122d。上部第二重叠图案122u定位在处于上部水平高度处的上部层中。下部第二重叠图案122d定位在处于下部水平高度处的下部层中。
在图3B中，包括上部第二重叠图案122u的上部层以及包括下部第二重叠图案122d的下部层可在视线方向上堆叠。因此，下部层中的下部第二重叠图案122d可为在视觉上不可见的或者与上部第二重叠图案122u相比可看起来模糊。尽管下部第二重叠图案122d可为在视觉上不可见的或者可看起来模糊，然而通过扫描高能电子束(例如，能量为约10keV或大于约10keV的电子束)可提取出下部层中的下部第二重叠图案122d的图像。
可将下部第二重叠图案122d的提取图像与上部第二重叠图案122u一起使用来测量上部层与下部层的重叠一致性。这将在下述参照图9A及图9B来更详细地阐述。
图4是用于制造根据示例性实施例的半导体装置的工艺系统1的方块图。
参照图4，工艺系统1可包括例如：用于执行光刻工艺的光刻工艺设备13；用于利用使用光刻工艺设备13形成的光刻胶图案来测量第一重叠的第一重叠测量装置11；用于利用光刻胶图案执行后续工艺的半导体工艺设备15；以及用于利用使用半导体工艺设备15形成的第二重叠图案来测量第二重叠的第二重叠测量装置12。另外，工艺系统1可包括向第一重叠测量装置11及第二重叠测量装置12发送信号以及从第一重叠测量装置11及第二重叠测量装置12接收信号的控制装置17。
将参照图5阐述第一重叠测量装置11、第二重叠测量装置12以及控制装置17。图5是用于解释第一重叠测量装置11、第二重叠测量装置12以及控制装置17的方块图。
参照图4及图5，第一重叠测量装置11可包括第一托盘11a及第一测量单元11b，第一托盘11a上面放置有具有由光刻工艺设备13形成的光刻胶图案的半导体衬底10，第一测量单元11b利用光刻胶图案执行重叠测量。第一测量单元11b可利用例如光的衍射来测量重叠目标图案的重叠，且控制装置17可利用从第一测量单元11b测量及获得的数据来产生重叠误差数据。所产生的重叠误差数据可被反馈到光刻工艺设备13。
第二重叠测量装置12可包括第二托盘12a及第二测量单元12b，第二托盘12a上面放置有具有由半导体工艺设备15形成的金属重叠图案的半导体衬底10，第二测量单元12b利用金属重叠图案执行重叠测量。第二重叠测量装置12可为使用扫描电子显微镜(scanning electron microscope，SEM)的测量装置。举例来说，第二重叠测量装置12可扫描着陆能量(landingenergy)为近似10keV或大于近似10keV的电子束，从而提取堆叠成至少两个层或三个层的金属图案的扫描电子显微镜图像。控制装置17可利用由第二重叠测量装置12提取的扫描电子显微镜图像产生重叠误差数据。所产生的重叠误差数据可被反馈到光刻工艺设备13。
根据本示例性实施例，可提供包括以不同的方式执行重叠测量的第一重叠测量装置11及第二重叠测量装置12的工艺系统1。第一重叠测量装置11可使用光刻胶图案。因此，可实现快速反馈。第二重叠测量装置12可使用与实际电路图案相似的金属图案。因此，第二重叠测量装置12可提取与实际电路图案的错位(misalignment)相似的错位值。因此，重叠一致性可得到提高。使用根据本示例性实施例的工艺系统1形成的半导体装置可减小因错位造成的缺陷。另外，工艺系统1可提高生产率。
一般来说，可对单元区域的图案中对实际电路配置发挥作用的图案执行使用扫描电子显微镜进行的重叠测量。然而，这样做可能会损坏目标图案，且因此可能仅适合于对测试样本执行。另一方面，根据本示例性实施例，可对不对电路配置发挥作用的图案(举例来说，例如专用于使用扫描电子显微镜进行的重叠测量的第二重叠图案120等图案)执行使用扫描电子显微镜进行的重叠测量。因此，可对例如所有的裸片(die)、所有的晶片或所有的批次(lot)执行全面检查。
图6是根据示例性实施例的制造半导体装置的方法的流程图。
参照图6，可向衬底处理空间中引入衬底(操作S110)。衬底处理空间可为例如集群工具(cluster tool)的处理室。
接下来，可在衬底上形成光刻胶图案(操作S120)。光刻胶图案可包括第一重叠图案。
接下来，使用第一重叠图案来测量第一重叠一致性(操作S130)。举例来说，可使用图5所示第一重叠测量装置11来测量第一重叠一致性。
接下来，判断所测量的第一重叠一致性是否处于可允许的误差范围内(操作S140)。如果确定所测量的第一重叠一致性超出可允许的误差范围，则可移除在操作S120中形成的光刻胶图案且可通过返工(rework)来形成新的光刻胶图案(操作S135)。为此，可对与所测量的第一重叠一致性相关的数据进行反馈(操作S190)。
如果确定所测量的第一重叠一致性处于可允许的误差范围内，则可执行使用光刻胶图案作为蚀刻掩模的蚀刻工艺作为后续工艺(操作S150)。另外，即使第一重叠一致性未超出可允许的误差范围，仍可对与所测量的第一重叠一致性相关的数据进行反馈以对下一裸片(die)、衬底或批次执行更精确的处理(操作S190)。
在一些示例性实施例中，可对被执行蚀刻的图案另外执行形成导电布线(conductive wiring line)的工艺。可使用例如镶嵌工艺来执行形成导电布线的工艺。
接下来，使用第二重叠图案来测量第二重叠一致性(操作S160)。举例来说，可使用图5所示第二重叠测量装置12来测量第二重叠一致性。
接下来，判断所测量的第二重叠一致性是否处于可允许的误差范围内(操作S170)。如果确定所测量的第二重叠一致性超出可允许的误差范围，则可将所述衬底丢弃(操作S185)。然而，即使第二重叠一致性超出可允许的误差范围，在一些情形中，仍可对衬底执行返工，且在反馈相关数据之后可执行后续工艺。在任何情形中，均可对与所测量的第二重叠一致性相关的数据进行反馈以对下一衬底或批次执行更精确的处理(操作S190)。
如果确定所测量的第二重叠一致性处于可允许的误差范围，则可执行预定的后续工艺(操作S180)。另外，即使第二重叠一致性未超出可允许的误差范围，仍可对与所测量的第二重叠一致性相关的数据进行反馈以对下一裸片、衬底或批次执行更精确的处理(操作S190)。
在下文中，将更详细地阐述利用在第一重叠图案110的禁区FR中形成的第二重叠图案120来测量第二重叠一致性的方法。
图7A及图7B是示出根据示例性实施例的利用第二重叠图案120测量第二重叠一致性以及执行误读校正(MRC)的方法的图。在图7A及图7B中，左侧示出第二重叠区域120R的第二重叠图案且右侧示出单元内区域CA的图案。
参照图7A，在单元内区域CA中形成第一单元图案组40a，且同时，在第二重叠区域120R中形成第一子图案122a。
尽管在图7A中，第一单元图案组40a被示出为一条线，然而第一单元图案组40a可具有例如由两条或更多条线、插塞、柱或多边形加以组合形成的形状等形状。另外，构成第一单元图案组40a的特征的数目可为一个、或者两个或更多个。
另外，第一单元图案组40a及第一子图案122a可形成为凹雕(intaglio)形式，例如具有导体或其他特定的膜片，或者可只包括不含导体或其他特定膜材料的图案。在一些其他实施例中，第一单元图案组40a及第一子图案122a可被形成为浮雕(embossment)形式，例如具有导体或其他特定膜材料。
第一子图案122a可对应于第一单元图案组40a。用语“对应”不仅指第一子图案122a与第一单元图案组40a同时产生，而且还指第一单元图案组40a的位置及取向(orientation)可由第一子图案122a来表示。当确定出第一子图案122a的位置及取向时，可相应地确定出第一单元图案组40a的位置及取向。
参照图7B，可在与第一子图案122a及第一单元图案组40a相同的水平高度处形成第二子图案122b及第二单元图案组40b。在图7B所示的示例性实施例中，参照图7B，在单元内区域CA中形成第二单元图案组40b，且同时，在第二重叠区域120R中形成第二子图案122b。
表达'相同的水平高度'可表示在与其中形成有第一单元图案组40a、第二单元图案组40b、第一子图案122a及第二子图案122b的半导体衬底垂直的方向(视线方向)上具有实质上相同的高度。
第一子图案122a与第二子图案122b可实质上在y方向上对齐。第一子图案122a可具有与y轴平行的中心线122ac，且第二子图案122b可具有与y轴平行的中心线122bc。在一些示例性实施例中，第一子图案122a的形状及尺寸可与第二子图案122b的形状及尺寸相同。
第二子图案122b可对应于第二单元图案组40b。参照图7A给出的对第一子图案122a及第一单元图案组40a的说明可同等地应用于第二子图案122b及第二单元图案组40b。
当形成在第二重叠区域120R中的第一子图案122a与第二子图案122b准确地彼此对齐时，例如当第一子图案122a的中心线122ac与第二子图案122b的中心线122bc在可允许的误差范围内形成直线时，可认为第二单元图案组40b相对于第一单元图案组40a的重叠处于可允许的误差范围内。
如图7B所示，在第一子图案122a的中心线122ac与第二子图案122b的中心线122bc之间可出现间隙p。间隙p可表示第一子图案122a与第二子图案122b在x方向上错位的程度。
当间隙p过大时，可确定第一单元图案组40a与第二单元图案组40b之间的相对重叠超出范围，使得所产生的半导体装置可被视为有缺陷的。另外，为了通过将间隙p减小到处于可允许的误差范围内来防止其他缺陷，可将关于间隙p的尺寸的信息反馈到光刻工艺设备13(参见图4)以提高重叠一致性。
当间隙p处于可允许的误差范围内时，可确定第一单元图案组40a与第二单元图案组40b之间的相对重叠正常，且可执行后续工艺。在这种情形中，如果确定间隙p处于可允许的误差范围内，但需要通过反馈来执行误读校正，则可将关于间隙p的尺寸的信息反馈到光刻工艺设备13(参见图4)以进一步提高重叠一致性。
如果间隙p的值非常小而使得不需要另外的重叠，则可省略反馈过程。
图8A及图8B是示出根据另一个示例性实施例的利用第二重叠图案120执行误读校正的方法的图。在图8A及图8B中，左侧示出第二重叠区域120R的第二重叠图案且右侧示出单元内区域CA的图案。
在图8A所示的示例性实施例中，在单元内区域CA中形成第一单元图案组40a，且同时，在第二重叠区域120R中形成第一子图案122ax及第三子图案122ay。
由于已参照图7A阐述了第一单元图案组40a，因此此处将省略进一步说明。
第一子图案122ax及第三子图案122ay可对应于第一单元图案组40a。此处，用语“对应”不仅意指第一子图案122ax及第三子图案122ay与第一单元图案组40a同时产生，而且还意指第一单元图案组40a的位置及取向可由第一子图案122ax及第三子图案122ay来表示。因此，当确定第一子图案122ax及第三子图案122ay的位置及取向时，可相应地确定第一单元图案组40a的位置及取向。在一些示例性实施例中，当确定出第一子图案122ax的位置及取向时，还可确定第三子图案122ay的位置及取向，且反之亦然。在这种情形中，当确定出第一子图案122ax及第三子图案122ay中的任意一者的位置及取向时，可相应地确定出第一单元图案组40a的位置及取向。
第一子图案122ax可具有与y方向平行的中心线122axc，且第三子图案122ay可具有与x方向平行的中心线122ayc。
参照图8B，可在与第一子图案122ax及第三子图案122ay以及第一单元图案组40a相同的水平高度处形成第二子图案122b及第二单元图案组40b。如图8B所示，在单元内区域CA中形成第二单元图案组40b，且同时，在第二重叠区域120R中形成第二子图案122b。
第一子图案122ax与第二子图案122b可实质上在y方向上对齐。第二子图案122b与第三子图案122ay可实质上在x方向上对齐。在一些示例性实施例中，第二子图案122b可具有与x轴平行的中心线122byc及与y轴平行的中心线122bxc。在一些示例性实施例中，第一子图案122ax、第二子图案122b及第三子图案122ay的形状及尺寸可为相同的。
第二子图案122b可对应于第二单元图案组40b。参照图8A给出的对第一子图案122ax及第三子图案122ay以及第一单元图案组40a的说明可同等地应用于第二子图案122b及第二单元图案组40b。
可通过对第一子图案122ax与第二子图案122b的相对位置进行检查来确定第一单元图案组40a与第二单元图案组40b在x方向上的重叠是否处于可允许的误差范围内。
当形成在第二重叠区域120R中的第一子图案122ax与第二子图案122b准确地彼此对齐时，例如当和y方向平行的第一子图案122ax的中心线122axc与第二子图案122b的中心线122bxc在可允许的误差范围内位于直线上时，可认为第二单元图案组40b相对于第一单元图案组40a在x方向上的重叠处于可允许的误差范围内。
如图8B所示，在第一子图案122ax的中心线122axc与第二子图案122b的中心线122bxc之间可出现间隙p。间隙p可表示第一子图案122ax与第二子图案122b在x方向上错位的程度。
可通过对第三子图案122ay与第二子图案122b的相对位置进行检查来确定第一单元图案组40a与第二单元图案组40b在y方向上的重叠是否处于可允许的误差范围内。
当形成在第二重叠区域120R中的第三子图案122ay与第二子图案122b准确地彼此对齐时，例如当和x方向平行的第三子图案122ay的中心线122ayc与第二子图案122b的中心线122byc在可允许的误差范围内位于直线上时，可认为第二单元图案组40b相对于第一单元图案组40a在y方向上的重叠处于可允许的误差范围内。
当间隙p及/或间隙q过大时，第一单元图案组40a与第二单元图案组40b之间的相对重叠可超出范围，使得所制成的半导体装置可被视为有缺陷的。另外，为了通过将间隙p及/或间隙q减小到处于可允许的误差范围内来防止其他缺陷，可将关于间隙p及/或间隙q的尺寸的信息反馈到光刻工艺设备13(参见图4)以提高重叠一致性。
当间隙p及/或间隙q处于可允许的误差范围内时，可确定第一单元图案组40a与第二单元图案组40b之间的相对重叠正常，且可执行后续工艺。在这种情形中，如果确定间隙p及间隙q处于可允许的误差范围内、但需要通过反馈来执行误读校正，则可将关于间隙p的尺寸及间隙q的尺寸的信息反馈到光刻工艺设备13(参见图4)以进一步提高重叠一致性。
如果间隙p及间隙q的值小到不需要另外的重叠，则可省略反馈过程。
在图7A至图8B中，当在单元内区域CA中形成多个线与空间图案时，所述多个线与空间图案被划分成两个单元图案组(即，第一单元图案组40a及第二单元图案组40b)，且所述两个单元图案组并非同时形成的而是依序形成的。此工艺可为例如通常被称为“光刻-蚀刻-光刻-蚀刻(litho-etch-litho-etch，LELE)”的工艺。
尽管图7A至图8B示出其中单元图案被划分成两个单元图案组的实例，然而单元图案可被划分成三个或更多个单元图案组(例如，四个单元图案组或八个单元图案组)以依序地形成每一群组的单元图案。
当将单元图案划分成三个或更多个单元图案组且所述三个或更多个单元图案组依序形成在衬底上时，第二重叠图案120的子图案的数目可与单元图案组的数目对应地增大。
在图3A所示重叠图案组100中，禁区FR中的所述多个子图案122被示出为第二重叠图案120的一部分，且子图案122中的一些子图案122可只用作虚设图案。
图9A及图9B是示出根据另一个示例性实施例的利用第二重叠图案120执行误读校正的方法的图。在图9A及图9B中，左侧示出第二重叠区域120R的第二重叠图案且右侧示出单元内区域CA的图案。
参照图9A，在单元内区域CA中形成第一单元图案组40a，且同时，在第二重叠区域120R中形成第一子图案122a。第一单元图案组40a与第一子图案122a二者可形成在具有第一高度的第一水平高度处。
由于已参照图7A阐述了第一单元图案组40a，因此此处将省略进一步说明。第一子图案122a可对应于第一单元图案组40a。
参照图9B，可形成层间绝缘层ILD来覆盖第一单元图案组40a与第一子图案122a二者，且可在具有较高的水平高度的层中形成第三单元图案组40c及第四子图案122c。第三单元图案组40c及第四子图案122c可形成在具有第二高度的第二水平高度处，且第二高度可大于第一高度。
如图9B所示，可在单元内区域CA中形成第三单元图案组40c，且同时，可在第二重叠区域120R中形成第四子图案122c。
第一子图案122a与第四子图案122c可实质上在y方向上对齐。第一子图案122a可具有与y轴平行的中心线122ac，且第四子图案122c可具有与y轴平行的中心线122cc。在一些示例性实施例中，第一子图案122a与第四子图案122c的形状及尺寸可为相同的。
第四子图案122c可对应于第三单元图案组40c。参照图7A给出的对第一子图案122a及第一单元图案组40a的说明可同等地应用于第四子图案122c及第三单元图案组40c。
当形成在第二重叠区域120R中的第一子图案122a与第四子图案122c准确地彼此对齐时，例如当第一子图案122a的中心线122ac与第四子图案122c的中心线122cc在可允许的误差范围内位于直线上时，可认为第三单元图案组40c相对于第一单元图案组40a的重叠处于可允许的误差范围内。
如图9B所示，在第一子图案122a的中心线122ac与第四子图案122c的中心线122cc之间可出现间隙r。间隙r可表示第一子图案122a与第四子图案122c在x方向上错位的程度。
当间隙r过大时，第一单元图案组40a与第三单元图案组40c之间的相对重叠可超出范围，使得所制成的半导体装置可被视为有缺陷的。另外，为了通过将间隙r减小到处于可允许的误差范围内来防止其他缺陷，可将关于间隙r的尺寸的信息反馈到光刻工艺设备13(参见图4)以提高重叠一致性。
当间隙r处于可允许的误差范围内时，可确定第一单元图案组40a与第三单元图案组40c之间的相对重叠正常，且可执行后续工艺。在这种情形中，如果确定间隙r处于可允许的误差范围内、但需要通过反馈来执行误读校正，则可将关于间隙r的尺寸的信息反馈到光刻工艺设备13(参见图4)以进一步提高重叠一致性。
如果间隙r的值小到不需要另外的重叠，则可省略反馈过程。
尽管第一单元图案组40a及第一子图案122a被层间绝缘层ILD覆盖，然而可使用参照图4及图5阐述的第二重叠测量装置12及控制装置17来分析及读取第一子图案122a，从而产生重叠误差数据。
第二重叠测量装置12可提取第一子图案122a的扫描电子显微镜图像，且所提取的第一子图案122a的扫描电子显微镜图像可与图9B所示平面图像相同。控制装置17可利用图9B所示平面图像产生第一子图案122a与第四子图案122c之间的重叠误差数据。举例来说，控制装置17可从第二重叠测量装置12接收扫描电子显微镜图像，且可提取第一子图案122a的中心线122ac及第四子图案122c的中心线122cc。
图10A至图10C示出根据示例性实施例的各别子图案的替代实施例。
参照图10A，各别子图案可由在x方向上延伸的狭缝(slit)形成，且参照图10B，各别子图案可由在y方向上延伸的狭缝形成。另外，参照图10C，各别子图案中的一些子图案可由在x方向上延伸的狭缝形成且其他子图案可由在y方向上延伸的狭缝形成。
可考虑到用于曝光的光源的性质、偏振方向、相移等来判断利用在哪一个方向上延伸的狭缝形成子图案。
举例来说，当用于曝光的光源使用离轴照明(off-axis illumination，OAI)时，可根据使用偶极照明(dipole illumination)、四极照明(quadrupole illumination)、环形照明(annular illumination)及任意其他照明中的哪一种作为离轴照明来确定具体的子图案。
在一些示例性实施例中，可根据哪一个方向是使从光源发出的光偏振的偏振方向来确定具体子图案。
在一些示例性实施例中，当使用相移掩模时，可根据光穿过相移掩模时的相移如何来确定具体的子图案。
将参照图11阐述参照图1阐述的在拍摄区域SA中排列的重叠图案组100。图11是用于解释在一个拍摄区域SA中排列的重叠图案组100的平面图。
参照图11，多个重叠图案组100可排列在一个拍摄区域SA中且可在所述一个拍摄区域SA中均匀地排列。
在一些示例性实施例中，在一个拍摄区域SA中可排列有多个芯片区域CA。在所述多个芯片区域CA中排列的重叠图案组100的位置可为相同的。举例来说，放置在所述多个芯片区域CA中的任意一个芯片区域CA中的重叠图案组100的位置可与放置在另一个芯片区域CA中的重叠图案组100的位置相同。
在一些示例性实施例中，在一个拍摄区域SA中，所述多个重叠图案组100可被排列成具有最大化分散(maximized dispersion)。因此，使用重叠图案组100中的重叠图案测量及计算的重叠误差可与芯片区域CA中的电路图案的重叠误差更相似。
综上所述，可考虑利用衍射的光学方法以及使用扫描电子显微镜的方法来将各个层之间的重叠对齐。然而，由于将形成在衬底上的图案的尺寸变得极小，因此可能难以维持重叠的一致性。
如上所述，本发明的实施例涉及一种重叠一致性得到提高且对重叠图案的损坏减小的半导体装置。
使用根据本发明概念实施例的重叠图案可提高重叠一致性并使得能够通过使用扫描电子显微镜的方法实现全面检查。另外，设置在禁区中的重叠图案可用作虚设图案，且因此对衍射式重叠图案的损坏可减小。
本文中已公开了示例性实施例，且尽管采用了特定用语，然而所述用语仅被用于且被解释为一般性及说明性意义，而非用于限制目的。在一些情况下，如在本申请提交时对于所属领域中的普通技术人员来说将显而易见，除非另外具体地指明，否则结合特定实施例阐述的特征、特性及/或元件可单独使用或者与结合其他实施例阐述的特征、特性及/或元件组合使用。因此，所属领域中的技术人员应理解，在不背离以上权利要求书所述的本发明的精神及范围的条件下，可作出形式及细节上的各种改变。

Claims (14)

1.一种半导体装置，其特征在于，包括：
半导体衬底，包括单元内区域及划片槽，所述划片槽界定所述单元内区域；
第一重叠图案，位于所述半导体衬底上，所述第一重叠图案包括在第一方向延伸的第一线与空间图案以及在第二方向延伸的第二线与空间图案，所述第二方向垂直于所述第一方向；以及
第二重叠图案，环绕所述第一重叠图案且邻近所述第一重叠图案，
其中所述第一重叠图案是衍射式重叠图案，且所述第二重叠图案是扫描电子显微镜重叠图案，
其中所述第二重叠图案包括第一子图案及第四子图案，所述第一子图案及所述第四子图案分别与位于所述单元内区域中的第一单元图案组及第三单元图案组对应，所述第一单元图案组与所述第三单元图案组位于不同水平高度处。
2.根据权利要求1所述的半导体装置，其特征在于，虚设图案位于所述第一重叠图案周围，且所述第二重叠图案位于所述第一重叠图案与所述虚设图案之间。
3.根据权利要求2所述的半导体装置，其特征在于，所述第一重叠图案的边缘与所述虚设图案之间的最短距离为至少2微米，且所述第一重叠图案的所述边缘与所述第二重叠图案之间的最短距离为0.5微米到1.5微米。
4.根据权利要求1所述的半导体装置，其特征在于，所述第二重叠图案包括第一子图案及第二子图案，所述第一子图案及所述第二子图案分别与位于所述单元内区域中的第一单元图案组及第二单元图案组对应，所述第一单元图案组与所述第二单元图案组位于相同水平高度处。
5.根据权利要求4所述的半导体装置，其特征在于，
所述第二重叠图案还包括第三子图案，所述第三子图案与位于所述单元内区域中且位于相同水平高度处的所述第一单元图案组对应，且
所述第一子图案与所述第二子图案的排列的方向不同于所述第二子图案与所述第三子图案的排列的方向。
6.根据权利要求1所述的半导体装置，其特征在于，
所述第一重叠图案及所述第二重叠图案形成一个重叠图案组，且
所述重叠图案组位于所述划片槽中。
7.根据权利要求1所述的半导体装置，其特征在于，
所述第一重叠图案及所述第二重叠图案形成一个重叠图案组，且
所述重叠图案组位于所述单元内区域中。
8.一种半导体装置，其特征在于，包括：
半导体衬底，包括单元内区域及划片槽，所述划片槽界定所述单元内区域；
第一重叠图案，位于所述半导体衬底上，所述第一重叠图案包括至少第一线与空间图案和第二线与空间图案，所述第一线与空间图案在第一方向上延伸，且所述第二线与空间图案在与所述第一方向垂直的第二方向上延伸；以及
第二重叠图案，位于所述半导体衬底上，所述第二重叠图案在环绕所述第一重叠图案的禁区内环绕所述第一重叠图案，
其中所述第二重叠图案包括第一子图案及第二子图案，所述第一子图案及所述第二子图案与位于所述单元内区域中的第一单元图案组及第二单元图案组分别对应，且所述第一单元图案组及所述第二单元图案组位于不同水平高度处。
9.根据权利要求8所述的半导体装置，其特征在于，所述第二重叠图案只包括在同一方向上延伸的线与空间图案。
10.一种半导体装置，其特征在于，包括：
半导体衬底，包括单元内区域及划片槽，所述划片槽界定所述单元内区域；
第一重叠图案，位于所述半导体衬底上，所述第一重叠图案是衍射式重叠图案；以及
第二重叠图案，邻近所述第一重叠图案，所述第二重叠图案位于所述第一重叠图案的禁区中且是扫描电子显微镜重叠图案，且
其中所述第二重叠图案包括第一子图案及第二子图案，所述第一子图案及所述第二子图案与位于所述单元内区域中的第一单元图案组及第二单元图案组分别对应，且所述第一单元图案组及所述第二单元图案组位于不同水平高度处。
11.根据权利要求10所述的半导体装置，其特征在于，所述第一重叠图案是在所述划片槽中的衍射式重叠图案。
12.根据权利要求11所述的半导体装置，其特征在于，所述第二重叠图案是在所述划片槽中的扫描电子显微镜重叠图案。
13.根据权利要求10所述的半导体装置，其特征在于，所述第二重叠图案还包括第四子图案，所述第四子图案与位于所述单元内区域中的第三单元图案组对应，所述第四子图案位于与所述第一单元图案组及所述第二单元图案组不同的水平高度处。
14.根据权利要求13所述的半导体装置，其特征在于：
所述第四子图案位于高于所述第一单元图案组及所述第二单元图案组的水平高度，且
所述第一子图案及所述第二子图案被层间绝缘层覆盖，使得能够通过扫描电子显微镜提取所述第一子图案的图像及所述第二子图案的图像。
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