KR102387947B1 - 오버레이 패턴을 갖는 반도체 소자 - Google Patents

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Abstract

본 발명은 인-셀(in-cell) 영역 및 상기 인-셀 영역을 정의하는 스크라이브 레인(scribe lane)을 포함하는 반도체 기판; 상기 반도체 기판 상에 배치된 제 1 오버레이 패턴; 및 상기 제 1 오버레이 패턴에 이웃하여 배치된 제 2 오버레이 패턴을 포함하는 반도체 소자를 제공한다. 이 때, 상기 제 1 오버레이 패턴은 회절 기반 오버레이(diffraction-based overlay, DBO) 패턴이고, 상기 제 2 오버레이 패턴은 주사전자현미경(scanning electron microscope, SEM) 오버레이 패턴일 수 있다.

Description

오버레이 패턴을 갖는 반도체 소자 {Semiconductor device having an overlay pattern}
본 발명은 반도체 소자에 관한 것으로서, 더욱 구체적으로는 오버레이 정합성이 향상되고 오버레이 패턴의 손상이 감소되는 반도체 소자에 관한 것이다.
층간의 오버레이(overlay)를 오차 범위 이내로 정렬하기 위하여 다양한 방법들에 사용되고 있다. 특히, 회절 연상을 응용한 광학적 방법과 주사전자 현미경을 이용한 방법도 사용되고 있다. 그런데, 기판 상에 제조하고자 하는 패턴들의 크기가 극도로 작아짐에 따라 오버레이 정합성이 감소해 나가고 있다. 따라서, 패턴들의 크기가 작아짐에도 불구하고 오버레이 정합성이 우수한 반도체 소자가 필요할 수 있다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 오버레이 정합성이 향상되고 오버레이 패턴의 손상이 감소되는 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 오버레이 정합성이 향상되고 오버레이 패턴의 손상이 감소되는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명은 상기 기술적 과제를 이루기 위하여, 인-셀(in-cell) 영역 및 상기 인-셀 영역을 정의하는 스크라이브 레인(scribe lane)을 포함하는 반도체 기판; 상기 반도체 기판 상에 배치된 제 1 오버레이 패턴; 및 상기 제 1 오버레이 패턴에 이웃하여 배치된 제 2 오버레이 패턴을 포함하는 반도체 소자를 제공한다. 이 때, 상기 제 1 오버레이 패턴은 회절 기반 오버레이(diffraction-based overlay, DBO) 패턴이고, 상기 제 2 오버레이 패턴은 주사전자현미경(scanning electron microscope, SEM) 오버레이 패턴일 수 있다.
본 발명의 다른 태양은 반도체 기판; 상기 반도체 기판 위에 배치되고, 서로 수직인 제 1 방향 및 제 2 방향으로 각각 연장되는 라인 앤 스페이스 패턴들을 포함하는 제 1 오버레이 패턴; 상기 제 1 오버레이 패턴을 둘러싸는 금지 대역 내에서 상기 제 1 오버레이 패턴을 둘러싸도록 상기 반도체 기판 위에 배치된 제 2 오버레이 패턴을 포함하는 반도체 소자를 제공한다.
본 발명의 또 다른 태양은 인-셀 영역 및 상기 인-셀 영역을 정의하는 스크라이브 레인을 포함하는 반도체 기판; 상기 반도체 기판 상에 배치된 제 1 오버레이 패턴; 및 상기 제 1 오버레이 패턴에 이웃하여 상기 제 1 오버레이 패턴의 금지 대역에 배치된 제 2 오버레이 패턴을 포함하는 반도체 소자를 제공한다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 기판 상에 포토레지스트 패턴을 형성하는 단계; 제 1 오버레이 패턴을 이용하여 제 1 오버레이 정합성을 측정하는 단계; 상기 제 1 오버레이 정합성이 허용 오차 범위 이내이면 상기 포토레지스트 패턴을 이용하여 식각을 수행하는 단계; 제 2 오버레이 패턴을 이용하여 제 2 오버레이 정합성을 측정하는 단계; 상기 제 1 오버레이 정합성이 허용 오차 범위 이내이면 후속 공정을 진행하는 단계; 및 측정된 상기 제 1 오버레이 정합성 및 상기 제 2 오버레이 정합성을 컨트롤러로 피드백하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
본 발명의 실시예들에 따른 오버레이 패턴들을 이용하면 오버레이 정합성 향상될 뿐만 아니라, SEM을 이용한 방식으로도 전수 검사가 가능하다. 또한 금지 대역에 제공된 오버레이 패턴 자체가 더미 패턴으로서의 기능을 수행하기 때문에 회절 기반의 오버레이 패턴의 손상이 줄어드는 효과가 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 형성하기 위한 반도체 기판을 나타낸 평면도이다.
도 2는 도 1의 일부 반도체 다이(die)를 확대한 부분 확대도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 하나의 오버레이 패턴군과 그의 주변 일부를 확대하여 나타낸 평면도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자를 제조하기 위한 공정 시스템을 나타낸 블록도이다.
도 5는 상기 제1 및 제2 오버레이 측정 장치들 및 상기 제어 장치을 설명하기 위한 블록도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 흐름도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따라 제 2 오버레이 패턴을 이용하여 제 2 오버레이 정합성을 측정하고 미스 리딩 코렉션을 수행하는 방법을 나타낸 도면들이다.
도 8a 및 도 8b는 본 발명의 다른 실시예에 따라 제 2 오버레이 패턴을 이용하여 미스 리딩 코렉션을 수행하는 방법을 나타낸 도면들이다.
도 9a 및 도 9b는 본 발명의 또 다른 실시예에 따라 제 2 오버레이 패턴을 이용하여 미스 리딩 코렉션을 수행하는 방법을 나타낸 도면들이다.
도 10a 내지 도 10c는 본 발명의 실시예들에 따른 개별 서브 패턴의 변형 실시예들을 예시한다.
도 11은 하나의 샷 영역(SA) 내에 배치되는 상기 오버레이 패턴군을 설명하기 위한 평면도이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 형성하기 위한 반도체 기판을 나타낸 평면도이다. 도 2는 도 1의 일부 반도체 다이(die)를 확대한 부분 확대도이다.
도 1 및 도 2를 참조하면, 상기 반도체 기판(10)은 복수의 샷 영역들(SA)을 가질 수 있다. 상기 샷 영역들(SA)은 각각 한 번의 노광 공정에 의하여 노광되는 영역을 의미할 수 있다. 하나의 샷 영역(SA)은 하나의 칩 영역(CA) 또는 복수의 칩 영역들(CA)을 포함할 수 있다. 상기 칩 영역들(CA) 사이에 스크라이브 레인 영역(SL)이 배치될 수 있다. 상기 칩 영역들(CA)은 상기 스크라이브 레인 영역(SL)에 의하여 정의될 수 있다.
각각의 상기 칩 영역들(CA)은 복수의 회로 영역들(20)을 포함할 수 있다. 상기 회로 영역들(20)은 로직 회로 영역(20a), 메모리 영역(20b) 및 입/출력 소자 영역(20c) 등을 포함할 수 있다. 여기서는 상기 칩 영역(CA)을 '인-셀(in-cell) 영역'이라고 지칭할 수도 있다.
일부 실시예들에 있어서, 상기 반도체 기판(10)의 위에는 복수의 오버레이 패턴군(100)들이 실질적으로 균등하게 배치될 수 있다. 일부 실시예들에 있어서, 상기 복수의 오버레이 패턴군(100)들은 상기 스크라이브 레인 영역(SL) 상에서 균등하게 배치될 수 있다. 일부 실시예들에 있어서, 상기 복수의 오버레이 패턴군(100)들은 상기 칩 영역(CA)(인-셀 영역) 상에서 균등하게 배치될 수 있다. 일부 실시예들에 있어서, 상기 복수의 오버레이 패턴군(100)들은 스크라이브 레인 영역(SL)과 칩 영역(CA)을 가리지 않고 상기 반도체 기판(10) 상에서 균등하게 배치될 수 있다.
도 3a는 본 발명의 일 실시예에 따른 하나의 오버레이 패턴군(100)과 그의 주변 일부를 확대하여 나타낸 평면도이다.
도 3a를 참조하면, 오버레이 패턴군(100) 내에는 제 1 오버레이 패턴(110)과 제 2 오버레이 패턴(120)이 배치될 수 있다.
일부 실시예들에 있어서, 상기 제 1 오버레이 패턴(110)은 상기 오버레이 패턴군(100)의 중심부에 위치할 수 있다. 상기 제 1 오버레이 패턴(110)은 제 1 방향(예를 들면 x 방향)으로 연장되는 다수의 라인 앤 스페이스 패턴인 제 1 오버레이 마크들(110x)을 포함할 수 있다. 일부 실시예들에 있어서, 상기 제 1 오버레이 패턴(110)은 상기 제 1 방향과 상이한 제 2 방향(예를 들면 y 방향)으로 연장되는 다수의 라인 앤 스페이스 패턴인 제 2 오버레이 마크들(110y)을 포함할 수 있다.
상기 제 1 오버레이 패턴(110)의 주변에는 소정 폭(G1)을 갖는 금지 대역(FR)이 제공될 수 있다. 상기 폭(G1)은 대략 2 마이크로미터일 수 있다. 종전에는 상기 금지 대역(FR)에는 어떠한 패턴도 형성되지 않았다. 본 발명의 일 실시예에서는 상기 금지 대역(FR) 내에 제 2 오버레이 패턴(120)이 제공될 수 있다. 일부 실시예들에 있어서, 상기 제 2 오버레이 패턴(120)은 상기 제 1 오버레이 패턴(110)을 둘러싸도록 제공될 수 있다.
상기 제 1 오버레이 패턴(110)은 추후 설명할 제 1 오버레이 측정 장치를 이용하여 오버레이를 측정하는 데 이용될 수 있다. 예를 들면, 포토리소그래피 공정을 진행하여 상기 제 1 오버레이 패턴(110) 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이용하여 후속 공정(예컨대 식각 공정)을 진행하기 전에, 상기 포토레지스트 패턴을 이용하여 오버레이 측정을 진행할 수 있다. 상기 제 1 오버레이 패턴(110)은 서로 평행하며 제 1 방향(x 방향)으로 연장되는 제 1 오버레이 마크들(110x) 및 서로 평행하며 제 2 방향(y 방향)으로 연장되는 제 2 오버레이 마크들(110y)을 포함할 수 있다.
상기 제 2 오버레이 패턴(120)은 추후 설명할 제 2 오버레이 측정 장치를 이용하여 오버레이를 측정하는 데 이용될 수 있다. 도 3a에 도시한 상기 제 2 오버레이 패턴(120)은 명확성을 위하여 크기가 확대된 것일 수 있다. 일부 실시예들에 있어서, 상기 제 2 오버레이 패턴(120)은 제 1 오버레이 패턴(110)에 비하여 작은 평면적을 가질 수 있다.
도 3a에 도시한 실시예에서, 제 2 오버레이 패턴(120)은 다수의 서브 패턴들(122)을 포함할 수 있다. 상기 서브 패턴들(122)의 크기나 폭은 제 1 오버레이 패턴(110)의 개별 오버레이 마크들(110x, 110y)에 비하여 더 작을 수 있다.
도 3a에서는 다수의 서브 패턴들(122)이 격자 형태로 배열된 것으로 도시되었지만, 상기 서브 패턴들(122)은 지그재그 형태로 배열될 수도 있다. 또, 도 3a에서는 상기 제 2 오버레이 패턴(120)의 평면 모양이 십자 모양인 예를 들었지만 본 발명이 여기에 한정되는 것은 아니다.
상기 서브 패턴들(122)의 각각은 칩 영역(CA)에 대응되는 셀 패턴이 존재할 수 있다. 일부 실시예들에 있어서, 상기 서브 패턴들(122)의 각각은 그와 동일한 레벨에서 칩 영역(CA)에 위치한 특정 셀 패턴과 동시에 형성될 수 있다.
상기 오버레이 패턴군(100)의 주위에는 더미 패턴들(31)이 제공될 수 있다. 상기 더미 패턴들(31)은 반도체 소자의 동작에 기여하지 않는 임의의 구조물이나 피처(feature)들일 수 있다. 상기 더미 패턴들(31)은 반도체 소자의 제조 과정에서 발생하는 로딩 효과(loading effect)를 완화시킬 수 있다.
도 3a에서는 더미 패턴들(31)의 평면 형태를 단순한 사각형으로 도시하였지만, 상기 더미 패턴들(31)의 평면 형태는 임의의 다각형, 원, 또는 타원의 형태를 가질 수 있으며 특별히 한정되지 않는다.
위에서 설명한 바와 같이 상기 폭(G1)은 대략 2 마이크로미터이기 때문에 상기 제 1 오버레이 패턴(110)의 가장자리와 상기 더미 패턴(31) 사이의 최단 거리는 적어도 약 2 마이크로미터일 수 있다.
또한, 상기 제 1 오버레이 패턴(110)의 가장자리와 상기 제 2 오버레이 패턴(120) 사이의 최단 거리(G2)는 약 0.5 마이크로미터 내지 약 1.5 마이크로미터일 수 있다. 상기 제 2 오버레이 패턴(120)이 없었다면, 상기 제 1 오버레이 패턴(110)과 상기 더미 패턴(31) 사이에 적어도 2 마이크로미터의 폭을 갖는 빈 공간이 형성될 수 있는데, 반도체 소자의 형성 과정에서 발생하는 로딩 효과로 인해 제 1 오버레이 패턴(110)의 가장자리가 손상될 수 있다. 반면, 제 2 오버레이 패턴(120)이 존재함으로써 상기 제 1 오버레이 패턴(110)의 주위에 형성되는 빈 공간의 크기를 크게 감소시킴으로써 반도체 소자의 형성 과정에서 발생하는 로딩 효과를 크게 감소시킬 수 있고, 그 결과 제 1 오버레이 패턴(110)의 손상을 줄일 수 있다.
도 3b는 본 발명의 다른 실시예에 따른 하나의 오버레이 패턴군(100)과 그의 주변 일부를 확대하여 나타낸 평면도이다.
도 3b를 참조하면, 제 2 오버레이 패턴(120)들이 상부 레벨의 상부층에 존재하는 상부 제 2 오버레이 패턴(122u)과 하부 레벨의 하부층에 존재하는 하부 제 2 오버레이 패턴(122d)을 포함하는 점을 제외하면 도 3a와 동일하다.
도 3b에서 상부 제 2 오버레이 패턴(122u)을 포함하는 상부층과 하부 제 2 오버레이 패턴(122d)을 포함하는 하부층은 시선 방향으로 적층되어 있을 수 있다. 따라서, 하부층의 하부 제 2 오버레이 패턴(122d)은 시각적으로 보이지 않거나 상부 제 2 오버레이 패턴(122u)에 비하여 흐리게 보일 수 있다. 비록 하부 제 2 오버레이 패턴(122d)은 시각적으로 보이지 않거나 흐리게 보이지만, 고에너지의 전자빔, 예컨대 대략 10 keV 이상의 에너지를 갖는 전자빔을 주사(scan)함으로써 하부층의 하부 제 2 오버레이 패턴(122d)의 이미지를 추출하는 것이 가능하다.
추출된 하부 제 2 오버레이 패턴(122d)의 이미지는 상부 제 2 오버레이 패턴(122u)과 함께 상기 상부층과 하부층의 오버레이 정합성을 측정하는 데 활용될 수 있다. 이에 관해서는 뒤에서 도 9a 및 도 9b를 참조하여 보다 상세하게 설명한다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자를 제조하기 위한 공정 시스템을 나타낸 블록도이다.
도 4를 참조하면, 반도체 공정 시스템(1)은 포토리소그래피 공정을 진행하는 포토리소그래피 공정 설비(13), 상기 포토리소그래피 공정 설비(13)을 이용하여 형성된 포토레지스트 패턴을 이용하여 제1 오버레이 측정을 하는 제1 오버레이 측정 장치(11), 상기 포토레지스트 패턴을 이용하여 후속 공정을 진행하는 반도체 공정 설비(15), 상기 반도체 공정 설비(15)를 이용하여 형성된 제2 오버레이 패턴을 이용하여 제2 오버레이 측정을 하는 제2 오버레이 측정 장치(12)를 포함할 수 있다. 또한, 상기 반도체 공정 시스템(1)은 상기 제1 및 제2 오버레이 측정 장치들(11, 12)와 신호를 주고받을 수 있는 제어 장치(17)을 포함할 수 있다.
상기 제1 및 제2 오버레이 측정 장치들(11, 12) 및 상기 제어 장치(17)에 대하여 도 5를 참조하여 설명하기로 한다. 도 5는 상기 제1 및 제2 오버레이 측정 장치들(11, 12) 및 상기 제어 장치(17)을 설명하기 위한 블록도이다.
도 4 및 도 5를 참조하면, 상기 제1 오버레이 측정 장치(11)는 상기 포토리소그래피 공정 설비(13)에 의해 포토레지스트 패턴이 형성된 반도체 기판(10)이 놓여지는 제1 트레이부(tray part, 11a) 및 상기 포토레지스트 패턴을 이용하여 오버레이 측정을 할 수 있는 제1 측정부(11b)를 포함할 수 있다. 상기 제1 측정부(11b)는 회절을 이용하거나, 또는 빛을 이용하여 오버레이 대상 패턴들의 오버레이를 측정하고, 상기 제어 장치(17)에서는 상기 제1 측정부(11b)로부터 측정되어 얻어진 데이터를 이용하여 오버레이 오차 데이터를 생성할 수 있다. 이와 같이 생성된 오버레이 오차 데이터는 상기 포토리소그래피 공정 설비(13)로 피드백될 수 있다.
상기 제2 오버레이 측정 장치(12)는 상기 반도체 공정 설비(15)에 의해 금속성 오버레이 패턴이 형성된 반도체 기판(10)이 놓여지는 제2 트레이부(12a) 및 상기 금속성 오버레이 패턴을 이용하여 오버레이 측정을 할 수 있는 제2 측정부(12b)를 포함할 수 있다. 상기 제2 오버레이 측정 장치(12)는 SEM을 이용하는 측정 장치일 수 있다. 예를 들어, 상기 제2 오버레이 측정 장치(12)는 대략 10keV 이상의 랜딩 에너지(landing energy)를 갖는 전자 빔을 주사하여 적어도 2층 또는 3층 이상으로 적층된 금속성 패턴들의 SEM 이미지를 추출할 수 있는 장치일 수 있다. 상기 제어 장치(17)은 상기 제2 오버레이 측정 장치(12)으로부터 추출된 SEM 이미지를 이용하여 오버레이 오차 데이터를 생성할 수 있다. 이와 같이 생성된 오버레이 오차 데이터는 상기 포토리소그래피 공정 설비(13)로 피드백될 수 있다.
본 발명의 실시예들에 따르면, 서로 다른 방식으로 오버레이 측정을 할 수 있는 상기 제1 및 제2 오버레이 측정 장치들(11, 12)을 포함하는 상기 공정 시스템(1)을 제공할 수 있다. 또한, 상기 제1 오버레이 측정 장치(11)는 포토레지스트 패턴을 이용하기 때문에, 빠른 피드백이 가능하고, 상기 제2 오버레이 측정 장치(12)는 실제 회로 패턴과 유사한 금속성 패턴들을 이용하기 때문에, 실제 회로 패턴의 오정렬과 유사한 오정렬 값을 추출할 수 있다. 따라서, 오버레이 정합성을 높일 수 있다. 본 발명의 실시예들에 따른 공정 시스템(1)을 이용하여 형성된 반도체 소자는 오정렬에 의해 불량이 감소될 수 있다. 또한, 이러한 공정 시스템(1)은 생산성을 향상시킬 수 있다.
또한 종전에는 셀 영역의 패턴들 중 실제로 회로 구성에 기여하는 패턴에 대하여 SEM을 이용한 오버레이 측정을 수행했는데, 이는 대상 패턴의 손상을 초래할 수 있기 때문에 샘플 검사로서만 가능하였다. 하지만, 본 발명의 실시예들에 따르면, 회로 구성에 기여하지 않는 패턴, 특히 SEM을 이용한 오버레이 측정에 전용으로 마련된 별도의 패턴(여기서는 제 2 오버레이 패턴(120))에 대하여 SEM을 이용한 오버레이 측정을 수행하기 때문에 모든 다이, 모든 웨이퍼, 또는 모든 로트(lot)와 같이 필요한 임의의 대상에 대하여 전수 검사하는 것이 가능하다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 흐름도이다.
도 6을 참조하면, 본 발명의 일 실시예에서 기판 처리 공간의 내부로 기판을 도입할 수 있다(S110). 상기 기판 처리 공간은, 예컨대 클러스터 툴의 처리 챔버일 수 있다.
이어서 상기 기판 위에 포토레지스트 패턴을 형성할 수 있다(S120). 상기 포토레지스트 패턴은 제 1 오버레이 패턴을 포함할 수 있다.
다음으로, 상기 제 1 오버레이 패턴을 이용하여 제 1 오버레이 정합성을 측정한다(S130). 상기 제 1 오버레이 정합성은, 예컨대 도 5의 제1 오버레이 측정 장치(11)를 이용하여 측정될 수 있다.
그 후, 측정된 상기 제 1 오버레이 정합성이 허용 오차 범위 내인지의 여부를 판단한다(S140). 만일 상기 제 1 오버레이 정합성이 허용 오차 범위를 벗어난다면 S120 단계에서 형성된 포토레지스트 패턴을 제거하고 재작업(rework)을 통해 새로운 포토레지스트 패턴을 형성할 수 있다(S135). 이를 위하여 측정된 제 1 오버레이 정합성 데이터를 피드백할 수 있다(S190).
그렇지 않고, 만일 상기 제 1 오버레이 정합성이 허용 오차 범위 이내라면 후속 공정으로서 상기 포토레지스트 패턴을 식각 마스크로써 이용한 식각을 수행할 수 있다(S150). 또한 비록 상기 제 1 오버레이 정합성이 허용 오차 범위를 벗어나지 않았더라도, 다음 다이, 기판, 또는 로트(lot)에 대하여 보다 정밀한 처리를 수행하기 위하여, 측정된 제 1 오버레이 정합성 데이터를 피드백할 수 있다(S190).
일부 실시예들에 있어서, 식각이 수행된 패턴에 대하여 도전체 배선을 형성하는 공정이 추가로 수행될 수도 있다. 이러한 도전체 배선을 형성하는 공정은, 예컨대 다마센(damascene) 공정에 의하여 이루어질 수 있다.
이어서, 상기 제 2 오버레이 패턴을 이용하여 제 2 오버레이 정합성을 측정한다(S160). 상기 제 2 오버레이 정합성은, 예컨대 도 5의 제2 오버레이 측정 장치(12)를 이용하여 측정될 수 있다.
그 후, 측정된 상기 제 2 오버레이 정합성이 허용 오차 범위 내인지의 여부를 판단한다(S170). 만일 상기 제 2 오버레이 정합성이 허용 오차 범위를 벗어난다면 기판을 폐기할 수 있다(S185). 그러나, 상기 제 2 오버레이 정합성이 허용 오차 범위를 벗어난다 하더라도 반드시 기판을 폐기해야 하는 것은 아니며, 경우에 따라 재작업을 수행할 수도 있고, 관련 데이터를 피드백한 후 후속 공정을 계속할 수도 있다. 하지만, 어느 경우든 다음 기판 또는 로트(lot)에 대하여 보다 정밀한 처리를 수행하기 위하여, 측정된 제 2 오버레이 정합성 데이터는 피드백될 수 있다(S190).
그렇지 않고, 만일 상기 제 2 오버레이 정합성이 허용 오차 범위 이내라면 예정된 후속 공정이 계속하여 진행될 수 있다(S180). 또한 비록 상기 제 2 오버레이 정합성이 허용 오차 범위를 벗어나지 않았더라도, 다음 다이, 기판, 또는 로트(lot)에 대하여 보다 정밀한 처리를 수행하기 위하여, 측정된 제 1 오버레이 정합성 데이터를 피드백할 수 있다(S190).
이하에서는 상기 제 1 오버레이 패턴(110)의 금지 대역(FR)에 형성된 제 2 오버레이 패턴(120)을 이용하여 제 2 오버레이 정합성을 측정하는 방법을 보다 상세하게 설명한다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따라 제 2 오버레이 패턴(120)을 이용하여 제 2 오버레이 정합성을 측정하고 미스 리딩 코렉션(mis-reading correction, MRC)을 수행하는 방법을 나타낸 도면들이다. 도 7a 및 도 7b에서 좌측은 제 2 오버레이 영역(120R)의 제 2 오버레이 패턴(120)을 나타내고 우측은 인-셀 영역(CA)의 패턴을 나타낸다.
도 7a를 참조하면, 인-셀 영역(CA)에 제 1 셀 패턴군(40a)이 형성되고, 이와 동시에 제 2 오버레이 영역(120R)에 제 1 서브패턴(122a)이 형성된다.
상기 제 1 셀 패턴군(40a)은 도 7a에서는 라인 형상으로 도시되었지만 2 이상의 라인들의 결합, 플러그, 필라, 다각형 형태를 갖는 피처(feature) 등 임의의 형태를 가질 수 있으며 특별히 한정되지 않는다. 또한 제 1 셀 패턴군(40a)을 이루는 피처들의 수는 하나일 수도 있고 둘 이상일 수도 있으며 특별히 한정되지 않는다.
또한 상기 제 1 셀 패턴군(40a)과 상기 제 1 서브패턴(122a)은 예컨대 도전체나 다른 특정 막질이 음각으로 형성된 것일 수도 있고, 그러한 도전체나 다른 특정 막질 없이 패턴만 존재하는 것일 수도 있다. 다른 일부 실시예들에 있어서, 상기 제 1 셀 패턴군(40a)과 상기 제 1 서브패턴(122a)은 예컨대 도전체나 다른 특정 막질이 양각으로 형성된 것일 수도 있다.
상기 제 1 서브패턴(122a)은 상기 제 1 셀 패턴군(40a)에 대응될 수 있다. 여기서 "대응된다"고 하는 것은 상기 제 1 서브패턴(122a)과 상기 제 1 셀 패턴군(40a)이 동시에 생성될 뿐만 아니라 제 1 셀 패턴군(40a)의 위치와 배향(orientation)이 상기 제 1 서브패턴(122a)에 의하여 대표될 수 있음을 의미한다. 바꾸어 말하면, 상기 제 1 서브패턴(122a)의 위치와 배향이 결정되면 그에 따라 상기 제 1 셀 패턴군(40a)의 위치와 배향이 결정될 수 있다.
도 7b를 참조하면, 상기 제 1 서브패턴(122a)과 상기 제 1 셀 패턴군(40a)과 동일한 레벨로 제 2 서브패턴(122b) 및 제 2 셀 패턴군(40b)을 형성할 수 있다. 도 7b에 도시된 바와 같이 인-셀 영역(CA)에 제 2 셀 패턴군(40b)이 형성되고, 이와 동시에 제 2 오버레이 영역(120R)에 제 2 서브패턴(122b)이 형성된다.
여기서 '동일한 레벨'이라 함은 상기 제 1 셀 패턴군(40a), 제 2 셀 패턴군(40b), 제 1 서브패턴(122a), 및 제 2 서브패턴(122b)의 패턴들이 형성되는 반도체 기판에 대한 수직 방향(도 7b에서는 시선 방향)에 있어서 실질적으로 동일한 높이를 의미할 수 있다.
상기 제 1 서브패턴(122a)과 상기 제 2 서브패턴(122b)은 대체로 y 방향으로 정렬될 수 있다. 상기 제 1 서브패턴(122a)은 y 축과 평행한 중심선(122ac)을 갖고, 상기 제 2 서브패턴(122b)은 y 축과 평행한 중심선(122bc)을 가질 수 있다. 일부 실시예들에 있어서, 상기 제 1 서브패턴(122a)과 상기 제 2 서브패턴(122b)은 모양과 크기가 서로 동일할 수 있다.
상기 제 2 서브패턴(122b)은 상기 제 2 셀 패턴군(40b)에 대응될 수 있다. 도 7a에서 상기 제 1 서브패턴(122a)과 상기 제 1 셀 패턴군(40a)에 대하여 설명한 바는 상기 제 2 서브패턴(122b)과 상기 제 2 셀 패턴군(40b)에 대하여 동일하게 적용될 수 있다.
제 2 오버레이 영역(120R)에 형성된 상기 제 1 서브패턴(122a)과 상기 제 2 서브패턴(122b)이 정확하게 잘 정렬되면, 예컨대 상기 제 1 서브패턴(122a)의 중심선(122ac)과 상기 제 2 서브패턴(122b)의 중심선(122bc)이 허용 오차 범위 내에서 일직선을 이루면, 상기 제 1 셀 패턴군(40a)에 대한 상대적인 제 2 셀 패턴군(40b)의 오버레이가 허용 오차 범위 내에 들어온 것으로 간주할 수 있다.
도 7b에서 보는 바와 같이, 상기 제 1 서브패턴(122a)의 중심선(122ac)과 상기 제 2 서브패턴(122b)의 중심선(122bc) 사이에 p 만큼의 갭이 발생할 수 있다. 상기 갭 p는 상기 제 1 서브패턴(122a)과 상기 제 2 서브패턴(122b)이 x 방향으로 오정렬된 정도를 대표할 수 있다.
한편, 상기 갭 p가 지나치게 크다면 상기 제 1 셀 패턴군(40a)과 상기 제 2 셀 패턴군(40b)의 상대적인 오버레이가 불량함을 의미하기 때문에 생성된 반도체 소자를 불량으로 간주할 수 있다. 또한 상기 갭 p를 허용 오차 범위 이내로 감소시킴으로써 추가적인 불량을 방지하기 위하여 갭 p의 크기에 관한 정보를 포토리소그래피 공정 설비(13)(도 4 참조)로 피드백하여 오버레이를 개선할 수 있다.
그렇지 않고 상기 갭 p가 허용 오차 범위 내라면 상기 제 1 셀 패턴군(40a)과 상기 제 2 셀 패턴군(40b)의 상대적인 오버레이가 정상으로 판정하고 후속 공정을 진행할 수 있다. 이 때 상기 갭 p가 비록 허용 오차 범위 내이지만 피드백을 통해 MRC를 수행할 필요가 있다고 판단하는 경우에는 갭 p의 크기에 관한 정보를 포토리소그래피 공정 설비(13)(도 4 참조)로 피드백하여 오버레이를 더욱 개선할 수 있다.
만일 상기 갭 p가 추가적인 오버레이를 요하지 않을 정도로 미미한 값이면 상기 피드백 과정이 생략될 수 있다.
도 8a 및 도 8b는 본 발명의 다른 실시예에 따라 제 2 오버레이 패턴(120)을 이용하여 미스 리딩 코렉션(mis-reading correction, MRC)을 수행하는 방법을 나타낸 도면들이다. 도 8a 및 도 8b에서도 좌측은 제 2 오버레이 영역(120R)의 제 2 오버레이 패턴을 나타내고 우측은 인-셀 영역(CA)의 패턴을 나타낸다.
도 8a를 참조하면, 인-셀 영역(CA)에 제 1 셀 패턴군(40a)이 형성되고, 이와 동시에 제 2 오버레이 영역(120R)에 제 1 서브패턴(122ax) 및 제 3 서브패턴(122ay)이 형성된다.
상기 제 1 셀 패턴군(40a)에 대해서는 도 7a를 참조하여 설명하였으므로 여기서는 추가적인 설명을 생략한다.
상기 제 1 서브패턴(122ax)과 상기 제 3 서브패턴(122ay)은 상기 제 1 셀 패턴군(40a)에 대응될 수 있다. 여기서 "대응된다"고 하는 것은 상기 제 1 서브패턴(122ax) 및 상기 제 3 서브패턴(122ay)과 상기 제 1 셀 패턴군(40a)이 동시에 생성될 뿐만 아니라 제 1 셀 패턴군(40a)의 위치와 배향(orientation)이 상기 제 1 서브패턴(122ax) 및 상기 제 3 서브패턴(122ay)에 의하여 대표될 수 있음을 의미한다. 바꾸어 말하면, 상기 제 1 서브패턴(122ax) 및 상기 제 3 서브패턴(122ay)의 위치와 배향이 결정되면 그에 따라 상기 제 1 셀 패턴군(40a)의 위치와 배향이 결정될 수 있다. 일부 실시예들에 있어서, 상기 제 1 서브패턴(122ax)의 위치와 배향이 결정되면 상기 제 3 서브패턴(122ay)의 위치와 배향도 결정될 수 있고, 그 역도 마찬가지이다. 이 경우 상기 제 1 서브패턴(122ax)과 상기 제 3 서브패턴(122ay) 중의 어느 하나의 위치와 배향이 결정되면 그에 따라 상기 제 1 셀 패턴군(40a)의 위치와 배향이 결정될 수 있다.
상기 제 1 서브패턴(122ax)은 y 방향과 평행한 중심선(122axc)을 가질 수 있고, 상기 제 3 서브패턴(122ay)은 x 방향과 평행한 중심선(122ayc)을 가질 수 있다.
도 8b를 참조하면, 상기 제 1 서브패턴(122ax) 및 상기 제 3 서브패턴(122ay)과 상기 제 1 셀 패턴군(40a)과 동일한 레벨로 제 2 서브패턴(122b) 및 제 2 셀 패턴군(40b)을 형성할 수 있다. 도 8b에 도시된 바와 같이 인-셀 영역(CA)에 제 2 셀 패턴군(40b)이 형성되고, 이와 동시에 제 2 오버레이 영역(120R)에 제 2 서브패턴(122b)이 형성된다.
상기 제 1 서브패턴(122ax)과 상기 제 2 서브패턴(122b)은 대체로 y 방향으로 정렬될 수 있다. 또한 상기 제 2 서브패턴(122b)과 상기 제 3 서브패턴(122ay)은 대체로 x 방향으로 정렬될 수 있다. 일부 실시예들에 있어서, 상기 제 2 서브패턴(122b)은 x 축과 평행한 중심선(122byc) 및 y 축과 평행한 중심선(122bxc)을 가질 수 있다. 일부 실시예들에 있어서, 상기 제 1 서브패턴(122ax) 제 2 서브패턴(122b), 및 제 3 서브패턴(122ay)은 모양과 크기가 서로 동일할 수 있다.
상기 제 2 서브패턴(122b)은 상기 제 2 셀 패턴군(40b)에 대응될 수 있다. 도 8a와 관련하여 상기 제 1 서브패턴(122ax) 및 제 3 서브패턴(122ay)과 상기 제 1 셀 패턴군(40a)에 대하여 설명한 바는 상기 제 2 서브패턴(122b)과 상기 제 2 셀 패턴군(40b)에 대하여 동일하게 적용될 수 있다.
제 1 셀 패턴군(40a)과 제 2 셀 패턴군(40b)의 x 방향으로의 오버레이가 허용 오차 범위 이내인지의 여부는 상기 제 1 서브패턴(122ax)과 상기 제 2 서브패턴(122b)의 상대적인 위치를 점검함으로써 파악될 수 있다.
제 2 오버레이 영역(120R)에 형성된 상기 제 1 서브패턴(122ax)과 상기 제 2 서브패턴(122b)이 정확하게 잘 정렬되면, 예컨대 상기 제 1 서브패턴(122ax)의 중심선(122axc)과 상기 제 2 서브패턴(122b)의 y 방향과 평행한 중심선(122bxc)이 허용 오차 범위 내에서 일직선을 이루면, 상기 제 1 셀 패턴군(40a)에 대한 상대적인 제 2 셀 패턴군(40b)의 x 방향으로의 오버레이가 허용 오차 범위 내에 들어온 것으로 간주할 수 있다.
도 8b에서 보는 바와 같이, 상기 제 1 서브패턴(122ax)의 중심선(122axc)과 상기 제 2 서브패턴(122b)의 중심선(122bxc) 사이에 p 만큼의 갭이 발생할 수 있다. 상기 갭 p는 상기 제 1 서브패턴(122ax)과 상기 제 2 서브패턴(122b)이 x 방향으로 오정렬된 정도를 대표할 수 있다.
제 1 셀 패턴군(40a)과 제 2 셀 패턴군(40b)의 y 방향으로의 오버레이가 허용 오차 범위 이내인지의 여부는 상기 제 3 서브패턴(122ay)과 상기 제 2 서브패턴(122b)의 상대적인 위치를 점검함으로써 파악될 수 있다.
제 2 오버레이 영역(120R)에 형성된 상기 제 3 서브패턴(122ay)과 상기 제 2 서브패턴(122b)이 정확하게 잘 정렬되면, 예컨대 상기 제 3 서브패턴(122ay)의 중심선(122ayc)과 상기 제 2 서브패턴(122b)의 x 방향과 평행한 중심선(122byc)이 허용 오차 범위 내에서 일직선을 이루면, 상기 제 1 셀 패턴군(40a)에 대한 상대적인 제 2 셀 패턴군(40b)의 y 방향으로의 오버레이가 허용 오차 범위 내에 들어온 것으로 간주할 수 있다.
도 8b에서 보는 바와 같이, 상기 제 3 서브패턴(122ay)의 중심선(122ayc)과 상기 제 2 서브패턴(122b)의 중심선(122byc) 사이에 q 만큼의 갭이 발생할 수 있다. 상기 갭 q는 상기 제 3 서브패턴(122ay)과 상기 제 2 서브패턴(122b)이 y 방향으로 오정렬된 정도를 대표할 수 있다.
한편, 상기 갭 p 및/또는 갭 q가 지나치게 크다면 상기 제 1 셀 패턴군(40a)과 상기 제 2 셀 패턴군(40b)의 상대적인 오버레이가 불량함을 의미하기 때문에 생성된 반도체 소자를 불량으로 간주할 수 있다. 또한 상기 갭 p 및/또는 갭 q를 허용 오차 범위 이내로 감소시킴으로써 추가적인 불량을 방지하기 위하여 갭 p 및/또는 갭 q의 크기에 관한 정보를 포토리소그래피 공정 설비(13)(도 4 참조)로 피드백하여 오버레이를 개선할 수 있다.
그렇지 않고 상기 갭 p 및 갭 q가 허용 오차 범위 내라면 상기 제 1 셀 패턴군(40a)과 상기 제 2 셀 패턴군(40b)의 상대적인 오버레이가 정상으로 판정하고 후속 공정을 진행할 수 있다. 이 때 상기 갭 p 및 갭 q가 비록 허용 오차 범위 내이지만 피드백을 통해 MRC를 수행할 필요가 있다고 판단하는 경우에는 갭 p 및 갭 q의 크기에 관한 정보를 포토리소그래피 공정 설비(13)(도 4 참조)로 피드백하여 오버레이를 더욱 개선할 수 있다.
만일 상기 갭 p 및 갭 q가 추가적인 오버레이를 요하지 않을 정도로 미미한 값이면 상기 피드백 과정이 생략될 수 있다.
도 7a 내지 도 8b에서는 셀 영역(CA)에 다수의 라인 앤 스페이스 패턴을 형성함에 있어서 이를 두 개의 셀 패턴군(40a, 40b)으로 구분하고, 두 개의 셀 패턴군을 동시에 형성하는 대신 순차적으로 형성하는 방법을 예시하였다. 이러한 과정은 예컨대, 리소-식각-리소-식각(litho-etch-litho-etch, LELE)으로 통상적으로 지칭되는 과정일 수 있다.
도 7a 내지 도 8b에서는 두 개의 셀 패턴군으로 구분하여 셀 패턴을 형성하는 예를 도시하였지만, 통상의 기술자는 셋 이상의 셀 패턴군, 예컨대 네 개의 셀 패턴군, 여덟 개의 셀 패턴군으로 나누어 순차적으로 형성하는 것이 가능함을 이해할 것이다.
이와 같이 셋 이상의 셀 패턴군으로 나누어 각 셀 패턴군이 기판 상에서 순차적으로 형성될 때, 제 2 오버레이 패턴(120)의 서브패턴의 수는 셀 패턴군의 수에 대응하여 증가할 수 있다.
도 3a에 도시한 오버레이 패턴군(100)에는 금지 대역(FR) 내에 다수의 서브패턴들(122)이 제 2 오버레이 패턴(120)의 일부로서 도시되었는데, 상기 서브 패턴들(122)의 일부는 더미 패턴으로서의 역할만을 수행할 수도 있다.
도 9a 및 도 9b는 본 발명의 또 다른 실시예에 따라 제 2 오버레이 패턴(120)을 이용하여 미스 리딩 코렉션(mis-reading correction, MRC)을 수행하는 방법을 나타낸 도면들이다. 도 9a 및 도 9b에서도 좌측은 제 2 오버레이 영역(120R)의 제 2 오버레이 패턴을 나타내고 우측은 인-셀 영역(CA)의 패턴을 나타낸다.
도 9a를 참조하면, 인-셀 영역(CA)에 제 1 셀 패턴군(40a)이 형성되고, 이와 동시에 제 2 오버레이 영역(120R)에 제 1 서브패턴(122a)이 형성된다. 상기 제 1 셀 패턴군(40a)과 상기 제 1 서브패턴(122a)은 모두 제 1 높이를 갖는 제 1 레벨에서 형성될 수 있다.
상기 제 1 셀 패턴군(40a)에 대해서는 도 7a를 참조하여 설명하였으므로 여기서는 추가적인 설명을 생략한다. 상기 제 1 서브패턴(122a)은 상기 제 1 셀 패턴군(40a)에 대응될 수 있다.
도 9b를 참조하면, 상기 제 1 셀 패턴군(40a)과 상기 제 1 서브패턴(122a)을 모두 덮도록 층간 절연막(ILD)을 형성하고, 더 높은 레벨을 갖는 층에 제 3 셀 패턴군(40c) 및 제 4 서브패턴(122c)을 형성할 수 있다. 상기 제 3 셀 패턴군(40c) 및 제 4 서브패턴(122c)은 제 2 높이를 갖는 제 2 레벨에서 형성될 수 있으며, 상기 제 2 높이는 상기 제 1 높이보다 더 높을 수 있다.
도 9b에 도시된 바와 같이 인-셀 영역(CA)에 제 3 셀 패턴군(40c)이 형성되고, 이와 동시에 제 2 오버레이 영역(120R)에 제 4 서브패턴(122c)이 형성될 수 있다.
상기 제 1 서브패턴(122a)과 상기 제 4 서브패턴(122c)은 대체로 y 방향으로 정렬될 수 있다. 상기 제 1 서브패턴(122a)은 y 축과 평행한 중심선(122ac)을 갖고, 상기 제 4 서브패턴(122c)은 y 축과 평행한 중심선(122cc)을 가질 수 있다. 일부 실시예들에 있어서, 상기 제 1 서브패턴(122a)과 상기 제 4 서브패턴(122c)은 모양과 크기가 서로 동일할 수 있다.
상기 제 4 서브패턴(122c)은 상기 제 3 셀 패턴군(40c)에 대응될 수 있다. 도 7a에서 상기 제 1 서브패턴(122a)과 상기 제 1 셀 패턴군(40a)에 대하여 설명한 바는 상기 제 4 서브패턴(122c)과 상기 제 3 셀 패턴군(40c)에 대하여 동일하게 적용될 수 있다.
제 2 오버레이 영역(120R)에 형성된 상기 제 1 서브패턴(122a)과 상기 제 4 서브패턴(122c)이 정확하게 잘 정렬되면, 예컨대 상기 제 1 서브패턴(122a)의 중심선(122ac)과 상기 제 4 서브패턴(122c)의 중심선(122cc)이 허용 오차 범위 내에서 일직선을 이루면, 상기 제 1 셀 패턴군(40a)에 대한 상대적인 제 3 셀 패턴군(40c)의 오버레이가 허용 오차 범위 내에 들어온 것으로 간주할 수 있다.
도 9b에서 보는 바와 같이, 상기 제 1 서브패턴(122a)의 중심선(122ac)과 상기 제 4 서브패턴(122c)의 중심선(122cc) 사이에 r 만큼의 갭이 발생할 수 있다. 상기 갭 r은 상기 제 1 서브패턴(122a)과 상기 제 4 서브패턴(122c)이 x 방향으로 오정렬된 정도를 대표할 수 있다.
한편, 상기 갭 r이 지나치게 크다면 상기 제 1 셀 패턴군(40a)과 상기 제 3 셀 패턴군(40c)의 상대적인 오버레이가 불량함을 의미하기 때문에 생성된 반도체 소자를 불량으로 간주할 수 있다. 또한 상기 갭 r을 허용 오차 범위 이내로 감소시킴으로써 추가적인 불량을 방지하기 위하여 갭 r의 크기에 관한 정보를 포토리소그래피 공정 설비(13)(도 4 참조)로 피드백하여 오버레이를 개선할 수 있다.
그렇지 않고 상기 갭 r이 허용 오차 범위 내라면 상기 제 1 셀 패턴군(40a)과 상기 제 3 셀 패턴군(40c)의 상대적인 오버레이가 정상으로 판정하고 후속 공정을 진행할 수 있다. 이 때 상기 갭 r이 비록 허용 오차 범위 내이지만 피드백을 통해 MRC를 수행할 필요가 있다고 판단하는 경우에는 갭 r의 크기에 관한 정보를 포토리소그래피 공정 설비(13)(도 4 참조)로 피드백하여 오버레이를 더욱 개선할 수 있다.
만일 상기 갭 r이 추가적인 오버레이를 요하지 않을 정도로 미미한 값이면 상기 피드백 과정이 생략될 수 있다.
비록 상기 제 1 셀 패턴군(40a)과 상기 제 1 서브패턴(122a)이 층간 절연막(ILD)에 의하여 피복되어 있지만 도 4 및 도 5를 참조하여 설명한 제2 오버레이 측정 장치(12) 및 제어 장치(17)를 이용하여 상기 제 1 서브패턴(122a)을 분석 및 판독하고, 오버레이 오차 데이터들을 생성할 수 있다.
상기 제2 오버레이 측정 장치(12)는 상기 제 1 서브패턴(122a)의 SEM 이미지를 추출할 수 있으며, 이와 같이 추출된 상기 제 1 서브패턴(122a)의 SEM 이미지는 도 9b에 나타낸 평면도와 동일할 수 있다. 상기 제어 장치(17)는 도 9b에서와 같은 평면 이미지를 이용하여 상기 제 1 서브패턴(122a)과 상기 제 4 서브패턴(122c) 사이의 오버레이 오차 데이터를 생성할 수 있다. 보다 구체적으로, 상기 제어 장치(17)는 상기 제2 오버레이 측정 장치(12)로부터 SEM 이미지를 제공받고, 이러한 SEM 이미지로부터 상기 제 1 서브패턴(122a)의 중심축(122ac) 및 상기 제 4 서브패턴(122c)의 중심축(122cc)을 각각 추출할 수 있다.
도 10a 내지 도 10c는 본 발명의 실시예들에 따른 개별 서브패턴의 변형 실시예들을 예시한다.
도 10a 내지 도 10c를 참조하면, x 방향으로 연장되는 슬릿들에 의하여 개별 서브 패턴이 이루어질 수도 있고(도 10a), y 방향으로 연장되는 슬릿들에 의하여 개별 서브패턴이 이루어질 수도 있다(도 10b). 또한 개별 서브패턴의 일부는 x 방향으로 연장되는 슬릿들에 의하여 이루어지고 나머지 일부는 y 방향으로 연장되는 슬릿들에 의하여 이루어질 수도 있다(도 10c).
어느 방향으로 연장되는 슬릿들을 채용하여 서브패턴을 형성할 것인지는 노광에 이용되는 광원의 성격, 편광 방향, 위상 전이(phase shift) 등을 고려하여 결정될 수 있다.
예컨대, 노광에 이용되는 광원이 오프-축 조명(off-axis illumination, OAI)을 사용하는 경우, 그 조명으로서 다이폴(dipole) 조명, 쿼드루플 조명, 환형(annular) 조명, 기타 다른 조명 중 어떤 것이 사용되는지에 따라 구체적인 서브패턴이 결정될 수 있다.
일부 실시예들에 있어서, 광원에서 방출되는 광을 편광시키는 편광 방향이 어떤 방향인지에 따라 구체적인 서브패턴이 결정될 수 있다.
일부 실시예들에 있어서, 위상 반전 마스크(phase shift mask)가 사용되는 경우, 마스크를 통하여 광의 위상이 변화하는 양상에 따라 구체적인 서브패턴이 결정될 수 있다.
도 1을 참조하여 설명한 상기 샷 영역(도 1의 SA) 내에 배치되는 상기 오버레이 패턴군(100)에 대하여 도 11을 참조하여 설명하기로 한다. 도 11은 하나의 샷 영역(SA) 내에 배치되는 상기 오버레이 패턴군(100)을 설명하기 위한 평면도이다.
도 11을 참조하면, 상기 오버레이 패턴군(100)은 복수개가 배치되며 하나의 샷 영역(SA) 내에 균등하게 배치될 수 있다.
일부 실시예들에 있어서, 하나의 샷 영역(SA) 내에 복수의 칩 영역들(CA)이 배치될 수 있다. 각각의 상기 복수의 칩 영역들(CA) 내에 배치되는 상기 오버레이 패턴군(100)의 위치는 동일할 수 있다. 예를 들어, 상기 복수의 칩 영역들(CA) 중에서 어느 하나의 칩 영역 내에 배치되는 오버레이 패턴군(100)의 위치와, 다른 칩 영역 내에 배치되는 오버레이 패턴군(100)의 위치는 동일할 수 있다.
일부 실시예들에 있어서, 하나의 샷 영역(SA) 내에서, 상기 복수개의 오버레이 패턴군(100)은 최대 거리화된 분산(maximized dispersion)을 갖도록 배치될 수 있다. 따라서, 상기 오버레이 패턴군(100) 내의 오버레이 패턴들(110, 120)을 이용하여 측정 및 계산된 오버레이 오차는 상기 칩 영역(CA) 내의 회로 패턴들의 오버레이 오차와 보다 유사해질 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
11: 제 1 오버레이 장치 11a: 제1 트레이부
11b: 제1 측정부 12: 제 2 오버레이 장치
12a: 제2 트레이부 12b: 제2 측정부
13: 포토리소그래피 공정 설비 15: 반도체 공정 설비
17: 제어 장치 20: 회로 영역
20a: 로직 회로 영역 20b: 메모리 영역
20c: 입/출력 소자 영역 31: 더미 패턴
100: 오버레이 패턴군 110: 제 1 오버레이 패턴
110x, 110y: 오버레이 마크 120: 제 2 오버레이 패턴
122: 서브패턴 122d: 하부 제 2 오버레이 패턴
122u: 상부 제 2 오버레이 패턴

Claims (10)

  1. 인-셀(in-cell) 영역 및 상기 인-셀 영역을 정의하는 스크라이브 레인(scribe lane)을 포함하는 반도체 기판;
    상기 반도체 기판 상에 배치된 제 1 오버레이 패턴; 및
    상기 제 1 오버레이 패턴에 이웃하여 상기 제 1 오버레이 패턴을 둘러싸도록 배치된 제 2 오버레이 패턴;
    을 포함하고,
    상기 제 1 오버레이 패턴은 제 1 방향으로 연장되는 제 1 라인-앤드-스페이스 패턴 및 상기 제 1 방향에 수직인 제 2 방향으로 연장되는 제 2 라인-앤드-스페이스 패턴을 포함하고,
    상기 제 1 오버레이 패턴은 회절 기반 오버레이(diffraction-based overlay, DBO) 패턴이고,
    상기 제 2 오버레이 패턴은 주사전자현미경(scanning electron microscope, SEM) 오버레이 패턴인 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 오버레이 패턴의 주위에 더미 패턴이 제공되고,
    상기 제 1 오버레이 패턴과 상기 더미 패턴의 사이에 상기 제 2 오버레이 패턴이 존재하는 것을 특징으로 하는 반도체 소자.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 2 오버레이 패턴은 동일 레벨의 상기 인-셀 영역에 위치하는 제 1 셀 패턴군 및 제 2 셀 패턴군에 각각 대응되는 제 1 서브패턴 및 제 2 서브패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제 2 오버레이 패턴은 동일 레벨의 상기 인-셀 영역에 위치하는 상기 제 1 셀 패턴군에 대응되는 제 3 서브패턴을 더 포함하고,
    상기 제 1 서브패턴 및 상기 제 2 서브패턴이 배열된 방향과 상기 제 2 서브패턴 및 상기 제 3 서브패턴이 배열된 방향이 상이한 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제 2 오버레이 패턴은 상이한 레벨의 상기 인-셀 영역에 위치하는 제 1 셀 패턴군 및 제 3 셀 패턴군에 각각 대응되는 제 1 서브패턴 및 제 4 서브패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 인-셀(in-cell) 영역 및 상기 인-셀 영역을 정의하는 스크라이브 레인(scribe lane)을 포함하는 반도체 기판;
    상기 반도체 기판 위에 배치되고, 서로 수직인 제 1 방향 및 제 2 방향으로 각각 연장되는 제 1 라인 앤 스페이스 패턴 및 제 2 라인 앤 스페이스 패턴을 포함하는 제 1 오버레이 패턴;
    상기 제 1 오버레이 패턴을 둘러싸는 금지 대역 내에서 상기 제 1 오버레이 패턴을 둘러싸도록 상기 반도체 기판 위에 배치된 제 2 오버레이 패턴;
    을 포함하고,
    상기 제 2 오버레이 패턴은 주사전자현미경(scanning electron microscope, SEM) 오버레이 패턴인 반도체 소자.
  9. 인-셀 영역 및 상기 인-셀 영역을 정의하는 스크라이브 레인을 포함하는 반도체 기판;
    상기 반도체 기판 상에 배치된 제 1 오버레이 패턴으로서, 회절 기반 오버레이 (diffraction-based overlay, DBO) 패턴인 상기 제 1 오버레이 패턴; 및
    상기 제 1 오버레이 패턴에 이웃하여 상기 제 1 오버레이 패턴의 금지 대역에 배치된 제 2 오버레이 패턴으로서, 주사전자현미경(scanning electron microscope, SEM) 오버레이 패턴인 상기 제 2 오버레이 패턴;
    을 포함하고,
    상기 제 2 오버레이 패턴은 각각 상기 인-셀 영역 내에 위치된 제 1 셀 패턴군 및 제 2 셀 패턴군에 각각 대응되는 제 1 서브패턴 및 제 2 서브패턴을 포함하고, 상기 제1 셀 패턴군과 상기 제 2 셀 패턴군은 상이한 레벨에 위치하는 반도체 소자.
  10. 삭제
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110231753A (zh) * 2019-07-10 2019-09-13 德淮半导体有限公司 掩模及其配置方法、光刻系统和光刻方法
JP2021034163A (ja) * 2019-08-20 2021-03-01 株式会社日立ハイテク 荷電粒子ビームシステム、及び重ね合わせずれ量測定方法
CN110488578A (zh) * 2019-09-20 2019-11-22 上海华力微电子有限公司 掩膜版的制造方法及掩膜版
CN111158217B (zh) * 2020-01-02 2022-06-21 长江存储科技有限责任公司 一种套刻偏差的确定方法及系统
EP4111495A4 (en) * 2020-04-15 2024-04-10 Kla Corp MISREGISTRATION TARGET WITH DEVICE-SCALED FEATURES FOR MEASURING MISREGISTRATION OF SEMICONDUCTOR DEVICES
CN111766764A (zh) * 2020-06-24 2020-10-13 上海华力集成电路制造有限公司 一种套刻精度量测标记及其使用方法
KR20220026101A (ko) * 2020-08-25 2022-03-04 삼성전자주식회사 반도체 장치 제조 시스템
CN112015061A (zh) * 2020-08-27 2020-12-01 上海华力集成电路制造有限公司 一种套刻精度量测标记及其使用方法
CN114167694A (zh) * 2020-09-10 2022-03-11 中国科学院微电子研究所 一种组合式套刻标记、使用套刻标记测量套刻误差的方法
KR20220056726A (ko) * 2020-10-28 2022-05-06 삼성전자주식회사 디포커스 계측방법과 보정방법, 및 그 보정방법을 포함한 반도체 소자 제조방법
US20240110780A1 (en) * 2022-09-30 2024-04-04 Kla Corporation Mosaic overlay targets

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100612410B1 (ko) * 2005-08-01 2006-08-16 나노메트릭스코리아 주식회사 오버레이 키, 이를 이용한 오버레이 측정방법 및 측정장치
US20110155904A1 (en) * 2009-12-29 2011-06-30 Hitachi, Ltd. Method and Apparatus for Pattern Position and Overlay Measurement
US20110229830A1 (en) * 2008-09-16 2011-09-22 Asml Netherlands B.V. Inspection Method For Lithography
US20160033398A1 (en) * 2014-07-29 2016-02-04 Ji-myung Kim Substrate target for in-situ lithography metrology, metrology method for in-situ lithography, and method of manufacturing integrated circuit device by using in-situ metrology

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010003468A (ko) * 1999-06-23 2001-01-15 김영환 반도체 소자의 오버레이 측정패턴 형성방법
US7608468B1 (en) 2003-07-02 2009-10-27 Kla-Tencor Technologies, Corp. Apparatus and methods for determining overlay and uses of same
KR20080086693A (ko) * 2007-03-23 2008-09-26 주식회사 하이닉스반도체 반도체 소자의 오버레이 측정 방법
KR20100089503A (ko) 2009-02-04 2010-08-12 주식회사 하이닉스반도체 반도체 소자 패턴 및 이를 이용한 패턴 선폭 측정 방법
FR2960657B1 (fr) 2010-06-01 2013-02-22 Commissariat Energie Atomique Procede de lithographie a dedoublement de pas
IL217843A (en) 2011-02-11 2016-11-30 Asml Netherlands Bv A system and method for testing, a lithographic system, a cell for lithographic processing, and a method for producing a device
US20120299204A1 (en) * 2011-05-26 2012-11-29 Nanya Technology Corporation Overlay mark and method for fabricating the same
EP2620976B1 (en) * 2012-01-25 2016-07-20 Qoniac GmbH Overlay model for aligning and exposing semiconductor wafers
JP5640027B2 (ja) 2012-02-17 2014-12-10 株式会社日立ハイテクノロジーズ オーバーレイ計測方法、計測装置、走査型電子顕微鏡およびｇｕｉ
JP6051301B2 (ja) 2013-05-09 2016-12-27 株式会社日立ハイテクノロジーズ 重ね合わせ計測装置、重ね合わせ計測方法、及び重ね合わせ計測システム
US9007571B2 (en) 2013-08-20 2015-04-14 United Microelectronics Corp. Measurement method of overlay mark
CN106030414B (zh) 2014-02-21 2018-10-09 Asml荷兰有限公司 目标布置的优化和相关的目标
TWI602035B (zh) * 2014-04-11 2017-10-11 聯華電子股份有限公司 重疊標記組以及選擇測量重疊誤差之配方的方法
JP2016058637A (ja) 2014-09-11 2016-04-21 株式会社日立ハイテクノロジーズ オーバーレイ計測方法、装置、および表示装置
US10430719B2 (en) * 2014-11-25 2019-10-01 Stream Mosaic, Inc. Process control techniques for semiconductor manufacturing processes

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100612410B1 (ko) * 2005-08-01 2006-08-16 나노메트릭스코리아 주식회사 오버레이 키, 이를 이용한 오버레이 측정방법 및 측정장치
US20110229830A1 (en) * 2008-09-16 2011-09-22 Asml Netherlands B.V. Inspection Method For Lithography
US20110155904A1 (en) * 2009-12-29 2011-06-30 Hitachi, Ltd. Method and Apparatus for Pattern Position and Overlay Measurement
US20160033398A1 (en) * 2014-07-29 2016-02-04 Ji-myung Kim Substrate target for in-situ lithography metrology, metrology method for in-situ lithography, and method of manufacturing integrated circuit device by using in-situ metrology

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