JP2003257828A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70605—Workpiece metrology
- G03F7/70616—Monitoring the printed patterns
- G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 重ね合わせ計測マークを構成するレジスト膜
の現像処理時の変形を低減させて、レジストマスクの位
置ずれの計測を正しく行う。 【解決手段】 開示される半導体装置の製造方法は、合
わせ側の重ね合わせ計測マーク１１を構成するレジスト
膜を、下地である半導体基板１に形成したスクライブ領
域１８の計測方向であるＸ方向に沿って、スクライブ領
域１８に隣接して形成した素子形成領域２の端部２Ａか
ら略２００μｍ以上離して配置する。
の現像処理時の変形を低減させて、レジストマスクの位
置ずれの計測を正しく行う。 【解決手段】 開示される半導体装置の製造方法は、合
わせ側の重ね合わせ計測マーク１１を構成するレジスト
膜を、下地である半導体基板１に形成したスクライブ領
域１８の計測方向であるＸ方向に沿って、スクライブ領
域１８に隣接して形成した素子形成領域２の端部２Ａか
ら略２００μｍ以上離して配置する。
Description
【０００１】この発明は、半導体装置の製造方法に係
り、詳しくは、リソグラフィ技術を利用した半導体装置
の製造方法に関する。
り、詳しくは、リソグラフィ技術を利用した半導体装置
の製造方法に関する。
【０００２】
【従来の技術】ＬＳＩ（大規模半導体集積回路）で代表
される半導体装置の製造においては、半導体基板上に形
成された酸化膜のような絶縁膜、あるいは配線膜のよう
な導電膜等の薄膜を被加工膜として所望の形状に微細加
工するためにフォトリソグラフィ工程が欠かせない。こ
のフォトリソグラフィ工程では、基板上に形成された例
えば絶縁膜を被加工膜として微細加工する場合には、そ
の絶縁膜上にレジストを塗布してレジスト膜を形成し、
所望のパターンが描画されているマスクを介してレーザ
のような光源から紫外光をレジスト膜に照射して露光、
現像処理することにより、所望の形状のレジストマスク
を形成することが行われる。そして、このレジストマス
クを用いてエッチングにより絶縁膜を微細加工する。そ
のようなレジストマスクの形成は、フォトリソグラフィ
工程を必要とする複数の工程において繰り返し行われ
る。
される半導体装置の製造においては、半導体基板上に形
成された酸化膜のような絶縁膜、あるいは配線膜のよう
な導電膜等の薄膜を被加工膜として所望の形状に微細加
工するためにフォトリソグラフィ工程が欠かせない。こ
のフォトリソグラフィ工程では、基板上に形成された例
えば絶縁膜を被加工膜として微細加工する場合には、そ
の絶縁膜上にレジストを塗布してレジスト膜を形成し、
所望のパターンが描画されているマスクを介してレーザ
のような光源から紫外光をレジスト膜に照射して露光、
現像処理することにより、所望の形状のレジストマスク
を形成することが行われる。そして、このレジストマス
クを用いてエッチングにより絶縁膜を微細加工する。そ
のようなレジストマスクの形成は、フォトリソグラフィ
工程を必要とする複数の工程において繰り返し行われ
る。
【０００３】このように、フォトリソグラフィ工程を繰
り返してそれぞれのレジストマスクを形成する場合、形
成されたレジストマスクが設計した正しい位置からどの
程度ずれているかの位置ずれの計測が行われる。レジス
トマスクの位置ずれは、通常露光機の精度によって決定
されるが、位置ずれを計測した結果、位置ずれの度合い
が大きい場合は、被加工膜の設計通りの微細加工が困難
になるので、レジスト膜を形成し直してレジストマスク
の形成をやり直す、いわゆる再工事が行われる。再工事
を行うと、その分工程が増加するのでコストアップが避
けられなくなる。
り返してそれぞれのレジストマスクを形成する場合、形
成されたレジストマスクが設計した正しい位置からどの
程度ずれているかの位置ずれの計測が行われる。レジス
トマスクの位置ずれは、通常露光機の精度によって決定
されるが、位置ずれを計測した結果、位置ずれの度合い
が大きい場合は、被加工膜の設計通りの微細加工が困難
になるので、レジスト膜を形成し直してレジストマスク
の形成をやり直す、いわゆる再工事が行われる。再工事
を行うと、その分工程が増加するのでコストアップが避
けられなくなる。
【０００４】そのようなレジストマスクの位置ずれの計
測は、下地である半導体基板上に予め受け側の重ね合わ
せ計測マークを形成した上で、次に基板上に被加工膜で
ある絶縁膜を形成した後レジスト膜を形成して、このレ
ジスト膜を露光、現像処理して上述したようなレジスト
マスクを形成すると同時に、上記受け側の重ね合わせ計
測マークに対応してこれに重なるように上記レジスト膜
から成る合わせ側の重ね合わせ計測マークを形成し、重
ね合わせ測定機を用いて両計測マークの相対的な位置ず
れを光学的に計測することで行われる。
測は、下地である半導体基板上に予め受け側の重ね合わ
せ計測マークを形成した上で、次に基板上に被加工膜で
ある絶縁膜を形成した後レジスト膜を形成して、このレ
ジスト膜を露光、現像処理して上述したようなレジスト
マスクを形成すると同時に、上記受け側の重ね合わせ計
測マークに対応してこれに重なるように上記レジスト膜
から成る合わせ側の重ね合わせ計測マークを形成し、重
ね合わせ測定機を用いて両計測マークの相対的な位置ず
れを光学的に計測することで行われる。
【０００５】次に、図１０を参照して、従来の半導体装
置の製造方法を工程順に説明する。なお、一例として、
図１１に示したような半導体装置を製造する製造方法に
ついて説明する。まず、図１０（ａ）に示したように、
例えばＰ型半導体基板５１を用いて、素子形成領域５２
及び計測マーク形成領域５３を設定して、計測マーク形
成領域５３に受け側の重ね合わせ計測マーク５５を形成
する。この計測マーク５５は、通常計測マーク形成領域
５３として例えば後述するようなスクライブ領域６８を
利用して、基板５１に対してエッチングのような加工手
段により、後述するような例えば平面形状が方形状の溝
５４を形成する。この計測マーク５５を形成する位置
は、スクライブ領域６８に限らず、セル領域以外の領域
であればよい。次に、基板５１の全面に被加工膜として
酸化膜のような絶縁膜５６を形成した後、全面にレジス
トを塗布してレジスト膜５７を形成する。
置の製造方法を工程順に説明する。なお、一例として、
図１１に示したような半導体装置を製造する製造方法に
ついて説明する。まず、図１０（ａ）に示したように、
例えばＰ型半導体基板５１を用いて、素子形成領域５２
及び計測マーク形成領域５３を設定して、計測マーク形
成領域５３に受け側の重ね合わせ計測マーク５５を形成
する。この計測マーク５５は、通常計測マーク形成領域
５３として例えば後述するようなスクライブ領域６８を
利用して、基板５１に対してエッチングのような加工手
段により、後述するような例えば平面形状が方形状の溝
５４を形成する。この計測マーク５５を形成する位置
は、スクライブ領域６８に限らず、セル領域以外の領域
であればよい。次に、基板５１の全面に被加工膜として
酸化膜のような絶縁膜５６を形成した後、全面にレジス
トを塗布してレジスト膜５７を形成する。
【０００６】次に、図１０（ｂ）に示すように、フォト
リソグラフィ工程により、所望のパターンが描画されて
いるマスク（図示せず）を介してレーザのような光源か
ら紫外光をレジスト膜５７に照射して露光、現像処理す
ることにより、素子形成領域５２に開孔５８を有する所
望のパターンのレジストマスク５９を形成すると同時
に、計測マーク形成領域５３に上記重ね合わせ計測マー
ク５５に対応した合わせ側の重ね合わせ計測マーク６１
を形成する。
リソグラフィ工程により、所望のパターンが描画されて
いるマスク（図示せず）を介してレーザのような光源か
ら紫外光をレジスト膜５７に照射して露光、現像処理す
ることにより、素子形成領域５２に開孔５８を有する所
望のパターンのレジストマスク５９を形成すると同時
に、計測マーク形成領域５３に上記重ね合わせ計測マー
ク５５に対応した合わせ側の重ね合わせ計測マーク６１
を形成する。
【０００７】この合わせ側の重ね合わせ計測マーク６１
は、図１２にも示すように、例えば平面形状が方形状の
レジストパターン６０によって構成され、前述したよう
に、例えば平面形状が方形状の溝５４によって構成され
る受け側の重ね合わせ計測マーク５５の例えば内側に配
置されるように形成する。この場合、素子形成領域５２
及び計測マーク形成領域５３に形成されるレジストマス
ク５９及びレジストパターン６０は、同時の工程で形成
されるので同一の膜厚に形成されている。
は、図１２にも示すように、例えば平面形状が方形状の
レジストパターン６０によって構成され、前述したよう
に、例えば平面形状が方形状の溝５４によって構成され
る受け側の重ね合わせ計測マーク５５の例えば内側に配
置されるように形成する。この場合、素子形成領域５２
及び計測マーク形成領域５３に形成されるレジストマス
ク５９及びレジストパターン６０は、同時の工程で形成
されるので同一の膜厚に形成されている。
【０００８】次に、開孔５８を有する所望のパターンの
レジストマスク５９の位置ずれの計測を行うために、図
１２における受け側の重ね合わせ計測マーク５５及び合
わせ側の重ね合わせ計測マーク６１を利用して、Ｘ方向
（横方向）あるいはＹ方向（縦方向）における、両計測
マーク５５、６１の相対的な位置ずれを計測する。これ
は、前述したように、重ね合わせ測定機を用いて両計測
マーク５５、６１の相対的な位置ずれを光学的に計測す
る。そして、位置ずれ計測の結果、位置ずれが許容範囲
に入っているときは、レジストマスク５９は正常に形成
されているとみなして、次に、図１０（ｂ）に示すよう
に、レジストマスク５９を用いて素子形成領域５２の開
孔５８を通じて燐（Ｐ）のようなＮ型不純物を基板５１
にイオン注入することにより、基板５１に選択的にＮ型
領域６２を形成する。このとき、計測マーク形成領域５
３にはレジスト膜５７及び絶縁膜５６が形成されている
ので、両膜５７、５６のマスク作用によって、上記不純
物イオンは注入されない。もし、レジストマスク５９が
正常に形成されていないとみなされた場合には、前述し
たように再工事が行われる。
レジストマスク５９の位置ずれの計測を行うために、図
１２における受け側の重ね合わせ計測マーク５５及び合
わせ側の重ね合わせ計測マーク６１を利用して、Ｘ方向
（横方向）あるいはＹ方向（縦方向）における、両計測
マーク５５、６１の相対的な位置ずれを計測する。これ
は、前述したように、重ね合わせ測定機を用いて両計測
マーク５５、６１の相対的な位置ずれを光学的に計測す
る。そして、位置ずれ計測の結果、位置ずれが許容範囲
に入っているときは、レジストマスク５９は正常に形成
されているとみなして、次に、図１０（ｂ）に示すよう
に、レジストマスク５９を用いて素子形成領域５２の開
孔５８を通じて燐（Ｐ）のようなＮ型不純物を基板５１
にイオン注入することにより、基板５１に選択的にＮ型
領域６２を形成する。このとき、計測マーク形成領域５
３にはレジスト膜５７及び絶縁膜５６が形成されている
ので、両膜５７、５６のマスク作用によって、上記不純
物イオンは注入されない。もし、レジストマスク５９が
正常に形成されていないとみなされた場合には、前述し
たように再工事が行われる。
【０００９】次に、図１０（ｃ）に示すように、Ｐ型基
板５１上のレジストマスク５９及びレジストパターン６
０をアッシングのような方法により除去する。次に、ア
ニール処理を施して、Ｎ型領域６２を含む基板５１を熱
的に安定化させて、図１１に示したような半導体装置６
３を製造する。実際には、上述のようなフォトリソグラ
フィ工程を複数回繰り返すことにより、半導体装置が製
造されるが、ここでは説明を簡単にするためにＮ型領域
６２を形成するための１回のフォトリソグラフィ工程を
実施する例で説明している。
板５１上のレジストマスク５９及びレジストパターン６
０をアッシングのような方法により除去する。次に、ア
ニール処理を施して、Ｎ型領域６２を含む基板５１を熱
的に安定化させて、図１１に示したような半導体装置６
３を製造する。実際には、上述のようなフォトリソグラ
フィ工程を複数回繰り返すことにより、半導体装置が製
造されるが、ここでは説明を簡単にするためにＮ型領域
６２を形成するための１回のフォトリソグラフィ工程を
実施する例で説明している。
【００１０】ここで、半導体装置の製造では、１枚の半
導体基板５１に同じパターンの複数の素子領域（回路素
子領域）を形成して、最終的に基板５１を各素子領域が
形成されている個別の半導体チップ毎にダイシングする
ことが行われるが、上述したように基板５１に複数の素
子領域を形成するには、各素子領域に相当したパターン
が描画されているマスク（レテクルマスク）を用いて、
基板５１上にそのパターンを繰り返し転写することが行
われる。このようなパターンの繰り返し転写は、一般に
縮小投影露光装置を用いて、図１３に示すように、実際
のパターン寸法の例えば４倍あるいは５倍のパターン６
５及び合わせ側の重ね合わせ計測マーク（図示せず）が
描画されたマスク６６を用いて、予め基板５１上に形成
したレジスト膜を縮小投影レンズ６７を介してマスク６
６上から紫外光で露光することにより、パターン６５及
び重ね合わせ計測マークをレジスト膜に原寸大に繰り返
し縮小投影することで行われる。
導体基板５１に同じパターンの複数の素子領域（回路素
子領域）を形成して、最終的に基板５１を各素子領域が
形成されている個別の半導体チップ毎にダイシングする
ことが行われるが、上述したように基板５１に複数の素
子領域を形成するには、各素子領域に相当したパターン
が描画されているマスク（レテクルマスク）を用いて、
基板５１上にそのパターンを繰り返し転写することが行
われる。このようなパターンの繰り返し転写は、一般に
縮小投影露光装置を用いて、図１３に示すように、実際
のパターン寸法の例えば４倍あるいは５倍のパターン６
５及び合わせ側の重ね合わせ計測マーク（図示せず）が
描画されたマスク６６を用いて、予め基板５１上に形成
したレジスト膜を縮小投影レンズ６７を介してマスク６
６上から紫外光で露光することにより、パターン６５及
び重ね合わせ計測マークをレジスト膜に原寸大に繰り返
し縮小投影することで行われる。
【００１１】上述したようなパターン転写において、重
ね合わせ計測マーク６１はレジストマスク５９の位置ず
れを計測するためだけに用いられるので、その形成位置
は本来の素子形成領域５２を避けるような位置すなわち
スクライブ領域のようなセル領域以外の領域に設定さ
れ、図１４に示すように、１つのパターン６５の領域
（１ショット領域）の周囲の例えば４個所に設定され
る。図１５は、隣接して例えば４つのパターン６５が転
写により素子形成領域５２に形成された基板５１を示す
平面図である。ここで、図１０に示した、レジストマス
ク５９の位置ずれを計測するために用いられる受け側の
重ね合わせ計測マーク５５及び合わせ側の重ね合わせ計
測マーク６１はそれぞれ、素子形成に影響を与えないよ
うにダイシングのために設けられているスクライブ領域
６８に形成されている様子を示している。前述したよう
に、基板５１はスクライブ領域６８のＸ方向及びＹ方向
に沿ってダイシングされ、個々の半導体チップ毎に分離
される。
ね合わせ計測マーク６１はレジストマスク５９の位置ず
れを計測するためだけに用いられるので、その形成位置
は本来の素子形成領域５２を避けるような位置すなわち
スクライブ領域のようなセル領域以外の領域に設定さ
れ、図１４に示すように、１つのパターン６５の領域
（１ショット領域）の周囲の例えば４個所に設定され
る。図１５は、隣接して例えば４つのパターン６５が転
写により素子形成領域５２に形成された基板５１を示す
平面図である。ここで、図１０に示した、レジストマス
ク５９の位置ずれを計測するために用いられる受け側の
重ね合わせ計測マーク５５及び合わせ側の重ね合わせ計
測マーク６１はそれぞれ、素子形成に影響を与えないよ
うにダイシングのために設けられているスクライブ領域
６８に形成されている様子を示している。前述したよう
に、基板５１はスクライブ領域６８のＸ方向及びＹ方向
に沿ってダイシングされ、個々の半導体チップ毎に分離
される。
【００１２】図１２に示したような各計測マーク５５、
６１は、図１５に示したようにスクライブ領域６８に配
置される。なお、スクライブ領域６８にはレジスト膜が
残される一方、各素子形成領域５２はレジスト膜が抜か
れている（除去されている）状態を示している。また、
スクライブ領域６８のレジスト膜には、図１２に示すよ
うに、禁止領域７０が設定されていて、この禁止領域７
０内ではスクライブ領域６８のレジスト膜は抜かれて、
合わせ側の重ね合わせ計測マーク６１が形成されるよう
に設定されている。
６１は、図１５に示したようにスクライブ領域６８に配
置される。なお、スクライブ領域６８にはレジスト膜が
残される一方、各素子形成領域５２はレジスト膜が抜か
れている（除去されている）状態を示している。また、
スクライブ領域６８のレジスト膜には、図１２に示すよ
うに、禁止領域７０が設定されていて、この禁止領域７
０内ではスクライブ領域６８のレジスト膜は抜かれて、
合わせ側の重ね合わせ計測マーク６１が形成されるよう
に設定されている。
【００１３】
【発明が解決しようとする課題】ところで、従来の半導
体装置の製造方法では、合わせ側の重ね合わせ計測マー
クを構成するレジスト膜が現像処理時に変形するので、
このレジスト膜を利用してレジストマスクの位置ずれの
計測を行う場合に、見かけ上の計測誤差が発生する、と
いう問題がある。すなわち、従来の半導体装置の製造方
法では、図１０にも示したように、基板５１上のスクラ
イブ領域を計測マーク形成領域５３として用いて、まず
受け側の重ね合わせ計測マーク５５を形成した後、この
計測マーク５５に重なるようにレジストパターン６０か
ら成る合わせ側の重ね合わせ計測マーク６１を形成して
いるが、従来においてはこの合わせ側の重ね合わせ計測
マーク６１の形成は、スクライブ領域６８内で位置的に
周辺の素子形成領域、アクセサリ領域等に存在するレジ
スト膜のデータ率（レジスト膜の抜きと残しの比率）に
無関係に形成している。
体装置の製造方法では、合わせ側の重ね合わせ計測マー
クを構成するレジスト膜が現像処理時に変形するので、
このレジスト膜を利用してレジストマスクの位置ずれの
計測を行う場合に、見かけ上の計測誤差が発生する、と
いう問題がある。すなわち、従来の半導体装置の製造方
法では、図１０にも示したように、基板５１上のスクラ
イブ領域を計測マーク形成領域５３として用いて、まず
受け側の重ね合わせ計測マーク５５を形成した後、この
計測マーク５５に重なるようにレジストパターン６０か
ら成る合わせ側の重ね合わせ計測マーク６１を形成して
いるが、従来においてはこの合わせ側の重ね合わせ計測
マーク６１の形成は、スクライブ領域６８内で位置的に
周辺の素子形成領域、アクセサリ領域等に存在するレジ
スト膜のデータ率（レジスト膜の抜きと残しの比率）に
無関係に形成している。
【００１４】それゆえ、合わせ側の重ね合わせ計測マー
ク６１を構成するレジスト膜の現像処理時に、図１５に
示したように、或る計測マーク６１のレジスト膜が隣接
している他の計測マーク６１のレジスト膜の影響を受
け、またスクライブ領域６８に残っているレジスト膜の
影響を受けて、図１６に示すように、計測マーク６１を
構成するレジストパターン６０が変形して、左側と右側
の断面形状が異なってしまう現象がみられる。
ク６１を構成するレジスト膜の現像処理時に、図１５に
示したように、或る計測マーク６１のレジスト膜が隣接
している他の計測マーク６１のレジスト膜の影響を受
け、またスクライブ領域６８に残っているレジスト膜の
影響を受けて、図１６に示すように、計測マーク６１を
構成するレジストパターン６０が変形して、左側と右側
の断面形状が異なってしまう現象がみられる。
【００１５】また、計測マーク６１を構成するレジスト
パターン６０の変形は、レジスト膜の材料の相違によっ
て、あるいはレジスト膜の膜厚が厚くなるほど顕著にな
る。この傾向は、ＬＳＩのような半導体装置の製造にお
いて主要な製造工程になっている不純物イオン注入工程
がレジストマスクを用いて行われ、特に最近のＬＳＩに
おいては高性能化に伴ってより深い不純物イオン注入が
要求されており、これに応じてより膜厚の厚いレジスト
膜例えば略４μｍを越える膜厚が必要になっていること
を考慮すると、さらにレジスト膜の変形が大きくなって
くることを示唆している。
パターン６０の変形は、レジスト膜の材料の相違によっ
て、あるいはレジスト膜の膜厚が厚くなるほど顕著にな
る。この傾向は、ＬＳＩのような半導体装置の製造にお
いて主要な製造工程になっている不純物イオン注入工程
がレジストマスクを用いて行われ、特に最近のＬＳＩに
おいては高性能化に伴ってより深い不純物イオン注入が
要求されており、これに応じてより膜厚の厚いレジスト
膜例えば略４μｍを越える膜厚が必要になっていること
を考慮すると、さらにレジスト膜の変形が大きくなって
くることを示唆している。
【００１６】そのように重ね合わせ計測マーク６１を構
成するレジスト膜が変形すると、上述のレジストマスク
５９の位置ずれを計測するとき、レジストマスク５９が
実際の位置ずれ以上に位置ずれしているように誤って計
測されることになるので、見かけ上の計測誤差が発生す
る。このようにレジストマスク５９の位置ずれ計測時に
見かけ上の計測誤差が発生すると、半導体装置の製造時
に、その見かけ上の計測誤差があたかも実際の位置ずれ
であると誤認させられるようになるため、本来不要であ
る再工事を行ってしまうようになるので、半導体装置の
生産性を低下させることになる。
成するレジスト膜が変形すると、上述のレジストマスク
５９の位置ずれを計測するとき、レジストマスク５９が
実際の位置ずれ以上に位置ずれしているように誤って計
測されることになるので、見かけ上の計測誤差が発生す
る。このようにレジストマスク５９の位置ずれ計測時に
見かけ上の計測誤差が発生すると、半導体装置の製造時
に、その見かけ上の計測誤差があたかも実際の位置ずれ
であると誤認させられるようになるため、本来不要であ
る再工事を行ってしまうようになるので、半導体装置の
生産性を低下させることになる。
【００１７】この発明は、上述の事情に鑑みてなされた
もので、重ね合わせ計測マークを構成するレジスト膜の
現像処理時の変形を低減させて、レジストマスクの位置
ずれの計測を正しく行うことができるようにした半導体
装置の製造方法を提供することを目的としている。
もので、重ね合わせ計測マークを構成するレジスト膜の
現像処理時の変形を低減させて、レジストマスクの位置
ずれの計測を正しく行うことができるようにした半導体
装置の製造方法を提供することを目的としている。
【００１８】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、予め受け側の重ね合わせ計
測マークを形成した下地上に被加工膜を形成して該被加
工膜上にレジスト膜を形成し、該レジスト膜を露光、現
像処理して所望の形状のレジストマスクを形成すると同
時に、上記受け側の重ね合わせ計測マークに対応して上
記レジスト膜から成る合わせ側の重ね合わせ計測マーク
を形成し、該合わせ側の重ね合わせ計測マークと上記受
け側の重ね合わせ計測マークとの相対的な位置ずれを計
測する半導体装置の製造方法に係り、上記合わせ側の重
ね合わせ計測マークを、上記下地上のセル領域以外の領
域の計測方向に沿って、上記合わせ側の重ね合わせ計測
マークを挟んで対称に上記レジスト膜の抜きと残しの比
率が略同じになるように配置することを特徴としてい
る。
に、請求項１記載の発明は、予め受け側の重ね合わせ計
測マークを形成した下地上に被加工膜を形成して該被加
工膜上にレジスト膜を形成し、該レジスト膜を露光、現
像処理して所望の形状のレジストマスクを形成すると同
時に、上記受け側の重ね合わせ計測マークに対応して上
記レジスト膜から成る合わせ側の重ね合わせ計測マーク
を形成し、該合わせ側の重ね合わせ計測マークと上記受
け側の重ね合わせ計測マークとの相対的な位置ずれを計
測する半導体装置の製造方法に係り、上記合わせ側の重
ね合わせ計測マークを、上記下地上のセル領域以外の領
域の計測方向に沿って、上記合わせ側の重ね合わせ計測
マークを挟んで対称に上記レジスト膜の抜きと残しの比
率が略同じになるように配置することを特徴としてい
る。
【００１９】また、請求項２記載の発明は、予め受け側
の重ね合わせ計測マークを形成した下地上に被加工膜を
形成して該被加工膜上にレジスト膜を形成し、該レジス
ト膜を露光、現像処理して所望の形状のレジストマスク
を形成すると同時に、上記受け側の重ね合わせ計測マー
クに対応して上記レジスト膜から成る合わせ側の重ね合
わせ計測マークを形成し、該合わせ側の重ね合わせ計測
マークと上記受け側の重ね合わせ計測マークとの相対的
な位置ずれを計測する半導体装置の製造方法に係り、上
記合わせ側の重ね合わせ計測マークを、上記下地上のセ
ル領域以外の領域の計測方向に沿って、上記セル領域以
外の領域に隣接して形成した素子形成領域の端部から略
２００μｍ以上離れた位置に配置することを特徴として
いる。
の重ね合わせ計測マークを形成した下地上に被加工膜を
形成して該被加工膜上にレジスト膜を形成し、該レジス
ト膜を露光、現像処理して所望の形状のレジストマスク
を形成すると同時に、上記受け側の重ね合わせ計測マー
クに対応して上記レジスト膜から成る合わせ側の重ね合
わせ計測マークを形成し、該合わせ側の重ね合わせ計測
マークと上記受け側の重ね合わせ計測マークとの相対的
な位置ずれを計測する半導体装置の製造方法に係り、上
記合わせ側の重ね合わせ計測マークを、上記下地上のセ
ル領域以外の領域の計測方向に沿って、上記セル領域以
外の領域に隣接して形成した素子形成領域の端部から略
２００μｍ以上離れた位置に配置することを特徴として
いる。
【００２０】また、請求項３記載の発明は、請求項１又
は２記載の半導体装置の製造方法に係り、上記セル領域
以外の領域として、スクライブ領域を選ぶことを特徴と
している。
は２記載の半導体装置の製造方法に係り、上記セル領域
以外の領域として、スクライブ領域を選ぶことを特徴と
している。
【００２１】また、請求項４記載の発明は、請求項３記
載の半導体装置の製造方法に係り、上記スクライブ領域
の幅寸法を、８０〜１２０μｍに設定することを特徴と
している。
載の半導体装置の製造方法に係り、上記スクライブ領域
の幅寸法を、８０〜１２０μｍに設定することを特徴と
している。
【００２２】また、請求項５記載の発明は、請求項１乃
至４のいずれか１に記載の半導体装置の製造方法に係
り、上記受け側の重ね合わせ計測マークが形成される上
記下地が半導体基板から構成されることを特徴としてい
る。
至４のいずれか１に記載の半導体装置の製造方法に係
り、上記受け側の重ね合わせ計測マークが形成される上
記下地が半導体基板から構成されることを特徴としてい
る。
【００２３】また、請求項６記載の発明は、請求項１乃
至４のいずれか１に記載の半導体装置の製造方法に係
り、上記受け側の重ね合わせ計測マークが形成される上
記下地が絶縁膜から構成されることを特徴としている。
至４のいずれか１に記載の半導体装置の製造方法に係
り、上記受け側の重ね合わせ計測マークが形成される上
記下地が絶縁膜から構成されることを特徴としている。
【００２４】また、請求項７記載の発明は、請求項１乃
至６のいずれか１に記載の半導体装置の製造方法に係
り、上記受け側の重ね合わせ計測マーク及び上記合わせ
側の重ね合わせ計測マークが、ともに平面形状が方形状
に形成されることを特徴としている。
至６のいずれか１に記載の半導体装置の製造方法に係
り、上記受け側の重ね合わせ計測マーク及び上記合わせ
側の重ね合わせ計測マークが、ともに平面形状が方形状
に形成されることを特徴としている。
【００２５】また、請求項８記載の発明は、請求項１乃
至７のいずれか１に記載記載の半導体装置の製造方法に
係り、上記合わせ側の重ね合わせ計測マークを構成する
レジスト膜の膜厚が略４μｍを越えることを特徴として
いる。
至７のいずれか１に記載記載の半導体装置の製造方法に
係り、上記合わせ側の重ね合わせ計測マークを構成する
レジスト膜の膜厚が略４μｍを越えることを特徴として
いる。
【００２６】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体装置の製造
方法の構成を工程順に示す工程図、図２は同半導体装置
の製造方法により製造された半導体装置を示す断面図、
図３は同半導体装置の製造方法の主要工程における半導
体基板の主要部を示す平面図、図４は図３の一部を拡大
して示す平面図、図５は同半導体装置の製造方法で形成
された重ね合わせ計測マークを構成するレジストパター
ンの形状を示す断面図である。以下、図１〜図５を参照
して、この例の半導体装置の製造方法について説明す
る。まず、図１（ａ）に示したように、例えばＰ型半導
体基板１を用いて、素子形成領域２及び計測マーク形成
領域３を設定して、計測マーク形成領域３に受け側の重
ね合わせ計測マーク５を形成する。この計測マーク５
は、通常計測マーク形成領域３として例えば後述するよ
うなスクライブ領域１８を利用して、基板１に対してエ
ッチングのような加工手段により、後述するような例え
ば平面形状が方形状の溝４を形成する。この計測マーク
５を形成する位置は、スクライブ領域１８に限らず、セ
ル領域以外の領域であればよい。次に、基板１の全面に
被加工膜として酸化膜のような絶縁膜６を形成した後、
全面にレジストを塗布して膜厚が略４μｍのレジスト膜
７を形成する。
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体装置の製造
方法の構成を工程順に示す工程図、図２は同半導体装置
の製造方法により製造された半導体装置を示す断面図、
図３は同半導体装置の製造方法の主要工程における半導
体基板の主要部を示す平面図、図４は図３の一部を拡大
して示す平面図、図５は同半導体装置の製造方法で形成
された重ね合わせ計測マークを構成するレジストパター
ンの形状を示す断面図である。以下、図１〜図５を参照
して、この例の半導体装置の製造方法について説明す
る。まず、図１（ａ）に示したように、例えばＰ型半導
体基板１を用いて、素子形成領域２及び計測マーク形成
領域３を設定して、計測マーク形成領域３に受け側の重
ね合わせ計測マーク５を形成する。この計測マーク５
は、通常計測マーク形成領域３として例えば後述するよ
うなスクライブ領域１８を利用して、基板１に対してエ
ッチングのような加工手段により、後述するような例え
ば平面形状が方形状の溝４を形成する。この計測マーク
５を形成する位置は、スクライブ領域１８に限らず、セ
ル領域以外の領域であればよい。次に、基板１の全面に
被加工膜として酸化膜のような絶縁膜６を形成した後、
全面にレジストを塗布して膜厚が略４μｍのレジスト膜
７を形成する。
【００２７】次に、図１（ｂ）に示すように、フォトリ
ソグラフィ工程により、所望のパターンが描画されてい
るマスク（図示せず）を介してレーザのような光源から
紫外光をレジスト膜７に照射して露光、現像処理するこ
とにより、素子形成領域２に開孔８を有する所望のパタ
ーンのレジストマスク９を形成すると同時に、計測マー
ク形成領域３に上記重ね合わせ計測マーク５に対応した
合わせ側の重ね合わせ計測マーク１１を形成する。
ソグラフィ工程により、所望のパターンが描画されてい
るマスク（図示せず）を介してレーザのような光源から
紫外光をレジスト膜７に照射して露光、現像処理するこ
とにより、素子形成領域２に開孔８を有する所望のパタ
ーンのレジストマスク９を形成すると同時に、計測マー
ク形成領域３に上記重ね合わせ計測マーク５に対応した
合わせ側の重ね合わせ計測マーク１１を形成する。
【００２８】この合わせ側の重ね合わせ計測マーク１１
は、図４にも示すように、例えば平面形状が方形状のレ
ジストパターン１０によって構成され、前述したよう
に、例えば平面形状が方形状の溝４によって構成される
受け側の重ね合わせ計測マーク５の例えば内側に配置さ
れるように形成する。この場合、素子形成領域２及び計
測マーク形成領域３に形成されるレジストマスク９及び
レジストパターン１０は、同時の工程で形成されるので
同一の膜厚に形成されている。ここで、受け側の重ね合
わせ計測マーク５を構成する溝４は、例えば一辺が３０
〜４０μｍの方形状に形成され、また、合わせ側の重ね
合わせ計測マーク１１を構成するレジストパターン１０
は、例えば一辺が８〜１２μｍの方形状に形成されてい
る。
は、図４にも示すように、例えば平面形状が方形状のレ
ジストパターン１０によって構成され、前述したよう
に、例えば平面形状が方形状の溝４によって構成される
受け側の重ね合わせ計測マーク５の例えば内側に配置さ
れるように形成する。この場合、素子形成領域２及び計
測マーク形成領域３に形成されるレジストマスク９及び
レジストパターン１０は、同時の工程で形成されるので
同一の膜厚に形成されている。ここで、受け側の重ね合
わせ計測マーク５を構成する溝４は、例えば一辺が３０
〜４０μｍの方形状に形成され、また、合わせ側の重ね
合わせ計測マーク１１を構成するレジストパターン１０
は、例えば一辺が８〜１２μｍの方形状に形成されてい
る。
【００２９】レジストマスク９及びレジストパターン１
０の形成は、従来の半導体装置の製造方法と同様に、縮
小投影露光装置を用いて、実際のパターン寸法の例えば
４倍あるいは５倍のパターンが描画されたマスクを用い
て、予め基板１上に形成したレジスト膜を縮小投影レン
ズを介してマスク上から紫外光で露光することにより、
そのパターンを原寸大に縮小投影して転写した後に、現
像処理して形成する。図３は、隣接して例えば４つのパ
ターンを転写により素子形成領域２に形成された基板１
を示す平面図である。レジストマスクの位置ずれを計測
するために用いられる受け側の重ね合わせ計測マーク５
及び合わせ側の重ね合わせ計測マーク１１はそれぞれ、
素子形成に影響を与えないようにダイシングのために設
けられているスクライブ領域１８に形成される。ここ
で、各計測マーク５、１１は、図４に示したように合わ
せ側の重ね合わせ計測マーク１１が受け側の重ね合わせ
計測マーク５内に配置されるように形成される。
０の形成は、従来の半導体装置の製造方法と同様に、縮
小投影露光装置を用いて、実際のパターン寸法の例えば
４倍あるいは５倍のパターンが描画されたマスクを用い
て、予め基板１上に形成したレジスト膜を縮小投影レン
ズを介してマスク上から紫外光で露光することにより、
そのパターンを原寸大に縮小投影して転写した後に、現
像処理して形成する。図３は、隣接して例えば４つのパ
ターンを転写により素子形成領域２に形成された基板１
を示す平面図である。レジストマスクの位置ずれを計測
するために用いられる受け側の重ね合わせ計測マーク５
及び合わせ側の重ね合わせ計測マーク１１はそれぞれ、
素子形成に影響を与えないようにダイシングのために設
けられているスクライブ領域１８に形成される。ここ
で、各計測マーク５、１１は、図４に示したように合わ
せ側の重ね合わせ計測マーク１１が受け側の重ね合わせ
計測マーク５内に配置されるように形成される。
【００３０】ここで、この例の半導体装置の製造方法に
おいては、図３に示すように、位置ずれを計測する方向
をＸ方向に選んだ例で示し、スクライブ領域１８に形成
される合わせ側の重ね合わせ計測マーク１１を、Ｘ方向
に沿ってこの計測マーク１１を挟んで対称にレジスト膜
の抜きと残しの比率が略同じになるように配置してい
る。このように構成することにより、合わせ側の重ね合
わせ計測マーク１１のデータ率によるレジスト膜の変形
が計測したい方向であるＸ方向について略同じになるの
で、レジスト膜の変形による見かけ上の計測誤差が発生
しにくくなるため、レジストマスクの位置ずれの計測を
正しく行うことができるようになる。すなわち、合わせ
側の重ね合わせ計測マーク１１を構成するレジスト膜の
現像処理時に、或る計測マークのレジスト膜が隣接して
いる他の計測マークのレジスト膜の影響を受けることが
なく、またスクライブ領域に残っているレジスト膜の影
響を受けることがないので、図５に示すように、合わせ
側の重ね合わせ計測マーク１１を構成するレジストパタ
ーン１０はほとんど変形しないので、左側と右側の断面
形状は略同形状になる。
おいては、図３に示すように、位置ずれを計測する方向
をＸ方向に選んだ例で示し、スクライブ領域１８に形成
される合わせ側の重ね合わせ計測マーク１１を、Ｘ方向
に沿ってこの計測マーク１１を挟んで対称にレジスト膜
の抜きと残しの比率が略同じになるように配置してい
る。このように構成することにより、合わせ側の重ね合
わせ計測マーク１１のデータ率によるレジスト膜の変形
が計測したい方向であるＸ方向について略同じになるの
で、レジスト膜の変形による見かけ上の計測誤差が発生
しにくくなるため、レジストマスクの位置ずれの計測を
正しく行うことができるようになる。すなわち、合わせ
側の重ね合わせ計測マーク１１を構成するレジスト膜の
現像処理時に、或る計測マークのレジスト膜が隣接して
いる他の計測マークのレジスト膜の影響を受けることが
なく、またスクライブ領域に残っているレジスト膜の影
響を受けることがないので、図５に示すように、合わせ
側の重ね合わせ計測マーク１１を構成するレジストパタ
ーン１０はほとんど変形しないので、左側と右側の断面
形状は略同形状になる。
【００３１】具体的には、図３において、素子形成領域
２により囲まれたスクライブ領域１８の幅寸法を略１０
０μｍに設定した場合、スクライブ領域１８に形成する
合わせ側の重ね合わせ計測マーク１１を素子形成領域２
の端部（交点）２ＡからＸ方向に沿って形成する場合、
距離に応じて位置ずれが変化するようになって、図７に
示すような関係が得られた。図７の特性は、上記端部２
ＡからＸ方向に沿って合わせ側の重ね合わせ計測マーク
１１までの距離（横軸）に応じて、レジストマスク９の
位置ずれ計測値（縦軸）が変化することを示しており、
距離を略２００μｍ以上離れるように設定したときは、
位置ずれ計測値にほとんど変化が生じないことを示して
いる。このことは、計測方向をＸ方向に選んだ場合に、
合わせ側の重ね合わせ計測マーク１１を構成するレジス
ト膜を、素子形成領域２の端部２Ａから略２００μｍ以
上離して配置することにより、レジストマスク９の正し
い位置計測を行うことができることを示している。スク
ライブ領域１８の幅寸法は、一般に８０〜１２０μｍに
設定されるが、これらの範囲においても略同様な効果が
得られる。
２により囲まれたスクライブ領域１８の幅寸法を略１０
０μｍに設定した場合、スクライブ領域１８に形成する
合わせ側の重ね合わせ計測マーク１１を素子形成領域２
の端部（交点）２ＡからＸ方向に沿って形成する場合、
距離に応じて位置ずれが変化するようになって、図７に
示すような関係が得られた。図７の特性は、上記端部２
ＡからＸ方向に沿って合わせ側の重ね合わせ計測マーク
１１までの距離（横軸）に応じて、レジストマスク９の
位置ずれ計測値（縦軸）が変化することを示しており、
距離を略２００μｍ以上離れるように設定したときは、
位置ずれ計測値にほとんど変化が生じないことを示して
いる。このことは、計測方向をＸ方向に選んだ場合に、
合わせ側の重ね合わせ計測マーク１１を構成するレジス
ト膜を、素子形成領域２の端部２Ａから略２００μｍ以
上離して配置することにより、レジストマスク９の正し
い位置計測を行うことができることを示している。スク
ライブ領域１８の幅寸法は、一般に８０〜１２０μｍに
設定されるが、これらの範囲においても略同様な効果が
得られる。
【００３２】次に、開孔８を有する所望のパターンのレ
ジストマスク９の位置ずれが許容範囲に入っているもの
として、図１（ｂ）に示すように、そのレジストマスク
９を用いて素子形成領域２の開孔８を通じて燐（Ｐ）の
ようなＮ型不純物を基板１にイオン注入することによ
り、基板１に選択的にＮ型領域１２を形成する。このと
き、計測マーク形成領域３にはレジスト膜７及び絶縁膜
６が形成されているので、両膜７、６のマスク作用によ
って、上記不純物イオンは注入されない。
ジストマスク９の位置ずれが許容範囲に入っているもの
として、図１（ｂ）に示すように、そのレジストマスク
９を用いて素子形成領域２の開孔８を通じて燐（Ｐ）の
ようなＮ型不純物を基板１にイオン注入することによ
り、基板１に選択的にＮ型領域１２を形成する。このと
き、計測マーク形成領域３にはレジスト膜７及び絶縁膜
６が形成されているので、両膜７、６のマスク作用によ
って、上記不純物イオンは注入されない。
【００３３】次に、図１（ｃ）に示すように、Ｐ型基板
１上のレジストマスク９及びレジストパターン１０をア
ッシングのような方法により除去する。次に、アニール
処理を施して、Ｎ型領域１２を含む基板１を熱的に安定
化した後、基板１をスクライブ領域１８に沿って、各素
子領域２が形成されている個別の半導体チップ毎にダイ
シングすることにより、図２に示したような半導体装置
１３を製造する。
１上のレジストマスク９及びレジストパターン１０をア
ッシングのような方法により除去する。次に、アニール
処理を施して、Ｎ型領域１２を含む基板１を熱的に安定
化した後、基板１をスクライブ領域１８に沿って、各素
子領域２が形成されている個別の半導体チップ毎にダイ
シングすることにより、図２に示したような半導体装置
１３を製造する。
【００３４】このように、この例の半導体装置の製造方
法によれば、合わせ側の重ね合わせ計測マーク１１を構
成するレジスト膜を、下地である半導体基板１に形成し
たスクライブ領域１８の計測方向であるＸ方向に沿っ
て、スクライブ領域１８に隣接して形成した素子形成領
域２の端部２Ａから略２００μｍ以上離して配置するよ
うにしたので、合わせ側の重ね合わせ計測マーク１１の
データ率によるレジスト膜の変形を計測したい方向であ
るＸ方向について略同じにすることができるため、レジ
スト膜の変形による見かけ上の計測誤差がほとんど発生
しなくなる。したがって、重ね合わせ計測マークを構成
するレジスト膜の現像処理時の変形を低減させて、レジ
ストマスクの位置ずれの計測を正しく行うことができ
る。
法によれば、合わせ側の重ね合わせ計測マーク１１を構
成するレジスト膜を、下地である半導体基板１に形成し
たスクライブ領域１８の計測方向であるＸ方向に沿っ
て、スクライブ領域１８に隣接して形成した素子形成領
域２の端部２Ａから略２００μｍ以上離して配置するよ
うにしたので、合わせ側の重ね合わせ計測マーク１１の
データ率によるレジスト膜の変形を計測したい方向であ
るＸ方向について略同じにすることができるため、レジ
スト膜の変形による見かけ上の計測誤差がほとんど発生
しなくなる。したがって、重ね合わせ計測マークを構成
するレジスト膜の現像処理時の変形を低減させて、レジ
ストマスクの位置ずれの計測を正しく行うことができ
る。
【００３５】◇第２実施例
図６は、この発明の第２実施例である半導体装置の製造
方法の主要工程における半導体基板の主要部を示す平面
図である。この第２実施例の半導体装置の製造方法の構
成が、上述の第１実施例のそれと大きく異なるところ
は、位置ずれの計測方向をＹ方向に選ぶようにした点で
ある。この例の半導体装置の製造方法では、図６に示す
ように、位置ずれを計測する方向をＹ方向に選んだ例で
示し、スクライブ領域１８に形成される合わせ側の重ね
合わせ計測マーク１５を、Ｙ方向に沿ってこの計測マー
ク１５を挟んで対称にレジスト膜の抜きと残しの比率が
略同じになるように配置している。
方法の主要工程における半導体基板の主要部を示す平面
図である。この第２実施例の半導体装置の製造方法の構
成が、上述の第１実施例のそれと大きく異なるところ
は、位置ずれの計測方向をＹ方向に選ぶようにした点で
ある。この例の半導体装置の製造方法では、図６に示す
ように、位置ずれを計測する方向をＹ方向に選んだ例で
示し、スクライブ領域１８に形成される合わせ側の重ね
合わせ計測マーク１５を、Ｙ方向に沿ってこの計測マー
ク１５を挟んで対称にレジスト膜の抜きと残しの比率が
略同じになるように配置している。
【００３６】具体的には、図６において、素子形成領域
２により囲まれたスクライブ領域１８の幅寸法を略１０
０μｍに設定した場合、実施例１と略同様に、スクライ
ブ領域１８に形成する合わせ側の重ね合わせ計測マーク
１５を素子形成領域２の端部（交点）２ＡからＹ方向に
沿って形成する場合、距離を略２００μｍ以上離れるよ
うに設定することより、実施例１と略同様に、位置ずれ
計測値にほとんど変化が生じないことを確かめた。
２により囲まれたスクライブ領域１８の幅寸法を略１０
０μｍに設定した場合、実施例１と略同様に、スクライ
ブ領域１８に形成する合わせ側の重ね合わせ計測マーク
１５を素子形成領域２の端部（交点）２ＡからＹ方向に
沿って形成する場合、距離を略２００μｍ以上離れるよ
うに設定することより、実施例１と略同様に、位置ずれ
計測値にほとんど変化が生じないことを確かめた。
【００３７】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。
１実施例において述べたのと略同様な効果を得ることが
できる。
【００３８】◇第３実施例
図８は、この発明の第３実施例である半導体装置の製造
方法の主要工程における半導体基板の主要部を示す断面
図、図９は同半導体装置の製造方法の主要工程における
半導体基板の主要部を示す平面図である。この第３実施
例の半導体装置の製造方法の構成が、上述の第１実施例
のそれと大きく異なるところは、下地を絶縁膜により構
成するようにした点である。この例の半導体装置の製造
方法では、図８及び図９に示すように、基板１の全面に
酸化膜のような絶縁膜６を形成した後、計測マーク形成
領域３となるスクライブ領域に受け側の重ね合わせ計測
マーク１９を形成する。この計測マーク１９は、スクラ
イブ領域１８を利用して、基板１に対してエッチングの
ような加工手段により、例えば平面形状が方形状の溝２
０を形成する。
方法の主要工程における半導体基板の主要部を示す断面
図、図９は同半導体装置の製造方法の主要工程における
半導体基板の主要部を示す平面図である。この第３実施
例の半導体装置の製造方法の構成が、上述の第１実施例
のそれと大きく異なるところは、下地を絶縁膜により構
成するようにした点である。この例の半導体装置の製造
方法では、図８及び図９に示すように、基板１の全面に
酸化膜のような絶縁膜６を形成した後、計測マーク形成
領域３となるスクライブ領域に受け側の重ね合わせ計測
マーク１９を形成する。この計測マーク１９は、スクラ
イブ領域１８を利用して、基板１に対してエッチングの
ような加工手段により、例えば平面形状が方形状の溝２
０を形成する。
【００３９】次に、基板１の全面にレジストを塗布して
レジスト膜２１を形成する。次に、第１実施例と略同様
に、フォトリソグラフィ工程により、レジスト膜２１を
露光、現像処理することにより、素子形成領域２に開孔
を有する所望のパターンのレジストマスク（図示せず）
を形成すると同時に、計測マーク形成領域３に上記重ね
合わせ計測マーク１９に対応した合わせ側の重ね合わせ
計測マーク２２を形成する。この計測マーク２２は、図
９に示すように、受け側の重ね合わせ計測マーク１９の
内側に配置されるように例えば平面形状が方形状のレジ
スト膜２３を形成する。
レジスト膜２１を形成する。次に、第１実施例と略同様
に、フォトリソグラフィ工程により、レジスト膜２１を
露光、現像処理することにより、素子形成領域２に開孔
を有する所望のパターンのレジストマスク（図示せず）
を形成すると同時に、計測マーク形成領域３に上記重ね
合わせ計測マーク１９に対応した合わせ側の重ね合わせ
計測マーク２２を形成する。この計測マーク２２は、図
９に示すように、受け側の重ね合わせ計測マーク１９の
内側に配置されるように例えば平面形状が方形状のレジ
スト膜２３を形成する。
【００４０】このように、この例の構成によっても、受
け側の重ね合わせ計測マークを形成する下地を絶縁膜に
より構成した点が異なるだけなので、第１実施例におい
て述べたのと略同様な効果を得ることができる。
け側の重ね合わせ計測マークを形成する下地を絶縁膜に
より構成した点が異なるだけなので、第１実施例におい
て述べたのと略同様な効果を得ることができる。
【００４１】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、本文実施
例においては、合わせ側の重ね合わせ計測マークの形成
位置はスクライブ領域に選んだ例で説明したが、スクラ
イブ領域に限らずにセル領域以外の領域に選ぶことがで
きる。また、本文実施例においては、露光手段として光
を利用するフォトリソグラフィ技術について説明した
が、光以外に電子線、Ｘ線等を用いるリソグラフィ技術
一般に対して適用可能である。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、本文実施
例においては、合わせ側の重ね合わせ計測マークの形成
位置はスクライブ領域に選んだ例で説明したが、スクラ
イブ領域に限らずにセル領域以外の領域に選ぶことがで
きる。また、本文実施例においては、露光手段として光
を利用するフォトリソグラフィ技術について説明した
が、光以外に電子線、Ｘ線等を用いるリソグラフィ技術
一般に対して適用可能である。
【００４２】また、下地に形成する受け側の重ね合わせ
計測マーク及び合わせ側の重ね合わせ計測マークの形状
は、平面形状が方形状に限ることなく同心円状のような
他の形状であってもよい。また、両計測マークの相互関
係は、本文実施例に示したように、必ずしも合わせ側の
重ね合わせ計測マークが受け側の重ね合わせ計測マーク
の内側に配置される関係でなく、逆の関係に配置されて
いてもよい。要するに、両重ね合わせ計測マークは、相
対的に位置ずれを計測できるような形状、配置になって
いればよい。また、合わせ側の重ね合わせ計測マークを
構成するレジスト膜の膜厚は、略４μｍに形成した例で
説明したが、最近のＬＳＩのようにより深い不純物イオ
ン注入が要求されている傾向を考慮すると、４μｍを越
える膜厚に設定することが望ましい。
計測マーク及び合わせ側の重ね合わせ計測マークの形状
は、平面形状が方形状に限ることなく同心円状のような
他の形状であってもよい。また、両計測マークの相互関
係は、本文実施例に示したように、必ずしも合わせ側の
重ね合わせ計測マークが受け側の重ね合わせ計測マーク
の内側に配置される関係でなく、逆の関係に配置されて
いてもよい。要するに、両重ね合わせ計測マークは、相
対的に位置ずれを計測できるような形状、配置になって
いればよい。また、合わせ側の重ね合わせ計測マークを
構成するレジスト膜の膜厚は、略４μｍに形成した例で
説明したが、最近のＬＳＩのようにより深い不純物イオ
ン注入が要求されている傾向を考慮すると、４μｍを越
える膜厚に設定することが望ましい。
【００４３】
【発明の効果】以上説明したように、この発明の半導体
装置の製造方法によれば、合わせ側の重ね合わせ計測マ
ークと受け側の重ね合わせ計測マークとの相対的な位置
ずれを計測する場合、合わせ側の重ね合わせ計測マーク
を、下地上のセル領域以外の領域の計測方向に沿って、
この合わせ側の重ね合わせ計測マークを挟んで対称にレ
ジスト膜の抜きと残しの比率が略同じになるように配置
するようにしたので、合わせ側の重ね合わせ計測マーク
のデータ率によるレジスト膜の変形を計測したい方向に
ついて略同じにすることができるため、レジスト膜の変
形による見かけ上の計測誤差がほとんど発生しなくな
る。したがって、重ね合わせ計測マークを構成するレジ
スト膜の現像処理時の変形を低減させて、レジストマス
クの位置ずれの計測を正しく行うことができる。
装置の製造方法によれば、合わせ側の重ね合わせ計測マ
ークと受け側の重ね合わせ計測マークとの相対的な位置
ずれを計測する場合、合わせ側の重ね合わせ計測マーク
を、下地上のセル領域以外の領域の計測方向に沿って、
この合わせ側の重ね合わせ計測マークを挟んで対称にレ
ジスト膜の抜きと残しの比率が略同じになるように配置
するようにしたので、合わせ側の重ね合わせ計測マーク
のデータ率によるレジスト膜の変形を計測したい方向に
ついて略同じにすることができるため、レジスト膜の変
形による見かけ上の計測誤差がほとんど発生しなくな
る。したがって、重ね合わせ計測マークを構成するレジ
スト膜の現像処理時の変形を低減させて、レジストマス
クの位置ずれの計測を正しく行うことができる。
【図１】この発明の第１実施例である半導体装置の製造
方法の構成を工程順に示す工程図である。
方法の構成を工程順に示す工程図である。
【図２】同半導体装置の製造方法により製造された半導
体装置を示す断面図である。
体装置を示す断面図である。
【図３】同半導体装置の製造方法の主要工程における半
導体基板の主要部を示す平面図である。
導体基板の主要部を示す平面図である。
【図４】図３の一部を拡大して示す平面図である。
【図５】同半導体装置の製造方法で形成された重ね合わ
せ計測マークを構成するレジストパターンの形状を示す
断面図である。
せ計測マークを構成するレジストパターンの形状を示す
断面図である。
【図６】この発明の第２実施例である半導体装置の製造
方法の主要工程における半導体基板の主要部を示す平面
図である。
方法の主要工程における半導体基板の主要部を示す平面
図である。
【図７】この発明の第１及び第２実施例により得られた
データを示す図である。
データを示す図である。
【図８】この発明の第３実施例である半導体装置の製造
方法の主要工程における半導体基板の主要部を示す断面
図である。
方法の主要工程における半導体基板の主要部を示す断面
図である。
【図９】同半導体装置の製造方法の主要工程における半
導体基板の主要部を示す平面図である。
導体基板の主要部を示す平面図である。
【図１０】従来の半導体装置の製造方法の構成を工程順
に示す工程図である。
に示す工程図である。
【図１１】同半導体装置の製造方法により製造された半
導体装置を示す断面図である。
導体装置を示す断面図である。
【図１２】同半導体装置の製造方法の主要工程における
半導体基板の主要部を示す平面図である。
半導体基板の主要部を示す平面図である。
【図１３】同半導体装置の製造方法で行われるマスク転
写方法を概略的に示す図である。
写方法を概略的に示す図である。
【図１４】同マスク転写方法に用いられる１つのマスク
のパターンを概略的に示す図である。
のパターンを概略的に示す図である。
【図１５】同半導体装置の製造方法の主要工程における
半導体基板の主要部を示す平面図である。
半導体基板の主要部を示す平面図である。
【図１６】同半導体装置の製造方法で形成された重ね合
わせ計測マークを構成するレジストパターンの形状を示
す断面図である。
わせ計測マークを構成するレジストパターンの形状を示
す断面図である。
１ Ｐ型半導体基板
２ 素子形成領域
３ 計測マーク形成領域
４、２０ 溝
５、１９ 受け側の重ね合わせ計測マーク
６ 絶縁膜
７、２１、２３ レジスト膜
８ 開孔
９ レジストマスク
１０レジストパターン
１１、１５、２２ 合わせ側の重ね合わせ計測マー
ク １２ Ｎ型領域 １３ 半導体装置 １８ スクライブ領域
ク １２ Ｎ型領域 １３ 半導体装置 １８ スクライブ領域
Claims (8)
- 【請求項１】 予め受け側の重ね合わせ計測マークを形
成した下地上に被加工膜を形成して該被加工膜上にレジ
スト膜を形成し、該レジスト膜を露光、現像処理して所
望の形状のレジストマスクを形成すると同時に、前記受
け側の重ね合わせ計測マークに対応して前記レジスト膜
から成る合わせ側の重ね合わせ計測マークを形成し、該
合わせ側の重ね合わせ計測マークと前記受け側の重ね合
わせ計測マークとの相対的な位置ずれを計測する半導体
装置の製造方法であって、 前記合わせ側の重ね合わせ計測マークを、前記下地上の
セル領域以外の領域の計測方向に沿って、前記合わせ側
の重ね合わせ計測マークを挟んで対称に前記レジスト膜
の抜きと残しの比率が略同じになるように配置すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 予め受け側の重ね合わせ計測マークを形
成した下地上に被加工膜を形成して該被加工膜上にレジ
スト膜を形成し、該レジスト膜を露光、現像して所望の
形状のレジストマスクを形成すると同時に、前記受け側
の重ね合わせ計測マークに対応して前記レジスト膜から
成る合わせ側の重ね合わせ計測マークを形成し、該合わ
せ側の重ね合わせ計測マークと前記受け側の重ね合わせ
計測マークとの相対的な位置ずれを計測する半導体装置
の製造方法であって、 前記合わせ側の重ね合わせ計測マークを、前記下地上の
セル領域以外の領域の計測方向に沿って、前記セル領域
以外の領域に隣接して形成した素子形成領域の端部から
略２００μｍ以上離れた位置に配置することを特徴とす
る半導体装置の製造方法。 - 【請求項３】 前記セル領域以外の領域として、スクラ
イブ領域を選ぶことを特徴とする請求項１又は２記載の
半導体装置の製造方法。 - 【請求項４】 前記スクライブ領域の幅寸法を、８０〜
１２０μｍに設定することを特徴とする請求項３記載の
半導体装置の製造方法。 - 【請求項５】 前記受け側の重ね合わせ計測マークが形
成される前記下地が半導体基板から構成されることを特
徴とする請求項１乃至４のいずれか１に記載の半導体装
置の製造方法。 - 【請求項６】 前記受け側の重ね合わせ計測マークが形
成される前記下地が絶縁膜から構成されることを特徴と
する請求項１乃至４のいずれか１に記載の半導体装置の
製造方法。 - 【請求項７】 前記受け側の重ね合わせ計測マーク及び
前記合わせ側の重ね合わせ計測マークが、ともに平面形
状が方形状に形成されることを特徴とする請求項１乃至
６のいずれか１に記載の半導体装置の製造方法。 - 【請求項８】 前記合わせ側の重ね合わせ計測マークを
構成するレジスト膜の膜厚が略４μｍを越えることを特
徴とする請求項１乃至７のいずれか１に記載の半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002055754A JP2003257828A (ja) | 2002-03-01 | 2002-03-01 | 半導体装置の製造方法 |
| US10/376,234 US6878506B2 (en) | 2002-03-01 | 2003-03-03 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002055754A JP2003257828A (ja) | 2002-03-01 | 2002-03-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003257828A true JP2003257828A (ja) | 2003-09-12 |
Family
ID=27800052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002055754A Withdrawn JP2003257828A (ja) | 2002-03-01 | 2002-03-01 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6878506B2 (ja) |
| JP (1) | JP2003257828A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007142328A (ja) * | 2005-11-22 | 2007-06-07 | Renesas Technology Corp | 半導体装置の製造方法、マスクおよび半導体装置 |
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| JP2005150251A (ja) * | 2003-11-12 | 2005-06-09 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| TWI248115B (en) * | 2004-06-09 | 2006-01-21 | Nanya Technology Corp | Semiconductor device with multi-layer hard mask and method for contact etching thereof |
| US8609441B2 (en) * | 2006-12-12 | 2013-12-17 | Asml Netherlands B.V. | Substrate comprising a mark |
| US8722179B2 (en) * | 2006-12-12 | 2014-05-13 | Asml Netherlands B.V. | Substrate comprising a mark |
| JP2014017407A (ja) * | 2012-07-10 | 2014-01-30 | Toyota Motor Corp | 半導体装置の製造方法 |
| US9659873B2 (en) | 2015-08-26 | 2017-05-23 | United Microelectronics Corp. | Semiconductor structure with aligning mark and method of forming the same |
| JP2017219757A (ja) * | 2016-06-09 | 2017-12-14 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP6621390B2 (ja) * | 2016-08-31 | 2019-12-18 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| CN109856930B (zh) * | 2017-11-30 | 2021-05-25 | 京东方科技集团股份有限公司 | 对准标记、基板及其制作方法、曝光对准方法 |
| CN111247628B (zh) * | 2018-05-10 | 2024-04-30 | 富士电机株式会社 | 半导体装置的制造方法 |
| CN108648991B (zh) * | 2018-05-29 | 2020-11-13 | 徐州诚凯知识产权服务有限公司 | 一种晶圆片光刻工艺 |
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2002
- 2002-03-01 JP JP2002055754A patent/JP2003257828A/ja not_active Withdrawn
-
2003
- 2003-03-03 US US10/376,234 patent/US6878506B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007142328A (ja) * | 2005-11-22 | 2007-06-07 | Renesas Technology Corp | 半導体装置の製造方法、マスクおよび半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030164353A1 (en) | 2003-09-04 |
| US6878506B2 (en) | 2005-04-12 |
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