JP2018120002A - レチクルセット、半導体装置、及び、半導体装置の製造方法 - Google Patents

Abstract

【課題】アライメントマークをダミーチップ内に形成する場合に、レチクルを用いてパターニングされる層の数が多くても、アライメントマークが形成されるダミーチップの面積を低減して有効な半導体チップの数を増やす。【解決手段】レチクルセットは、複数の第１の半導体チップパターン部が転写パターン配置領域に配置されると共に、転写パターン配置領域における第１の位置にアライメントマークパターンが配置された第１のレチクルと、複数の第２の半導体チップパターン部が転写パターン配置領域に配置されると共に、転写パターン配置領域における第２の位置にアライメントマークパターンが配置された第２のレチクルと、複数の第３の半導体チップパターン部が転写パターン配置領域に配置されると共に、転写パターン配置領域における第１の位置にアライメントマークパターンが配置された第３のレチクルとを備える。【選択図】図１

Description

本発明は、フォトリソグラフィー法によってパターンを被転写対象に転写するために用いられるレチクル（フォトマスク）のセットに関する。また、本発明は、そのようなレチクルセットを用いて製造される半導体装置、及び、その製造方法等に関する。

半導体装置の製造工程においては、ウェルや配線層等の複数の層のパターンを形成するために、半導体ウエハー等の上にフォトレジストを塗布し、フォトリソグラフィー法によって、レチクルに形成されたパターンをフォトレジストに転写することが行われている。その際に、レチクルと半導体ウエハーとの相対的な位置合わせを行うために、レチクルにアライメントマークパターンが形成されている。レチクルに形成されたアライメントマークパターンは、フォトレジストに転写され、フォトレジストを用いてパターニングされた層にアライメントマークが形成される。

従来は、回路素子が形成された半導体ウエハーを複数の半導体チップに分離する際の切り代となるスクライブ領域に、ＴＥＧ（テストエレメンタリーグループ）と呼ばれるウエハー検査用の素子と共にアライメントマークが形成されていた。一方、近年においては、１つの半導体ウエハーから製造可能な半導体チップの数を増やすために、スクライブ領域の幅を小さくして、アライメントマークやＴＥＧをダミーチップに形成することが行われている。なお、本願において、ダミーチップとは、最終的に製品として利用できない半導体チップのことをいう。

関連する技術として、特許文献１には、チップサイズが微小化した場合においても、チップの占有率の低下を抑制しつつ、必要十分なアライメントマークを確保することが可能なレチクルが開示されている、このレチクルは、所定間隔で配列された複数のチップ領域と、それらのチップ領域から選択された一部のチップ領域に配置されたアライメントマークとを備えている。

特開２００５−１２９７８１号公報（段落０００５−０００６、図１）

アライメントマークをダミーチップに形成する場合に、半導体装置の複数の層のパターンをフォトリソグラフィー法によって形成すると、それに応じた数のアライメントマークがダミーチップに形成されることになる。その際に、複数の層のアライメントマークを同じ位置に重ねて配置すると、アライメントマークの形状が、直下のアライメントマークの影響を受けて歪んでしまうおそれがある。

これを避けるために、複数の層のアライメントマークは、互いに異なる位置に配置されている。フォトリソグラフィー法によってパターニングされる層の数が多いほど、アライメントマークの数も多くなり、それらのアライメントマークを形成するためにダミーチップの面積が大きくなってしまう。

そこで、本発明の第１の目的は、アライメントマークをダミーチップ内に形成する場合に、レチクルを用いたフォトリソグラフィー法によってパターニングされる層の数が多くても、アライメントマークが形成されるダミーチップの面積を低減して、半導体ウエハーにおいて有効な半導体チップの数を増やすことができるレチクルセットを提供することである。

また、本発明の第２の目的は、フォトリソグラフィー法によってパターニングされる層の数が多くても、アライメントマークが形成されるダミーチップの面積を低減して、半導体ウエハーにおいて有効な半導体チップの数を増やすことができる半導体装置等を提供することである。

以上の課題の少なくとも一部を解決するため、本発明の第１の観点に係るレチクルセットは、複数の第１の半導体チップパターン部が転写パターン配置領域に配置されると共に、転写パターン配置領域における第１の位置にアライメントマークパターンが配置された第１のレチクルと、複数の第２の半導体チップパターン部が転写パターン配置領域に配置されると共に、転写パターン配置領域における第１の位置とは異なる第２の位置にアライメントマークパターンが配置された第２のレチクルと、複数の第３の半導体チップパターン部が転写パターン配置領域に配置されると共に、転写パターン配置領域における第１の位置にアライメントマークパターンが配置された第３のレチクルとを備える。

本発明の第１の観点によれば、第１のレチクル〜第３のレチクルを用いたフォトリソグラフィー法によって順にパターニングされる第１の層〜第３の層において、アライメントマークを第１の位置と第２の位置とに交互に形成することができる。従って、アライメントマークをダミーチップ内に形成する場合に、レチクルを用いたフォトリソグラフィー法によってパターニングされる層の数が多くても、アライメントマークが形成されるダミーチップの面積を低減して、半導体ウエハーにおいて有効な半導体チップの数を増やすことができる。

本発明の第２の観点に係る半導体装置は、半導体基板と、半導体基板内又は半導体基板上に配置された第１の層〜第３の層とを備え、第１の層のパターンの位置を示す第１の層のアライメントマークが、平面視で第１の位置に配置され、第２の層のパターンの位置を示す第２の層のアライメントマークが、平面視で第１の位置とは異なる第２の位置に配置され、第３の層のパターンの位置を示す第３の層のアライメントマークが、平面視で第１の位置に配置されている。

また、本発明の第３の観点に係る半導体装置の製造方法は、半導体基板内又は半導体基板上に第１の層のパターンを形成すると共に、第１の層のパターンの位置を示す第１の層のアライメントマークを平面視で第１の位置に形成する工程（ａ）と、第１の層のアライメントマークを基準として第２の層のパターンを形成すると共に、第２の層のパターンの位置を示す第２の層のアライメントマークを平面視で第１の位置とは異なる第２の位置に形成する工程（ｂ）と、第２の層のアライメントマークを基準として第３の層のパターンを形成すると共に、第３の層のパターンの位置を示す第３の層のアライメントマークを平面視で第１の位置に形成する工程（ｃ）とを備える。

本発明の第２又は第３の観点によれば、半導体装置の第１の層〜第３の層において、アライメントマークが平面視で第１の位置と第２の位置とに交互に配置されるので、フォトリソグラフィー法によってパターニングされる層の数が多くても、アライメントマークが形成されるダミーチップの面積を低減して、半導体ウエハーにおいて有効な半導体チップの数を増やすことができる。

以上において、半導体装置が、半導体基板内又は半導体基板上に配置された複数の層を備え、複数の層のパターンの位置をそれぞれ示す複数の層のアライメントマークが、平面視で少なくとも２つの位置に配置されるようにしても良い。その場合でも、複数の層のアライメントマークを、フォトリソグラフィー法によってパターニングされる層の数よりも少ない位置に配置することができる。

特に、複数の層のアライメントマークが、平面視で２つの領域に配置されることが望ましい。それにより、フォトリソグラフィー法によってパターニングされる層の数が多くても、複数の層のアライメントマークが形成されるダミーチップの面積を大幅に低減することができる。

また、複数の層が、平面視で第１及び第２の位置の内の一方にアライメントマークが配置された層間絶縁膜と、層間絶縁膜上に配置され、平面視で第１及び第２の位置の内の他方にアライメントマークが配置された配線層とを含むようにしても良い。それにより、層間絶縁膜にアライメントマークを設けることによって多少の凹凸が生じても、それと異なる位置に配線層のアライメントマークが配置されるので、配線層のアライメントマークの形状が歪むことを防止できる。

本発明の一実施形態に係るレチクルの一例を示す平面図。 本発明の第１の実施形態に係る半導体装置の構成例を示す断面図。 第１の実施形態におけるアライメントマークの第１の例を示す平面図。 第１の実施形態におけるアライメントマークの第２の例を示す平面図。 本発明の第１の実施形態に係る半導体装置の製造方法を示すフローチャート。 本発明の第２の実施形態に係る半導体装置の構成例を示す断面図。 本発明の第３の実施形態に係る半導体装置の構成例を示す断面図。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
＜レチクル＞
図１は、本発明の一実施形態に係るレチクルの一例を示す平面図である。レチクルは、電子部品の製造工程において使用されるパターン原版をガラス又は石英等の透明な板に形成して構成され、フォトリソグラフィー法と呼ばれる転写技術によって電子部品の回路パターン等を被転写対象に転写する際の原版となるものである。半導体装置の製造工程においては、半導体装置の複数の層をフォトリソグラフィー法によってパターニングするために、複数のレチクルを含むレチクルセットが用いられる。

図１に示すように、レチクルセットに含まれている各々のレチクルは、矩形の転写パターン配置領域１０と、遮光帯２０とを有している。転写パターン配置領域１０には、複数の半導体チップパターン部１１と、少なくとも１つのダミーチップパターン部１２とが、交差する２つの方向（図中のＸ軸方向及びＹ軸方向）に沿って配列されている。図１には、２２個の半導体チップパターン部１１が示されているが、一般的には、さらに多数の半導体チップパターン部１１が、転写パターン配置領域１０に設けられる。

半導体チップパターン部１１には、半導体装置の層として半導体チップに形成されるウェル、フィールド酸化膜、ゲート電極、不純物領域、層間絶縁膜、又は、配線層等のパターンを被転写対象に転写するための半導体チップパターンが形成されている。半導体チップパターン部１１の大きさ及び形状は、製造される半導体チップの大きさ及び形状に対応して適宜定められる。

ダミーチップパターン部１２には、レチクルと半導体ウエハーとの相対的な位置合わせに用いられるアライメントマークを被転写対象に転写するためのアライメントマークパターン１２ａが形成されており、さらに、ＴＥＧ、位置合わせ検査用マーク、又は、チップ識別用マーク等を被転写対象に転写するためのパターンが形成されても良い。図１に示す例においては、ダミーチップパターン部１２が、半導体チップパターン部１１の３個分の大きさを有しており、アライメントマークパターン１２ａとして、互いに異なる形状を有する複数種類のパターンが例示的に示されている。

半導体チップパターン部１１及びダミーチップパターン部１２は、スクライブ領域１３で囲まれている。また、遮光帯２０は、レチクルにおいて転写パターン配置領域１０以外の領域における光の透過を遮断して、被転写対象の所定の領域のみが露光されるようにする部材である。

露光に用いられる露光装置は、露光用の光源、照明光学系、及び、投影光学系と、レチクルステージと、ウエハーステージと、半導体ウエハーに形成されたアライメントマークの位置を計測するアライメント計測系と、ウエハーステージの位置を制御する制御部とを含んでいる。アライメント計測系の光学軸と投影光学系の光学軸との間の距離は、ベースラインと呼ばれている。

半導体ウエハーに形成された層（例えば、ゲート電極となるポリシリコン膜）をパターニングする際には、ポリシリコン膜上に液状のフォトレジスト（例えば、感光性樹脂材料）が塗布される。また、レチクルがレチクルステージに取り付けられると共に、半導体ウエハーがウエハーステージ上に載置される。アライメント計測系は、半導体ウエハーに形成されたアライメントマークの位置を計測して、計測結果を制御部に出力する。

制御部は、アライメントマークの位置の計測結果をベースラインの値に反映させることにより、半導体ウエハーに形成されたアライメントマークがレチクルに対して所定の位置に配置されるようにウエハーステージを移動させる。このようにして、レチクルと半導体ウエハーとの相対的な位置合わせが行われる。より正確な位置合わせを行うためには、なるべく上層のアライメントマークを使用することが望ましい。

レチクルが取り付けられた露光装置によってフォトレジストを露光することにより、フォトレジストの一部が硬化して、レチクルに形成された半導体チップパターン及びアライメントマークパターンがフォトレジストに転写される。フォトレジストの露光は、レチクルに対して半導体ウエハーを縦方向（図中のＹ軸方向）及び横方向（図中のＸ軸方向）に移動させながら複数回行われる。

次に、現像装置によって現像を行うことにより、硬化していないフォトレジストが除去されて、フォトレジストがパターニングされる。さらに、パターニングされたフォトレジストをマスクとして用いてポリシリコン膜をエッチングすることにより、ポリシリコン膜がパターニングされてゲート電極が形成されると共に、ポリシリコン膜のアライメントマークが形成される。

以下においては、レチクルセットに含まれている複数のレチクルの内で、エッチングを伴う３つの製造工程において順に用いられる第１のレチクル〜第３のレチクルについて説明する。例えば、第１のレチクルは、半導体ウエハー上に絶縁膜を介して形成されたポリシリコン膜をパターニングしてゲート電極を形成するために用いられる。第２のレチクルは、半導体ウエハー上に形成された層間絶縁膜をパターニングしてコンタクトホールを形成するために用いられる。第３のレチクルは、層間絶縁膜上に形成された金属膜をパターニングして配線層を形成するために用いられる。

第１のレチクルにおいては、複数の第１の半導体チップパターン部が転写パターン配置領域１０に配置されると共に、転写パターン配置領域１０における第１の位置にアライメントマークパターンが配置されている。第１の半導体チップパターン部は、例えば、半導体ウエハー上に絶縁膜を介して形成されるゲート電極のパターンを有している。

第２のレチクルにおいては、複数の第２の半導体チップパターン部が転写パターン配置領域１０に配置されると共に、転写パターン配置領域１０における第１の位置とは異なる第２の位置にアライメントマークパターンが配置されている。第２の半導体チップパターン部は、例えば、層間絶縁膜に形成されるコンタクトホールのパターンを有している。

第３のレチクルにおいては、複数の第３の半導体チップパターン部が転写パターン配置領域１０に配置されると共に、第１のレチクルと同様に、転写パターン配置領域１０における第１の位置にアライメントマークパターンが配置されている。第３の半導体チップパターン部は、例えば、層間絶縁膜上に形成される配線層のパターンを有している。

第１のレチクルを用いて第１の層（例えば、ポリシリコン膜）をパターニングする際に、第１の層における第１の位置にアライメントマークが形成される。また、第２のレチクルを用いて第２の層（例えば、層間絶縁膜）をパターニングする際に、第２の層における第２の位置にアライメントマークが形成される。さらに、第３のレチクルを用いて第３の層（例えば、配線層）をパターニングする際に、第３の層における第１の位置にアライメントマークが形成される。

このように、本実施形態によれば、第１のレチクル〜第３のレチクルを用いたフォトリソグラフィー法によって順にパターニングされる第１の層〜第３の層において、アライメントマークを第１の位置と第２の位置とに交互に形成することができる。従って、アライメントマークをダミーチップ内に形成する場合に、レチクルを用いたフォトリソグラフィー法によってパターニングされる層の数が多くても、アライメントマークが形成されるダミーチップの面積を低減して、半導体ウエハーにおいて有効な半導体チップの数を増やすことができる。

＜半導体装置１＞
次に、本発明の第１の実施形態に係る半導体装置及びその製造方法について説明する。図２は、本発明の第１の実施形態に係る半導体装置の構成例を示す断面図である。図２に示すように、この半導体装置は、例えば、Ｐ型の半導体基板（半導体ウエハー）４０と、半導体基板４０内又は半導体基板４０上に配置された複数の層とを備えている。また、半導体装置は、半導体チップが形成される第１の領域Ａ１と、ダミーチップが形成される第２の領域Ａ２とを有している。

まず、半導体基板４０上に液状のフォトレジストが塗布され、ウェル形成用のレチクルを用いたフォトリソグラフィー法によって露光及び現像を行うことにより、フォトレジストがパターニングされる。さらに、パターニングされたフォトレジストをマスクとして用いて半導体基板４０がエッチングされ、エッチングされた部分に燐（Ｐ）若しくは砒素（Ａｓ）等のＮ型の不純物イオンが注入されて、熱処理によって不純物が熱拡散される。その後、フォトレジストが除去される。

それにより、第１の領域Ａ１において、半導体基板４０内にＮウェル４１が形成される。また、第２の領域Ａ２において、Ｎウェル４１と同じ層に、Ｎウェル４１のパターンの位置を示すアライメントマーク（ＮＷＬマーク）４１ａが、平面視で第１の位置に形成される。なお、本願において、「平面視」とは、半導体基板４０の主面（図中の上面）に垂直な方向から各部を透視することをいう。

次に、Ｎウェル４１等が形成された半導体基板４０上にシリコン窒化膜が形成され、その上に液状のフォトレジストが塗布される。半導体基板４０は、アライメントマーク（ＮＷＬマーク）４１ａを基準として、フィールド酸化膜形成用のレチクルに対して位置合わせされ、フォトリソグラフィー法によって露光及び現像を行うことにより、フォトレジストがパターニングされる。さらに、パターニングされたフォトレジストをマスクとして用いてシリコン窒化膜がエッチングされ、露出した部分が、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって酸化される。その後、フォトレジスト及びシリコン窒化膜が除去される。

それにより、第１の領域Ａ１において、半導体基板４０にフィールド酸化膜４２が形成される。また、第２の領域Ａ２において、フィールド酸化膜４２と同じ層に、フィールド酸化膜４２のパターンの位置を示すアライメントマーク（Ｆマーク）４２ａが、平面視で第１の位置とは異なる第２の位置に形成される。なお、フィールド酸化膜４２及びアライメントマーク（Ｆマーク）４２ａを、ＳＴＩ（shallow trench isolation）法によって形成しても良い。

次に、フィールド酸化膜４２等が形成された半導体基板４０上に二酸化ケイ素（ＳｉＯ_２）等の絶縁膜５１とポリシリコン膜とが順に形成され、その上に液状のフォトレジストが塗布される。半導体基板４０は、アライメントマーク（Ｆマーク）４２ａを基準として、ゲート電極形成用のレチクルに対して位置合わせされ、フォトリソグラフィー法によって露光及び現像を行うことにより、フォトレジストがパターニングされる。さらに、パターニングされたフォトレジストをマスクとして用いて、ポリシリコン膜がエッチングされる。その後、フォトレジストが除去される。

それにより、第１の領域Ａ１において、半導体基板４０上に絶縁膜（ゲート絶縁膜）５１を介してゲート電極５２が形成される。また、第２の領域Ａ２において、ゲート電極５２と同じ層に、ゲート電極５２のパターンの位置を示すアライメントマーク（ＰＯＬＹマーク）５２ａが、平面視で第１の位置に形成される。なお、アライメントマーク（ＰＯＬＹマーク）５２ａとその周囲を除く領域には、ポリシリコン膜５２ｂが形成される。

次に、ゲート電極５２等が形成された半導体基板４０上に液状のフォトレジストが塗布される。半導体基板４０は、アライメントマーク（ＰＯＬＹマーク）５２ａを基準として、Ｐ型不純物領域形成用のレチクルに対して位置合わせされ、フォトリソグラフィー法によって露光及び現像を行うことにより、フォトレジストがパターニングされる。さらに、ゲート電極５２及びパターニングされたフォトレジストをマスクとして用いて、半導体基板４０にボロン（Ｂ）等のＰ型の不純物イオンが注入される。その後、フォトレジストが除去される。

それにより、第１の領域Ａ１において、Ｎウェル４１内にＰ型の不純物領域４３及び４４が形成される。なお、Ｐ型の不純物領域４３及び４４の位置を示すアライメントマークは形成されない。ここで、Ｎウェル４１内に配置されたＰ型の不純物領域４３及び４４と、Ｎウェル４１上に絶縁膜５１を介して配置されたゲート電極５２とは、ＰチャネルＭＯＳトランジスターを構成する。フィールド酸化膜４２は、トランジスター等の回路素子を他の回路素子から分離する素子分離膜として機能する。

次に、Ｐ型の不純物領域４３及び４４等が形成された半導体基板４０上に液状のフォトレジストが塗布される。半導体基板４０は、アライメントマーク（ＰＯＬＹマーク）５２ａを基準として、Ｎ型不純物領域形成用のレチクルに対して位置合わせされ、フォトリソグラフィー法によって露光及び現像を行うことにより、フォトレジストがパターニングされる。さらに、図示しないゲート電極及びパターニングされたフォトレジストをマスクとして用いて、半導体基板４０に燐（Ｐ）若しくは砒素（Ａｓ）等のＮ型の不純物イオンが注入される。その後、フォトレジストが除去される。

それにより、第１の領域Ａ１において、半導体基板４０内にＮ型の不純物領域（図示せず）が形成される。なお、Ｎ型の不純物領域の位置を示すアライメントマークは形成されない。ここで、半導体基板４０内に配置されたＮ型の不純物領域と、半導体基板４０上に絶縁膜５１を介して配置されたゲート電極とは、ＮチャネルＭＯＳトランジスターを構成する。なお、半導体基板４０内にＰウェルを形成し、Ｐウェル内にＮ型の不純物領域を形成することにより、ＮチャネルＭＯＳトランジスターを形成しても良い。

次に、Ｎ型の不純物領域等が形成された半導体基板４０上に二酸化ケイ素（ＳｉＯ_２）又はＢＰＳＧ（Boron Phosphorus Silicon Glass）等の第１の層間絶縁膜６１が形成され、その上に液状のフォトレジストが塗布される。半導体基板４０は、アライメントマーク（ＰＯＬＹマーク）５２ａを基準として、コンタクトホール形成用のレチクルに対して位置合わせされ、フォトリソグラフィー法によって露光及び現像を行うことにより、フォトレジストがパターニングされる。さらに、パターニングされたフォトレジストをマスクとして用いて、第１の層間絶縁膜６１がエッチングされる。その後、フォトレジストが除去される。また、第１の層間絶縁膜６１においてエッチングされた部分に、タングステン（Ｗ）等の金属が埋め込まれる。

それにより、第１の領域Ａ１において、第１の層間絶縁膜６１にコンタクトホール及びコンタクトプラグ７１が形成される。また、第２の領域Ａ２において、ポリシリコン膜５２ｂ上でコンタクトプラグ７１と同じ層に、第１の層間絶縁膜６１におけるコンタクトホール及びコンタクトプラグ７１のパターンの位置を示すアライメントマーク（ＣＯＮＴマーク）７１ａが、平面視で第２の位置に形成される。

次に、第１の層間絶縁膜６１等が形成された半導体基板４０上にアルミニウム（Ａｌ）等の金属膜が形成され、その上に液状のフォトレジストが塗布される。半導体基板４０は、アライメントマーク（ＣＯＮＴマーク）７１ａを基準として、第１の配線層形成用のレチクルに対して位置合わせされ、フォトリソグラフィー法によって露光及び現像を行うことにより、フォトレジストがパターニングされる。さらに、パターニングされたフォトレジストをマスクとして用いて、金属膜がエッチングされる。その後、フォトレジストが除去される。

それにより、第１の領域Ａ１において、第１の層間絶縁膜６１上に第１の配線層８１が形成される。また、第２の領域Ａ２において、第１の配線層８１と同じ層に、第１の配線層８１のパターンの位置を示すアライメントマーク（ＡＬＡマーク）８１ａが、平面視で第１の位置に形成される。

第１の配線層８１は、第１のコンタクトプラグ７１を介して回路素子（図２においては、ゲート電極５２）に電気的に接続される。なお、アライメントマーク（ＡＬＡマーク）８１ａとその周囲を除く領域には、アライメントマーク（ＣＯＮＴマーク）７１ａをカバーする金属膜８１ｂが形成される。

半導体装置を多層配線構造とする場合には、続く工程において、必要な数の層間絶縁膜及び配線層が形成される。例えば、第１の配線層８１等が形成された半導体基板４０上に二酸化ケイ素又はＢＰＳＧ等の第２の層間絶縁膜６２が形成され、その上に液状のフォトレジストが塗布される。

半導体基板４０は、アライメントマーク（ＡＬＡマーク）８１ａを基準として、スルーホール（ビアホール）形成用のレチクルに対して位置合わせされ、フォトリソグラフィー法によって露光及び現像を行うことにより、フォトレジストがパターニングされる。さらに、パターニングされたフォトレジストをマスクとして用いて、第２の層間絶縁膜６２がエッチングされる。その後、フォトレジストが除去される。また、第２の層間絶縁膜６２においてエッチングされた部分に、タングステン等の金属が埋め込まれる。

それにより、第１の領域Ａ１において、第２の層間絶縁膜６２にスルーホール及びコンタクトプラグ７２が形成される。また、第２の領域Ａ２において、金属膜８１ｂ上でコンタクトプラグ７２と同じ層に、第２の層間絶縁膜６２におけるスルーホール及びコンタクトプラグ７２のパターンの位置を示すアライメントマーク（ＨＬＡマーク）７２ａが、平面視で第２の位置に形成される。

次に、第２の層間絶縁膜６２等が形成された半導体基板４０上にアルミニウム等の金属膜が形成され、その上に液状のフォトレジストが塗布される。半導体基板４０は、アライメントマーク（ＨＬＡマーク）７２ａを基準として、第２の配線層形成用のレチクルに対して位置合わせされ、フォトリソグラフィー法によって露光及び現像を行うことにより、フォトレジストがパターニングされる。さらに、パターニングされたフォトレジストをマスクとして用いて、金属膜がエッチングされる。その後、フォトレジストが除去される。

それにより、第１の領域Ａ１において、第２の層間絶縁膜６２上に第２の配線層８２が形成される。また、第２の領域Ａ２において、第２の配線層８２と同じ層に、第２の配線層８２のパターンの位置を示すアライメントマーク（ＡＬＢマーク）８２ａが、平面視で第１の位置に形成される。

第２の配線層８２は、第２のコンタクトプラグ７２を介して第１の配線層８１に電気的に接続される。なお、アライメントマーク（ＡＬＢマーク）８２ａとその周囲を除く領域には、アライメントマーク（ＨＬＡマーク）７２ａをカバーする金属膜８２ｂが形成される。

以下同様にして、第３の層間絶縁膜６３が形成され、第３の層間絶縁膜６３内に、スルーホール及びコンタクトプラグ７３と、アライメントマーク（ＨＬＢマーク）７３ａとが形成される。アライメントマーク（ＨＬＢマーク）７３ａは、金属膜８２ｂ上でコンタクトプラグ７３と同じ層に平面視で第２の位置に配置され、第３の層間絶縁膜６３におけるスルーホール及びコンタクトプラグ７３のパターンの位置を示している。

また、第３の層間絶縁膜６３上に、第３の配線層８３と、アライメントマーク（ＡＬＣマーク）８３ａと、金属膜８３ｂとが形成される。アライメントマーク（ＡＬＣマーク）８３ａは、第３の配線層８３と同じ層に平面視で第１の位置に配置され、第３の配線層８３のパターンの位置を示している。金属膜８３ｂは、アライメントマーク（ＨＬＢマーク）７３ａをカバーする。

さらに、第４の層間絶縁膜６４が形成され、第４の層間絶縁膜６４内に、スルーホール及びコンタクトプラグ７４と、アライメントマーク（ＨＬＣマーク）７４ａとが形成される。アライメントマーク（ＨＬＣマーク）７４ａは、金属膜８３ｂ上でコンタクトプラグ７４と同じ層に平面視で第２の位置に形成され、第４の層間絶縁膜６４におけるスルーホール及びコンタクトプラグ７４のパターンの位置を示している。

また、第４の層間絶縁膜６４上に、第４の配線層８４と、アライメントマーク（ＡＬＤマーク）８４ａと、金属膜８４ｂとが形成される。アライメントマーク（ＡＬＤマーク）８４ａは、第４の配線層８４と同じ層に平面視で第１の位置に配置され、第４の配線層８４のパターンの位置を示している。金属膜８４ｂは、アライメントマーク（ＨＬＣマーク）７４ａをカバーする。

＜アライメントマークの例＞
図３は、本発明の第１の実施形態に係る半導体装置におけるアライメントマークの第１の例を示す平面図である。半導体装置の第２の領域Ａ２において、図２に示すアライメントマーク４１ａ、５２ａ、及び、８１ａ〜８４ａが、第１の位置Ｐ１に配置されている。また、図２に示すアライメントマーク４２ａ、及び、７１ａ〜７４ａが、第２の位置Ｐ２に配置されている。

図３に示す第１の例においては、アライメントマークが、正方形の形状内にそれよりも小さい正方形の開口を有する箱状のマーク（ＢＯＸマーク）となっている。また、第１の位置Ｐ１及び第２の位置Ｐ２は、第２の領域Ａ２の長手方向（図中のＸ軸方向）に沿って所定の距離だけ離れている。第２の領域Ａ２においてアライメントマークが配置されない領域には、ＴＥＧ、位置合わせ検査用マーク、又は、チップ識別用マーク等が配置されても良い。

図４は、本発明の第１の実施形態に係る半導体装置におけるアライメントマークの第２の例を示す平面図である。図４に示す第２の例においては、アライメントマークが、Ｘ軸方向に所定の間隔で配列された長方形の形状を有する縞状のマーク（Ｘ軸方向検出用マーク）となっている。また、第１の位置Ｐ１と第２の位置Ｐ２とは、Ｙ軸方向に沿って所定の距離だけ離れている。さらに、Ｙ軸方向に所定の間隔で配列された長方形の形状を有する縞状のマーク（Ｙ軸方向検出用マーク）が、複数の位置に設けられても良い。

＜製造工程のフロー＞
図５は、本発明の第１の実施形態に係る半導体装置の製造方法を示すフローチャートである。図５には、一例として、図２に示す半導体装置の複数の層の内で順にパターニングされる第１の層〜第３の層を形成する３つの製造工程が示されている。

図５の工程Ｓ１において、半導体基板４０内又は半導体基板４０上に第１の層のパターンが形成されると共に、第１の層のパターンの位置を示す第１の層のアライメントマークが、平面視で第１の位置に形成される。

工程Ｓ２において、第１の層のアライメントマークを基準として第２の層のパターンが形成されると共に、第２の層のパターンの位置を示す第２の層のアライメントマークが、平面視で第１の位置とは異なる第２の位置に形成される。

工程Ｓ３において、第２の層のアライメントマークを基準として第３の層のパターンが形成されると共に、第３の層のパターンの位置を示す第３の層のアライメントマークが、平面視で第１の位置に形成される。

以上説明したように、第１の実施形態においては、図２に示す半導体装置の複数の層の内で順にパターニングされる第１の層〜第３の層において、第１の層のパターンの位置を示す第１の層のアライメントマークが、平面視で第１の位置に配置され、第２の層のパターンの位置を示す第２の層のアライメントマークが、平面視で第１の位置とは異なる第２の位置に配置され、第３の層のパターンの位置を示す第３の層のアライメントマークが、平面視で第１の位置に配置されている。

従って、半導体装置の第１の層〜第３の層において、アライメントマークが平面視で第１の位置と第２の位置とに交互に配置されるので（本願においては、このような配置を千鳥配置という）、フォトリソグラフィー法によってパターニングされる層の数が多くても、アライメントマークが形成されるダミーチップの面積を低減して、半導体ウエハーにおいて有効な半導体チップの数を増やすことができる。

さらに、半導体装置の複数の層のパターンの位置をそれぞれ示す複数の層のアライメントマークが、平面視で少なくとも２つの位置に配置されるようにしても良い。その場合でも、複数の層のアライメントマークを、フォトリソグラフィー法によってパターニングされる層の数よりも少ない位置に配置することができる。

特に、図２に示すように、複数の層のアライメントマークが、平面視で２つの領域に配置されることが望ましい。それにより、フォトリソグラフィー法によってパターニングされる層の数が多くても、複数の層のアライメントマークが形成されるダミーチップの面積を大幅に低減することができる。

また、複数の層が、平面視で第１及び第２の位置の内の一方にアライメントマークが配置された層間絶縁膜と、層間絶縁膜上に配置され、平面視で第１及び第２の位置の内の他方にアライメントマークが配置された配線層とを含むようにしても良い。それにより、層間絶縁膜にアライメントマークを設けることによって多少の凹凸が生じても、それと異なる位置に配線層のアライメントマークが配置されるので、配線層のアライメントマークの形状が歪むことを防止できる。そのような層間絶縁膜及び配線層を多層構造とする場合には、複数の層間絶縁膜のアライメントマークと複数の配線層のアライメントマークとを交互に配置することにより、ダミーチップの面積を大幅に低減することができる。

＜半導体装置２＞
次に、本発明の第２の実施形態に係る半導体装置及びその製造方法について説明する。図６は、本発明の第２の実施形態に係る半導体装置の構成例を示す断面図である。第２の実施形態においては、アライメントマーク（Ｆマーク）４２ａ〜アライメントマーク（ＡＬＤマーク）８４ａ等の位置が、図２に示す第１の実施形態におけるのと異なっている。その他の点に関しては、第２の実施形態は、第１の実施形態と同様でも良い。

第２の実施形態においては、フィールド酸化膜４２を形成する際に、アライメントマーク（ＮＷＬマーク）４１ａ上に形成されたシリコン窒化膜の少なくとも一部がフォトレジストで覆われないようにすることにより、その部分のシリコン窒化膜がエッチングされて、露出した部分が、ＬＯＣＯＳ法によって酸化される。

その結果、第２の領域Ａ２において、アライメントマーク（ＮＷＬマーク）４１ａ上にアライメントマーク（Ｆマーク）４２ａが重ねて形成されることになる。しかしながら、アライメントマーク（Ｆマーク）４２ａは、シリコンの酸化によって形成されるので、直下に存在するアライメントマーク（ＮＷＬマーク）４１ａの影響を受けて歪むおそれがない。なお、フィールド酸化膜４２及びアライメントマーク（Ｆマーク）４２ａを、ＳＴＩ法によって形成しても良い。

その後は、第１の実施形態と同様に、ゲート電極、不純物領域、層間絶縁膜、及び、配線層が形成され、それらと共に、複数のアライメントマークが千鳥配置で形成される。従って、アライメントマーク４１ａ、４２ａ、及び、７１ａ〜７４ａが、平面視で第１の位置に配置され、アライメントマーク５２ａ、及び、８１ａ〜８４ａが、平面視で第２の位置に配置される。第２の実施形態によっても、第１の実施形態と同様の効果を奏することができる。

＜半導体装置３＞
次に、本発明の第３の実施形態に係る半導体装置及びその製造方法について説明する。図７は、本発明の第３の実施形態に係る半導体装置の構成例を示す断面図である。第３の実施形態においては、図６に示す第２の実施形態におけるＮウェル４１及びアライメントマーク（ＮＷＬマーク）４１ａが省略されて、Ｐ型の半導体基板４０内にＮ型の不純物領域４５及び４６が形成される。その他の点に関しては、第３の実施形態は、第２の実施形態と同様でも良い。

まず、半導体基板４０上にシリコン窒化膜が形成され、その上に液状のフォトレジストが塗布される。フィールド酸化膜形成用のレチクルを用いたフォトリソグラフィー法によって露光及び現像を行うことにより、フォトレジストがパターニングされる。さらに、パターニングされたフォトレジストをマスクとして用いてシリコン窒化膜がエッチングされ、露出した部分が、ＬＯＣＯＳ法によって酸化される。その後、フォトレジスト及びシリコン窒化膜が除去される。

それにより、第１の領域Ａ１において、半導体基板４０にフィールド酸化膜４２が形成される。また、第２の領域Ａ２において、フィールド酸化膜４２と同じ層に、フィールド酸化膜４２のパターンの位置を示すアライメントマーク（Ｆマーク）４２ａが、平面視で第１の位置に形成される。なお、フィールド酸化膜４２及びアライメントマーク（Ｆマーク）４２ａを、ＳＴＩ法によって形成しても良い。

次に、フィールド酸化膜４２等が形成された半導体基板４０上に二酸化ケイ素等の絶縁膜５１とポリシリコン膜とが順に形成され、その上に液状のフォトレジストが塗布される。半導体基板４０は、アライメントマーク（Ｆマーク）４２ａを基準として、ゲート電極形成用のレチクルに対して位置合わせされ、フォトリソグラフィー法によって露光及び現像を行うことにより、フォトレジストがパターニングされる。さらに、パターニングされたフォトレジストをマスクとして用いて、ポリシリコン膜がエッチングされる。その後、フォトレジストが除去される。

それにより、第１の領域Ａ１において、半導体基板４０上に絶縁膜（ゲート絶縁膜）５１を介してゲート電極５２が形成される。また、第２の領域Ａ２において、ゲート電極５２と同じ層に、ゲート電極５２のパターンの位置を示すアライメントマーク（ＰＯＬＹマーク）５２ａが、平面視で第１の位置とは異なる第２の位置に形成される。なお、アライメントマーク（ＰＯＬＹマーク）５２ａとその周囲を除く領域には、ポリシリコン膜５２ｂが形成される。

次に、ゲート電極５２等が形成された半導体基板４０上に液状のフォトレジストが塗布される。半導体基板４０は、アライメントマーク（ＰＯＬＹマーク）５２ａを基準として、Ｎ型不純物領域形成用のレチクルに対して位置合わせされ、フォトリソグラフィー法によって露光及び現像を行うことにより、フォトレジストがパターニングされる。さらに、ゲート電極５２及びパターニングされたフォトレジストをマスクとして用いて、半導体基板４０に燐（Ｐ）若しくは砒素（Ａｓ）等のＮ型の不純物イオンが注入される。その後、フォトレジストが除去される。

それにより、第１の領域Ａ１において、半導体基板４０内にＮ型の不純物領域４５及び４６が形成される。なお、Ｎ型の不純物領域４５及び４６の位置を示すアライメントマークは形成されない。ここで、半導体基板４０内に配置されたＮ型の不純物領域４５及び４６と、半導体基板４０上に絶縁膜５１を介して配置されたゲート電極５２とは、ＮチャネルＭＯＳトランジスターを構成している。

その後は、第２の実施形態と同様に、層間絶縁膜及び配線層が形成され、それらと共に、複数のアライメントマークが千鳥配置で形成される。従って、アライメントマーク４２ａ、及び、７１ａ〜７４ａが、平面視で第１の位置に配置され、アライメントマーク５２ａ、及び、８１ａ〜８４ａが、平面視で第２の位置に配置される。第３の実施形態によっても、第１の実施形態と同様の効果を奏することができる。

上記の実施形態においては、Ｐ型の半導体基板を用いる場合について説明したが、Ｎ型の半導体基板を用いる場合にも、本発明を適用することができる。このように、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。

１０…転写パターン配置領域、１１…半導体チップパターン部、１２…ダミーチップパターン部、１２ａ…アライメントマークパターン、１３…スクライブ領域、２０…遮光帯、４０…半導体基板、４１…Ｎウェル、４１ａ…アライメントマーク（ＮＷＬマーク）、４２…フィールド酸化膜、４２ａ…アライメントマーク（Ｆマーク）、４３、４４…Ｐ型の不純物領域、４５、４６…Ｎ型の不純物領域、５１…絶縁膜、５２…ゲート電極、５２ａ…アライメントマーク（ＰＯＬＹマーク）、５２ｂ…ポリシリコン膜、６１〜６４…層間絶縁膜、７１〜７４…コンタクトプラグ、７１ａ…アライメントマーク（ＣＯＮＴマーク）、７２ａ…アライメントマーク（ＨＬＡマーク）、７３ａ…アライメントマーク（ＨＬＢマーク）、７４ａ…アライメントマーク（ＨＬＣマーク）、８１〜８４…配線層、８１ａ…アライメントマーク（ＡＬＡマーク）、８２ａ…アライメントマーク（ＡＬＢマーク）、８３ａ…アライメントマーク（ＡＬＣマーク）、８４ａ…アライメントマーク（ＡＬＤマーク）、８１ｂ〜８４ｂ…金属膜

Claims (6)

1. 複数の第１の半導体チップパターン部が転写パターン配置領域に配置されると共に、前記転写パターン配置領域における第１の位置にアライメントマークパターンが配置された第１のレチクルと、
   複数の第２の半導体チップパターン部が転写パターン配置領域に配置されると共に、前記転写パターン配置領域における前記第１の位置とは異なる第２の位置にアライメントマークパターンが配置された第２のレチクルと、
   複数の第３の半導体チップパターン部が転写パターン配置領域に配置されると共に、前記転写パターン配置領域における前記第１の位置にアライメントマークパターンが配置された第３のレチクルと、
   を備えるレチクルセット。
2. 半導体基板と、
   前記半導体基板内又は前記半導体基板上に配置された第１の層〜第３の層と、
   を備え、前記第１の層のパターンの位置を示す前記第１の層のアライメントマークが、平面視で第１の位置に配置され、前記第２の層のパターンの位置を示す前記第２の層のアライメントマークが、平面視で前記第１の位置とは異なる第２の位置に配置され、前記第３の層のパターンの位置を示す前記第３の層のアライメントマークが、平面視で前記第１の位置に配置された半導体装置。
3. 前記半導体基板内又は前記半導体基板上に配置された複数の層を備え、前記複数の層のパターンの位置をそれぞれ示す前記複数の層のアライメントマークが、平面視で少なくとも２つの位置に配置されている、請求項２記載の半導体装置。
4. 前記複数の層のアライメントマークが、平面視で２つの領域に配置されている、請求項３記載の半導体装置。
5. 前記複数の層が、平面視で前記第１及び第２の位置の内の一方にアライメントマークが配置された層間絶縁膜と、前記層間絶縁膜上に配置され、平面視で前記第１及び第２の位置の内の他方にアライメントマークが配置された配線層とを含む、請求項３又は４記載の半導体装置。
6. 半導体基板内又は前記半導体基板上に第１の層のパターンを形成すると共に、前記第１の層のパターンの位置を示す前記第１の層のアライメントマークを平面視で第１の位置に形成する工程（ａ）と、
   前記第１の層のアライメントマークを基準として第２の層のパターンを形成すると共に、前記第２の層のパターンの位置を示す前記第２の層のアライメントマークを平面視で前記第１の位置とは異なる第２の位置に形成する工程（ｂ）と、
   前記第２の層のアライメントマークを基準として第３の層のパターンを形成すると共に、前記第３の層のパターンの位置を示す前記第３の層のアライメントマークを平面視で前記第１の位置に形成する工程（ｃ）と、
   を備える半導体装置の製造方法。

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