JP2017151349A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】素子領域における基板表面の平坦性を低下させることなく、なるべく少ない工程で半導体基板に基準マークを形成することができる半導体装置の製造方法等を提供する。
【解決手段】この製造方法は、第1半導体層に第1の層を形成する工程と、第1半導体層の第1及び第2の領域に形成された第1の層を除去する工程と、第1及び第2の領域に第1導電型の不純物を注入する工程と、第2の領域における第1半導体層の一部を除去することによって第1半導体層に第1の段差を形成すると共に、第1半導体層の第3の領域に形成された第1の層を除去する工程と、第2及び第3の領域に第2導電型の不純物を注入する工程と、第1半導体層上に第2半導体層を形成することによって第1半導体層の第1の段差上に第2半導体層の第2の段差を形成する工程(f)と、第2の段差を用いてトランジスターを形成する工程とを備える。
【選択図】図1
【解決手段】この製造方法は、第1半導体層に第1の層を形成する工程と、第1半導体層の第1及び第2の領域に形成された第1の層を除去する工程と、第1及び第2の領域に第1導電型の不純物を注入する工程と、第2の領域における第1半導体層の一部を除去することによって第1半導体層に第1の段差を形成すると共に、第1半導体層の第3の領域に形成された第1の層を除去する工程と、第2及び第3の領域に第2導電型の不純物を注入する工程と、第1半導体層上に第2半導体層を形成することによって第1半導体層の第1の段差上に第2半導体層の第2の段差を形成する工程(f)と、第2の段差を用いてトランジスターを形成する工程とを備える。
【選択図】図1
Description
本発明は、フォトリソグラフィー技術を用いる半導体装置の製造方法等に関する。
半導体装置の製造工程においては、半導体基板内にウェルや不純物領域が形成され、半導体基板上に、酸化絶縁膜、ポリシリコン膜、層間絶縁膜、及び、金属膜等が順次形成される。その際に、半導体基板上又は半導体基板に形成された膜上にフォトレジストを塗布し、フォトリソグラフィー技術によって、レチクル(フォトマスク)に形成されたパターンをフォトレジストに転写することが行われている。
フォトレジストをパターニングするために用いられるレチクルと半導体基板との位置合わせを行うために、半導体基板には、基準マーク(アライメントマーク)が形成される。例えば、LOCOS(local oxidation of silicon)法によって半導体基板に酸化膜を形成し、その酸化膜を除去することにより、基準マークを構成する段差が半導体基板に形成される。
関連する技術として、特許文献1には、複数の埋め込み層をアライメントマークと共に容易に形成することができる半導体装置の製法が開示されている。この製法においては、基板上に酸化膜と耐酸化膜とが積層され、パターニングされた耐酸化膜をマスクとして、基板表面に第1の不純物が導入される。その後、レジストマスクを用いて、耐酸化膜下の基板表面に第2の不純物が導入される。
さらに、選択酸化処理によって不純物を拡散させて複数の不純物拡散領域を形成し、選択酸化時に形成されたフィールド酸化膜を除去してから基板表面上にエピタキシャル層を形成することにより、それらの不純物拡散領域が複数の埋め込み層となる。フィールド酸化膜を除去することによって基板表面に複数の段差が形成されるので、それらの内の1つの段差をアライメントマーク用の段差として利用することができる。
特許文献1によれば、アライメントマークの形成を複数の埋め込み層の形成と同時に行うことができるが、素子領域にも段差が形成されるので、素子領域における基板表面の平坦性が低下してしまう。それにより、例えば、STI(shallow trench isolation)法によって素子分離を行う場合に、エピタキシャル層上に形成された酸化膜をCMP(chemical mechanical polishing)によって除去しようとしても、素子領域に酸化膜が残ってしまう。また、STI法を用いない場合においても、素子領域における段差によってフォトレジストの膜厚が不均一となり、フォトリソグラフィー技術によって形成される膜の寸法が変動する等の悪影響がある。一方、アライメントマークを形成するために専用のフォトリソグラフィー工程及びエッチング工程を追加すれば、上記のような問題は起こらないが、工程数が増加してしまう。
本発明の幾つかの態様は、素子領域における基板表面の平坦性を低下させることなく、なるべく少ない工程で半導体基板に基準マークを形成することができる半導体装置の製造方法等を提供することに関連している。
本発明の第1の態様に係る半導体装置の製造方法は、第1半導体層に第1の層を形成する工程(a)と、第1半導体層の第1の領域及び第2の領域に形成された第1の層を除去する工程(b)と、第1半導体層の第1の領域及び第2の領域に第1導電型の不純物を注入する工程(c)と、第2の領域における第1半導体層の一部を除去することによって第1半導体層に第1の段差を形成すると共に、第1半導体層の第3の領域に形成された第1の層を除去する工程(d)と、第1半導体層の第2の領域及び第3の領域に第2導電型の不純物を注入する工程(e)と、第1半導体層上に第2半導体層を形成することによって第1半導体層の第1の段差上に第2半導体層の第2の段差を形成する工程(f)と、第2半導体層の第2の段差を用いてトランジスターを形成する工程(g)とを備える。本願において、第1導電型がN型で、第2導電型がP型であっても良いし、第1導電型がP型で、第2導電型がN型であっても良い。
本発明の第1の態様によれば、第1導電型の不純物を注入するために第1の領域の第1の層を除去する工程において、基準マークが形成される第2の領域の第1の層が除去される。また、第2導電型の不純物を注入するために第3の領域の第1の層を除去する工程において、基準マークが形成される第2の領域の第1半導体層の一部が除去される。従って、素子領域における基板表面の平坦性を低下させることなく、なるべく少ない工程で半導体基板に基準マークを形成することができる。
本発明の第2の態様に係る半導体装置の製造方法は、第1半導体層に第1の層及び第2の層を積層する工程(a)と、第1半導体層の第1の領域及び第2の領域に形成された第2の層を除去する工程(b)と、第1半導体層の第1の領域及び第2の領域に第1導電型の不純物を注入する工程(c)と、第2の領域における第1の層及び第1半導体層の一部を除去することによって第1半導体層に第1の段差を形成すると共に、第1半導体層の第3の領域に形成された第2の層を除去する工程(d)と、第1半導体層の第2の領域及び第3の領域に第2導電型の不純物を注入する工程(e)と、第1半導体層上に第2半導体層を形成することによって第1半導体層の第1の段差上に第2半導体層の第2の段差を形成する工程(f)と、第2半導体層の第2の段差を用いてトランジスターを形成する工程(g)とを備える。
本発明の第2の態様によれば、第1導電型の不純物を注入するために第1の領域の第2の層を除去する工程において、基準マークが形成される第2の領域の第2の層が除去される。また、第2導電型の不純物を注入するために第3の領域の第2の層を除去する工程において、基準マークが形成される第2の領域の第1の層及び第1半導体層の一部が除去される。従って、素子領域における基板表面の平坦性を低下させることなく、なるべく少ない工程で半導体基板に基準マークを形成することができる。
以上において、工程(g)が、第1半導体層及び第2半導体層を含む半導体基板上にフォトレジストを塗布する工程と、半導体基板の第2の段差を基準マークとして用いて、レチクルと半導体基板との相対的な位置関係を調整する工程と、レチクルを用いたフォトリソグラフィー技術によってフォトレジストをパターニングする工程とを含むようにしても良い。
その場合には、素子領域における基板表面の平坦性を低下させることなく、なるべく少ない工程で半導体基板に形成された基準マークを用いて、レチクルと半導体基板との相対的な位置関係を調整することが可能となる。
あるいは、工程(g)が、第1半導体層及び第2半導体層を含む半導体基板上にフォトレジストを塗布する工程と、レチクルを用いたフォトリソグラフィー技術によってフォトレジストをパターニングすることにより、レチクルのアライメントマークパターンをフォトレジストに転写してフォトレジストのアライメントマークを形成する工程と、半導体基板の第2の段差を基準マークとして用いて、フォトレジストのアライメントマークの位置を検査する工程とを含むようにしても良い。
その場合には、素子領域における基板表面の平坦性を低下させることなく、なるべく少ない工程で半導体基板に形成された基準マークを用いて、フォトレジストのアライメントマークの位置を検査することが可能となる。
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。以下においては、一例として、LD(Lateral Double-diffused)MOS電界効果トランジスターを含む半導体装置及びその製造方法について説明する。
<半導体装置>
図1及び図2は、本発明の第1の実施形態に係る半導体装置の製造工程における断面図である。図2(I)に示すように、この半導体装置は、半導体基板として、P型の下地基板(第1半導体層)10と、下地基板10上にP型半導体をエピタキシャル成長させることによって設けられたP型のエピタキシャル層(第2半導体層)20とを含んでいる。下地基板10及びエピタキシャル層20の材料としては、例えば、シリコン(Si)が用いられる。エピタキシャル層20の一部は、トランジスター等の素子が形成される素子領域となり、他の一部は、アライメントマークが形成されるアライメントマーク領域となる。
図1及び図2は、本発明の第1の実施形態に係る半導体装置の製造工程における断面図である。図2(I)に示すように、この半導体装置は、半導体基板として、P型の下地基板(第1半導体層)10と、下地基板10上にP型半導体をエピタキシャル成長させることによって設けられたP型のエピタキシャル層(第2半導体層)20とを含んでいる。下地基板10及びエピタキシャル層20の材料としては、例えば、シリコン(Si)が用いられる。エピタキシャル層20の一部は、トランジスター等の素子が形成される素子領域となり、他の一部は、アライメントマークが形成されるアライメントマーク領域となる。
半導体装置は、下地基板10の表層部において、N型の埋め込み拡散層11と、P型の埋め込み拡散層12及び13とを含んでいる。また、P型の埋め込み拡散層13内には、N型の不純物拡散領域14が配置されている。埋め込み拡散層11〜13及び不純物拡散領域14の一部は、エピタキシャル層20に延在しても良い。
また、半導体装置は、エピタキシャル層20において、N型の埋め込み拡散層11上の所定の領域に配置されたディープNウェル21と、P型の埋め込み拡散層12上の所定の領域に配置されたPウェル22とを含んでいる。エピタキシャル層20に形成される複数の回路素子は、エピタキシャル層20上に形成されたフィールド酸化膜23によって電気的に分離されている。
ディープNウェル21には、P型の不純物領域31と、N型の不純物領域32とが配置されている。P型の不純物領域31は、LDMOS電界効果トランジスターのボディー領域(Pボディー)を構成し、N型の不純物領域32は、LDMOS電界効果トランジスターのドレイン領域を構成する。
Pボディー31には、N型の不純物領域33と、Pボディー31よりも高い不純物濃度を有するP型の不純物領域34とが配置されている。N型の不純物領域33は、LDMOS電界効果トランジスターのソース領域を構成し、P型の不純物領域34は、ボディーコンタクト領域を構成する。
ディープNウェル21上には、絶縁膜(ゲート絶縁膜又はフィールド酸化膜)を介してゲート電極40が配置されている。一方、アライメントマーク領域においては、アライメントマークを構成する段差52が形成されている。
<製造方法1>
以下に、本発明の第1の実施形態に係る半導体装置の製造方法について説明する。まず、P型の下地基板(第1半導体層)10として、例えば、P型の不純物としてボロン(B)等を含むシリコン(Si)基板が用意される。図1(A)に示す工程において、下地基板10の表面を酸化することにより、酸化シリコン(SiO2)等の第1の層61が、例えば、厚さ5000Å程度で形成される。
以下に、本発明の第1の実施形態に係る半導体装置の製造方法について説明する。まず、P型の下地基板(第1半導体層)10として、例えば、P型の不純物としてボロン(B)等を含むシリコン(Si)基板が用意される。図1(A)に示す工程において、下地基板10の表面を酸化することにより、酸化シリコン(SiO2)等の第1の層61が、例えば、厚さ5000Å程度で形成される。
次に、図1(B)に示す工程において、第1の層61が形成された下地基板10上にフォトレジスト71が塗布され、レチクルを用いたフォトリソグラフィー法によって露光及び現像を行うことにより、フォトレジスト71がパターニングされる。さらに、パターニングされたフォトレジスト71をマスクとして用いて、第1の層61のエッチング(異方性エッチング)を行うことにより、下地基板10の第1の領域10a及び第2の領域10bに形成された第1の層61が同時に除去される。その後、フォトレジスト71が除去される。あるいは、次の工程までフォトレジスト71を残しても良い。
次に、図1(C)に示す工程において、パターニングされた第1の層61をマスクとして用いて、下地基板10の第1の領域10a及び第2の領域10bに、アンチモン(Sb)若しくは燐(P)イオン等のN型の不純物が注入される。それにより、N型の不純物領域81及び82が形成される。
次に、図1(D)に示す工程において、第1の層61が形成された下地基板10上にフォトレジスト72が塗布され、レチクルを用いたフォトリソグラフィー法によって露光及び現像を行うことにより、フォトレジスト72がパターニングされる。さらに、パターニングされたフォトレジスト72をマスクとして用いて、第1の層61及び下地基板10のエッチング(異方性エッチング)を行うことにより、下地基板10の第2の領域10bに形成された第1の層61の表面の自然酸化膜が除去された後に、第2の領域10bにおける下地基板10の一部(N型の不純物領域82の深さ1000Å程度の部分)が除去される。それにより、下地基板10に段差51が形成される。その際に、下地基板10の第1の領域10aは、フォトレジスト72によって保護されているので、エッチングされない。
引き続き、上記のパターニングされたフォトレジスト72をマスクとして用いて、図1(E)に示すように、第1の層61のエッチング(異方性エッチング)を行うことにより、下地基板10の第3の領域10c等に形成された第1の層61が除去される。従って、同一のマスクを用いて、下地基板10の段差51を形成すると共に、第3の領域10c等に形成された第1の層61を除去することができる。
次に、図2(F)に示す工程において、パターニングされたフォトレジスト72及び第1の層61をマスクとして用いて、下地基板10の第2の領域10b及び第3の領域10c等に、ボロン(B)イオン等のP型の不純物が注入される。それにより、P型の不純物領域83及び84が形成される。その後、フォトレジスト72及び第1の層61が剥離される。
次に、図2(G)に示す工程において、下地基板10上にP型のエピタキシャル層(第2の半導体層)20が、エピタキシャル成長によって形成される。例えば、シリコン基板上にシリコン層をエピタキシャル成長させる際に、ボロン(B)等のP型の不純物のガスを混合させることにより、所望の導電率(比抵抗)を有するP型のエピタキシャル層20を形成することができる。
また、下地基板10上にエピタキシャル層20を形成することによって、下地基板10の段差51上に、エピタキシャル層20の段差52が形成される。以降の工程においては、エピタキシャル層20の段差52を、レチクルと半導体基板との位置合わせを行う際に半導体基板の基準マーク(アライメントマーク)として利用することができる。例えば、エピタキシャル層20の段差52を用いて、トランジスターが形成される。
図2(H)に示す工程において、レチクルを用いたフォトリソグラフィー法によって形成されたマスクを用いて、エピタキシャル層20の第1の領域20aに、燐(P)イオン等のN型の不純物が注入される。また、レチクルを用いたフォトリソグラフィー法によって形成されたマスクを用いて、エピタキシャル層20の第2の領域20bに、ボロン(B)イオン等のP型不純物が注入される。
下地基板10及びエピタキシャル層20に注入された不純物を熱によって拡散させることにより、N型の埋め込み拡散層11、及び、P型の埋め込み拡散層12及び13が形成されると共に、ディープNウェル21及びPウェル22が形成される。また、P型の埋め込み拡散層13内には、N型の不純物拡散領域14が形成される。その際に、埋め込み拡散層11〜13及び不純物拡散領域14の一部が、不純物の熱拡散によってエピタキシャル層20に延在しても良い。
さらに、図2(H)に示す工程において、例えば、LOCOS法によって、エピタキシャル層20の主面(図中の上面)の所定の領域に、フィールド酸化膜23が形成される。また、レチクルを用いたフォトリソグラフィー法によって形成されたマスクを用いて、ディープNウェル21の所定の領域に、ボロン(B)イオン等のP型の不純物が注入される。それにより、ディープNウェル21にPボディー31が形成される。なお、フィールド酸化膜23の形成は、Pボディー31等を形成した後に行っても良い。
次に、図2(I)に示す工程において、ディープNウェル21上にゲート絶縁膜(図示せず)又はフィールド酸化膜23を介してゲート電極40が形成される。さらに、レチクルを用いたフォトリソグラフィー法によって形成されたマスクを用いて、ディープNウェル21及びPボディー31の複数の領域に、燐(P)イオン等のN型の不純物が注入される。それにより、ディープNウェル21にN型の不純物領域(ドレイン領域)32が形成されると共に、Pボディー31にN型の不純物領域(ソース領域)33が形成される。
また、レチクルを用いたフォトリソグラフィー法によって形成されたマスクを用いて、Pボディー31に、ボロン(B)イオン等のP型不純物が注入される。それにより、Pボディー31にP型の不純物領域(ボディーコンタクト領域)34が形成される。不純物を注入する工程においては、フィールド酸化膜23及びゲート電極40が、ハードマスクとして用いられても良い。
以降の工程は、通常の半導体装置の製造工程と同様である。即ち、所定数の層間絶縁膜及び配線層が形成される。各々のコンタクト領域及びゲート電極上において、層間絶縁膜にコンタクトホールが形成され、アルミニウム(Al)等の配線又はタングステン(W)等のプラグが、コンタクト領域及びゲート電極に電気的に接続される。
第1の実施形態によれば、N型の不純物を注入するために第1の領域10aの第1の層61を除去する工程において、基準マークが形成される第2の領域10bの第1の層61が除去される。また、P型の不純物を注入するために第3の領域10cの第1の層61を除去する工程において、基準マークが形成される第2の領域10bの下地基板10の一部が除去される。従って、素子領域における基板表面の平坦性を低下させることなく、なるべく少ない工程で半導体基板に基準マークを形成することができる。
<製造方法2>
以下に、本発明の第2の実施形態に係る半導体装置の製造方法について説明する。
図3及び図4は、本発明の第2の実施形態に係る半導体装置の製造工程における断面図である。まず、P型の下地基板(第1半導体層)10として、例えば、P型の不純物としてボロン(B)等を含むシリコン(Si)基板が用意される。
以下に、本発明の第2の実施形態に係る半導体装置の製造方法について説明する。
図3及び図4は、本発明の第2の実施形態に係る半導体装置の製造工程における断面図である。まず、P型の下地基板(第1半導体層)10として、例えば、P型の不純物としてボロン(B)等を含むシリコン(Si)基板が用意される。
図3(A)に示す工程において、下地基板10の表面を酸化することにより、酸化シリコン(SiO2)等の第1の層61が、例えば、厚さ100Å程度で形成される。さらに、第1の層61が形成された下地基板10上に、窒化シリコン(SiN)等の第2の層62が、例えば、厚さ1000Å程度で形成される。それにより、下地基板10に第1の層61及び第2の層62が積層される。
次に、図3(B)に示す工程において、第1の層61及び第2の層62が形成された下地基板10上にフォトレジスト71が塗布され、レチクルを用いたフォトリソグラフィー法によって露光及び現像を行うことにより、フォトレジスト71がパターニングされる。さらに、パターニングされたフォトレジスト71をマスクとして用いて、第2の層62のエッチング(異方性エッチング)を行うことにより、下地基板10の第1の領域10a及び第2の領域10bに形成された第2の層62が同時に除去される。
次に、図3(C)に示す工程において、パターニングされたフォトレジスト71及び第2の層62をマスクとして用いて、第1の層61を介して下地基板10の第1の領域10a及び第2の領域10bに、アンチモン(Sb)若しくは燐(P)イオン等のN型の不純物が注入される。それにより、N型の不純物領域81及び82が形成される。その後、フォトレジスト71が除去される。あるいは、不純物を注入する前にフォトレジスト71を除去しても良い。
次に、図3(D)に示す工程において、第1の層61及び第2の層62が形成された下地基板10上にフォトレジスト72が塗布され、レチクルを用いたフォトリソグラフィー法によって露光及び現像を行うことにより、フォトレジスト72がパターニングされる。さらに、パターニングされたフォトレジスト72をマスクとして用いて、第1の層61及び下地基板10のエッチング(異方性エッチング)を行うことにより、第2の領域10bにおける第1の層61及び下地基板10の一部(N型の不純物領域82の深さ1000Å程度の部分)が除去される。それにより、下地基板10に段差51が形成される。その際に、下地基板10の第1の領域10aは、フォトレジスト72によって保護されているので、エッチングされない。
引き続き、上記のパターニングされたフォトレジスト72をマスクとして用いて、図3(E)に示すように、第2の層62のエッチング(異方性エッチング)を行うことにより、下地基板10の第3の領域10c等に形成された第2の層62が除去される。従って、同一のマスクを用いて、下地基板10の段差51を形成すると共に、第3の領域10c等に形成された第2の層62を除去することができる。
次に、図4(F)に示す工程において、パターニングされたフォトレジスト72及び第2の層62をマスクとして用いて、ボロン(B)イオン等のP型の不純物が、下地基板10の第2の領域10b等に注入されると共に、第1の層61を介して下地基板10の第3の領域10cに注入される。それにより、P型の不純物領域83及び84が形成される。その後、フォトレジスト72、第2の層62、及び、第1の層61が剥離される。
次に、図4(G)に示す工程において、下地基板10上にP型のエピタキシャル層(第2の半導体層)20が、エピタキシャル成長によって形成される。それにより、下地基板10の段差51上に、エピタキシャル層20の段差52が形成される。以降の工程においては、エピタキシャル層20の段差52を、レチクルと半導体基板との位置合わせを行う際に半導体基板の基準マーク(アライメントマーク)として利用することができる。例えば、エピタキシャル層20の段差52を用いて、トランジスターが形成される。図4(H)に示す工程以降は、第1の実施形態におけるのと同様なので、説明を省略する。
第2の実施形態によれば、N型の不純物を注入するために第1の領域10aの第2の層62を除去する工程において、基準マークが形成される第2の領域10bの第2の層62が除去される。また、P型の不純物を注入するために第3の領域10cの第2の層62を除去する工程において、基準マークが形成される第2の領域10bの第1の層61及び下地基板10の一部が除去される。従って、素子領域における基板表面の平坦性を低下させることなく、なるべく少ない工程で半導体基板に基準マークを形成することができる。
<基準マークの利用例>
以上説明したように、半導体装置の製造工程においては、半導体基板(半導体ウエハー)内にウェルや不純物領域が形成され、半導体基板上に、酸化絶縁膜、ポリシリコン膜、層間絶縁膜、及び、金属膜等が順次形成される。その際に、半導体基板上又は半導体基板に形成された膜上にフォトレジストを塗布し、フォトリソグラフィー技術によって、レチクルに形成されたパターンをフォトレジストに転写することが行われている。
以上説明したように、半導体装置の製造工程においては、半導体基板(半導体ウエハー)内にウェルや不純物領域が形成され、半導体基板上に、酸化絶縁膜、ポリシリコン膜、層間絶縁膜、及び、金属膜等が順次形成される。その際に、半導体基板上又は半導体基板に形成された膜上にフォトレジストを塗布し、フォトリソグラフィー技術によって、レチクルに形成されたパターンをフォトレジストに転写することが行われている。
フォトレジストをパターニングするために用いられるレチクルと半導体基板との位置合わせを行うために、レチクルには、アライメントマークパターンが設けられている。アライメントマークパターンは、フォトレジストに転写され、硬化したフォトレジストにアライメントマークが形成される。フォトレジストに形成されたアライメントマークは、半導体基板に対するそれぞれのパターンの重ね合わせ検査を行うために用いられる。
レチクルと半導体基板との位置合わせやパターンの重ね合わせ検査において、図2又は図4に示すエピタキシャル層20の段差52を、半導体基板の基準位置を表す基準マーク(アライメントマーク)として利用することができる。以下に、半導体装置の製造工程における基準マークの利用例について、図2又は図4を参照しながら説明する。
<第1の利用例>
図5は、半導体装置の製造方法における基準マークの第1の利用例を示すフローチャートである。まず、図5に示す工程S11において、下地基板10及びエピタキシャル層20を含む半導体基板上に、フォトレジストが塗布される。例えば、ブラッシングやCMP等によって、半導体基板の表面に付着した汚れや酸化膜等が除去された後に、スピンナーで半導体基板を回転させて、半導体基板の表面に液状のフォトレジストが均一に塗布される。その後、フォトレジストの溶媒成分を蒸発させることにより、フォトレジストが固化する。フォトレジストは、半導体基板の凹凸に沿った形状となるので、半導体基板の基準マークは、固化したフォトレジストを通して認識することができる。
図5は、半導体装置の製造方法における基準マークの第1の利用例を示すフローチャートである。まず、図5に示す工程S11において、下地基板10及びエピタキシャル層20を含む半導体基板上に、フォトレジストが塗布される。例えば、ブラッシングやCMP等によって、半導体基板の表面に付着した汚れや酸化膜等が除去された後に、スピンナーで半導体基板を回転させて、半導体基板の表面に液状のフォトレジストが均一に塗布される。その後、フォトレジストの溶媒成分を蒸発させることにより、フォトレジストが固化する。フォトレジストは、半導体基板の凹凸に沿った形状となるので、半導体基板の基準マークは、固化したフォトレジストを通して認識することができる。
次に、工程S12において、半導体基板の段差52を基準マークとして用いて、レチクルと半導体基板との相対的な位置関係が調整される。レチクルは、電子部品の製造工程で使用されるパターン原版を透明なガラス又は石英等に形成した板であり、フォトリソグラフィー技術によって電子部品の回路パターン等を被転写対象に転写する際の原版となるものである。
レチクルには、半導体基板に形成される各種の膜等のパターンを表す転写パターンが配置された転写パターン配置領域と、所定数のアライメントマークパターンとが形成されている。レチクルと半導体基板との位置合わせは、レチクルのアライメントマークパターンと半導体基板の基準マークとに基づいて、露光装置が自動的に行っても良い。
次に、工程S13において、レチクルを用いたフォトリソグラフィー技術によってフォトレジストがパターニングされる。例えば、光源から発生する特定の波長を有する光が、レチクルを通して半導体基板上のフォトレジストに照射される。その後、フォトレジストの現像が行われて、硬化していないフォトレジストが除去される。それにより、レチクルの転写パターン及びアライメントマークパターンが、フォトレジストに転写される。
第1の利用例によれば、素子領域における基板表面の平坦性を低下させることなく、なるべく少ない工程で半導体基板に形成された基準マークを用いて、レチクルと半導体基板との相対的な位置関係を調整することが可能となる。
<第2の利用例>
図6は、半導体装置の製造方法における基準マークの第2の利用例を示すフローチャートである。まず、図6に示す工程S21において、下地基板10及びエピタキシャル層20を含む半導体基板上に、フォトレジストが塗布される。工程S21は、図5に示す工程S11と同様でも良い。
図6は、半導体装置の製造方法における基準マークの第2の利用例を示すフローチャートである。まず、図6に示す工程S21において、下地基板10及びエピタキシャル層20を含む半導体基板上に、フォトレジストが塗布される。工程S21は、図5に示す工程S11と同様でも良い。
次に、工程S22において、レチクルを用いたフォトリソグラフィー技術によってフォトレジストをパターニングすることにより、レチクルのアライメントマークパターンをフォトレジストに転写してフォトレジストのアライメントマークが形成される。次に、工程S23において、半導体基板の段差52を基準マークとして用いて、フォトレジストのアライメントマークの位置が検査される。
<アライメントマークの具体例>
図7は、アライメントマークの具体例を示す図である。図7(A)は、フォトレジストのアライメントマークを示す平面図であり、図7(B)は、半導体基板上にフォトレジストが形成された状態を示す断面図である。
図7は、アライメントマークの具体例を示す図である。図7(A)は、フォトレジストのアライメントマークを示す平面図であり、図7(B)は、半導体基板上にフォトレジストが形成された状態を示す断面図である。
図7(B)に示すように、半導体基板のエピタキシャル層20には、基準マーク24が形成されている。エピタキシャル層20上にフォトレジストが塗布され、レチクルを用いたフォトリソグラフィー技術によって、フォトレジストのアライメントマーク90が形成される。
図7に示す例においては、半導体基板の基準マーク24が、平面視で1辺の長さが15μmの正方形の形状を有している。一方、フォトレジストのアライメントマーク90は、平面視で1辺の長さが25μmの正方形中に1辺の長さが15μmの正方形の開口を有する形状を有している。例えば、基準マーク24の所定部分とアライメントマーク90の所定部分との間の距離を測定することにより、重ね合わせ検査が行われる。
第2の利用例によれば、素子領域における基板表面の平坦性を低下させることなく、なるべく少ない工程で半導体基板に形成された基準マークを用いて、フォトレジストのアライメントマークの位置を検査することが可能となる。
上記の実施形態においては、LDMOS電界効果トランジスターを含む半導体装置を製造する場合について説明したが、本発明は、以上説明した実施形態に限定されるものではなく、他のトランジスター等の回路素子を含む半導体装置を製造する場合に適用することも可能である。このように、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
10…下地基板、10a…第1の領域、10b…第2の領域、10c…第3の領域、11…N型の埋め込み拡散層、12、13…P型の埋め込み拡散層、14…N型の不純物拡散領域、20…エピタキシャル層、20a…第1の領域、20b…第2の領域、21…ディープNウェル、22…Pウェル、23…フィールド酸化膜、24…基準マーク、31、34…P型の不純物領域、32、33…N型の不純物領域、40…ゲート電極、51、52…段差、61…第1の層、62…第2の層、71、72…レジスト、81、82…N型の不純物領域、83、84…P型の不純物領域、90…アライメントマーク。
Claims (4)
- 第1半導体層に第1の層を形成する工程(a)と、
前記第1半導体層の第1の領域及び第2の領域に形成された前記第1の層を除去する工程(b)と、
前記第1半導体層の前記第1の領域及び前記第2の領域に第1導電型の不純物を注入する工程(c)と、
前記第2の領域における前記第1半導体層の一部を除去することによって前記第1半導体層に第1の段差を形成すると共に、前記第1半導体層の第3の領域に形成された前記第1の層を除去する工程(d)と、
前記第1半導体層の前記第2の領域及び前記第3の領域に第2導電型の不純物を注入する工程(e)と、
前記第1半導体層上に第2半導体層を形成することによって前記第1半導体層の前記第1の段差上に前記第2半導体層の第2の段差を形成する工程(f)と、
前記第2半導体層の前記第2の段差を用いてトランジスターを形成する工程(g)と、
を備える半導体装置の製造方法。 - 第1半導体層に第1の層及び第2の層を積層する工程(a)と、
前記第1半導体層の第1の領域及び第2の領域に形成された前記第2の層を除去する工程(b)と、
前記第1半導体層の前記第1の領域及び前記第2の領域に第1導電型の不純物を注入する工程(c)と、
前記第2の領域における前記第1の層及び前記第1半導体層の一部を除去することによって前記第1半導体層に第1の段差を形成すると共に、前記第1半導体層の第3の領域に形成された前記第2の層を除去する工程(d)と、
前記第1半導体層の前記第2の領域及び前記第3の領域に第2導電型の不純物を注入する工程(e)と、
前記第1半導体層上に第2半導体層を形成することによって前記第1半導体層の前記第1の段差上に前記第2半導体層の第2の段差を形成する工程(f)と、
前記第2半導体層の前記第2の段差を用いてトランジスターを形成する工程(g)と、
を備える半導体装置の製造方法。 - 工程(g)が、
前記第1半導体層及び前記第2半導体層を含む半導体基板上にフォトレジストを塗布する工程と、
前記半導体基板の前記第2の段差を基準マークとして用いて、レチクルと前記半導体基板との相対的な位置関係を調整する工程と、
前記レチクルを用いたフォトリソグラフィー技術によって前記フォトレジストをパターニングする工程と、
を含む、請求項1又は2記載の半導体装置の製造方法。 - 工程(g)が、
前記第1半導体層及び前記第2半導体層を含む半導体基板上にフォトレジストを塗布する工程と、
レチクルを用いたフォトリソグラフィー技術によって前記フォトレジストをパターニングすることにより、前記レチクルのアライメントマークパターンを前記フォトレジストに転写して前記フォトレジストのアライメントマークを形成する工程と、
前記半導体基板の前記第2の段差を基準マークとして用いて、前記フォトレジストのアライメントマークの位置を検査する工程と、
を含む、請求項1〜3のいずれか1項記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016035323A JP2017151349A (ja) | 2016-02-26 | 2016-02-26 | 半導体装置の製造方法 |
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Application Number | Priority Date | Filing Date | Title |
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JP2016035323A JP2017151349A (ja) | 2016-02-26 | 2016-02-26 | 半導体装置の製造方法 |
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JP2017151349A true JP2017151349A (ja) | 2017-08-31 |
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ID=59741850
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JP2016035323A Pending JP2017151349A (ja) | 2016-02-26 | 2016-02-26 | 半導体装置の製造方法 |
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JP (1) | JP2017151349A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019086709A (ja) * | 2017-11-09 | 2019-06-06 | 株式会社日立ハイテクファインシステムズ | 露光システム、露光方法、及び表示用パネル基板の製造方法 |
-
2016
- 2016-02-26 JP JP2016035323A patent/JP2017151349A/ja active Pending
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