JP2017151349A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】素子領域における基板表面の平坦性を低下させることなく、なるべく少ない工程で半導体基板に基準マークを形成することができる半導体装置の製造方法等を提供する。
【解決手段】この製造方法は、第１半導体層に第１の層を形成する工程と、第１半導体層の第１及び第２の領域に形成された第１の層を除去する工程と、第１及び第２の領域に第１導電型の不純物を注入する工程と、第２の領域における第１半導体層の一部を除去することによって第１半導体層に第１の段差を形成すると共に、第１半導体層の第３の領域に形成された第１の層を除去する工程と、第２及び第３の領域に第２導電型の不純物を注入する工程と、第１半導体層上に第２半導体層を形成することによって第１半導体層の第１の段差上に第２半導体層の第２の段差を形成する工程（ｆ）と、第２の段差を用いてトランジスターを形成する工程とを備える。
【選択図】図１

Description

本発明は、フォトリソグラフィー技術を用いる半導体装置の製造方法等に関する。

半導体装置の製造工程においては、半導体基板内にウェルや不純物領域が形成され、半導体基板上に、酸化絶縁膜、ポリシリコン膜、層間絶縁膜、及び、金属膜等が順次形成される。その際に、半導体基板上又は半導体基板に形成された膜上にフォトレジストを塗布し、フォトリソグラフィー技術によって、レチクル（フォトマスク）に形成されたパターンをフォトレジストに転写することが行われている。

フォトレジストをパターニングするために用いられるレチクルと半導体基板との位置合わせを行うために、半導体基板には、基準マーク（アライメントマーク）が形成される。例えば、ＬＯＣＯＳ（local oxidation of silicon）法によって半導体基板に酸化膜を形成し、その酸化膜を除去することにより、基準マークを構成する段差が半導体基板に形成される。

関連する技術として、特許文献１には、複数の埋め込み層をアライメントマークと共に容易に形成することができる半導体装置の製法が開示されている。この製法においては、基板上に酸化膜と耐酸化膜とが積層され、パターニングされた耐酸化膜をマスクとして、基板表面に第１の不純物が導入される。その後、レジストマスクを用いて、耐酸化膜下の基板表面に第２の不純物が導入される。

さらに、選択酸化処理によって不純物を拡散させて複数の不純物拡散領域を形成し、選択酸化時に形成されたフィールド酸化膜を除去してから基板表面上にエピタキシャル層を形成することにより、それらの不純物拡散領域が複数の埋め込み層となる。フィールド酸化膜を除去することによって基板表面に複数の段差が形成されるので、それらの内の１つの段差をアライメントマーク用の段差として利用することができる。

特開平４−１１２５２１号公報（第３頁右下欄、図１）

特許文献１によれば、アライメントマークの形成を複数の埋め込み層の形成と同時に行うことができるが、素子領域にも段差が形成されるので、素子領域における基板表面の平坦性が低下してしまう。それにより、例えば、ＳＴＩ（shallow trench isolation）法によって素子分離を行う場合に、エピタキシャル層上に形成された酸化膜をＣＭＰ（chemical mechanical polishing）によって除去しようとしても、素子領域に酸化膜が残ってしまう。また、ＳＴＩ法を用いない場合においても、素子領域における段差によってフォトレジストの膜厚が不均一となり、フォトリソグラフィー技術によって形成される膜の寸法が変動する等の悪影響がある。一方、アライメントマークを形成するために専用のフォトリソグラフィー工程及びエッチング工程を追加すれば、上記のような問題は起こらないが、工程数が増加してしまう。

本発明の幾つかの態様は、素子領域における基板表面の平坦性を低下させることなく、なるべく少ない工程で半導体基板に基準マークを形成することができる半導体装置の製造方法等を提供することに関連している。

本発明の第１の態様に係る半導体装置の製造方法は、第１半導体層に第１の層を形成する工程（ａ）と、第１半導体層の第１の領域及び第２の領域に形成された第１の層を除去する工程（ｂ）と、第１半導体層の第１の領域及び第２の領域に第１導電型の不純物を注入する工程（ｃ）と、第２の領域における第１半導体層の一部を除去することによって第１半導体層に第１の段差を形成すると共に、第１半導体層の第３の領域に形成された第１の層を除去する工程（ｄ）と、第１半導体層の第２の領域及び第３の領域に第２導電型の不純物を注入する工程（ｅ）と、第１半導体層上に第２半導体層を形成することによって第１半導体層の第１の段差上に第２半導体層の第２の段差を形成する工程（ｆ）と、第２半導体層の第２の段差を用いてトランジスターを形成する工程（ｇ）とを備える。本願において、第１導電型がＮ型で、第２導電型がＰ型であっても良いし、第１導電型がＰ型で、第２導電型がＮ型であっても良い。

本発明の第１の態様によれば、第１導電型の不純物を注入するために第１の領域の第１の層を除去する工程において、基準マークが形成される第２の領域の第１の層が除去される。また、第２導電型の不純物を注入するために第３の領域の第１の層を除去する工程において、基準マークが形成される第２の領域の第１半導体層の一部が除去される。従って、素子領域における基板表面の平坦性を低下させることなく、なるべく少ない工程で半導体基板に基準マークを形成することができる。

本発明の第２の態様に係る半導体装置の製造方法は、第１半導体層に第１の層及び第２の層を積層する工程（ａ）と、第１半導体層の第１の領域及び第２の領域に形成された第２の層を除去する工程（ｂ）と、第１半導体層の第１の領域及び第２の領域に第１導電型の不純物を注入する工程（ｃ）と、第２の領域における第１の層及び第１半導体層の一部を除去することによって第１半導体層に第１の段差を形成すると共に、第１半導体層の第３の領域に形成された第２の層を除去する工程（ｄ）と、第１半導体層の第２の領域及び第３の領域に第２導電型の不純物を注入する工程（ｅ）と、第１半導体層上に第２半導体層を形成することによって第１半導体層の第１の段差上に第２半導体層の第２の段差を形成する工程（ｆ）と、第２半導体層の第２の段差を用いてトランジスターを形成する工程（ｇ）とを備える。

本発明の第２の態様によれば、第１導電型の不純物を注入するために第１の領域の第２の層を除去する工程において、基準マークが形成される第２の領域の第２の層が除去される。また、第２導電型の不純物を注入するために第３の領域の第２の層を除去する工程において、基準マークが形成される第２の領域の第１の層及び第１半導体層の一部が除去される。従って、素子領域における基板表面の平坦性を低下させることなく、なるべく少ない工程で半導体基板に基準マークを形成することができる。

以上において、工程（ｇ）が、第１半導体層及び第２半導体層を含む半導体基板上にフォトレジストを塗布する工程と、半導体基板の第２の段差を基準マークとして用いて、レチクルと半導体基板との相対的な位置関係を調整する工程と、レチクルを用いたフォトリソグラフィー技術によってフォトレジストをパターニングする工程とを含むようにしても良い。

その場合には、素子領域における基板表面の平坦性を低下させることなく、なるべく少ない工程で半導体基板に形成された基準マークを用いて、レチクルと半導体基板との相対的な位置関係を調整することが可能となる。

あるいは、工程（ｇ）が、第１半導体層及び第２半導体層を含む半導体基板上にフォトレジストを塗布する工程と、レチクルを用いたフォトリソグラフィー技術によってフォトレジストをパターニングすることにより、レチクルのアライメントマークパターンをフォトレジストに転写してフォトレジストのアライメントマークを形成する工程と、半導体基板の第２の段差を基準マークとして用いて、フォトレジストのアライメントマークの位置を検査する工程とを含むようにしても良い。

その場合には、素子領域における基板表面の平坦性を低下させることなく、なるべく少ない工程で半導体基板に形成された基準マークを用いて、フォトレジストのアライメントマークの位置を検査することが可能となる。

本発明の第１の実施形態に係る半導体装置の製造工程における断面図。 本発明の第１の実施形態に係る半導体装置の製造工程における断面図。 本発明の第２の実施形態に係る半導体装置の製造工程における断面図。 本発明の第２の実施形態に係る半導体装置の製造工程における断面図。 半導体装置の製造方法における基準マークの第１の利用例を示す図。 半導体装置の製造方法における基準マークの第２の利用例を示す図。 アライメントマークの具体例を示す図。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。以下においては、一例として、ＬＤ（Lateral Double-diffused）ＭＯＳ電界効果トランジスターを含む半導体装置及びその製造方法について説明する。

＜半導体装置＞
図１及び図２は、本発明の第１の実施形態に係る半導体装置の製造工程における断面図である。図２（Ｉ）に示すように、この半導体装置は、半導体基板として、Ｐ型の下地基板（第１半導体層）１０と、下地基板１０上にＰ型半導体をエピタキシャル成長させることによって設けられたＰ型のエピタキシャル層（第２半導体層）２０とを含んでいる。下地基板１０及びエピタキシャル層２０の材料としては、例えば、シリコン（Ｓｉ）が用いられる。エピタキシャル層２０の一部は、トランジスター等の素子が形成される素子領域となり、他の一部は、アライメントマークが形成されるアライメントマーク領域となる。

半導体装置は、下地基板１０の表層部において、Ｎ型の埋め込み拡散層１１と、Ｐ型の埋め込み拡散層１２及び１３とを含んでいる。また、Ｐ型の埋め込み拡散層１３内には、Ｎ型の不純物拡散領域１４が配置されている。埋め込み拡散層１１〜１３及び不純物拡散領域１４の一部は、エピタキシャル層２０に延在しても良い。

また、半導体装置は、エピタキシャル層２０において、Ｎ型の埋め込み拡散層１１上の所定の領域に配置されたディープＮウェル２１と、Ｐ型の埋め込み拡散層１２上の所定の領域に配置されたＰウェル２２とを含んでいる。エピタキシャル層２０に形成される複数の回路素子は、エピタキシャル層２０上に形成されたフィールド酸化膜２３によって電気的に分離されている。

ディープＮウェル２１には、Ｐ型の不純物領域３１と、Ｎ型の不純物領域３２とが配置されている。Ｐ型の不純物領域３１は、ＬＤＭＯＳ電界効果トランジスターのボディー領域（Ｐボディー）を構成し、Ｎ型の不純物領域３２は、ＬＤＭＯＳ電界効果トランジスターのドレイン領域を構成する。

Ｐボディー３１には、Ｎ型の不純物領域３３と、Ｐボディー３１よりも高い不純物濃度を有するＰ型の不純物領域３４とが配置されている。Ｎ型の不純物領域３３は、ＬＤＭＯＳ電界効果トランジスターのソース領域を構成し、Ｐ型の不純物領域３４は、ボディーコンタクト領域を構成する。

ディープＮウェル２１上には、絶縁膜（ゲート絶縁膜又はフィールド酸化膜）を介してゲート電極４０が配置されている。一方、アライメントマーク領域においては、アライメントマークを構成する段差５２が形成されている。

＜製造方法１＞
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。まず、Ｐ型の下地基板（第１半導体層）１０として、例えば、Ｐ型の不純物としてボロン（Ｂ）等を含むシリコン（Ｓｉ）基板が用意される。図１（Ａ）に示す工程において、下地基板１０の表面を酸化することにより、酸化シリコン（ＳｉＯ_２）等の第１の層６１が、例えば、厚さ５０００Å程度で形成される。

次に、図１（Ｂ）に示す工程において、第１の層６１が形成された下地基板１０上にフォトレジスト７１が塗布され、レチクルを用いたフォトリソグラフィー法によって露光及び現像を行うことにより、フォトレジスト７１がパターニングされる。さらに、パターニングされたフォトレジスト７１をマスクとして用いて、第１の層６１のエッチング（異方性エッチング）を行うことにより、下地基板１０の第１の領域１０ａ及び第２の領域１０ｂに形成された第１の層６１が同時に除去される。その後、フォトレジスト７１が除去される。あるいは、次の工程までフォトレジスト７１を残しても良い。

次に、図１（Ｃ）に示す工程において、パターニングされた第１の層６１をマスクとして用いて、下地基板１０の第１の領域１０ａ及び第２の領域１０ｂに、アンチモン（Ｓｂ）若しくは燐（Ｐ）イオン等のＮ型の不純物が注入される。それにより、Ｎ型の不純物領域８１及び８２が形成される。

次に、図１（Ｄ）に示す工程において、第１の層６１が形成された下地基板１０上にフォトレジスト７２が塗布され、レチクルを用いたフォトリソグラフィー法によって露光及び現像を行うことにより、フォトレジスト７２がパターニングされる。さらに、パターニングされたフォトレジスト７２をマスクとして用いて、第１の層６１及び下地基板１０のエッチング（異方性エッチング）を行うことにより、下地基板１０の第２の領域１０ｂに形成された第１の層６１の表面の自然酸化膜が除去された後に、第２の領域１０ｂにおける下地基板１０の一部（Ｎ型の不純物領域８２の深さ１０００Å程度の部分）が除去される。それにより、下地基板１０に段差５１が形成される。その際に、下地基板１０の第１の領域１０ａは、フォトレジスト７２によって保護されているので、エッチングされない。

引き続き、上記のパターニングされたフォトレジスト７２をマスクとして用いて、図１（Ｅ）に示すように、第１の層６１のエッチング（異方性エッチング）を行うことにより、下地基板１０の第３の領域１０ｃ等に形成された第１の層６１が除去される。従って、同一のマスクを用いて、下地基板１０の段差５１を形成すると共に、第３の領域１０ｃ等に形成された第１の層６１を除去することができる。

次に、図２（Ｆ）に示す工程において、パターニングされたフォトレジスト７２及び第１の層６１をマスクとして用いて、下地基板１０の第２の領域１０ｂ及び第３の領域１０ｃ等に、ボロン（Ｂ）イオン等のＰ型の不純物が注入される。それにより、Ｐ型の不純物領域８３及び８４が形成される。その後、フォトレジスト７２及び第１の層６１が剥離される。

次に、図２（Ｇ）に示す工程において、下地基板１０上にＰ型のエピタキシャル層（第２の半導体層）２０が、エピタキシャル成長によって形成される。例えば、シリコン基板上にシリコン層をエピタキシャル成長させる際に、ボロン（Ｂ）等のＰ型の不純物のガスを混合させることにより、所望の導電率（比抵抗）を有するＰ型のエピタキシャル層２０を形成することができる。

また、下地基板１０上にエピタキシャル層２０を形成することによって、下地基板１０の段差５１上に、エピタキシャル層２０の段差５２が形成される。以降の工程においては、エピタキシャル層２０の段差５２を、レチクルと半導体基板との位置合わせを行う際に半導体基板の基準マーク（アライメントマーク）として利用することができる。例えば、エピタキシャル層２０の段差５２を用いて、トランジスターが形成される。

図２（Ｈ）に示す工程において、レチクルを用いたフォトリソグラフィー法によって形成されたマスクを用いて、エピタキシャル層２０の第１の領域２０ａに、燐（Ｐ）イオン等のＮ型の不純物が注入される。また、レチクルを用いたフォトリソグラフィー法によって形成されたマスクを用いて、エピタキシャル層２０の第２の領域２０ｂに、ボロン（Ｂ）イオン等のＰ型不純物が注入される。

下地基板１０及びエピタキシャル層２０に注入された不純物を熱によって拡散させることにより、Ｎ型の埋め込み拡散層１１、及び、Ｐ型の埋め込み拡散層１２及び１３が形成されると共に、ディープＮウェル２１及びＰウェル２２が形成される。また、Ｐ型の埋め込み拡散層１３内には、Ｎ型の不純物拡散領域１４が形成される。その際に、埋め込み拡散層１１〜１３及び不純物拡散領域１４の一部が、不純物の熱拡散によってエピタキシャル層２０に延在しても良い。

さらに、図２（Ｈ）に示す工程において、例えば、ＬＯＣＯＳ法によって、エピタキシャル層２０の主面（図中の上面）の所定の領域に、フィールド酸化膜２３が形成される。また、レチクルを用いたフォトリソグラフィー法によって形成されたマスクを用いて、ディープＮウェル２１の所定の領域に、ボロン（Ｂ）イオン等のＰ型の不純物が注入される。それにより、ディープＮウェル２１にＰボディー３１が形成される。なお、フィールド酸化膜２３の形成は、Ｐボディー３１等を形成した後に行っても良い。

次に、図２（Ｉ）に示す工程において、ディープＮウェル２１上にゲート絶縁膜（図示せず）又はフィールド酸化膜２３を介してゲート電極４０が形成される。さらに、レチクルを用いたフォトリソグラフィー法によって形成されたマスクを用いて、ディープＮウェル２１及びＰボディー３１の複数の領域に、燐（Ｐ）イオン等のＮ型の不純物が注入される。それにより、ディープＮウェル２１にＮ型の不純物領域（ドレイン領域）３２が形成されると共に、Ｐボディー３１にＮ型の不純物領域（ソース領域）３３が形成される。

また、レチクルを用いたフォトリソグラフィー法によって形成されたマスクを用いて、Ｐボディー３１に、ボロン（Ｂ）イオン等のＰ型不純物が注入される。それにより、Ｐボディー３１にＰ型の不純物領域（ボディーコンタクト領域）３４が形成される。不純物を注入する工程においては、フィールド酸化膜２３及びゲート電極４０が、ハードマスクとして用いられても良い。

以降の工程は、通常の半導体装置の製造工程と同様である。即ち、所定数の層間絶縁膜及び配線層が形成される。各々のコンタクト領域及びゲート電極上において、層間絶縁膜にコンタクトホールが形成され、アルミニウム（Ａｌ）等の配線又はタングステン（Ｗ）等のプラグが、コンタクト領域及びゲート電極に電気的に接続される。

第１の実施形態によれば、Ｎ型の不純物を注入するために第１の領域１０ａの第１の層６１を除去する工程において、基準マークが形成される第２の領域１０ｂの第１の層６１が除去される。また、Ｐ型の不純物を注入するために第３の領域１０ｃの第１の層６１を除去する工程において、基準マークが形成される第２の領域１０ｂの下地基板１０の一部が除去される。従って、素子領域における基板表面の平坦性を低下させることなく、なるべく少ない工程で半導体基板に基準マークを形成することができる。

＜製造方法２＞
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。
図３及び図４は、本発明の第２の実施形態に係る半導体装置の製造工程における断面図である。まず、Ｐ型の下地基板（第１半導体層）１０として、例えば、Ｐ型の不純物としてボロン（Ｂ）等を含むシリコン（Ｓｉ）基板が用意される。

図３（Ａ）に示す工程において、下地基板１０の表面を酸化することにより、酸化シリコン（ＳｉＯ_２）等の第１の層６１が、例えば、厚さ１００Å程度で形成される。さらに、第１の層６１が形成された下地基板１０上に、窒化シリコン（ＳｉＮ）等の第２の層６２が、例えば、厚さ１０００Å程度で形成される。それにより、下地基板１０に第１の層６１及び第２の層６２が積層される。

次に、図３（Ｂ）に示す工程において、第１の層６１及び第２の層６２が形成された下地基板１０上にフォトレジスト７１が塗布され、レチクルを用いたフォトリソグラフィー法によって露光及び現像を行うことにより、フォトレジスト７１がパターニングされる。さらに、パターニングされたフォトレジスト７１をマスクとして用いて、第２の層６２のエッチング（異方性エッチング）を行うことにより、下地基板１０の第１の領域１０ａ及び第２の領域１０ｂに形成された第２の層６２が同時に除去される。

次に、図３（Ｃ）に示す工程において、パターニングされたフォトレジスト７１及び第２の層６２をマスクとして用いて、第１の層６１を介して下地基板１０の第１の領域１０ａ及び第２の領域１０ｂに、アンチモン（Ｓｂ）若しくは燐（Ｐ）イオン等のＮ型の不純物が注入される。それにより、Ｎ型の不純物領域８１及び８２が形成される。その後、フォトレジスト７１が除去される。あるいは、不純物を注入する前にフォトレジスト７１を除去しても良い。

次に、図３（Ｄ）に示す工程において、第１の層６１及び第２の層６２が形成された下地基板１０上にフォトレジスト７２が塗布され、レチクルを用いたフォトリソグラフィー法によって露光及び現像を行うことにより、フォトレジスト７２がパターニングされる。さらに、パターニングされたフォトレジスト７２をマスクとして用いて、第１の層６１及び下地基板１０のエッチング（異方性エッチング）を行うことにより、第２の領域１０ｂにおける第１の層６１及び下地基板１０の一部（Ｎ型の不純物領域８２の深さ１０００Å程度の部分）が除去される。それにより、下地基板１０に段差５１が形成される。その際に、下地基板１０の第１の領域１０ａは、フォトレジスト７２によって保護されているので、エッチングされない。

引き続き、上記のパターニングされたフォトレジスト７２をマスクとして用いて、図３（Ｅ）に示すように、第２の層６２のエッチング（異方性エッチング）を行うことにより、下地基板１０の第３の領域１０ｃ等に形成された第２の層６２が除去される。従って、同一のマスクを用いて、下地基板１０の段差５１を形成すると共に、第３の領域１０ｃ等に形成された第２の層６２を除去することができる。

次に、図４（Ｆ）に示す工程において、パターニングされたフォトレジスト７２及び第２の層６２をマスクとして用いて、ボロン（Ｂ）イオン等のＰ型の不純物が、下地基板１０の第２の領域１０ｂ等に注入されると共に、第１の層６１を介して下地基板１０の第３の領域１０ｃに注入される。それにより、Ｐ型の不純物領域８３及び８４が形成される。その後、フォトレジスト７２、第２の層６２、及び、第１の層６１が剥離される。

次に、図４（Ｇ）に示す工程において、下地基板１０上にＰ型のエピタキシャル層（第２の半導体層）２０が、エピタキシャル成長によって形成される。それにより、下地基板１０の段差５１上に、エピタキシャル層２０の段差５２が形成される。以降の工程においては、エピタキシャル層２０の段差５２を、レチクルと半導体基板との位置合わせを行う際に半導体基板の基準マーク（アライメントマーク）として利用することができる。例えば、エピタキシャル層２０の段差５２を用いて、トランジスターが形成される。図４（Ｈ）に示す工程以降は、第１の実施形態におけるのと同様なので、説明を省略する。

第２の実施形態によれば、Ｎ型の不純物を注入するために第１の領域１０ａの第２の層６２を除去する工程において、基準マークが形成される第２の領域１０ｂの第２の層６２が除去される。また、Ｐ型の不純物を注入するために第３の領域１０ｃの第２の層６２を除去する工程において、基準マークが形成される第２の領域１０ｂの第１の層６１及び下地基板１０の一部が除去される。従って、素子領域における基板表面の平坦性を低下させることなく、なるべく少ない工程で半導体基板に基準マークを形成することができる。

＜基準マークの利用例＞
以上説明したように、半導体装置の製造工程においては、半導体基板（半導体ウエハー）内にウェルや不純物領域が形成され、半導体基板上に、酸化絶縁膜、ポリシリコン膜、層間絶縁膜、及び、金属膜等が順次形成される。その際に、半導体基板上又は半導体基板に形成された膜上にフォトレジストを塗布し、フォトリソグラフィー技術によって、レチクルに形成されたパターンをフォトレジストに転写することが行われている。

フォトレジストをパターニングするために用いられるレチクルと半導体基板との位置合わせを行うために、レチクルには、アライメントマークパターンが設けられている。アライメントマークパターンは、フォトレジストに転写され、硬化したフォトレジストにアライメントマークが形成される。フォトレジストに形成されたアライメントマークは、半導体基板に対するそれぞれのパターンの重ね合わせ検査を行うために用いられる。

レチクルと半導体基板との位置合わせやパターンの重ね合わせ検査において、図２又は図４に示すエピタキシャル層２０の段差５２を、半導体基板の基準位置を表す基準マーク（アライメントマーク）として利用することができる。以下に、半導体装置の製造工程における基準マークの利用例について、図２又は図４を参照しながら説明する。

＜第１の利用例＞
図５は、半導体装置の製造方法における基準マークの第１の利用例を示すフローチャートである。まず、図５に示す工程Ｓ１１において、下地基板１０及びエピタキシャル層２０を含む半導体基板上に、フォトレジストが塗布される。例えば、ブラッシングやＣＭＰ等によって、半導体基板の表面に付着した汚れや酸化膜等が除去された後に、スピンナーで半導体基板を回転させて、半導体基板の表面に液状のフォトレジストが均一に塗布される。その後、フォトレジストの溶媒成分を蒸発させることにより、フォトレジストが固化する。フォトレジストは、半導体基板の凹凸に沿った形状となるので、半導体基板の基準マークは、固化したフォトレジストを通して認識することができる。

次に、工程Ｓ１２において、半導体基板の段差５２を基準マークとして用いて、レチクルと半導体基板との相対的な位置関係が調整される。レチクルは、電子部品の製造工程で使用されるパターン原版を透明なガラス又は石英等に形成した板であり、フォトリソグラフィー技術によって電子部品の回路パターン等を被転写対象に転写する際の原版となるものである。

レチクルには、半導体基板に形成される各種の膜等のパターンを表す転写パターンが配置された転写パターン配置領域と、所定数のアライメントマークパターンとが形成されている。レチクルと半導体基板との位置合わせは、レチクルのアライメントマークパターンと半導体基板の基準マークとに基づいて、露光装置が自動的に行っても良い。

次に、工程Ｓ１３において、レチクルを用いたフォトリソグラフィー技術によってフォトレジストがパターニングされる。例えば、光源から発生する特定の波長を有する光が、レチクルを通して半導体基板上のフォトレジストに照射される。その後、フォトレジストの現像が行われて、硬化していないフォトレジストが除去される。それにより、レチクルの転写パターン及びアライメントマークパターンが、フォトレジストに転写される。

第１の利用例によれば、素子領域における基板表面の平坦性を低下させることなく、なるべく少ない工程で半導体基板に形成された基準マークを用いて、レチクルと半導体基板との相対的な位置関係を調整することが可能となる。

＜第２の利用例＞
図６は、半導体装置の製造方法における基準マークの第２の利用例を示すフローチャートである。まず、図６に示す工程Ｓ２１において、下地基板１０及びエピタキシャル層２０を含む半導体基板上に、フォトレジストが塗布される。工程Ｓ２１は、図５に示す工程Ｓ１１と同様でも良い。

次に、工程Ｓ２２において、レチクルを用いたフォトリソグラフィー技術によってフォトレジストをパターニングすることにより、レチクルのアライメントマークパターンをフォトレジストに転写してフォトレジストのアライメントマークが形成される。次に、工程Ｓ２３において、半導体基板の段差５２を基準マークとして用いて、フォトレジストのアライメントマークの位置が検査される。

＜アライメントマークの具体例＞
図７は、アライメントマークの具体例を示す図である。図７（Ａ）は、フォトレジストのアライメントマークを示す平面図であり、図７（Ｂ）は、半導体基板上にフォトレジストが形成された状態を示す断面図である。

図７（Ｂ）に示すように、半導体基板のエピタキシャル層２０には、基準マーク２４が形成されている。エピタキシャル層２０上にフォトレジストが塗布され、レチクルを用いたフォトリソグラフィー技術によって、フォトレジストのアライメントマーク９０が形成される。

図７に示す例においては、半導体基板の基準マーク２４が、平面視で１辺の長さが１５μｍの正方形の形状を有している。一方、フォトレジストのアライメントマーク９０は、平面視で１辺の長さが２５μｍの正方形中に１辺の長さが１５μｍの正方形の開口を有する形状を有している。例えば、基準マーク２４の所定部分とアライメントマーク９０の所定部分との間の距離を測定することにより、重ね合わせ検査が行われる。

第２の利用例によれば、素子領域における基板表面の平坦性を低下させることなく、なるべく少ない工程で半導体基板に形成された基準マークを用いて、フォトレジストのアライメントマークの位置を検査することが可能となる。

上記の実施形態においては、ＬＤＭＯＳ電界効果トランジスターを含む半導体装置を製造する場合について説明したが、本発明は、以上説明した実施形態に限定されるものではなく、他のトランジスター等の回路素子を含む半導体装置を製造する場合に適用することも可能である。このように、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。

１０…下地基板、１０ａ…第１の領域、１０ｂ…第２の領域、１０ｃ…第３の領域、１１…Ｎ型の埋め込み拡散層、１２、１３…Ｐ型の埋め込み拡散層、１４…Ｎ型の不純物拡散領域、２０…エピタキシャル層、２０ａ…第１の領域、２０ｂ…第２の領域、２１…ディープＮウェル、２２…Ｐウェル、２３…フィールド酸化膜、２４…基準マーク、３１、３４…Ｐ型の不純物領域、３２、３３…Ｎ型の不純物領域、４０…ゲート電極、５１、５２…段差、６１…第１の層、６２…第２の層、７１、７２…レジスト、８１、８２…Ｎ型の不純物領域、８３、８４…Ｐ型の不純物領域、９０…アライメントマーク。

Claims (4)

1. 第１半導体層に第１の層を形成する工程（ａ）と、
   前記第１半導体層の第１の領域及び第２の領域に形成された前記第１の層を除去する工程（ｂ）と、
   前記第１半導体層の前記第１の領域及び前記第２の領域に第１導電型の不純物を注入する工程（ｃ）と、
   前記第２の領域における前記第１半導体層の一部を除去することによって前記第１半導体層に第１の段差を形成すると共に、前記第１半導体層の第３の領域に形成された前記第１の層を除去する工程（ｄ）と、
   前記第１半導体層の前記第２の領域及び前記第３の領域に第２導電型の不純物を注入する工程（ｅ）と、
   前記第１半導体層上に第２半導体層を形成することによって前記第１半導体層の前記第１の段差上に前記第２半導体層の第２の段差を形成する工程（ｆ）と、
   前記第２半導体層の前記第２の段差を用いてトランジスターを形成する工程（ｇ）と、
   を備える半導体装置の製造方法。
2. 第１半導体層に第１の層及び第２の層を積層する工程（ａ）と、
   前記第１半導体層の第１の領域及び第２の領域に形成された前記第２の層を除去する工程（ｂ）と、
   前記第１半導体層の前記第１の領域及び前記第２の領域に第１導電型の不純物を注入する工程（ｃ）と、
   前記第２の領域における前記第１の層及び前記第１半導体層の一部を除去することによって前記第１半導体層に第１の段差を形成すると共に、前記第１半導体層の第３の領域に形成された前記第２の層を除去する工程（ｄ）と、
   前記第１半導体層の前記第２の領域及び前記第３の領域に第２導電型の不純物を注入する工程（ｅ）と、
   前記第１半導体層上に第２半導体層を形成することによって前記第１半導体層の前記第１の段差上に前記第２半導体層の第２の段差を形成する工程（ｆ）と、
   前記第２半導体層の前記第２の段差を用いてトランジスターを形成する工程（ｇ）と、
   を備える半導体装置の製造方法。
3. 工程（ｇ）が、
   前記第１半導体層及び前記第２半導体層を含む半導体基板上にフォトレジストを塗布する工程と、
   前記半導体基板の前記第２の段差を基準マークとして用いて、レチクルと前記半導体基板との相対的な位置関係を調整する工程と、
   前記レチクルを用いたフォトリソグラフィー技術によって前記フォトレジストをパターニングする工程と、
   を含む、請求項１又は２記載の半導体装置の製造方法。
4. 工程（ｇ）が、
   前記第１半導体層及び前記第２半導体層を含む半導体基板上にフォトレジストを塗布する工程と、
   レチクルを用いたフォトリソグラフィー技術によって前記フォトレジストをパターニングすることにより、前記レチクルのアライメントマークパターンを前記フォトレジストに転写して前記フォトレジストのアライメントマークを形成する工程と、
   前記半導体基板の前記第２の段差を基準マークとして用いて、前記フォトレジストのアライメントマークの位置を検査する工程と、
   を含む、請求項１〜３のいずれか１項記載の半導体装置の製造方法。

Images