TWI520266B - 晶圓，形成測試結構之方法及半導體結構之製作方法 - Google Patents

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Description

晶圓，形成測試結構之方法及半導體結構之製作方法
本發明係有關於一種半導體裝置及其製造方法，特別有關於一種具有測試單元之半導體裝置及其製造方法。
半導體裝置廣泛的用於各電子裝置的應用，例如個人電腦、手機、數位相機和其他的電子設備。半導體裝置一般藉由下列步驟製作：沉積絕緣層或介電層、導電層和半導體層之材料於一半導體基底上，且使用微影技術圖案化各種材料層，以形成電路構件和單元。
半導體工業藉由縮小最小的圖樣尺寸持續的改進各種電子構件(例如電晶體、二極體、電容器等)的積集度，使得更多的構件可整合於特定區域。隨著晶粒尺寸的微縮和構件數量的增加，例如電晶體之單一構件的可靠度變的更關鍵。例如，晶圓在其上形成層和結構之前和之間可進行空白測試(blanket test)。
本發明提供一種半導體結構之製作方法，包括：形成一半導體裝置於一晶圓上，其中晶圓具有一基底；及形成一測試鍵於晶圓之基底上和切割線中，包括：形成複數個淺溝槽 隔離結構於晶圓之基底上和切割線中；形成複數個包括半導體材料之測試墊，上述測試墊形成於基底上，且以上述淺溝槽隔離結構之至少一者分隔，上述測試墊之至少一第一測試墊具有與半導體裝置之一部分相關的物理特性。
本發明提供一種形成測試結構之方法，包括：形成複數個淺溝槽隔離結構於一晶圓之基底上和晶圓之切割線中；形成一測試鍵於晶圓之基底上和晶圓之切割線中，形成測試鍵包括：形成至少一測試鍵群組，具有複數個測試鍵系列，各測試鍵系列具有複數個由一半導體材料形成之測試墊，在至少一測試鍵群組中，各測試鍵系列具有一第一物理特性，與其他測試鍵系列之第一物理特性不同。
本發明提供一種晶圓，包括：至少一切割道，定義於晶圓之一基底上，至少一切割道將晶粒區分隔；及至少一測試鍵系列於至少一切割道中，至少一測試鍵系列包括：複數個測試墊，各測試墊與另一測試墊間以淺溝槽隔離結構分隔；其中各至少一測試鍵系列中之各測試墊具有至少一鰭，至少一測試鍵系列中的各測試墊具有不同數量的鰭。
100‧‧‧晶圓
102‧‧‧晶粒
104‧‧‧測試鍵
106‧‧‧切割線
108‧‧‧測試鍵系列
110‧‧‧測試墊
110a-110n‧‧‧測試墊
112‧‧‧鰭
202a-202b‧‧‧測試鍵群組
204a-204d‧‧‧測試鍵系列
300‧‧‧獨一測試鍵
302a-302d‧‧‧測試墊
402‧‧‧基底
404‧‧‧淺溝槽隔離
406‧‧‧墊部分
408‧‧‧基底表面
410‧‧‧測試墊區
412‧‧‧磊晶
414‧‧‧磊晶層頂部表面
416‧‧‧罩幕
418‧‧‧阻抗物
420‧‧‧佈植
422‧‧‧摻雜測試墊
424‧‧‧未摻雜的測試墊
502‧‧‧磊晶成長測試墊
504‧‧‧第二磊晶測試墊
602‧‧‧磊晶測試墊
604‧‧‧摻雜測試墊
700‧‧‧方法
702、720、724、726、728、740、742、744、746、760、762、764‧‧‧步驟
800‧‧‧系統
802‧‧‧電腦
804‧‧‧探針控制器
806‧‧‧探針
808‧‧‧資料接收器
第1A圖至第1C圖顯示一實施例測試墊的配置。
第2圖顯示一實施例測試鍵之上視圖。
第3圖顯示一實施例單一測試鍵的上視圖。
第4A圖至第4H圖顯示一實施例形成選擇性摻雜測試墊中間階段的剖面圖。
第5A圖至第5J圖顯示一實施例形成具有不同磊晶條件之測試墊中間階段的剖面圖。
第6A圖至第6D圖顯示一實施例形成選擇性摻雜測試墊製程之中間階段的剖面圖。
第7圖為一流程圖，顯示一實施例形成和使用測試鍵於一基底上之方法。
第8圖為一方塊圖，顯示任何實施例用來測試具有測試鍵之晶圓的系統。
以下對提出的實施方案的製造和使用進行了詳細的討論。然而，應當理解，本公開提供了可在各種特定背景下實現的許多適用的概念。所討論的具體實施例僅是說明性的具體方法來製造和使用所描述的晶粒級測試鍵的系統和方法，並且不限制本公開的範圍。
實施例將於一個特定的下文中描述，即製備和使用測試鍵，例如，在積體電路製造後對晶粒或晶圓進行測試和切割。然而，本發明其他實施例亦可應用至基板，結構或裝置或任何類型的積體電路器件或組件的組合。
本發明的實施例參考第1A圖至第7圖，對實施例的變化進行探討。在各個圖式和本發明的示範性實施例中，相同的標號用於指定相同的裝置。此外，附圖是說明性的，其不是按比例繪製，且並不進行限制本發明。需要注意的是，為了簡化，不是所有的單元符號被包含在每個後續的圖。更確切地說，與各圖的描述最為相關的單元符號係包括在各圖中。
在此所描述的實施例係關於形成和測試晶圓級測試鍵(wafer-level test key)，其測試墊之物理特性係與半導體裝置(形成於晶圓之晶粒上)之物理特性相關。在一實施例中，測試墊使用形成半導體裝置之相同製程形成，其可進行測試和檢測製程而不會污染或干擾製作裝置。測試墊亦可形成於晶圓之切割道中，所以測試墊可在進行切割時移除。設置測試墊於製作之晶圓上，取代使用犧牲晶圓進行測試，以減少晶圓和晶圓間的變動，而此變動可能不會被測試晶圓察知。具有一或多個測試墊之測試鍵亦可測試例如應變鬆弛(strain relaxation)、摻雜物活化和去活化或類似之物理特性。
第1A圖是一上視圖，顯示一具有複數個晶粒之晶圓100，而晶粒102包括測試鍵104。晶粒102設置於晶圓100上，晶粒102以切割線106或切割道分隔。雖然為清楚，圖式中僅顯示數個晶粒102，晶圓或工件上可包括任何數量的晶粒。晶粒102在晶圓100上以切割線106分隔，以提供切割(包括機械切割、雷射切割其他切割系統)的空間，使得切割晶粒102成單一晶粒102時不會切到或損傷晶粒102。測試鍵104具有一或多個測試墊110，且設於切割線106中，所以測試鍵104可在晶圓100進行切割時移除。設置測試鍵104於切割線106中可使得測試鍵104設置於晶圓100上，而不會佔用晶粒102的空間。
第1B圖顯示一實施例中測試鍵104。測試鍵104具有一或多個測試鍵系列(series)108，而各測試鍵系列108具有一系列的測試墊110a~110n，該些測試墊110a~110n共有至少一特徵。例如，第一測試鍵系列108之測試墊110a~110n可具有第一 磊晶特性，第二測試鍵系列108之測試墊110a~110n可具有第二磊晶特性。在另一範例中，第一測試鍵系列108之測試墊110a~110n可具有類似的第一摻雜輪廓，第二測試鍵系列108之測試墊110a~110n可具有類似的第二摻雜輪廓。
測試墊墊110a~110n係形成為晶圓100之部分基底，或形成於晶圓100中。此外，測試墊110a~110n可以為製作晶粒之積體電路結構的部分製程形成。使用相同的製程形成測試墊110a~110n和晶粒102之結構會導致測試墊110a~110n之物理特性類似於晶粒102結構之物理特性。因此，測試墊110a~110n可用來在製程中測試晶圓100之特性。例如，測試墊110可形成於矽基底中，其摻雜輪廓與晶粒102中電晶體之源極或汲極相同。在另一範例中，測試墊110具有一或多個磊晶區、鰭或類似的結構，其與晶粒102中之一或多個圖樣或結構相關。
第1C圖是一示意圖，顯示一實施例之測試鍵系列108。測試鍵系列108具有一串列的不同測試墊110a~110d。例如，測試墊110a~110d可為不同尺寸的鰭112。例如，測試墊110a可具有鰭或或有特定物理特性之測試表面的全部(或大體上全部)表面。在此範例中，第一測試墊110a之測試表面可以為單一大尺寸之鰭。第二測試墊110b可具有相對窄的鰭112，而第三測試墊110c可具有較少，較寬的鰭112，第四測試墊110d可具有更少，更寬的鰭112。鰭112之寬度和長度可以為數奈米至數微米。在一實施例中，鰭112之寬度和長度為約2nm至約3μm之間，而鰭112之長度至少為鰭112之寬度的兩倍。在一實施例中，鰭112具有與晶粒102之結構相關的物理特性，可對形成晶 粒結構之製程進行測試，而不會干擾或污染晶粒結構。
在一單一測試鍵系列，第二、第三和第四測試墊110b~110d之鰭112具有類似或等同於第一測試墊110a之一或多個物理特性。例如，測試墊110a~110d可具有使用磊晶成長製程形成之包括矽鍺的鰭112。此外，測試表面或鰭112可有由一材料或製程形成，而賦予該材料上之預定應變。在此範例中，測試表面或鰭112可由磊晶成長SiGe於一矽基底上方形成，製作出一應變矽鍺區。測試墊110a~110n的鰭112因此包括與基底不同的半導體化合物，且測試墊110a~110n可全部具有類似的物理特性。在另一範例中，砷化鎵或其他半導體層可磊晶成長於矽或其他基底(晶格常數與鰭112之應變不匹配)上方。由於不同尺寸鰭112的應變，不同的鰭112的佈局反映出鰭材料中不同的電子或電洞移動率。
測試墊110a~110n的尺寸為允許進行接觸型態測試或非接觸破壞、或破壞測試的大小，接觸型態測試例如4點探針(4-point probe，4PP)、展阻量測分析(Spreading Resistance Profiling，SRP)，破壞測試例如二次離子質譜儀(Secondary ion mass spectrometer，SIMS)。在一實施例中，測試墊的寬度至少為約50μm，長度至少為約50μm。測試墊110的深度小於約100nm，且在一實施例中，測試墊110的深度約10nm至90nm之間。測試墊110亦受限於切割線的寬度，測試墊110在至少一尺寸窄於切割線106，使得測試墊110可在晶粒切割製程移除。放置測試鍵104於切割線106中，使得在晶圓製程中可進行接觸型態或非壞性測試，而不會甘擾最終的積體電路。例如，一4PP 測試可使用金屬探針，於測試墊110上留下金屬污染，且將測試鍵104放置於切割線106中係將污染限制於切割線106區域。類似的，使用SIMS測試在製作樣品時會對表面造成結晶損壞。將測試鍵104設置於切割線106中可防止測試鍵104造成的損壞，而不會影響晶粒102的最終裝置。
第2圖顯示一實施例測試鍵104之上視圖，其中測試鍵104具有測試鍵群組202a、202b。測試鍵104可具有一或多個測試鍵群組202a、202b，各測試鍵群組202a、202b具有一或多個測試鍵系列204a~204d。各測試鍵系列204a可具有一或多個測試墊110a~110d。不同的測試鍵群組202a、202b，不同的測試鍵系列204a~204d和不同的測試墊110a~110d可用來定義不同的物理特性變數，例如磊晶層型態、應變、摻雜型態或濃度、鰭尺寸或其他有用的特性。在一實施例中，第一測試鍵群組202a之第一測試墊110a~110d具有第一磊晶層型態，第二測試鍵群組202b之測試墊110a~110d具有第二磊晶層型態。
此外，各個不同的測試鍵系列204a~204d的測試墊110a~110d具有不同的摻雜輪廓。例如，第一測試鍵系列204a不具有摻雜或佈植，且第二、第三和第四測試鍵系列204b、204c、204d具有不同的摻雜濃度。測試鍵系列204a~204d中的測試墊110a~110d具有各種的鰭112配置，第一測試墊具有單一鰭，第二、第三和第四測試墊110b、110c、110d具有各種寬度的鰭112。在一些實施例中，測試墊110a~110d具有至少一鰭112，其中各測試墊110a~110d具有不同數量的鰭112。在一實施例中，鰭112的尺寸設計為，使得4PP探針可接觸多個鰭以進 行測試，且對測試結果進行調整，以在使用探針的同時，對測試墊110a~110d中的多個鰭112進行測試。
第3圖顯示一實施例獨一測試鍵300的上視圖。此獨一測試鍵300具有不同物理特性之測試墊302a~302d。在此獨一測試墊300中，可對測試墊302a~302d進行選擇，以複製晶粒102中結構的特定圖樣，例如鰭式場效電晶體(fin field effect transistor，FinFET)中的鰭或類似的結構。切割線106中的測試鍵300可在晶粒102中具有複製的圖樣，且針對測試鍵300的測試不會污染實際的晶粒102，且測試鍵300可在製程中提供晶圓100上裝置特性的精確測試資訊。例如，對於一具有FinFET之晶粒102，可於測試鍵300中製作出鰭112，而此鰭112的磊晶輪廓、尺寸或摻雜輪廓類似於實際的FinFET鰭。可在裝置製程各種階段對測試鍵300進行測試，以確定製程正確的進行，且測試不會干擾或污染FinFET。例如，P通道FinFET可具有一鰭，其長度可以為5μm且寬度可以為200nm，且可包括SiGe，經由選擇性磊晶製作，且後續以硼佈植進行摻雜。測試墊302a可具有FinFET裝置相同程序中製作和佈植之類似的鰭112，或可以分開的製程製作。此外，亦可形成其他的具有不同物理特性之測試墊302b~302d。例如，可製作出具有更高摻雜或更窄鰭112之測試墊302b~302d，以可測試各種類似的這些FinFET裝置，確定製程技術是否製作出可使用的特定結構。所製作出之測試鍵300之測試墊302a~302d將會和FinFET進行相同的製程。例如，佈植摻雜物以在FinFET中形成源極或汲極，此摻雜物會活化測試鍵300，使得測試時可確保退火或驅入(drive in)之熱製 程沒有因為熱製程導致通道摻雜物的去活化(deactivate)、擴散或其他失效。類似的，可於測試鍵300中測試應變、阻抗、載子移動率或類似的特性，以確保後續的裝置單元沒有導致FinFET失效。當如第3圖所示之測試鍵300對於單一目標FinFET具有重複或類似特性之測試墊302a~302d，測試鍵300可具有重複其他FinFET之額外的測試墊110，或可具有多個測試墊110，複製單一裝置或一型態的裝置，使用不同的測試墊進行測試或在製程不同階段之相同條件進行測試。
第4A圖至第4H圖顯示一實施例形成選擇性摻雜測試墊110中間階段的剖面圖。雖然圖式中描述製作測試墊110之系統和方法，在此的描述不限定於製作單一測試墊，且不限制於測試墊110之結構，例如單一或多個鰭112或其他結構。
第4A圖顯示形成選擇性摻雜測試墊初始階段的剖面圖。首先，於一基底402中形成一或多個淺溝槽隔離結構404(shallow trench isolation，STI)。基底402可以是晶圓100之基底402、磊晶層或絕緣層上有半導體層(semiconductor on insulator)或類似的層。基底之墊部分406設置於STI 404間，基底402之主體部分位於STI 404和基底402之墊部分406下。在一實施例中，藉由遮蔽和蝕刻基底402形成STI 404，且之後於蝕刻的溝槽中填入絕緣材料，例如二氧化矽、碳化矽、玻璃、氮化矽或類似的材料。可藉由以下方法沉積STI 404材料，例如化學氣相沉積法、電漿輔助化學氣相沉積法、旋轉塗佈或類似的方法。對STI 404進行例如化學機械研磨之平坦化步驟，使STI之表面與基底表面408對齊。
第4B圖顯示形成測試墊區410之剖面圖。凹陷化或降低基底表面408使其低於STI之頂部表面。例如，選擇性蝕刻基底402或進行類似的製程以形成測試墊區410。在一實施例中，將基底402降低至一對應於想要的鰭高度之預定深度。例如，一測試鍵104之鰭112(請參照第1B-3圖)的高度可以為約10nm至約90nm之間，所以基底表面408低於STI 404之頂部表面約10nm至約90nm之間。
第4C圖顯示形成磊晶層412之剖面圖。進行例如一磊晶成長技術，形成一磊晶層412於凹陷化的基底上方。磊晶層412具有一磊晶層頂部表面414，位於STI 404之頂部表面或其上。在一實施例中，磊晶層412是SiGe，但磊晶層412可包括任何適合的材料，包括但不限於矽、鍺碳化矽、砷化鎵或類似的材料。此外，雖然在此描述之磊晶層412是以磊晶製程形成，但磊晶層412也可利用任何適合的沉積或形成製程來形成。例如，基底402可以是一絕緣體，此時磊晶層412可以是以化學氣相沉積法或類似的技術沉積之矽。
第4D圖顯示降低磊晶層412之剖面圖。平坦化或降低磊晶層412使得磊晶層之頂部表面與STI 404之頂部表面414略呈水平或對齊。
第4E圖顯示遮蔽磊晶層412以進行佈植之剖面圖。形成一罩幕416於磊晶層412上方，且形成一阻抗物418於罩幕416上方。罩幕416可降低後續熱製程應變鬆弛和摻雜物往外擴散的量。在一實施例中，阻抗物418是進行上阻層、曝光和顯影而形成，但在其他實施例中可以為另外的罩幕圖案化結 構。阻抗物418可覆蓋一或多個測試墊區410，以避免佈植進行時污染其他測試墊區410。
第4F圖顯示佈植部分磊晶層412之剖面圖。可進行一佈植步驟420於部分的磊晶層412上以形成一摻雜測試墊422。例如，可佈植硼於測試墊422中，以產生P型摻雜。
第4G圖顯示移除阻抗物418之剖面圖。在一實施例中，當阻抗物418為光阻罩幕，可以例如灰化和清洗移除阻抗物418。在另一實施例阻抗物418是硬式罩幕之實施例中，可以蝕刻、研磨或其他適合的製程移除阻抗物418。當罩幕416位於佈植的測試墊422上方，佈植的測試墊422亦可進行熱活化、退火或其他的製程。
第4H圖顯示移除罩幕416之剖面圖。使用研磨、化學機械研磨、蝕刻或其他適合的製程移除罩幕416。剩下的磊晶層412作為未摻雜的測試墊424，摻雜的測試墊422和未摻雜的測試墊424係以STI 404分隔。
第5A圖至第5J圖顯示一實施例形成具有不同磊晶特性測試墊110中間階段的剖面圖。第5A圖顯示遮蔽一基底402以形成各種磊晶特性測試墊的剖面圖。首先，如同第5A圖所述，於一基底402中形成一或多個淺溝槽隔離結構404。形成一罩幕416於基底402上方，形成阻抗物418於罩幕416上方。罩幕416可作為後續磊晶成長定義一區域之硬式罩幕。蝕刻罩幕416以暴露一或多個測試墊區410。
第5B圖顯示移除阻抗物418之剖面圖。經由例如蝕刻圖案化罩幕416，且移除阻抗物418。可以例如灰化和清洗、 選擇性蝕刻、研磨或其他適合的製程移除阻抗物418。圖案化罩幕416，以覆蓋會形成測試墊110之至少一區域，以於選擇測試墊區410選擇性蝕刻和磊晶成長測試墊。
第5C圖顯示形成測試墊區410之剖面圖。降低或凹陷化基底之表面408，使其低於STI 404之頂部表面。如第4B圖所述的選擇性蝕刻或降低基底402，以產生測試墊區410。在圖式的實施例中係製作單一測試墊區410，且第二測試墊區係降低且於後續步驟填入一磊晶成長測試墊502(請參照例如第5D-5F圖)。此個別磊晶成長之測試墊使得使得不同的測試墊可形成有不同的磊晶特性。
第5D圖顯示於一單一測試墊區410形成一磊晶層502之剖面圖。雖然圖式中顯示磊晶層502位於單一測試墊區410中，可理解的是，可降低多個測試墊區410，且於單一步驟中將其填入磊晶層502。磊晶層502可以上述第4C圖描述的方式形成。在一實施例中，磊晶層是SiGe，然而磊晶層412可包括任何適合的材料，包括但不限於矽、鍺碳化矽、砷化鎵或類似的材料。
第5E圖顯示降低磊晶層412之剖面圖。以例如化學機械研磨或適合的製程，移除罩幕416，且平坦化磊晶測試墊502。形成之磊晶層的頂部表面大體上與STI 404之頂部表面對齊。
第5F至第5I圖顯示形成分開之第二磊晶測試墊504的剖面圖。形成一罩幕416，且使用第5A至5B之方法圖案化第5F圖和第5G圖之罩幕416。如第5H圖所示，藉由降低基底形成 第二測試墊區410，且如第5I圖所示，於第二測試墊區410中成長第二磊晶測試墊504。在一實施例中，第二磊晶測試墊504與第一磊晶測試墊502具有不同的特性。
第5J圖顯示移除罩幕416和降低第二磊晶測試墊504之剖面圖。降低第二磊晶測試墊504使其頂部表面大體上與STI 404之頂部表面對齊。在一實施例中，進行化學機械研磨、研磨或其他適合的製程移除罩幕416，且降低第二磊晶測試墊504。所形成之結構為，第一磊晶測試墊502與第二磊晶測試墊504經由STI分隔，第一磊晶測試墊502和第二磊晶測試墊504有不同的成分、材料或其他特性。
第6A圖至第6D圖顯示一實施例以佈植掃描器佈植測試墊之中間階段的剖面圖。第6A圖顯示具有測試墊602之初始結構的剖面圖。磊晶測試墊602可設置於STI 404間，且在一實施例中，其可以上第5A-5J圖討論的程序製作。
第6B圖顯示以一佈植掃描器進行佈植420之剖面圖。首先，將一罩幕416設置於磊晶測試墊602上方。可使用一佈植器佈植420一或是更多的磊晶測試墊602，形成一摻雜測試墊604。如第6C圖所示，將佈植器602移至不同的磊晶測試墊602上方，且於額外的測試墊602上進行一佈植420。在一實施例中，佈植器可以不同的摻雜物佈植磊晶測試墊，將其摻雜至不同的濃度，或以不同的佈植參數產生具有不同摻雜輪廓的摻雜測試墊604。佈植器可佈植一或多個不同的晶粒102結構，形成摻雜測試墊604，其摻雜輪廓係與晶粒102結構的摻雜輪廓相關。
在此關於第4A圖至第6D圖的測試墊製作程序應了解為並非限制且並非單獨考量的。例如，關於第5A圖至第5J圖的測試墊110製作程序可用來形成具有不同磊晶特性之測試墊110，且之後，測試墊可以第4A圖至第4H圖所描述的遮蔽和佈植，或以第6A圖至第6D圖所描述之佈植掃描器進行摻雜。
第7圖係為一流程圖，顯示一實施例形成和使用測試鍵於一基底上之方法700。在步驟702中，形成STI，且之後在步驟720中於STI間形成一或多個磊晶墊。在步驟724中，藉由於基底上方視需要的圖案化一罩幕形成磊晶墊，且後續於步驟724中凹陷化基底，形成測試墊區。在步驟726中於測試墊區中形成一磊晶層，且後續於步驟728中降低磊晶層。
於步驟740中佈植測試墊。在步驟742中藉由形成一罩幕佈植測試墊，且在步驟744中視需要的遮蔽和蝕刻罩幕。在步驟746中，以摻雜物佈植墊區，以形成測試墊。在步驟760中進行額外的晶圓製程。在一實施例中，此額外的製程例如為退火、摻雜物活化或其他的半導體裝置製作程序。可於步驟762中對測試墊進行接觸或非接觸型態的測試，以測得摻雜物活化、應變或使用其他的測試程序量測半導體區之特性。可依序進行步驟760中的額外晶圓製程步驟和步驟762中的額外墊測試步驟。晶圓可在步驟764中進行切割或分割。
第8圖係為一方塊圖，顯示任何實施例測試具有測試鍵之晶圓的系統800。一電腦802、處理器或其他控制器發佈信號至探針，使探針806移動至接觸晶圓100。電腦802可具有指令，控制特定的探針或探針組，以測試一具有特定佈局的晶 圓。探針控制器804亦可藉由移動探806或晶圓100，控制探針806與晶圓100的對位，使探針806接觸特定的測試鍵或測試墊。一資料接收器808可在探針接觸測試鍵後從探針讀取資料，且將資料傳送至電腦802。電腦可從資料接收器808接收讀取之資料，且可藉由從比對一特定的晶圓和預定或預期的資料組的資料，產生一或是多個報告。例如，從一晶圓的讀取可比對一組可接受的容忍範圍，且若讀取在可接受的容忍範圍外，產生一報告或警示。
根據一實施例形成具有測試墊之晶圓使得對於半導體裝置或結構的測試不會污染或干擾晶粒操作或後續的製程。可形成多個具有不同物理特性(例如鰭結構)之測試墊於測試鍵系列中，或測試鍵系列中的測試墊可具有例如摻雜之不同物理特性。測試鍵群組可具有多個測試鍵系列，其中不同的測試鍵群組具有不同的物理特性，例如磊晶特性或層型態。
一根據一實施例之方法包括形成一半導體裝置於一具有一基底之晶圓上，且形成測試鍵於該基底上和於該晶圓之切割線中，該測試鍵具有複數個測試墊，該些測試墊之至少一第一測試墊具有與部分半導體裝置相關之物理特性。於基底中形成至少一磊晶區，該些測試墊從該至少一磊晶區形成。此方法更包括於基底中形成至少一淺溝槽隔離結構。形成至少一測試墊於該些淺溝槽隔離結構之兩者間。形成該些測試墊之一第二測試墊於基底中，該第二測試墊具有至少一物理特性，不同於第一測試墊。第一測試墊具有第一磊晶特性，第二測試墊具有第二磊晶特性，與第一磊晶特性不同。第一測試墊和第二 測試墊包括一半導體化合物，該半導體化合物不同於該基底之半導體化合物。該第一測試墊具有第一摻雜特性，該第二測試墊具有第二摻雜特性，第二摻雜特性與第一摻雜特性不同。
根據一實施例，形成一測試鍵包括形成複數個STI於晶圓之基底上和晶圓之切割線中，且形成測試鍵於晶圓之基底上和晶圓之切割線中。形成該測試鍵包括形成至少一測試鍵群組，具有複數個測試鍵系列，各測試鍵群組具有複數個測試墊，各測試鍵系列具有一第一物理特性，不同於該至少一第一測試鍵群組之其他測試鍵系列的第一物理特性。
根據一實施例，一晶圓包括至少一切割道，定義於該晶圓之基底上，該至少一切割道分隔晶粒區，且至少一測試鍵系列位於至少一切溝道中。該至少一測試鍵系列包括複數個測試墊，各測試墊與另一測試墊間以淺溝槽隔離結構相隔。各測試鍵系列中的各測試墊具有至少一鰭，測試鍵系列中的各測試墊具有不同數量的鰭。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。再者，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結果皆可使用於本發明中。因此，本發明之保護範 圍應以較寬廣的範圍或意義來解讀。
100‧‧‧晶圓
104‧‧‧測試鍵
106‧‧‧切割線
108‧‧‧測試鍵系列
110a-110n‧‧‧測試墊

Claims (14)

  1. 一種半導體結構之製作方法，包括：形成一半導體裝置於一晶圓上，其中該晶圓具有一基底；以及形成一測試鍵於該晶圓之基底上和切割線中，包括：形成複數個淺溝槽隔離結構於該晶圓之基底上和切割線中；以及形成複數個包括半導體材料之測試墊，該些測試墊形成於該基底上，且以該些淺溝槽隔離結構之至少一者分隔，該些測試墊之至少一第一測試墊具有與該半導體裝置之一部分相關的物理特性，其中形成該測試鍵包括形成至少一磊晶區於該基底中，該些測試墊由該至少一磊晶區形成，且形成該測試鍵更包括由一半導體材料形成該些測試墊，該半導體材料之晶格與該基底之材料不匹配。
  2. 如申請專利範圍第1項所述之半導體結構之製作方法，更包括形成該些測試墊之一第二測試墊，該第二測試墊之至少一物理特性與該第一測試墊不同。
  3. 如申請專利範圍第2項所述之半導體結構之製作方法，其中該第一測試墊具有一第一磊晶特性，該第二測試墊具有一第二磊晶特性，該第一磊晶特性與該第二磊晶特性不同。
  4. 如申請專利範圍第2項所述之半導體結構之製作方法，其中該第一測試墊和該第二測試墊由一半導體化合物形成，該半導體化合物不同於該基底之半導體化合物。
  5. 如申請專利範圍第2項所述之半導體結構之製作方法，其中該第一測試墊具有一第一摻雜特性，該第二測試墊具有一第二摻雜特性，該第一摻雜特性與該第二摻雜特性不同。
  6. 一種形成測試結構之方法，包括：形成複數個淺溝槽隔離結構於一晶圓之基底上和該晶圓之切割線中；以及形成一測試鍵於該晶圓之基底上和該晶圓之切割線中，形成該測試鍵包括：形成至少一測試鍵群組，具有複數個測試鍵系列，各測試鍵系列具有複數個由一半導體材料形成之測試墊，在該至少一測試鍵群組中，各測試鍵系列具有一第一物理特性，與其他測試鍵系列之第一物理特性不同，其中形成該測試鍵包括形成至少一磊晶區於該基底中，該些測試墊由該至少一磊晶區形成，且該些測試墊之該半導體材料之晶格與該基底之材料不匹配。
  7. 如申請專利範圍第6項所述之形成測試結構之方法，其中該形成至少一測試鍵群組包括形成各測試墊於具有至少一鰭之各測試鍵系列中，在一測試鍵系列中之該些測試墊的各測試墊具有不同數量的鰭。
  8. 如申請專利範圍第6項所述之形成測試結構之方法，其中形成至少一測試鍵群組包括形成至少一鰭於各測試鍵系列中之各測試墊中，其中一測試鍵群組中之各測試墊具有相同的第一物理特性，其中形成至少一測試鍵群組包括形成一第一測試鍵群組和一第二測試鍵群組，該第一測試鍵群組具有一 第一物理特性，與該第二測試鍵群組之第二物理特性不同。
  9. 如申請專利範圍第8項所述之形成測試結構之方法，其中該第一物理特性是摻雜程度，該第二物理特性是磊晶特性，其中形成該第一測試鍵群組包括以一磊晶層形成各測試墊，且各測試墊間以一淺溝槽隔離結構分隔。
  10. 一種晶圓，包括：至少一切割道，定義於該晶圓之一基底上，該至少一切割道將晶粒區分隔；以及至少一測試鍵系列於該至少一切割道中，該至少一測試鍵系列包括：複數個測試墊，該些測試墊之各測試墊與另一測試墊間以淺溝槽隔離結構分隔；其中各該至少一測試鍵系列中之各測試墊具有至少一鰭，一測試鍵系列中之該些測試墊的各測試墊具有不同數量的鰭，其中該測試鍵包括至少一磊晶區於該基底中，該些測試墊包括該至少一磊晶區之半導體材料，且該半導體材料之晶格與該基底之材料不匹配。
  11. 如申請專利範圍第10項所述之晶圓，其中各測試鍵系列中的各測試墊係從一化合物形成，該化合物不同於該基底之化合物。
  12. 如申請專利範圍第10項所述之晶圓，更包括至少一半導體裝置，於一晶粒區中，各測試鍵系列之該些測試墊的一第一測試墊具有一物理特性，與該至少一半導體裝置之一結構相 關。
  13. 如申請專利範圍第10項所述之晶圓，其中該晶圓具有至少兩個測試鍵系列，該些測試鍵系列之一者的測試墊具有一摻雜輪廓，不同於至少一其他測試鍵系列之測試墊的摻雜輪廓。
  14. 如申請專利範圍第10項所述之晶圓，其中該晶圓具有至少兩個測試鍵系列，該些測試鍵系列之一者的測試墊具有一磊晶特性，不同於至少一其他測試鍵系列之測試墊的磊晶特性。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102184994B1 (ko) * 2014-07-18 2020-12-01 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102600786B1 (ko) * 2018-04-20 2023-11-10 삼성전자주식회사 테스트 구조물을 포함하는 반도체 장치
CN113467188B (zh) * 2020-03-30 2022-05-13 长鑫存储技术有限公司 半导体结构及其制备方法
KR20220033591A (ko) * 2020-09-08 2022-03-17 삼성전자주식회사 반도체 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050134857A1 (en) * 2003-12-22 2005-06-23 Chartered Semiconductor Manufacturing Ltd. Method to monitor silicide formation on product wafers
US7387950B1 (en) * 2006-12-17 2008-06-17 United Microelectronics Corp. Method for forming a metal structure
IL180482A0 (en) * 2007-01-01 2007-06-03 Jordan Valley Semiconductors Inspection of small features using x - ray fluorescence
US8680653B2 (en) * 2007-11-12 2014-03-25 Infineon Technologies Ag Wafer and a method of dicing a wafer
US20090174002A1 (en) * 2008-01-09 2009-07-09 International Business Machines Corporation Mosfet having a high stress in the channel region
JP5173525B2 (ja) * 2008-03-28 2013-04-03 ルネサスエレクトロニクス株式会社 半導体ウエハ、半導体チップ、半導体装置、及び半導体装置の製造方法
US7825678B2 (en) * 2008-08-22 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Test pad design for reducing the effect of contact resistances
JP5697842B2 (ja) * 2008-11-18 2015-04-08 ラピスセミコンダクタ株式会社 半導体装置の製造方法及びこれに用いるｓｏｑ基板
US8017942B2 (en) * 2008-11-25 2011-09-13 Infineon Technologies Ag Semiconductor device and method
US7904273B2 (en) * 2009-02-16 2011-03-08 International Business Machines Corporation In-line depth measurement for thru silicon via
EP2478562A4 (en) * 2009-09-20 2014-10-22 Intermolecular Inc METHODS OF FORMING CRYSTALLINE SILICON SOLAR CELLS FOR USE IN COMBINATION SIEVING
US8519390B2 (en) * 2011-07-25 2013-08-27 United Microelectronics Corp. Test pattern for measuring semiconductor alloys using X-ray Diffraction
US8692245B2 (en) * 2011-08-21 2014-04-08 Nanya Technology Corp. Crack stop structure and method for forming the same
US8648341B2 (en) * 2012-02-23 2014-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for testing pads on wafers
CN103311247B (zh) * 2012-03-14 2016-07-13 中国科学院微电子研究所 半导体器件及其制造方法

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