CN112582411A - 半导体装置 - Google Patents

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Abstract

一种半导体装置，包括具有第一区域及第二区域的半导体基板。所述装置还包括在第一区域内的第一对鳍片结构。所述装置还包括在第二区域内的第二对鳍片结构。在第一对内的鳍片结构之间的半导体表面的顶表面高于第一对和第二对之间的半导体表面的顶表面。

Description

半导体装置
技术领域
本发明实施例涉及半导体装置，尤其涉及一种场效晶体管及其形成方法。
背景技术
半导体集成电路产业经历了指数型的成长。集成电路材料和设计上的技术进展已造就了数个世代的集成电路，其中每一世代都比前一世代具有较小且更复杂的电路。集成电路演进期间，功能密度(也就是说，单位芯片面积的互连装置数目)通常会增加而几何尺寸(也就是说，即可使用工艺生产的最小元件或线)却减少。此微缩化的工艺通常会提供增加生产效率及降低相关成本的助益。此微缩化也增加了集成电路结构(例如三维晶体管)及工艺的复杂性，而为了实现这些进展，在集成电路工艺及生产方面也同样需要发展。举例而言，当装置尺寸持续缩小，装置性能(例如与各种缺陷相关的装置性能的劣化)及场效晶体管的制造成本变得更有挑战性。虽然对应这样的挑战的处理方法已大致合乎需求，但并非在所有方面都令人满意。
发明内容
本发明实施例提供一种半导体装置，包括第一结构、第二结构及第三半导体表面。第一结构包括：第一鳍片结构、第二鳍片结构及一第一半导体表面，其中第一鳍片结构及第二鳍片结构的底部是以N型掺杂剂掺杂；第一半导体表面，延伸于第一鳍片结构与第二鳍片结构之间；第二结构包括第三鳍片结构、第四鳍片结构以及第二半导体表面。其中第三鳍片结构及第四鳍片结构的底部是以P型掺杂剂掺杂；第二半导体表面延伸于第三鳍片结构与第四鳍片结构之间；第三半导体表面延伸于第一结构与第二结构之间，第三半导体表面处于比第一及第二半导体表面低的水平。
本发明实施例提供一种半导体装置，包括：半导体基板，具有第一区域及第二区域；第一对鳍片结构，在第一区域内；以及第二对鳍片结构，在第二区域内；其中在第一对内的鳍片结构之间的半导体表面的顶表面高于第一对和第二对之间的半导体表面的顶表面。
本发明实施例提供一种半导体装置的形成方法，包括：形成半导体层于N型井及P型井上；形成图案化硬掩膜层于半导体层上；通过图案化硬掩膜层，在第一蚀刻工艺中蚀刻穿过半导体层且部分地穿过N型井及P型井至第一深度；形成图案化光刻胶层，使光刻胶材料位于多组鳍片结构之间；以及在第二蚀刻工艺中，进一步蚀刻穿过图案化光刻胶层所露出的区域中的N型井及P型井至第二深度。
附图说明
由以下的详细叙述配合所附附图，可最好地理解本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本发明实施例的特征。
图1A、图1B、图1C、图1D、图1E及图1F是根据本公开所述的原理的示例，示出制造具有冠部块体(crown bulk)的鳍式场效晶体管(finFET)结构的工艺。
图2是根据本公开所述的原理的示例，示出具有冠部块体的鳍式场效晶体管结构的示意图像。
图3是根据本公开所述的原理的示例，示出形成具有冠部块体的鳍式场效晶体管结构的示意方法的流程图。
附图标记如下：
101,103,107,111:线
102:第一区域
102a,104a:抗击穿层
104:第二区域
105:厚度
106:半导体层
108:硬掩膜层
109:深度
110:阻抗层
112:图案化工艺
113:距离
114:图案化硬掩膜层
116:蚀刻工艺
118a,118b,118c,118d:鳍片结构
126:图案化光刻胶
128:第二蚀刻工艺
134:移除工艺
136,138,140:顶表面
142:路径
200:半导体装置
201:第一结构
202:源极/漏极部件
203:第二结构
300:方法
302,304,306,308,310:工艺
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
本发明实施例大致上是关于半导体装置及其制造，特别是关于制造场效晶体管的方法，例如鳍式场效晶体管。鳍式场效晶体管通常包括形成在基板上的鳍式半导体结构。可掺杂基板和鳍式结构的底部以形成掺杂井。例如，就N型金属氧化物半导体(NMOS)晶体管而言，可在鳍片结构的下方部分内形成P型井。就P型金属氧化物半导体(PMOS)晶体管而言，可在鳍片结构的下方部分中形成N型井。
晶体管用于在集成电路内形成复杂逻辑电路。就这些电路而言，可将P型(P型金属氧化物半导体)晶体管与N型(N型金属氧化物半导体)晶体管相邻放置。更具体地而言，可将一组的两个或更多个P型金属氧化物半导体晶体管放置在一组的两个或更多个N型金属氧化物半导体晶体管附近。在某些情况下，电流可能会从P型金属氧化物半导体晶体管通过N型井、P型井而泄漏到N型金属氧化物半导体晶体管。这可能会导致各种问题，例如闩锁(latch-up)。闩锁是可能发生在集成电路中的一种短路类型。其关于非经意产生的通过集成电路的低阻抗回路(low-impedance path)。由此触发的寄生结构破坏电路的正常运作。闩锁可能是因为将两种不同类型的晶体管彼此相邻放置而导致的，亦即N型金属氧化物半导体晶体管旁的P型金属氧化物半导体放置于。由此形成了PNPN结构。由于鳍式场效晶体管，特别是其中的鳍片宽度变得更小时，通道下的掺杂剂可能在发生闩锁的期间损失。而由于损失了抗击穿掺杂剂，来自次临界通道(subthreshold channel)的装置漏电流(deviceleakage)也可能因此增加。
根据本发明实施例所描述的原理，半导体装置包括第一结构和第二结构。例如第一结构可为一对N型金属氧化物半导体鳍片结构。例如第二结构可为一对P型金属氧化物半导体鳍片结构。第一结构的一对鳍片结构之间的半导体块的顶表面高于第一结构和第二结构之间的半导体结构的顶表面。类似地，第二结构的一对鳍片结构之间的半导体块的顶表面高于第一结构和第二结构之间的半导体结构的顶表面。由此，通过半导体块增加了第一结构和第二结构的N型金属氧化物半导体和P型金属氧化物半导体装置之间的实体距离(physical distance)。这减少了两者间的潜在电流路径(potential currentpath)，并降低了与闩锁相关的寄生结构可能会发生的机会。
图1A、图1B、图1C、图1D、图1E及图1F示出了制造具有冠部块体的鳍式场效晶体管结构的工艺。图1A示出了具有数个层的基板，包括井层102、104、半导体层106、硬掩膜层108、和图案化阻抗层110。井层102、104可为半导体基板的掺杂部分。举例而言，基板可为硅基板。半导体基板可为硅晶片的一部分。也可考虑其他半导体材料。基板可具有第一区域102和第二区域104。例如第一区域102可为N型井。例如第二区域104可为P型井。N型井是以N型掺杂剂掺杂，而P型井是以P型掺杂剂掺杂。可使用各种掺杂工艺，例如注入工艺。在一个示例中，可在掺杂第二区域时以阻抗材料覆盖第一区域102。另外，可在掺杂第一区域102时，以阻抗材料覆盖第二区域104。
在区域102、104中，可使用较高的掺杂浓度来掺杂上方部分102a、104a，以形成抗击穿层。抗击穿层102a、104a可从井区102、104的顶表面的线101处延伸至线103。抗击穿层102a、104a的厚度105可大约为15-25纳米。也可考虑其他尺寸。抗击穿层102a、104a位于将在半导体层106内形成的通道区的正下方。
抗击穿层102a、104a提供了各种助益。随着晶体管以更小的尺寸形成，这类装置的通道也变得更小。较小的通道可能会产生各种问题，其通常称为短通道效应。举例而言，基于源极和漏极之间的电压差，短通道可使电流在源极和漏极间非经意地流动。为了避免这个问题，可在通道的底部或附近形成抗击穿部件102a、104a。
为了在N型井区102中形成抗击穿层，可使用注入工艺。可调整注入工艺，使抗击穿部件形成于N型井102表面下方的特定深度处。在一个示例中，将抗击穿部件102a形成于一深度处，使抗击穿部件102a的底部在表面下方约15-25纳米。这可通过调整离子注入工艺中所使用的电场来达成。离子注入利用电场使离子加速朝向表面。通过适当地设定电场强度，离子可停留在表面下方的特定点附近。所述注入工艺注入了N型掺杂剂，其注入浓度高于已掺杂N型掺杂剂的部件102的其余部分。此注入工艺使得抗击穿层处于实质上均匀的深度。在一些示例中，在注入工艺之后执行快速热退火(RTA)工艺。快速热退火工艺中包含将基板暴露于高温。
为了在P型井区104中形成抗击穿层，可使用注入工艺。可调整注入工艺，使抗击穿部件形成于P型井104表面下方的特定深度处。在一个示例中，将抗击穿部件104a形成于一深度处，使抗击穿部件104a的底部位在表面下方约15-25纳米。所述注入工艺注入了P型掺杂，其注入浓度高于已掺杂P型掺杂的部件104的其余部分。此注入工艺使得抗击穿层104a处于实质上均匀的深度。一些示例中，在注入工艺之后执行快速热退火工艺。快速热退火工艺中包含将基板暴露于高温。
可通过外延成长工艺形成半导体层106。外延成长工艺用于形成晶体结构于下方的晶体结构上。在这种情况下，将半导体层106成长至掺杂的井区102、104上。举例而言，半导体层106可为硅层。也可使用其他半导体材料。在一些示例中，可在单独的外延工艺中形成硅层的顶部
Figure BDA0002692102200000061
换言之，可在第一外延工艺中形成半导体层106的第一部分，并在第二(单独的)外延工艺中形成半导体层106最后的
Figure BDA0002692102200000062
此方式可助于在后续步骤中控制蚀刻。
硬掩膜层108沉积于半导体层106上。硬掩膜层108用于将半导体层106和井层102、104图案化，以形成鳍片结构。硬掩膜层108可包括SiO2、SiN、SiC、SiON、SiOCN、HfO2、Al2O3及ZrO2中的至少一材料。也可考虑其他材料。在一些示例中，硬掩膜层108可包括几个子层。举例而言，硬掩膜层可包括大约
Figure BDA0002692102200000063
厚的第一氧化物层。在一些示例中，第一氧化物层的厚度范围为约
Figure BDA0002692102200000064
此外，可存在大约
Figure BDA0002692102200000065
厚的氮化硅层(或在大约
Figure BDA0002692102200000066
的厚度范围内)。除此之外，可存在约
Figure BDA0002692102200000067
厚的另一氧化物层(或在大约
Figure BDA0002692102200000068
的厚度范围内)。
可将光刻胶110置于硬掩膜层108的顶部上。可将光刻胶110用于对硬掩膜层108进行光光刻图案化。举例而言，可通过光掩模将光刻胶110暴露于光源。然后可显影光刻胶，以移除将要形成鳍片结构处以外的部分光刻胶。
图1B示出了图案化工艺112，其中将硬掩膜层108图案化以形成图案化硬掩膜层114。图案化工艺112可包括：曝光并显影光刻胶，然后通过图案化的光刻胶来蚀刻硬掩膜。由此将光刻胶的图案转移到硬掩膜层108，以形成图案化硬掩膜层114。图案化硬掩膜层114包括数个部件，这些部件对应于将要形成鳍片结构的位置。在形成图案化硬掩膜层114之后，可准备对半导体层106进行蚀刻。
图1C示出了蚀刻工艺116。蚀刻工艺116可为非等向蚀刻工艺，例如干蚀刻工艺。蚀刻工艺116将图案化硬掩膜层114的图案转移到半导体层106和井区102、104。由此，蚀刻工艺116在N型井区102中形成一对鳍片结构118a、118b，并在P型井区104中形成一对鳍片结构118c、118d。
蚀刻工艺完全地蚀刻穿过半导体层106且部分地蚀刻穿过井区102、104。可控制蚀刻工艺116，将所述井区蚀刻至深度107，此深度为抗击穿层102a、104a的深度的两倍。在一些示例中，蚀刻工艺116可蚀刻至大约40纳米的深度109。
蚀刻工艺116可为干蚀刻工艺。干蚀刻工艺中，将材料暴露于离子轰击中以移除材料。其通过使用反应性气体的等离子体来完成，例如添加氮气或氩气的氯气或氧气。离子由此从暴露的区域中移出部分材料。干蚀刻工艺通常是各向异性的，意指干蚀刻工艺主要在一个方向上进行蚀刻。
图1D示出了在工件上形成图案化光刻胶126。具体而言，首先可通过旋涂(spincoating)工艺将光刻胶层置于在工件上。在旋涂工艺之后，光刻胶层为遍及半导体晶片的单一、连续(single,continuous)层。然后通过光掩模将光刻胶层暴露于光源。在曝光后将光刻胶显影。在显影之后，光刻胶层变成图案化光刻胶层126。图案化光刻胶层覆盖鳍片结构118a和118b之间的空间以及鳍片结构118c和118d之间的空间。然而，如图1D所示，所述鳍片结构的外侧空间是露出的。
图1E示出了第二蚀刻工艺128，进一步蚀刻N型井区102和P型井区104。举例而言，蚀刻工艺128可为各向异性工艺，例如干蚀刻工艺。蚀刻工艺128可将N型井102和P型井104移除至线111处的特定深度。蚀刻工艺128可移除的N型井和P型井大约为上述蚀刻工艺116的一半。举例而言，蚀刻工艺128可移除约15-25纳米的材料。因此，线111与线107之间的距离113可大约为15-25纳米。
蚀刻工艺128可为干蚀刻工艺。干蚀刻工艺中，将材料暴露于离子轰击中以移除材料。其通过使用反应性气体的等离子体来完成，例如添加氮气或氩气的氯气或氧气。离子由此从暴露的区域中移出部分材料。干蚀刻工艺通常是各向异性的，意指干蚀刻工艺主要在一个方向上进行蚀刻。
图1F示出了移除工艺134，移除图案化光刻胶层126。在移除图案化光刻胶层126之后，可执行后续的制造步骤以将晶体管建构在鳍片结构上。具体而言，可在N型井区和P型井区中的鳍片结构上形成虚设栅极。然后可在虚设栅极的两侧的鳍片结构内形成源极/漏极区。可接着以金属栅极替换虚设栅极。在一些示例中，可形成围绕鳍片结构的隔离结构。举例而言，隔离结构可包括：层间介电层(ILD)或浅沟槽隔离(STI)结构。层间介电层或浅沟槽隔离可包含低介电常数介电材料。举例而言，隔离结构可包括SiN、SiCN、或SiOCN的其中之一。也可使用其他材料。
使用本文中描述的技术，所述的一对鳍片结构118a、118b之间的N型井区102的顶表面136上高于二对鳍片结构之间的顶表面140。类似地，所述的一对鳍片结构118c、118d之间的P型井区104的顶表面138上高于二对鳍片结构之间的顶表面140。这增加了两个表面136、138之间的路径142，由此减少闩锁效应以及漏电流的变化。
图2示出具有冠部块体的鳍式场效晶体管结构的示意图像。图2示出了更接近本文所描述的装置的实际形状的图。图2还示出了在鳍片结构118a、118b、118c、118d内形成的源极/漏极部件202。具体而言，线101表示鳍片结构118a、118b、118c、118d的通道/源极/漏极部分与N型井区102和P型井区104的顶端之间的边界。N型井区102和P型井区104的顶端是抗击穿层102a、104a，其掺杂浓度高于鳍片结构118a、118b、118c、118d的下方部分。抗击穿层102a、104a向下延伸至线103附近。抗击穿层102a、104a的厚度105可大约为15-25纳米。在线107处是块体半导体基板的顶表面136、138。线107的深度可大约为线103的深度的两倍。在一些示例中，线107的深度109可为约40纳米。顶表面136、138与两对鳍片结构间的顶表面140之间的距离113可为线111与线101之间的距离的大约1/3或33％。换言之，距离113除以(距离113加距离109)大约为0.33。本文所述的是大约的(approximate)比率，可在所述距离及/或比率的约0-15％的范围内变化。
由文中叙述的工艺配合图1A-图1F，形成了半导体装置200。半导体装置200包括第一结构201和第二结构203。举例而言，第一结构201可为一对N型金属氧化物半导体鳍式场效晶体管。图2示出了沿着源极/漏极部件202的截面，因此未示出N型金属氧化物半导体晶体管相关的栅极结构。第一结构包括两个鳍片结构118a、118b。对应于井区102的鳍片结构的底部是以N型掺杂剂掺杂。所述底部的上端包括抗击穿层102a。抗击穿层102a的掺杂浓度高于N型井102的下方部分(亦即在线103下方)的掺杂浓度。第一结构还包括延伸于鳍片结构118a和118b之间的顶表面136。
第二结构203包括两个鳍片结构118c、118d。对应于井区104的鳍片结构的底部是以P型掺杂剂掺杂。所述底部的上端包括抗击穿层104a。抗击穿层104a的掺杂浓度高于P型井104的下方部分(亦即在线103下方)的掺杂浓度。第二结构203还包括延伸于鳍片结构118c和118d之间的顶表面138。表面136和138高于延伸在第一结构201和第二结构203之间的表面140。
上述比率提供了各种优点和助益。具体而言，如前所述，在鳍片结构之间的表面136、138高于成对的鳍片结构之间的表面140，增加了表面136、138之间的距离并减少发生闩锁的可能性。此外，在顶表面136、138与抗击穿层102a、104a之间具有一些间隔(即线103和107之间的距离)，抗击穿层能够更有效地发挥作用，同时减少闩锁的机会。换言之，若表面136、138太靠近抗击穿层102a、104a，则减少闩锁的益处将被削弱，其原因是抗击穿层102a、104a的较高掺杂浓度将会部分地扩散至顶表面136、138附近的半导体基板中。相反，若表面136、138离抗击穿层102a、104a更远，则表面136、138将太靠近表面140(线111)而避免闩锁的优点将被减少。
图3示出形成具有冠部块体的鳍式场效晶体管结构的示意方法的流程图。根据本示例，方法300包括形成半导体层于N型井(例如102)和P型井(例如104)上的工艺302。N型井和P型井也可被称为第一区域和第二区域。如上所述，N型井是以N型掺杂剂掺杂，且P型井是以P型掺杂剂掺杂。可使用各种掺杂工艺，例如注入工艺。在一个示例中，为形成N型井和P型井，可在掺杂第二区域时以阻抗材料覆盖第一区域。另外，可在掺杂第一区域时，以阻抗材料覆盖第二区域。
在N型井和P型井的上方部分中，可各自包括抗击穿层(例如102a、104a)。抗击穿层的相应掺杂剂类型的掺杂浓度高于N型井和P型井的下方部分。在一些示例中，抗击穿层可从井区的顶表面延伸至约20纳米的深度。也可考虑其他尺寸。抗击穿层可直接位于将形成在半导体层(例如106)内的通道区下方。
为了在N型井区及P型井区中形成抗击穿层，可使用注入工艺。可调整注入工艺，使抗击穿部件形成于井区102、104表面下方的特定深度处。在一个示例中，将抗击穿层102a、104a形成于一深度处，使抗击穿层102a、104a的底部位在表面下方约15-25纳米。这可通过调整离子注入工艺中所使用的电场来达成。离子注入利用电场使离子加速朝向表面。通过适当地设定电场强度，离子可停留在表面下方的特定点附近。所述注入工艺注入了N型掺杂剂，其注入浓度高于已掺杂N型掺杂剂的其余的井区102、104。此注入工艺使得抗击穿层处于实质上均匀的深度。在一些示例中，在注入工艺之后执行快速热退火工艺。快速热退火工艺中包含将基板暴露于高温。
可通过外延成长工艺来形成半导体层。外延成长工艺用于形成晶体结构于下方的晶体结构上。在这种情况下，将半导体层成长至掺杂井区上。举例而言，半导体层可为硅层。也可使用其他半导体材料。在一些示例中，可在单独的外延工艺中形成硅层的顶部
Figure BDA0002692102200000101
换言之，可在第一外延工艺中形成半导体层的第一部分，并在第二(单独的)外延工艺中形成半导体层最后的
Figure BDA0002692102200000102
此方式可助于在后续步骤中控制蚀刻。
根据本示例，方法300还包括工艺304，形成图案化硬掩膜层(例如108)于半导体层上。可将硬掩膜层沉积于半导体层上。硬掩膜层108可用于将半导体层106以及井层102、104图案化，以形成鳍片结构(例如118a、118b、118c、118d)。硬掩膜层可包括SiO2、SiN、SiC、SiON、SiOCN、HfO2、Al2O3及ZrO2的至少其中之一。也可考虑其他材料。在一些示例中，硬掩膜层可包括数个子层。举例而言，硬掩膜层可包括大约
Figure BDA0002692102200000103
厚的第一氧化物层。在一些示例中，第一氧化物层可在约
Figure BDA0002692102200000104
的厚度范围内。此外，可存在大约
Figure BDA0002692102200000105
厚的氮化硅层。除此之外，可存在约
Figure BDA0002692102200000106
厚的另一氧化物层。可使用光光刻工艺将硬掩膜层图案化。举例而言，可将光刻胶置于硬掩膜层的顶部上。可通过光掩模将光刻胶暴露于光源。然后可显影光刻胶，以移除将要形成鳍片结构处以外的部分光刻胶。
根据本示例，方法300还包括工艺306，通过硬掩膜，在第一蚀刻工艺中(例如116)，蚀刻穿过半导体层且部分地穿过该N型井及该P型井至第一深度(例如107)。蚀刻工艺可为各向异性蚀刻工艺，例如干蚀刻工艺。蚀刻工艺将图案化的硬掩膜层的图案转移到半导体层和井区。因此，蚀刻工艺在N型井区中形成一对鳍片结构(例如118a、118b)，且在P型井区中形成一对鳍片结构(例如118c、118d)。蚀刻工艺完全地蚀刻穿过半导体层且部分地蚀刻穿过井区。可控制蚀刻工艺以将井区蚀刻至一深度，此深度为抗击穿层的深度的两倍(例如109)。在一些示例中，蚀刻工艺可蚀刻至约40纳米的深度。蚀刻工艺可为干蚀刻工艺。
根据一示例，方法300还包括工艺308，形成图案化光刻胶层，使光刻胶材料(例如126)位于多组鳍片结构之间。可先通过旋涂工艺(spin coating)将光刻胶层置于工件上。在旋涂工艺之后，光刻胶层为遍及半导体晶片的单一、连续层。然后，通过光掩模将光刻胶层暴露于光源。在曝光后将光刻胶显影。显影后，光刻胶层变成图案化光刻胶层126，其覆盖鳍片结构118a和118b之间的空间以及鳍片结构118c和118d之间的空间。然而，这些鳍片结构对之间的空间是露出的。具体而言，N型井与P型井交界处上方的空间露出的。
根据本示例，方法300还包括工艺310，在第二蚀刻工艺(例如128)中进一步蚀刻穿过光刻胶层所露出的区域中的N型井和P型井至第二深度(例如111)。举例而言，第二蚀刻工艺可为各向异性工艺，如干蚀刻工艺。蚀刻工艺可将N型井和P型井区移除至特定深度。蚀刻工艺128可移除的N型井和P型井区是前述蚀刻工艺116所移除的大约一半。举例而言，蚀刻工艺可移除约15-25纳米的材料。蚀刻工艺可为干蚀刻工艺。
在一些示例中，可在第二蚀刻工艺后移除光刻胶层。在移除图案化光刻胶层126之后，可执行后续的制造步骤以将晶体管建构在鳍片结构上。具体而言，可在N型井区和P型井区中的鳍片结构上形成虚设栅极。然后可在虚设栅极的两侧的鳍片结构内形成源极/漏极区。接着可用金属栅极替换虚设栅极。在一些示例中，可形成围绕鳍片结构的隔离结构。举例而言，隔离结构可包括：层间介电层(ILD)或浅沟槽隔离(STI)结构。层间介电层或浅沟槽隔离可包含低介电常数介电材料。举例而言，隔离结构可包括SiN、SiCN、或SiOCN的其中之一。也可使用其他材料。
使用本文所述的原理可改善鳍式场效晶体管结构。举例而言，可减少冠部块体内的扩散面积。此外，鳍式场效晶体管装置之间的漏电流较少。这降低了发生闩锁的可能性。还可降低井电阻(well resistance)，这也可以减少闩锁的可能性。可将漏电流和井电阻都减少一个数量级。
根据一示例，半导体装置包括第一结构，其具有第一鳍片结构、第二鳍片结构，其中第一鳍片结构及第二鳍片结构的底部是以N型掺杂剂掺杂、以及第一半导体表面，延伸于第一鳍片结构与第二鳍片结构之间。所述装置还包括第二结构，其具有第三鳍片结构、第四鳍片结构，其中第三鳍片结构及第四鳍片结构的底部是以P型掺杂剂掺杂、以及第二半导体表面，延伸于第三鳍片结构与第四鳍片结构之间。所述装置还包括第三半导体表面，延伸于第一结构与第二结构之间，第三半导体表面处于比第一及第二半导体表面低的水平。
一些实施例中，所述装置还包括多个源极/漏极区，形成于第一、第二、第三及第四鳍片结构的顶部内。一些实施例中，第一半导体表面与第二半导体表面之间的距离大约为第三半导体表面与第一及第二鳍片结构的底部的一顶端之间的距离的1/3。一些实施例中，所述装置还包括多个抗击穿层，在第一、第二、第三及第四鳍片结构的底部的顶端。一些实施例中，抗击穿层的厚度大约为15-25纳米。一些实施例中，抗击穿层与第一半导体表面之间的距离实质上相似于抗击穿层的厚度。一些实施例中，抗击穿层与第一半导体表面之间的距离大约为15-25纳米。一些实施例中，第三半导体表面与第一及第二鳍片结构的底部的顶端之间的距离大约为45-75纳米。
一种半导体装置，包括具有第一区域及第二区域的半导体基板。所述装置还包括在第一区域内的第一对鳍片结构。所述装置还包括在第二区域内的第二对鳍片结构。在第一对内的鳍片结构之间的半导体表面的顶表面高于第一对和第二对之间的半导体表面的顶表面。
一些实施例中，第一区域包括N型井。一些实施例中，第二区域包括P型井。一些实施例中，所述装置还包括抗击穿层，形成于第一对鳍片结构及第二对鳍片结构内。一些实施例中，抗击穿层的掺杂浓度高于第一区域及第二区域。一些实施例中，抗击穿层的厚度大约为15-25纳米。一些实施例中，在第一对内的鳍片结构之间的半导体表面的顶表面与第一对和第二对之间的半导体表面的顶表面之间的距离大约为15-25纳米。一些实施例中，在第一对内的鳍片结构之间的半导体表面的顶表面与第一对和第二对之间的半导体表面的顶表面之间的距离大约为第一对和第二对之间的半导体表面的顶表面与所述鳍片结构的通道部分之间的距离的1/3。
一种半导体装置的形成方法，包括：形成半导体层于N型井及P型井上、形成图案化硬掩膜层于半导体层上、通过硬掩膜，在一第一蚀刻工艺中蚀刻穿过半导体层且部分地穿过N型井及P型井至一第一深度、形成图案化光刻胶层，使光刻胶材料位于多组鳍片结构之间以及在第二蚀刻工艺中，进一步蚀刻穿过光刻胶层所露出的区域中的N型井及P型井至第二深度。
一些实施例中，第二深度大约为第一深度的三倍。一些实施例中，第一深度大约为15-25纳米且第二深度大约为60纳米。一些实施例中，所述方法还包括形成抗击穿层于N型井及P型井的顶端。
以上概述数个实施例的特点，以便在本发明所属技术领域中技术人员可更好地了解本发明的各个方面。在本发明所属技术领域中技术人员，应理解其可轻易地利用本发明实为基础，设计或修改其他工艺及结构，以达到和此中介绍的实施例的相同的目的及/或优点。在本发明所属技术领域中技术人员，也应理解此类等效的结构并无背离本发明的精神与范围，且其可于此作各种的改变、取代、和替换而不背离本发明的精神与范围。

Claims (1)

1.一种半导体装置，包括：
一第一结构，包括：
一第一鳍片结构；
一第二鳍片结构，其中该第一鳍片结构及该第二鳍片结构的底部是以N型掺杂剂掺杂；以及
一第一半导体表面，延伸于该第一鳍片结构与该第二鳍片结构之间；
一第二结构，包括：
一第三鳍片结构；
一第四鳍片结构，其中该第三鳍片结构及该第四鳍片结构的底部是以P型掺杂剂掺杂；以及
一第二半导体表面，延伸于该第三鳍片结构与该第四鳍片结构之间；以及
一第三半导体表面，延伸于该第一结构与该第二结构之间，该第三半导体表面处于比该第一及该第二半导体表面低的水平。
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