JP4751004B2 - 厚さが異なる領域を有するデバイスまたはデバイス層の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、構造要素が共通した層に異なる厚さで形成される、半導体処理に関する。特に、サブミクロンＣＭＯＳ技術においては、ｎＭＯＳデバイスのゲート電極の厚さは、ｐＭＯＳデバイスのゲート電極厚さと異なる必要がある。故に、本発明は、選択可能なゲート厚を有するＣＭＯＳ半導体デバイス、およびそのようなデバイスを製造する方法にも関する。
【０００２】
【従来の技術】
定義によれば、ＣＭＯＳ集積回路は、ｎ型（ｎＭＯＳ）およびｐ型（ｐＭＯＳ）電界効果トランジスタ（ＦＥＴ）の組み合わせである。これら２種のトランジスタは、通例、それぞれｎチャネルもしくはｎＭＯＳおよびｐチャネルもしくはｐＭＯＳデバイスと呼ばれている。そのようなＣＭＯＳ回路製造方法は、当業者に関し周知である。シリコンのような半導体基板上で、続く処理過程で、これらトランジスタが形成されることとなる領域が選択される。これらいわゆる「活性領域」は、その間に絶縁構造を形成することにより、互いに絶縁されている。そのような絶縁構造の例としては、選択酸化シリコン（ＬＯＣＯＳ）または絶縁体によるトレンチ分離（ＳＴＩ）がある。後にｎＭＯＳまたはｐＭＯＳデバイスが形成されることになる活性領域は、それぞれがｎＭＯＳまたはｐＭＯＳ活性領域と呼ばれている。ゲート絶縁膜は、半導体基板表面に形成される。通例、ゲート絶縁膜は、シリコン表面の酸化、または、基板上に高誘電体の積重体(stack)の形成により、形成されている。このゲート絶縁膜の上面において、ゲート電極が確立される。多結晶シリコン（ｐＳｉ）もしくは多結晶シリコンゲルマニウム（ｐＳｉＧｅ）またはその合金といった半導体材料の堆積(depositing)により、ゲート電極が得られる。この層状ゲート絶縁膜および電極材料は、パターン形成されて、各トランジスタのゲートスタック(gate stack)になる。半導体ゲート電極材料は通常、イオン注入ソースより与えられる添加物のドーピングによって、導電性を与えられる。ゲート電極材料は、ｎＭＯＳおよびｐＭＯＳに共通であるが、両デバイスのゲート電極へのドーピングは、両デバイスのうちの１つのみからなる領域を選択的にマスキングして、分離的に行われる。ｎＭＯＳトランジスタのゲート電極へのドーピングの間に、ｎＭＯＳのソース／ドレイン接合も形成され、必要な変化を加えて、ｐＭＯＳへのドーピングの間にも、対応するソース／ドレイン接合が、マスキングされていない活性領域に形成される。ソース／ドレイン接合は、ゲートスタックの下に形成され、向き合う、ドーピングされたチャネル領域との電気的接点を成す。処理過程のうちに、付加的注入、例えば、ウェル(well)またはシンク(sink)のような基板内の添加領域の形成、もしくは、当業者に周知の注入であって処理すべきデバイスに所望の電気的および機能的挙動を与えるために必要な注入を行うことができる。
【０００３】
ゲート電極へのドーピングには、いくつかの満たすべき必要条件が存在する。ゲート電極および接合領域に同時にドーピングするために用いられる、イオン注入の投与量（イオン毎平方センチメートル）は、例えばゲート電極およびソース／ドレイン接合の両方においては十分に低い抵抗率を得るために、十分に高くなければならない。理想的には、ドーピングはゲート電極全体に渡って、勿論ゲート電極の下に横たわる界面まで、均一であるべきである。もしも、ゲート絶縁体／ゲート電極界面における添加濃度（イオン毎立方センチメートル）があまりに低ければ、電界効果トランジスタに逆方向のバイアスがかけられた場合に、ゲート電極のこの部分が空乏化することがある。そのような望まざる空乏は、トランジスタの電気的性能に負の影響を与える。ゲートキャパシタンスと直列的に、空乏層が付加的なキャパシタンスを形成し、チャネルおよびバルク領域のゲート電圧の制御を困難にし、より深刻な短チャネル効果を誘導する。もしも、ゲート電極へのイオン注入のために、高注入エネルギが用いられれば、均一な添加をしたゲート電極層が得られる。しかし、ゲート電極への添加は、ゲート電極自体に制限されなければならないので、この注入エネルギはある制限内に収めなければならない。もし、ゲート添加物が、相対するドーピングされたチャネル領域に達せば、チャネルはカウンタードーピングされるか、少なくとも効果的なチャネルへのドーピングが減少し、デバイスの閾値電圧および「短チャネル」特性の変化を起こす。高注入エネルギは、深い接合部をも、もたらすのだが、サブミクロンＣＭＯＳを基とする技術においては、短チャネル効果および接合部キャパシタンスを減らすために、浅い接合部が好ましい。これとは反対に、もしも熱処理過程に続いて低注入エネルギを用いれば、上記の問題は回避されるが、これらの熱処理過程または後続の別の熱処理過程の間、ゲート添加物が、ゲート電極からゲート絶縁体を通り、チャネル領域へ拡散し、チャネルへのドーピングをキャンセルしかねない。
【０００４】
リン、ヒ素、または、アンチモンといったイオンは、ｎＭＯＳデバイスのゲート電極のドーピングに用いられているが、そのような重イオンの注入に際しては、たとえ注入エネルギが上昇しても、チャネル領域への侵入は起こりにくい。少なくともゲート絶縁体においては、これら不純物の拡散速度は低いので、注入過程の後に続く熱的処理過程の間の、これら重イオンによるチャネル領域への侵入は実質上起こらない。それとは反対に、ｐＭＯＳデバイスのゲート電極へのドーピングに用いられる、ホウ素のような軽イオンは、サブミクロンＭＯＳ技術で用いられる、薄いゲート絶縁体を通り、チャネルに侵入しやすい。もし、チャネルへのホウ素のさらなる侵入を防ぐために、アニーリング条件をｐＭＯＳトランジスタに最適化すれば、ＣＭＯＳ処理過程の熱エネルギまたは熱収支は、ｎ型添加物を活性化すること、または、ゲート電極全体へ拡散させることに十分ではなく、ｎＭＯＳデバイスにおいて、高度なゲートの空乏化が生じる。それ故、これら両デバイスを統合することは、非常に注意深く注入条件を最適化すること、および、最後のアニーリング過程を最適化することを必要としている。
【０００５】
特許文献１は、ポリシリコンのゲート電極の膜厚を２つ有するＣＭＯＳ構造を開示している。薄いｎＭＯＳのゲート電極に必要なｎ型添加物の拡散は少ないので、このゲート電極に均一な添加がされるのに必要な熱的エネルギは小さい。厚いｐＭＯＳゲート電極は、チャネルへの注入イオンの侵入を防ぐのに十分な停止能(stopping capability)を有する。厚いｐＭＯＳのゲート電極は、ホウ素の進入の危険性なしで、最後のＲＴＡの温度を上昇させることを可能にし、添加物の活性を改善している。ある所定の熱的収支に関し、ｐ型不純物は、ゲート電極／ゲート絶縁体界面またはチャネル領域に到達するまでに、長い距離を拡散しなければならない。この、いわゆる「デュアルゲート」ＣＭＯＳ処理過程が、ｎＭＯＳにおけるゲート空乏、および、ｐＭＯＳデバイスについて、チャネルへのホウ素の侵入を減らすことに関し、ゲート電極に関する処理の最適化を容易にしている。本特許は、ｎＭＯＳデバイスのゲート電極の膜厚を減らし、ｐＭＯＳデバイスのためのゲート電極層の膜厚を増加させる方法を記述する、いくつかの実施形態を開示する。
１．ｎＭＯＳデバイス領域外部の堆積状態（堆積されたまま、熱処理等を受けていない状態(as-deposited)）ポリシリコン層をマスキングし、時限的(timed)エッチングを用いてマスキングされていない領域のポリシリコンを除去、例えば、規定時間だけ、反応性イオンエッチング（ＲＩＥ）のようなドライエッチングを行う。
２．ゲート絶縁体上に、ゲート電極としてポリシリコン／酸化シリコン／ポリシリコンの多層構造を堆積させ、ｎＭＯＳデバイスが形成される領域のみ、この多層構造の上部ポリシリコン層を除去する。
３．ｐＭＯＳデバイス領域外部の堆積状態ポリシリコンのゲート電極を薄い酸化物層でマスキングし、堆積状態ポリシリコン層の非酸化領域の上部に付加的なシリコン層を成長させる。
４．ｐＭＯＳ領域内の堆積状態ポリシリコンのゲート電極を薄い窒化物でマスキングし、マスキングされていないポリシリコン層を酸化し、ウェットエッチング処理により、酸化されたポリシリコン層を除去する。
【０００６】
ここで提案されている方法には、複雑性および製造しやすさに関して幾つかの欠点を有する。このポリシリコン層のパターン形成に先立って得ている堆積状態ポリシリコン電極における変形例として、付加的な形状がｎＭＯＳおよびｐＭＯＳデバイスの間に作られる。この高さの違いが、処理の自由度およびパターン形成処理の制御に影響を与える。ポリシリコン層にエッチングを施す過程において、ｎＭＯＳデバイスのゲートスタックは、過剰エッチングされ、下に横たわる活性領域にまで食刻が進む。この「ピッティング」の問題は、この電極のエッチングがこのゲート絶縁体で停止しなければならない場合、より重大な問題となる。したがって、ここで提案されている方法は、より小さなスケールのＣＭＯＳ処理における使用には適さない。
【０００７】
もし、ドライエッチング技術を用いて、ｎＭＯＳ領域における堆積状態ポリシリコン層を薄くすれば、下に横たわるゲート酸化物が、このエッチングプラズマに曝され、ゲート絶縁体にプラズマ損傷(plasma damage)が発生する。時限的エッチング処理は、食刻の速度のようなエッチングのパラメータは制御を受けないので、最終膜厚は高分散性を示すことが知られている。ｐＭＯＳデバイス領域内の堆積状態ポリシリコン層を厚くすることは、選択的成長を可能にする処理過程と同様に、マスキング過程を経なければならないので、確実に処理の複雑さは増大する。選択的成長または選択的エッチングは、マスキングまたは停止層の存在を必要とする。もし、このマスキングまたは停止層が除去されなければ、ゲート電極、および、それ故にデバイスの電気的性能に影響を与える。
【０００８】
【特許文献１】
特開２０００−０５８６６８号公報 （第１図）
【０００９】
【発明が解決しようとする課題】
本発明の目的は、均一性および再現性を改善し、費用効果のある方法で、半導体処理に用いられる層の膜厚を局所的に調整することである。
本発明の他の目的は、制限された処理ステップ数で、半導体処理に用いられる層の膜厚を局所的に調整することである。
本発明の他の目的は、費用効果があり、高効率な方法で、共通する層に形成された、機構群(groups of features)の膜厚を、所望の膜厚に合わせることである。
本発明の他の目的は、共通ゲート電極の膜厚が、例えば、ｎ型またはｐ型デバイスといったＭＯＳデバイスに依存しているＣＭＯＳ回路を得ることである。
本発明の他の目的は、制限された処理ステップ数で、共通ゲート電極の膜厚が局所的に調整される、ＣＭＯＳ回路を得ることである。
本発明の他の目的は、共通ゲート電極の膜厚が、局所的に調整されて、それによって少なくともＣＭＯＳデバイスとしての機能およびゲート線幅の制御を維持しているＣＭＯＳ回路を得ることである。
本発明の他の目的は、ＣＭＯＳ処理において使用される異種ゲート電極添加物間の拡散速度の違いを補償する方法を開示することである。
本発明の他の目的は、共通のデバイス材料において三次元的構造が形成されているデバイスを製造し、それにおいては、上記三次元的構造はたった１つの付加的段階によって形成されることである。
本発明の他の目的は、ｎ型およびｐ型デバイスのための、ＣＭＯＳ処理の熱的収支を最適化するための自由度に、更なる自由度を加えることである。
本発明の他の目的は、異なる種類のゲート電極添加物間の、異なるイオン注入エネルギの範囲を補償する、サブミクロンＣＭＯＳ処理に利用可能な方法を開示することである。
本発明の他の目的は、最小の接合深さ、および、ゲート電極層に渡って実質的に均一で、ゲート電極層に制限されたゲート電極への添加を有する、電界効果トランジスタを備えたＣＭＯＳ回路を得ることである。
【００１０】
【課題を解決するための手段】
本発明の第１の態様においては、集積回路のような電子部品のデバイス層に、または、電子部品の製造において用いられる方法により製造されたデバイス、例えばＭＥＭＳデバイス、に形状を構成する方法を開示している。この方法は、基板を調達する段階、該基板にデバイス層を形成する段階、該デバイス層の選択領域において可処分部分(disposable parts)を作る段階、少なくとも該選択領域における該デバイス層にパターンを形成する段階、および、該デバイス層の該可処分部分を選択的に除去する段階、よりなる。可処分部分は、デバイス層の膜厚の内部に形成されるが、この層を完全に貫くことはない。好ましくは、この可処分部分は、規定の深さまで上記デバイス層の除去特性を変化させることで生成される。より好ましくは、デバイス層の除去特性の変化は、デバイス層に科学物質を導入したことに起因、または、関連している。例えば、規定の深さまで、これら選択領域にドーピングすることで除去特性を変化させている。
【００１１】
本発明は、デバイス層に少なくとも第１および第２領域を有し、該第１領域は第２領域と異なる膜厚を有し、第１および第２領域の膜厚の差異は、第１および第２領域を形成するためのパターン形成をデバイスに施した後、デバイス層に生成された可処分部分を除去した結果生じたものであることを特徴とする、集積回路を供する。
【００１２】
本発明はまた、デバイス層に少なくとも第１および第２領域を有し、該第１および第２領域は第１の膜厚を有し、少なくとも第１領域の膜厚の内で、可処分部分が用意されており、該第２領域と異なる膜厚を有する第１領域を形成するため、可処分部分が除去可能であることを特徴とする、部分的に完成している集積回路を供する。
【００１３】
さらに別の本発明の態様においては、ゲート電極の膜厚がトランジスタの種類に依存する、ＣＭＯＳ処理が開示される。この実施形態においては、基板は半導体基板であるが、デバイス層はゲート電極層である。好ましくは、反射防止層がデバイス層の上部に堆積される。可処分要素がデバイス層に生成され、その後でデバイス層はパターン形成される。可処分要素は、反射防止層が存在すれば、反射防止層も除去するエッチング液を用いて除去される。
【００１４】
【発明の実施の形態】
本発明は、図面を参照して記述される。全ての図面は、いくつかの本発明の態様および実施形態を例示することを目的とし、縮尺は統一されていない。デバイスおよび製造段階は、明瞭性を理由として簡単化して描写している。全ての代替物および選択可能物が示されているのではなく、故に本発明は添付の図面の内容に制限されるものではない。結局のところ、添付の図面において、本発明は詳細に記述されている。しかしながら、当業者がいくつかの他の均等な実施形態、または、本発明を実施する他の方法を想像できることは明らかで、本発明の思想および範囲は、請求項の用語によってのみ制限される。本発明は、デバイス層の膜厚の内に、可処分層の形成に関する記述である。デバイス層は、集積回路または、例えばＭＥＭＳデバイスのような、電子部品処理に用いられる技術で製造されるデバイスといった、電子デバイスの部分である。
【００１５】
半導体処理においては、しばしば異なる膜厚または層の高さが利用できるデバイスが望まれる。上記のように、異なるゲート電極膜厚を有するｎＭＯＳおよびｐＭＯＳデバイスが、例えば、短チャネル効果を抑制する助けとなる。異なる電極厚を有するレジスタまたはキャパシタもまた形成され、例えば、そのデバイスの抵抗として、異なる電気的性質、または、例えば、形状の変形のような、処理上の特性をもたらす。好ましくは、これらデバイスは、製造費用を節減するよう、デバイス材料の共通する層に形成される。そのようなデバイス材料の、ただ１つの層が、最終的には異なる膜厚を有するデバイスを形成するよう成形されるので、処理過程のスループットが改善される。このデバイス層を成形した後で、デバイス層の膜厚が調整(adjusted)されて、または、変調(modulated)されて、異なるデバイスの、または処理上の、要請を満たすように異なった高さを有する、デバイスまたはデバイスの部分が作られる。デバイス層は、半導体基板であり、デバイスの最終形態において少なくともその部分が存在する、基板に形成される、少なくとも１層の積重体である。デバイス層は、永続層(permanent layer)とも呼ばれる。デバイス材料とは、デバイスの最終形態の要素、または、部分を構成する材料である。
【００１６】
本発明の第１実施形態が、図１（ａ）ないし（ｅ）に示されている。図１（ａ）に示されているように、堆積状態、膜厚ｔのデバイス層２が基板１に形成される。この基板１は、シリコン、ガリウムヒ素、ゲルマニウム、シリコンゲルマニウムのような半導体材料、または、ガラスのスライス、セラミック材料、サファイアのような絶縁材料、または、金属のような導電性材料からなる、少なくとも、部分的に処理された、または、もとのままのウェハ、または、スライスであってよい。基板は、平坦な表面であることも、既に形状を有することも可能である。例えば、ＣＭＯＳ処理に用いられるシリコンウェハの場合、形状は、シリコン表面が曝されている活性領域、および、二酸化シリコン層といった、絶縁層が形成されている電界領域の形成の結果として生じている。デバイス層２は、半導体処理過程で用いられるあらゆる材料が可能であり、酸化物または窒化物といった絶縁材料、シリコン、シリコンゲルマニウム、ガリウムヒ素、ゲルマニウムといった半導体材料、または、例えばチタン、タングステンといった金属のような導電性材料でもよい。デバイス層２は、化学気相堆積（ＣＶＤ）技術、スピンコート、または、従来技術に含まれる他の技術によって形成される。デバイス層２は、例えば、シリコンゲルマニウム上に形成されたシリコンのように層の積重体であってよい。
【００１７】
選択領域３において、可処分（除去できる、または、犠牲的な）部分、区画、または、部材４が、このデバイス層２に形成される。例えば、当該技術分野で周知の写真平版処理を適用することで、領域が選択されて、それによって、感光性樹脂、または、レジスト５が基板１上に展着される。この感光性樹脂は選択的に、選択領域の輪郭を持つ放射光に曝される。その後の、感光性樹脂の光に曝された領域３の現像の後、パターンが形成された感光性樹脂が、樹脂の残存する領域の下に横たわる層を覆う。レジストが除去され、マスキングされていない状態になった位置３は、様々な除去的、例えば、ドライもしくはウェットエッチング、または、付加的処理過程、例えば、イオン注入、を受けるようになる。このデバイス層を可処分にすることで、可処分部分４が、このデバイス層に、少なくとも規定の深さｄまで、マスキングされていない領域３、つまり図１（ｂ）で示されている選択領域３に形成可能となる。選択領域３においてデバイス層２を、選択領域において影響を受けない部分または非選択領域におけるデバイス層の材料的特性と、差別化する(differentiating)ことが可能な、特に除去に関し、例えば選択領域３におけるデバイス層２の脆化(degradation)または腐食(erosion)の特性を差別化可能な、外部環境(environment)または物質種(species)に曝すことで、可処分部分が形成される。このように、局所的に上記デバイス層２の除去特性を規定の深さｄまで、変化させることにより、上記デバイス層の可処分部分が形成される。この材料特性の交代が、デバイス層の堆積状態層膜厚ｔに本質的に影響を及ぼす必要はない。
【００１８】
領域を選択し、これらの選択領域３において、デバイス層に可処分部分を形成する、一連の手順(sequence)が、必要に応じ、何度も繰り返し行われる。そのような、一連の手順において、異なる領域、および／または、異なる規定の深さｄが選択可能で、これにより、デバイス層に形成される可処分部分の高さは、図１（ｃ）に示されるように、領域ごとに変更可能となる。図１（ｂ）に示される、領域３に形成される可処分領域４の初期の深さｄは、新たに選択された領域３においては、部分的にｄからｄ２に増大し、一方で新たに選択された別の領域３においては、同一の深さｄ２で新たに可処分部分が形成される。
【００１９】
可処分部４が形成された後、図１（ｄ）および１（ｅ）に示されているように、デバイス層２がパターン形成される。標準的処理過程を用いて、二次元的デバイスまたは幾何学的形態(geometrical features)が、デバイス層内の選択領域３および非選択領域の両方において、確立される。先の段階においてはデバイス層の除去特性を変化させることで、最終的なデバイスの高さ形状を規定しているが、パターン形成段階では、デバイスのレイアウトを決定する。二次元的なデバイスの形成は、例えば周知のパターン形成段階で可能である。そのようなパターン形成段階には、フォトリソグラフィ処理による、所望のパターンをフォトマスクから、図１（ｃ）に示すようにデバイス層を覆う、レジスト層５に転写する段階が含まれている。レジスト層５は、可処分な要素４の部分、または、可処分な要素を含まないデバイス層の部分を覆う。このようにして形成されたレジストパターンは、様々な除去的な処理により、下に横たわるデバイス層に転写される。パターン形成処理過程には、保護用のレジストパターンを除去または剥ぎ取る段階も含まれており、同一層内に、二次元的デバイスまたは幾何学的形態を形成し、その二次元的デバイスには可処分部分４が含まれ、この可処分部分には、図１（ｄ）に示すように同一または異なる膜厚が存在する。図１（ｃ）は、３つのデバイスがデバイス層２に形成されている場合を示している。左方のデバイスは、対応する選択領域３の周囲においてパターン形成され、可処分な要素４および非可処分な要素に分割された積重層を形成する。中央のデバイスは、あらゆる選択領域の外部においてパターン形成され、いかなる可処分、または、犠牲的な部分を含まない。この純種のデバイスの膜厚は、デバイス層の膜厚である。右方のデバイスは、３つの区分を有し、２つは部分的に２つの選択領域３、１つは非選択領域である。このように、右方のデバイスには、膜厚ｄの可処分部分４を左に有し、中央に膜厚ｄ２の可処分部分４、および、デバイス層の膜厚である、膜厚ｔを有する非可処分部分６を有する。この処理過程においてはデバイス層の幾何学的パターン形成を扱うので、膜厚ｔの堆積状態デバイス層は、実質的には維持されており、パターン形成処理は非常に良く制御され、例えば、焦点合わせの問題や食刻を施すべき層の高さの差異に悩まされることは無い。
【００２０】
デバイス層２のパターン形成の後、パターンが形成されたデバイス層の可処分部分４が、基板１および非可処分部分６に対して選択的に、除去され、図１（ｅ）に示されるように、同一層において様々なデバイスが形成される。先にデバイス層に導入した材料の特性の差異、例えば、除去可能性または溶解性を利用して、少なくともデバイス層の他の部分６からは選択的に、パターン形成されたデバイス層の可処分部分４を除去する。この除去は、ドライエッチング、例えば、反応性イオンエッチング（ＲＩＥ）、または、ウェットエッチング、または、その他の適切な除去処理により可能である。除去されていない部分、または、パターン形成されたデバイス層２の部材の膜厚は、デバイスごとに変化させることも、１つのデバイス内で変化させることも可能である。可処分部分は、選択的に除去が可能である。なぜならば、可処分部分の除去特性は、このデバイス層の他の部分に較べて高められているからである。デバイス層の除去特性が変化させられている、その深さに依って高さの異なる可処分部分が形成され、また形成が可能である。デバイス、または、その部分の局所的な膜厚は、デバイス層の堆積状態膜厚ｔから可処分部分が形成される規定の局所的な深さｄを差し引いたものとなる。可処分部分を除去する段階において、それに先立つパターン形成の段階で決定しているデバイスの形状は、実質的には維持される。図１（ｅ）には、可処分部分を除去した後の、図１（ｄ）に示したパターンが形成されたデバイスを示す。左方のデバイス６は、その膜厚が減少しており、中央のデバイス６は可処分要素の除去による影響を受けず、その一方で右方のデバイス６は形状(topography)を有する。
【００２１】
材料特性が変化させられたデバイス層２の部分、つまりは可処分部分４は除去され、もはやデバイスには存在しないので、デバイスの電気的、または、物理的挙動が、局所的にデバイス層の膜厚を変更する処理によって損なわれることはない。本方法においては、デバイス層の非可処分部分６は、実質的には影響を被らず、実質的には堆積状態デバイス層の特性と同等である。
【００２２】
本発明の第２の実施形態においては、２つの膜厚を有するゲート電極を形成する方法を開示している。ｎＭＯＳ、および、ｐＭＯＳデバイスからなるＣＭＯＳ回路が形成される。ｎＭＯＳデバイスは、好ましくは、ｐＭＯＳデバイスよりも、高さにおいて低いゲート電極を有する。両デバイスのゲート電極は共通の材料で作られている。そのような２つの膜厚を有するゲート電極により、広範な技術的手段(technological window)、および、ＣＭＯＳ処理を統合したフロー(CMOS process integration flow)において、ゲートスタックの最適化の処理に余裕がもたらされる。ゲート電極形成に用いられる、材料の膜厚のヴァリエーションは、個々のゲートスタックのパターン形成の後、作られる。この処理過程のシークエンスは、リソグラフの段階において、リソグラフ処理を適合させるのに必要となる、付加的な形状(additional topography)を一切導入しないので、パターン形成段階を簡単化する。エッチングの段階において、ゲート電極を損傷、または、他の側方への効果、たとえば、ゲートスタックと隣接する基板へのピッティングや消耗(consuming)は、大幅に減少している。本発明のゲート薄膜化の方法は、ゲート電極材料における選択的形成の結果、自己終止する処理過程である。この選択性は、パターン形成処理過程の後でのみ、利用する。したがって、本発明の処理シークエンスは、従来技術と比較して、均一性、および、再現性が非常に優れている。
【００２３】
本発明による、ＣＭＯＳ処理過程におけるゲートスタックの形成について、図２に示す。基板１が与えられている。例えば、半導体形状(semiconductor topography)からなる半導体基板が与えられている。第１領域、例えばｐ型活性領域７に、絶縁体１０および導体２からなる、第１ゲートスタックが形成される。第２領域、例えばｎ型活性領域８に第２ゲートスタックが形成される。第１７、および、第２領域８は、例えば、電界領域９によって、横方向に間隔を空けることが可能である。図２（ａ）に示すように、第１および第２の両ゲートスタックは、ゲート絶縁膜１０、および、ゲート電極材料２を備えている。ゲート絶縁膜１０には、二酸化シリコン、窒化シリコン、または、半導体処理過程において使用される他の絶縁体を利用可能である。ゲート絶縁層の膜厚は０．１ｎｍから５０ｎｍまで変化するが、好ましくは、１ｎｍから１０ｎｍである。ゲート電極材料２は、例えば、非晶質、多結晶、単結晶のような、様々な結晶化度のシリコン、シリコンゲルマニウムが可能である。ゲート電極材料の堆積状態膜厚ｔは、１０ｎｍから５００ｎｍの範囲が可能で、好ましくは、５０ｎｍから３５０ｎｍである。ある活性領域７は、そこにｐＭＯＳデバイスを形成するために用いられ、また、そこにｎＭＯＳデバイスを形成するためにも用いられる。
【００２４】
第１実施形態におけるデバイス層２である、ゲート電極材料の選択領域３は、図２（ｂ）に示すように、可処分部分４を形成するために添加される。その領域は、例えば所謂、ｎＰＬＵＳマスクを用いた、フォトリソグラフ処理過程により、選択される。このｎＰＬＵＳマスクのパターンにより、後の処理過程のフローにおいてｎＭＯＳデバイスの接合打ち込み(junction implant)がなされる領域が決定され、その一方で、ｐＭＯＳ活性領域７を含んだ、基板の残りの領域は、レジスト５に覆われたままである。このｎＰＬＵＳマスクは、既に標準的ＣＭＯＳマスクセットにおいて、利用可能である。例えばｐＷＥＬＬマスクといった、他のマスク、または、さらに専用のマスクを、処理過程にある個々のデバイスから構成される回路が特別な構成を取る場合、利用してもよい。好ましくは、選択領域３への添加は、図２（ｂ）において矢印で示されているように、イオン注入によるのだが、気相周囲または固相ソースも可能である。イオン注入添加には、添加レベルの大きさを広範なオーダーで制御すること、ならびに、エネルギー効果およびチャネリング効果を制御することによる、注入種の深さ形状を確立することにおいて、利点を有する。注入エネルギーおよびその注入種の種類によって注入深さｄは変化する。ゲート電極層２としてのポリシリコンを例に挙げれば、注入種は、リン、ヒ素、ホウ素、アンチモン、窒素、酸素、ゲルマニウムが可能で、注入エネルギは、堆積状態の膜厚ｔ、および、要求されている、ｔ−ｄに等しい最終的なゲート電極の膜厚に依存して、１００ｅＶから２００ｋｅＶの範囲が可能である。注入量は、１ｅ１４アトム毎平方センチメートルから１ｅ２０アトム毎平方センチメートルまでの範囲が可能であり、好ましくは１ｅ１５アトム毎平方センチメートルから１ｅ１７アトム毎平方センチメートルである。デバイス層２への注入の後、熱処理の段階が実行可能である。このアニーリングの段階は、加熱炉またはＲＴＰ（高速熱処理）チャンバにおいて実行可能である。
【００２５】
図２（ｃ）に示すように、層状ゲート絶縁体１０、および、電極材料２は、パターン形成され、ｎＭＯＳ活性領域においては個々のｎＭＯＳトランジスタのゲートスタックとなり、ｐＭＯＳ活性領域７においては個々のｐＭＯＳトランジスタとなる。ｎＭＯＳデバイスの場合、ゲートスタックはゲート絶縁体１０、電極層２の堆積状態にある部分、および、電極層の添加された部分もしくは可処分部分４を有する。ｐＭＯＳデバイスの場合、ゲートスタックはそのような可処分部分を含まない。
【００２６】
図２（ｄ）に示されるように、ｎＭＯＳゲートスタックのうち添加されている部分が、例えばドライ、または、ウェットエッチングによって、除去される。全てのｎＭＯＳゲートスタックは、同一のｎＰＬＵＳマスキング段階において、同一の添加条件に曝されるので、可処分部分４の膜厚ｄは実質的には全てのｎＭＯＳデバイスにおいて同じである。可処分部分４の除去は、ゲート電極のうち添加されていない部分６、ｎＭＯＳおよびｐＭＯＳ両デバイスのゲート絶縁体、ならびに、下に横たわる基板１に関して選択的に行われる。ゲート電極材料における添加物の濃度が、除去段階における食刻率を決定するので、注入段階における量とエネルギが、除去率を調整するためのパラメータとして利用される。ケー・ウィリアムス(K. Williams)らは、ジャーナル・オブ・マイクロエレクトロニカル・システムズ(Journal of microelectronical systems)の１９９６年１２月の５巻(vol.)４番(no.)の「マイクロマシン処理の食刻率(Etch rates for micromachine processing)」において、添加されていない層状の(blanket)ポリシリコン、および、ｎ＋を添加したポリシリコンの食刻率の違いを比較している。米国出願３７１５２４９号においては、ピー・パノーシス(P. Panousis)は、高度に添加がなされたポリシリコンは、リン酸から好ましからざる攻撃を受けるという事実について示唆し、さらに彼はエッチャントの組成を変えることで、そのような好ましからざる食刻を防ぐための解決策を模索している。選択領域３においては、ゲート電極材料のうち、約５０ｎｍから２００ｎｍが変化しており、それらはこの除去段階で消滅させられる。
【００２７】
図３には、ポリシリコンがゲート電極材料として用いられている場合の、本発明による、局所薄層化ゲート電極層の処理過程を示している。２つの領域７、８の上面において、膜厚の違いに対応するポリシリコンの線が現われている。１５０ｎｍの堆積状態の膜厚ｔ２は、右方の領域８では減少して、t-d = １００ｎｍ６になる。このＳＥＭ平面写真に見るように、局所的に薄層化処理してあるポリシリコン線は、非常に良く制御されている。薄層化されているポリシリコン線の膜厚t-dは均一で、線幅、または、デバイスの形状サイズｗに何ら影響を及ぼしてはいない。ゲート材料の除去はゲート電極の上面からのみ生じ、添加を受けていない端面からは生じないので、ゲートスタックの形状サイズｗは維持される。
【００２８】
ゲート電極層２の可処分部分４の除去の後、今や異なるゲート電極膜厚を有する、ｎＭＯＳおよびｐＭＯＳデバイスを備えた、基板１はさらにＣＭＯＳ処理過程の流れに沿って処理することが可能である。ｎＭＯＳおよびｐＭＯＳのゲート電極は、両者ともに同一の電極材料である。接合、スペーサ、および、シリサイドの形成が可能である。スペーサの形成、および、シリサイド形成処理に、一切の問題はない。高さの異なるポリシリコンの存在に起因する、ゲートスタック高さの違いによって、スペーサの膜厚を変えることが可能である。つまり、薄いスペーサを低位にあるゲートに、そして厚いスペーサを高位にあるゲートに形成するのである。このスペーサ膜厚におけるヴァリエーションは、ＣＭＯＳアーキテクチャの観点から見れば、有益である。ｐＭＯＳデバイスの場合には、厚いスペーサが、ｐＭＯＳトランジスタを、高度に添加されているホウ素接合（ＨＤＤ）のゲートスタックの下部に位置するチャネル領域への大きな横方向拡散から保護する。他方で、ｎＭＯＳデバイスの場合には、薄いスペーサが、長い低添加延伸部（ＬＤＤ）を防ぐので、直列抵抗を低減することが可能となる。我々の実験において、以下のスペーサ膜厚が得られている、
１００ｎｍのポリシリコン膜厚ｔ−ｄを有するｎＭＯＳにおいて、
スペーサ膜厚４５ｎｍ、
１５０ｎｍのポリシリコン膜厚ｔを有するｐＭＯＳにおいて、
スペーサ膜厚８５ｎｍ。
【００２９】
２つの膜厚を有するポリシリコンゲートを備えたＣＭＯＳ回路における、スペーサの膜厚の違いを、図４（ａ）より見て取れる。２つのＣＭＯＳデバイスが形成されており、ｐＭＯＳデバイスは隔絶されたｐＭＯＳ活性領域８にあり、一方でｎＭＯＳデバイスは共通のｎＭＯＳ活性領域７にある。ｎＭＯＳ活性領域７内で、ポリシリコン線は薄くなっている。ここでもまた、膜厚の均一性および形状サイズは非常に良く制御されている。図４（ｂ）は、可処分部分を除去する当方性処理過程の影響を示している。ゲート絶縁体１０、ゲート電極２のうち影響を受けていない部分６、および、ゲート電極２のうちの可処分部分４を有するゲートスタックは、スタックの上面および側方端面より除去物質に曝されるのだが、可処分部分４のみが、（破線を輪郭とする矩形で示した）初期サイズから、（ハッチングを施した矩形で示した）ある瞬間のサイズへのサイズの変化で示されているように、除去される。また、ことなる高さにある複数のｎＭＯＳおよびｐＭＯＳデバイスとの接点形成に関しても、何ら問題点は見当たらない。基板１を覆う前金属誘電体(premetal dielectric)（ＰＭＤ）に、コンタクトホールを食刻する段階において、どのみち、この形状の相違が取り扱われ、処理されるのである。なぜならば、ソースおよびドレイン、ならびに、ｎＭＯＳおよびｐＭＯＳゲートの接点は同時に食刻され、これらの表面は異なるレベルに位置するからである。
【００３０】
本発明の第３の、好ましい実施形態においては、図５（ａ）ないし（ｅ）に示されているように、サブミクロンＣＭＯＳ処理過程における２つの膜厚を有するゲート電極を形成する方法を開示している。８インチ（２０．３ｃｍ）シリコンウェハ１のような、ｎ−およびｐ−型活性領域７、８、ならびに、電界領域９を有するウェハは、処理を受ける。５ｎｍ膜厚二酸化シリコン・ゲート絶縁層が熱的に成長する。このゲート絶縁体１０の上面に、化学気相堆積（ＣＶＤ）処理を用いて、１５０ｎｍの多結晶シリコンが堆積される（図５（ａ）参照）。このポリシリコン層が、ゲート電極層として機能する。ｎＭＯＳゲートのプリドーピングのための標準的なリソグラフィ段階は、選択領域３を選択するためにｐウェルマスクを用いて実施される。約５０ｎｍの深さｄを有する可処分部分４の形成のために、選択領域３内のゲート電極２に、約２０ｋｅＶのエネルギによって、約３ｅ１５毎平方センチメートルのリン添加物が注入される。１９３または１５７ｎｍのリソグラフィ技術を利用するサブミクロンリソグラフィ処理において標準的な手法である、反射防止コーティング（ＡＲＣ）が、ゲート電極２の上面に確立される（図５（ｃ）参照）。レジスト層への露光段階において、このＡＲＣ層１１がレジスト層５とその下に横たわるゲート電極２との界面における、入射光の好ましからざる反射を防ぐ。別の材料も周知であり、当業者によって利用されているが、これに関する明確な例として、５０ｎｍの酸窒化シリコン(SiON)層をＡＲＣ層として用いている。図５（ｄ）に示されているように、第２実施形態において議論したようなゲートスタックのパターンが形成されている。ＡＲＣ層１１、可処分部分４、堆積状態の部分６、および、ゲート絶縁体１０、からなるｎＭＯＳゲートスタック、ならびに、そのような可処分部分４を含まないｐＭＯＳゲートスタックを残して、感光層５が除去される。ＡＲＣ層は、標準的なリン酸ウェットエッチングの段階を用いて除去される。このＡＲＣに対するウェット除去は、ポリシリコン層２の高度に添加されている部分４にも、作用する。高度に添加されていることで、ゲート電極のこの部分は、既にＡＲＣ層の除去で用いたものと同一の食刻物質にたいして、敏感になっている。添加を受けていないシリコンに関する、酸窒化シリコンおよび高度に添加されているシリコンの高い選択性の結果、除去処理過程は良く制御される。図５（ｅ）に示されているように、高度に添加されているシリコンの部分が除去されれば食刻処理過程は停止し、２つのゲートを有するＣＭＯＳデバイスが形成される。ポリシリコン膜厚は、ＡＲＣ層および高度に添加を受けたシリコンの部分の両者へのリン酸(H3PO4)エッチングに先立って、ｎＭＯＳおよびｐＭＯＳデバイスのそれぞれに対し、堆積ポリシリコン層の膜厚ｔ、および、添加深さｄを決定する添加条件を決定することで、別々に決定することが可能である。
【００３１】
この好ましい実施形態について、補足的な実験を行っている。試験第１組においては、８インチ（２０．３ｃｍ）ｐ型シリコン基板が用いられた。これらウェハの上面に、膜厚２ｎｍの一酸化窒素（ＮＯ）絶縁体層が形成された。このゲート絶縁体の上面に、膜厚１５０ｎｍの多結晶性シリコンが堆積された。このゲート電極材料は、表１に示されているスプリットを用いてゲート電極材料は、添加された。ポリシリコン層の部分的添加の後、ウェハは、表１に示す、スプリットに基づいて、アニーリングを受けた。そして、酸窒化シリコン反射防止層が堆積され、個々のトランジスタを形成するためにゲートスタックのパターンが形成された。レジスト層のリソグラフィ処理、エッチング、および、除去の各段階からなる、このパターン形成段階の後、ゲートスタックパターンの上面に残存する酸窒化シリコン(SiON)層が、表１に示されているようにリン酸を用いて除去される。このウェットエッチング段階の後、フッ化水素を基材とした洗浄溶液によって、ウェハは洗浄される。
【表１】
実験第２組においては、８インチ（２０．３ｃｍ）ｐ型シリコン基板が用いられた。この実験においては、膜厚１．５ｎｍ一酸化窒素（ＮＯ）絶縁体層を成長させた。より薄いゲート絶縁膜を成長させたのは、ゲート絶縁体および下に横たわる基板から、添加を受けたゲート電極を除去するウェット・エッチャントの選択能を観察するためである。ゲート電極層に用いる膜厚１５０ｎｍの多結晶性シリコンも成長させた。幾つかのウェハについては、表２に示したように、均一な多結晶性シリコン層の上面にＣＶＤ酸化物、例えばＴＥＯＳを形成した。この層は、注入されるイオンに対して付加的な障壁となって注入処理過程に影響を及ぼす。そして、ゲート電極層には、リンを、表２に示したスプリットごとに、エネルギを２０ｋｅＶから３５ｋｅＶの範囲で、注入量は３ｅ１５毎平方センチメートルから１ｅ１５毎平方センチメートルの範囲で、注入した。ゲート電極層に対する添加の後、停止層(stopping layer)、または、注入障壁(implant barrier)として付加的層を用いる、用いないに依らず、いくつかのウェハは異なるアニーリング条件でアニーリングした。そして、ＴＥＯＳ層は、ポリシリコン層は実質的には無傷のままに、例えば、フッ化水素溶液(HF solution)のようなウェットエッチャントによって、除去される。そして、反射防止酸窒化シリコン層(antireflective SiON layer)が堆積され、ゲートスタックのパターン形成が行われる。ゲートスタック上面の保護用レジスト層(protective resist layer)が除去される。そして、酸窒化シリコン層は、表２に示したスプリットに基づいて、２つのウェットエッチャントのうちの１つにより、除去される。犠牲的要素４の除去は、好ましくは、８３から８７リン酸重量％濃度のリン酸水溶液を用いてなされる。エッチング処理の実施温度は、約１５０℃から１６０℃の間であり、好ましくは１５９℃である。犠牲的要素４の除去は、１：１０：２の比率の９５％硫酸、８５％リン酸、および、水の混合液を用いて、約１４０℃の実施温度においても可能である。
【表２】
本発明の第４実施形態においては、本発明は微小電気機械システム(Micro-electromechanical system)（ＭＥＭＳ）デバイスの形成に利用される。図６（ａ）は、デバイス層２が堆積したＭＥＭＳデバイスの基板１を示している。この基板は、セラミック、ガラス、または、半導体基板が可能である。このデバイスまたは永久層２は、規定の寸法を有する可処分部分４および非化処分部分１２に区分される。この区分化は、先の実施形態（図５（ｂ）参照）が開示する方法を用いて達成される。図６（ｂ）に示されているように、第１の可処分要素４と位置合わせをして、新しい領域３が選択され、多の可処分部分４’が形成される。図６（ｃ）においては、デバイス層２は、３つの部分的に重なり合っている可処分部分４、４’、４’’で構成される、ピラミッド形状の可処分部分で構成されるように示されている。図６（ｄ）に示されるように、このピラミッド形状の可処分部分を除去の後、キャビティがデバイス層内に形成される。この例においては、キャビティは金属層１３に覆われ、凹面形状鏡を構成する。この金属層１３もまた、対応する可処分部分４、４’、４’’の深さで決定される、デバイス層２内における個々の深さまたは高さにおいて、例えば、接点をとして使用される金属パターン１４になるように、後にパターン形成されることも可能である。
【００３２】
【発明の効果】
本発明は、均一性および再現性を改善し、費用効果のある方法で、半導体処理に用いられる層の膜厚を局所的に調整、また制限された処理ステップ数で、半導体処理に用いられる層の膜厚を局所的に調整する。本発明は、費用効果があり、高効率な方法で、共通する層に形成された、機構群の膜厚を、所望の膜厚に合わせることを可能としている。
【図面の簡単な説明】
【図１】 （ａ）ないし（ｅ）：同一層内で異なる膜厚を有するデバイスを形成する段階を、断面図によって図示した、本発明の第１実施形態の処理流れの概略図である。
【図２】 （ａ）ないし（ｄ）：異なるゲート電極膜厚のｎＭＯＳおよびｐＭＯＳデバイスを形成する段階を、断面図によって図示した、本発明の第２実施形態の処理流れの概略図である。
【図３】 第２実施形態の電極層内に異なる高さを形成した後の、膜厚の均一性および線幅の制御を示す、ＳＥＭによる平面写真である。
【図４】 （ａ）ないし（ｂ）：好ましい実施形態による電極層内に、高さの差異を形成した後の、膜厚の均一性および線幅の制御を示す、ｎ型およびｐ型活性領域を有するＣＭＯＳデバイスの、ＳＥＭによる平面写真である。
【図５】 （ａ）ないし（ｅ）：異なるゲート電極膜厚を有する、ｎＭＯＳおよびｐＭＯＳデバイスを形成する段階を、断面図によって図示した、本発明の好ましい実施形態の処理流れの概略図である。
【図６】 （ａ）ないし（ｅ）：ＭＥＭＳデバイスを形成する段階を、断面図により図示した、本発明の実施形態の処理流れの概略図である。
【符号の説明】
１ ・・・ 基板
２ ・・・ デバイス層
３ ・・・ 選択領域
４ ・・・ 可処分部分
５ ・・・ レジスト
【発明の属する技術分野】
本発明は、構造要素が共通した層に異なる厚さで形成される、半導体処理に関する。特に、サブミクロンＣＭＯＳ技術においては、ｎＭＯＳデバイスのゲート電極の厚さは、ｐＭＯＳデバイスのゲート電極厚さと異なる必要がある。故に、本発明は、選択可能なゲート厚を有するＣＭＯＳ半導体デバイス、およびそのようなデバイスを製造する方法にも関する。
【０００２】
【従来の技術】
定義によれば、ＣＭＯＳ集積回路は、ｎ型（ｎＭＯＳ）およびｐ型（ｐＭＯＳ）電界効果トランジスタ（ＦＥＴ）の組み合わせである。これら２種のトランジスタは、通例、それぞれｎチャネルもしくはｎＭＯＳおよびｐチャネルもしくはｐＭＯＳデバイスと呼ばれている。そのようなＣＭＯＳ回路製造方法は、当業者に関し周知である。シリコンのような半導体基板上で、続く処理過程で、これらトランジスタが形成されることとなる領域が選択される。これらいわゆる「活性領域」は、その間に絶縁構造を形成することにより、互いに絶縁されている。そのような絶縁構造の例としては、選択酸化シリコン（ＬＯＣＯＳ）または絶縁体によるトレンチ分離（ＳＴＩ）がある。後にｎＭＯＳまたはｐＭＯＳデバイスが形成されることになる活性領域は、それぞれがｎＭＯＳまたはｐＭＯＳ活性領域と呼ばれている。ゲート絶縁膜は、半導体基板表面に形成される。通例、ゲート絶縁膜は、シリコン表面の酸化、または、基板上に高誘電体の積重体(stack)の形成により、形成されている。このゲート絶縁膜の上面において、ゲート電極が確立される。多結晶シリコン（ｐＳｉ）もしくは多結晶シリコンゲルマニウム（ｐＳｉＧｅ）またはその合金といった半導体材料の堆積(depositing)により、ゲート電極が得られる。この層状ゲート絶縁膜および電極材料は、パターン形成されて、各トランジスタのゲートスタック(gate stack)になる。半導体ゲート電極材料は通常、イオン注入ソースより与えられる添加物のドーピングによって、導電性を与えられる。ゲート電極材料は、ｎＭＯＳおよびｐＭＯＳに共通であるが、両デバイスのゲート電極へのドーピングは、両デバイスのうちの１つのみからなる領域を選択的にマスキングして、分離的に行われる。ｎＭＯＳトランジスタのゲート電極へのドーピングの間に、ｎＭＯＳのソース／ドレイン接合も形成され、必要な変化を加えて、ｐＭＯＳへのドーピングの間にも、対応するソース／ドレイン接合が、マスキングされていない活性領域に形成される。ソース／ドレイン接合は、ゲートスタックの下に形成され、向き合う、ドーピングされたチャネル領域との電気的接点を成す。処理過程のうちに、付加的注入、例えば、ウェル(well)またはシンク(sink)のような基板内の添加領域の形成、もしくは、当業者に周知の注入であって処理すべきデバイスに所望の電気的および機能的挙動を与えるために必要な注入を行うことができる。
【０００３】
ゲート電極へのドーピングには、いくつかの満たすべき必要条件が存在する。ゲート電極および接合領域に同時にドーピングするために用いられる、イオン注入の投与量（イオン毎平方センチメートル）は、例えばゲート電極およびソース／ドレイン接合の両方においては十分に低い抵抗率を得るために、十分に高くなければならない。理想的には、ドーピングはゲート電極全体に渡って、勿論ゲート電極の下に横たわる界面まで、均一であるべきである。もしも、ゲート絶縁体／ゲート電極界面における添加濃度（イオン毎立方センチメートル）があまりに低ければ、電界効果トランジスタに逆方向のバイアスがかけられた場合に、ゲート電極のこの部分が空乏化することがある。そのような望まざる空乏は、トランジスタの電気的性能に負の影響を与える。ゲートキャパシタンスと直列的に、空乏層が付加的なキャパシタンスを形成し、チャネルおよびバルク領域のゲート電圧の制御を困難にし、より深刻な短チャネル効果を誘導する。もしも、ゲート電極へのイオン注入のために、高注入エネルギが用いられれば、均一な添加をしたゲート電極層が得られる。しかし、ゲート電極への添加は、ゲート電極自体に制限されなければならないので、この注入エネルギはある制限内に収めなければならない。もし、ゲート添加物が、相対するドーピングされたチャネル領域に達せば、チャネルはカウンタードーピングされるか、少なくとも効果的なチャネルへのドーピングが減少し、デバイスの閾値電圧および「短チャネル」特性の変化を起こす。高注入エネルギは、深い接合部をも、もたらすのだが、サブミクロンＣＭＯＳを基とする技術においては、短チャネル効果および接合部キャパシタンスを減らすために、浅い接合部が好ましい。これとは反対に、もしも熱処理過程に続いて低注入エネルギを用いれば、上記の問題は回避されるが、これらの熱処理過程または後続の別の熱処理過程の間、ゲート添加物が、ゲート電極からゲート絶縁体を通り、チャネル領域へ拡散し、チャネルへのドーピングをキャンセルしかねない。
【０００４】
リン、ヒ素、または、アンチモンといったイオンは、ｎＭＯＳデバイスのゲート電極のドーピングに用いられているが、そのような重イオンの注入に際しては、たとえ注入エネルギが上昇しても、チャネル領域への侵入は起こりにくい。少なくともゲート絶縁体においては、これら不純物の拡散速度は低いので、注入過程の後に続く熱的処理過程の間の、これら重イオンによるチャネル領域への侵入は実質上起こらない。それとは反対に、ｐＭＯＳデバイスのゲート電極へのドーピングに用いられる、ホウ素のような軽イオンは、サブミクロンＭＯＳ技術で用いられる、薄いゲート絶縁体を通り、チャネルに侵入しやすい。もし、チャネルへのホウ素のさらなる侵入を防ぐために、アニーリング条件をｐＭＯＳトランジスタに最適化すれば、ＣＭＯＳ処理過程の熱エネルギまたは熱収支は、ｎ型添加物を活性化すること、または、ゲート電極全体へ拡散させることに十分ではなく、ｎＭＯＳデバイスにおいて、高度なゲートの空乏化が生じる。それ故、これら両デバイスを統合することは、非常に注意深く注入条件を最適化すること、および、最後のアニーリング過程を最適化することを必要としている。
【０００５】
特許文献１は、ポリシリコンのゲート電極の膜厚を２つ有するＣＭＯＳ構造を開示している。薄いｎＭＯＳのゲート電極に必要なｎ型添加物の拡散は少ないので、このゲート電極に均一な添加がされるのに必要な熱的エネルギは小さい。厚いｐＭＯＳゲート電極は、チャネルへの注入イオンの侵入を防ぐのに十分な停止能(stopping capability)を有する。厚いｐＭＯＳのゲート電極は、ホウ素の進入の危険性なしで、最後のＲＴＡの温度を上昇させることを可能にし、添加物の活性を改善している。ある所定の熱的収支に関し、ｐ型不純物は、ゲート電極／ゲート絶縁体界面またはチャネル領域に到達するまでに、長い距離を拡散しなければならない。この、いわゆる「デュアルゲート」ＣＭＯＳ処理過程が、ｎＭＯＳにおけるゲート空乏、および、ｐＭＯＳデバイスについて、チャネルへのホウ素の侵入を減らすことに関し、ゲート電極に関する処理の最適化を容易にしている。本特許は、ｎＭＯＳデバイスのゲート電極の膜厚を減らし、ｐＭＯＳデバイスのためのゲート電極層の膜厚を増加させる方法を記述する、いくつかの実施形態を開示する。
１．ｎＭＯＳデバイス領域外部の堆積状態（堆積されたまま、熱処理等を受けていない状態(as-deposited)）ポリシリコン層をマスキングし、時限的(timed)エッチングを用いてマスキングされていない領域のポリシリコンを除去、例えば、規定時間だけ、反応性イオンエッチング（ＲＩＥ）のようなドライエッチングを行う。
２．ゲート絶縁体上に、ゲート電極としてポリシリコン／酸化シリコン／ポリシリコンの多層構造を堆積させ、ｎＭＯＳデバイスが形成される領域のみ、この多層構造の上部ポリシリコン層を除去する。
３．ｐＭＯＳデバイス領域外部の堆積状態ポリシリコンのゲート電極を薄い酸化物層でマスキングし、堆積状態ポリシリコン層の非酸化領域の上部に付加的なシリコン層を成長させる。
４．ｐＭＯＳ領域内の堆積状態ポリシリコンのゲート電極を薄い窒化物でマスキングし、マスキングされていないポリシリコン層を酸化し、ウェットエッチング処理により、酸化されたポリシリコン層を除去する。
【０００６】
ここで提案されている方法には、複雑性および製造しやすさに関して幾つかの欠点を有する。このポリシリコン層のパターン形成に先立って得ている堆積状態ポリシリコン電極における変形例として、付加的な形状がｎＭＯＳおよびｐＭＯＳデバイスの間に作られる。この高さの違いが、処理の自由度およびパターン形成処理の制御に影響を与える。ポリシリコン層にエッチングを施す過程において、ｎＭＯＳデバイスのゲートスタックは、過剰エッチングされ、下に横たわる活性領域にまで食刻が進む。この「ピッティング」の問題は、この電極のエッチングがこのゲート絶縁体で停止しなければならない場合、より重大な問題となる。したがって、ここで提案されている方法は、より小さなスケールのＣＭＯＳ処理における使用には適さない。
【０００７】
もし、ドライエッチング技術を用いて、ｎＭＯＳ領域における堆積状態ポリシリコン層を薄くすれば、下に横たわるゲート酸化物が、このエッチングプラズマに曝され、ゲート絶縁体にプラズマ損傷(plasma damage)が発生する。時限的エッチング処理は、食刻の速度のようなエッチングのパラメータは制御を受けないので、最終膜厚は高分散性を示すことが知られている。ｐＭＯＳデバイス領域内の堆積状態ポリシリコン層を厚くすることは、選択的成長を可能にする処理過程と同様に、マスキング過程を経なければならないので、確実に処理の複雑さは増大する。選択的成長または選択的エッチングは、マスキングまたは停止層の存在を必要とする。もし、このマスキングまたは停止層が除去されなければ、ゲート電極、および、それ故にデバイスの電気的性能に影響を与える。
【０００８】
【特許文献１】
特開２０００−０５８６６８号公報 （第１図）
【０００９】
【発明が解決しようとする課題】
本発明の目的は、均一性および再現性を改善し、費用効果のある方法で、半導体処理に用いられる層の膜厚を局所的に調整することである。
本発明の他の目的は、制限された処理ステップ数で、半導体処理に用いられる層の膜厚を局所的に調整することである。
本発明の他の目的は、費用効果があり、高効率な方法で、共通する層に形成された、機構群(groups of features)の膜厚を、所望の膜厚に合わせることである。
本発明の他の目的は、共通ゲート電極の膜厚が、例えば、ｎ型またはｐ型デバイスといったＭＯＳデバイスに依存しているＣＭＯＳ回路を得ることである。
本発明の他の目的は、制限された処理ステップ数で、共通ゲート電極の膜厚が局所的に調整される、ＣＭＯＳ回路を得ることである。
本発明の他の目的は、共通ゲート電極の膜厚が、局所的に調整されて、それによって少なくともＣＭＯＳデバイスとしての機能およびゲート線幅の制御を維持しているＣＭＯＳ回路を得ることである。
本発明の他の目的は、ＣＭＯＳ処理において使用される異種ゲート電極添加物間の拡散速度の違いを補償する方法を開示することである。
本発明の他の目的は、共通のデバイス材料において三次元的構造が形成されているデバイスを製造し、それにおいては、上記三次元的構造はたった１つの付加的段階によって形成されることである。
本発明の他の目的は、ｎ型およびｐ型デバイスのための、ＣＭＯＳ処理の熱的収支を最適化するための自由度に、更なる自由度を加えることである。
本発明の他の目的は、異なる種類のゲート電極添加物間の、異なるイオン注入エネルギの範囲を補償する、サブミクロンＣＭＯＳ処理に利用可能な方法を開示することである。
本発明の他の目的は、最小の接合深さ、および、ゲート電極層に渡って実質的に均一で、ゲート電極層に制限されたゲート電極への添加を有する、電界効果トランジスタを備えたＣＭＯＳ回路を得ることである。
【００１０】
【課題を解決するための手段】
本発明の第１の態様においては、集積回路のような電子部品のデバイス層に、または、電子部品の製造において用いられる方法により製造されたデバイス、例えばＭＥＭＳデバイス、に形状を構成する方法を開示している。この方法は、基板を調達する段階、該基板にデバイス層を形成する段階、該デバイス層の選択領域において可処分部分(disposable parts)を作る段階、少なくとも該選択領域における該デバイス層にパターンを形成する段階、および、該デバイス層の該可処分部分を選択的に除去する段階、よりなる。可処分部分は、デバイス層の膜厚の内部に形成されるが、この層を完全に貫くことはない。好ましくは、この可処分部分は、規定の深さまで上記デバイス層の除去特性を変化させることで生成される。より好ましくは、デバイス層の除去特性の変化は、デバイス層に科学物質を導入したことに起因、または、関連している。例えば、規定の深さまで、これら選択領域にドーピングすることで除去特性を変化させている。
【００１１】
本発明は、デバイス層に少なくとも第１および第２領域を有し、該第１領域は第２領域と異なる膜厚を有し、第１および第２領域の膜厚の差異は、第１および第２領域を形成するためのパターン形成をデバイスに施した後、デバイス層に生成された可処分部分を除去した結果生じたものであることを特徴とする、集積回路を供する。
【００１２】
本発明はまた、デバイス層に少なくとも第１および第２領域を有し、該第１および第２領域は第１の膜厚を有し、少なくとも第１領域の膜厚の内で、可処分部分が用意されており、該第２領域と異なる膜厚を有する第１領域を形成するため、可処分部分が除去可能であることを特徴とする、部分的に完成している集積回路を供する。
【００１３】
さらに別の本発明の態様においては、ゲート電極の膜厚がトランジスタの種類に依存する、ＣＭＯＳ処理が開示される。この実施形態においては、基板は半導体基板であるが、デバイス層はゲート電極層である。好ましくは、反射防止層がデバイス層の上部に堆積される。可処分要素がデバイス層に生成され、その後でデバイス層はパターン形成される。可処分要素は、反射防止層が存在すれば、反射防止層も除去するエッチング液を用いて除去される。
【００１４】
【発明の実施の形態】
本発明は、図面を参照して記述される。全ての図面は、いくつかの本発明の態様および実施形態を例示することを目的とし、縮尺は統一されていない。デバイスおよび製造段階は、明瞭性を理由として簡単化して描写している。全ての代替物および選択可能物が示されているのではなく、故に本発明は添付の図面の内容に制限されるものではない。結局のところ、添付の図面において、本発明は詳細に記述されている。しかしながら、当業者がいくつかの他の均等な実施形態、または、本発明を実施する他の方法を想像できることは明らかで、本発明の思想および範囲は、請求項の用語によってのみ制限される。本発明は、デバイス層の膜厚の内に、可処分層の形成に関する記述である。デバイス層は、集積回路または、例えばＭＥＭＳデバイスのような、電子部品処理に用いられる技術で製造されるデバイスといった、電子デバイスの部分である。
【００１５】
半導体処理においては、しばしば異なる膜厚または層の高さが利用できるデバイスが望まれる。上記のように、異なるゲート電極膜厚を有するｎＭＯＳおよびｐＭＯＳデバイスが、例えば、短チャネル効果を抑制する助けとなる。異なる電極厚を有するレジスタまたはキャパシタもまた形成され、例えば、そのデバイスの抵抗として、異なる電気的性質、または、例えば、形状の変形のような、処理上の特性をもたらす。好ましくは、これらデバイスは、製造費用を節減するよう、デバイス材料の共通する層に形成される。そのようなデバイス材料の、ただ１つの層が、最終的には異なる膜厚を有するデバイスを形成するよう成形されるので、処理過程のスループットが改善される。このデバイス層を成形した後で、デバイス層の膜厚が調整(adjusted)されて、または、変調(modulated)されて、異なるデバイスの、または処理上の、要請を満たすように異なった高さを有する、デバイスまたはデバイスの部分が作られる。デバイス層は、半導体基板であり、デバイスの最終形態において少なくともその部分が存在する、基板に形成される、少なくとも１層の積重体である。デバイス層は、永続層(permanent layer)とも呼ばれる。デバイス材料とは、デバイスの最終形態の要素、または、部分を構成する材料である。
【００１６】
本発明の第１実施形態が、図１（ａ）ないし（ｅ）に示されている。図１（ａ）に示されているように、堆積状態、膜厚ｔのデバイス層２が基板１に形成される。この基板１は、シリコン、ガリウムヒ素、ゲルマニウム、シリコンゲルマニウムのような半導体材料、または、ガラスのスライス、セラミック材料、サファイアのような絶縁材料、または、金属のような導電性材料からなる、少なくとも、部分的に処理された、または、もとのままのウェハ、または、スライスであってよい。基板は、平坦な表面であることも、既に形状を有することも可能である。例えば、ＣＭＯＳ処理に用いられるシリコンウェハの場合、形状は、シリコン表面が曝されている活性領域、および、二酸化シリコン層といった、絶縁層が形成されている電界領域の形成の結果として生じている。デバイス層２は、半導体処理過程で用いられるあらゆる材料が可能であり、酸化物または窒化物といった絶縁材料、シリコン、シリコンゲルマニウム、ガリウムヒ素、ゲルマニウムといった半導体材料、または、例えばチタン、タングステンといった金属のような導電性材料でもよい。デバイス層２は、化学気相堆積（ＣＶＤ）技術、スピンコート、または、従来技術に含まれる他の技術によって形成される。デバイス層２は、例えば、シリコンゲルマニウム上に形成されたシリコンのように層の積重体であってよい。
【００１７】
選択領域３において、可処分（除去できる、または、犠牲的な）部分、区画、または、部材４が、このデバイス層２に形成される。例えば、当該技術分野で周知の写真平版処理を適用することで、領域が選択されて、それによって、感光性樹脂、または、レジスト５が基板１上に展着される。この感光性樹脂は選択的に、選択領域の輪郭を持つ放射光に曝される。その後の、感光性樹脂の光に曝された領域３の現像の後、パターンが形成された感光性樹脂が、樹脂の残存する領域の下に横たわる層を覆う。レジストが除去され、マスキングされていない状態になった位置３は、様々な除去的、例えば、ドライもしくはウェットエッチング、または、付加的処理過程、例えば、イオン注入、を受けるようになる。このデバイス層を可処分にすることで、可処分部分４が、このデバイス層に、少なくとも規定の深さｄまで、マスキングされていない領域３、つまり図１（ｂ）で示されている選択領域３に形成可能となる。選択領域３においてデバイス層２を、選択領域において影響を受けない部分または非選択領域におけるデバイス層の材料的特性と、差別化する(differentiating)ことが可能な、特に除去に関し、例えば選択領域３におけるデバイス層２の脆化(degradation)または腐食(erosion)の特性を差別化可能な、外部環境(environment)または物質種(species)に曝すことで、可処分部分が形成される。このように、局所的に上記デバイス層２の除去特性を規定の深さｄまで、変化させることにより、上記デバイス層の可処分部分が形成される。この材料特性の交代が、デバイス層の堆積状態層膜厚ｔに本質的に影響を及ぼす必要はない。
【００１８】
領域を選択し、これらの選択領域３において、デバイス層に可処分部分を形成する、一連の手順(sequence)が、必要に応じ、何度も繰り返し行われる。そのような、一連の手順において、異なる領域、および／または、異なる規定の深さｄが選択可能で、これにより、デバイス層に形成される可処分部分の高さは、図１（ｃ）に示されるように、領域ごとに変更可能となる。図１（ｂ）に示される、領域３に形成される可処分領域４の初期の深さｄは、新たに選択された領域３においては、部分的にｄからｄ２に増大し、一方で新たに選択された別の領域３においては、同一の深さｄ２で新たに可処分部分が形成される。
【００１９】
可処分部４が形成された後、図１（ｄ）および１（ｅ）に示されているように、デバイス層２がパターン形成される。標準的処理過程を用いて、二次元的デバイスまたは幾何学的形態(geometrical features)が、デバイス層内の選択領域３および非選択領域の両方において、確立される。先の段階においてはデバイス層の除去特性を変化させることで、最終的なデバイスの高さ形状を規定しているが、パターン形成段階では、デバイスのレイアウトを決定する。二次元的なデバイスの形成は、例えば周知のパターン形成段階で可能である。そのようなパターン形成段階には、フォトリソグラフィ処理による、所望のパターンをフォトマスクから、図１（ｃ）に示すようにデバイス層を覆う、レジスト層５に転写する段階が含まれている。レジスト層５は、可処分な要素４の部分、または、可処分な要素を含まないデバイス層の部分を覆う。このようにして形成されたレジストパターンは、様々な除去的な処理により、下に横たわるデバイス層に転写される。パターン形成処理過程には、保護用のレジストパターンを除去または剥ぎ取る段階も含まれており、同一層内に、二次元的デバイスまたは幾何学的形態を形成し、その二次元的デバイスには可処分部分４が含まれ、この可処分部分には、図１（ｄ）に示すように同一または異なる膜厚が存在する。図１（ｃ）は、３つのデバイスがデバイス層２に形成されている場合を示している。左方のデバイスは、対応する選択領域３の周囲においてパターン形成され、可処分な要素４および非可処分な要素に分割された積重層を形成する。中央のデバイスは、あらゆる選択領域の外部においてパターン形成され、いかなる可処分、または、犠牲的な部分を含まない。この純種のデバイスの膜厚は、デバイス層の膜厚である。右方のデバイスは、３つの区分を有し、２つは部分的に２つの選択領域３、１つは非選択領域である。このように、右方のデバイスには、膜厚ｄの可処分部分４を左に有し、中央に膜厚ｄ２の可処分部分４、および、デバイス層の膜厚である、膜厚ｔを有する非可処分部分６を有する。この処理過程においてはデバイス層の幾何学的パターン形成を扱うので、膜厚ｔの堆積状態デバイス層は、実質的には維持されており、パターン形成処理は非常に良く制御され、例えば、焦点合わせの問題や食刻を施すべき層の高さの差異に悩まされることは無い。
【００２０】
デバイス層２のパターン形成の後、パターンが形成されたデバイス層の可処分部分４が、基板１および非可処分部分６に対して選択的に、除去され、図１（ｅ）に示されるように、同一層において様々なデバイスが形成される。先にデバイス層に導入した材料の特性の差異、例えば、除去可能性または溶解性を利用して、少なくともデバイス層の他の部分６からは選択的に、パターン形成されたデバイス層の可処分部分４を除去する。この除去は、ドライエッチング、例えば、反応性イオンエッチング（ＲＩＥ）、または、ウェットエッチング、または、その他の適切な除去処理により可能である。除去されていない部分、または、パターン形成されたデバイス層２の部材の膜厚は、デバイスごとに変化させることも、１つのデバイス内で変化させることも可能である。可処分部分は、選択的に除去が可能である。なぜならば、可処分部分の除去特性は、このデバイス層の他の部分に較べて高められているからである。デバイス層の除去特性が変化させられている、その深さに依って高さの異なる可処分部分が形成され、また形成が可能である。デバイス、または、その部分の局所的な膜厚は、デバイス層の堆積状態膜厚ｔから可処分部分が形成される規定の局所的な深さｄを差し引いたものとなる。可処分部分を除去する段階において、それに先立つパターン形成の段階で決定しているデバイスの形状は、実質的には維持される。図１（ｅ）には、可処分部分を除去した後の、図１（ｄ）に示したパターンが形成されたデバイスを示す。左方のデバイス６は、その膜厚が減少しており、中央のデバイス６は可処分要素の除去による影響を受けず、その一方で右方のデバイス６は形状(topography)を有する。
【００２１】
材料特性が変化させられたデバイス層２の部分、つまりは可処分部分４は除去され、もはやデバイスには存在しないので、デバイスの電気的、または、物理的挙動が、局所的にデバイス層の膜厚を変更する処理によって損なわれることはない。本方法においては、デバイス層の非可処分部分６は、実質的には影響を被らず、実質的には堆積状態デバイス層の特性と同等である。
【００２２】
本発明の第２の実施形態においては、２つの膜厚を有するゲート電極を形成する方法を開示している。ｎＭＯＳ、および、ｐＭＯＳデバイスからなるＣＭＯＳ回路が形成される。ｎＭＯＳデバイスは、好ましくは、ｐＭＯＳデバイスよりも、高さにおいて低いゲート電極を有する。両デバイスのゲート電極は共通の材料で作られている。そのような２つの膜厚を有するゲート電極により、広範な技術的手段(technological window)、および、ＣＭＯＳ処理を統合したフロー(CMOS process integration flow)において、ゲートスタックの最適化の処理に余裕がもたらされる。ゲート電極形成に用いられる、材料の膜厚のヴァリエーションは、個々のゲートスタックのパターン形成の後、作られる。この処理過程のシークエンスは、リソグラフの段階において、リソグラフ処理を適合させるのに必要となる、付加的な形状(additional topography)を一切導入しないので、パターン形成段階を簡単化する。エッチングの段階において、ゲート電極を損傷、または、他の側方への効果、たとえば、ゲートスタックと隣接する基板へのピッティングや消耗(consuming)は、大幅に減少している。本発明のゲート薄膜化の方法は、ゲート電極材料における選択的形成の結果、自己終止する処理過程である。この選択性は、パターン形成処理過程の後でのみ、利用する。したがって、本発明の処理シークエンスは、従来技術と比較して、均一性、および、再現性が非常に優れている。
【００２３】
本発明による、ＣＭＯＳ処理過程におけるゲートスタックの形成について、図２に示す。基板１が与えられている。例えば、半導体形状(semiconductor topography)からなる半導体基板が与えられている。第１領域、例えばｐ型活性領域７に、絶縁体１０および導体２からなる、第１ゲートスタックが形成される。第２領域、例えばｎ型活性領域８に第２ゲートスタックが形成される。第１７、および、第２領域８は、例えば、電界領域９によって、横方向に間隔を空けることが可能である。図２（ａ）に示すように、第１および第２の両ゲートスタックは、ゲート絶縁膜１０、および、ゲート電極材料２を備えている。ゲート絶縁膜１０には、二酸化シリコン、窒化シリコン、または、半導体処理過程において使用される他の絶縁体を利用可能である。ゲート絶縁層の膜厚は０．１ｎｍから５０ｎｍまで変化するが、好ましくは、１ｎｍから１０ｎｍである。ゲート電極材料２は、例えば、非晶質、多結晶、単結晶のような、様々な結晶化度のシリコン、シリコンゲルマニウムが可能である。ゲート電極材料の堆積状態膜厚ｔは、１０ｎｍから５００ｎｍの範囲が可能で、好ましくは、５０ｎｍから３５０ｎｍである。ある活性領域７は、そこにｐＭＯＳデバイスを形成するために用いられ、また、そこにｎＭＯＳデバイスを形成するためにも用いられる。
【００２４】
第１実施形態におけるデバイス層２である、ゲート電極材料の選択領域３は、図２（ｂ）に示すように、可処分部分４を形成するために添加される。その領域は、例えば所謂、ｎＰＬＵＳマスクを用いた、フォトリソグラフ処理過程により、選択される。このｎＰＬＵＳマスクのパターンにより、後の処理過程のフローにおいてｎＭＯＳデバイスの接合打ち込み(junction implant)がなされる領域が決定され、その一方で、ｐＭＯＳ活性領域７を含んだ、基板の残りの領域は、レジスト５に覆われたままである。このｎＰＬＵＳマスクは、既に標準的ＣＭＯＳマスクセットにおいて、利用可能である。例えばｐＷＥＬＬマスクといった、他のマスク、または、さらに専用のマスクを、処理過程にある個々のデバイスから構成される回路が特別な構成を取る場合、利用してもよい。好ましくは、選択領域３への添加は、図２（ｂ）において矢印で示されているように、イオン注入によるのだが、気相周囲または固相ソースも可能である。イオン注入添加には、添加レベルの大きさを広範なオーダーで制御すること、ならびに、エネルギー効果およびチャネリング効果を制御することによる、注入種の深さ形状を確立することにおいて、利点を有する。注入エネルギーおよびその注入種の種類によって注入深さｄは変化する。ゲート電極層２としてのポリシリコンを例に挙げれば、注入種は、リン、ヒ素、ホウ素、アンチモン、窒素、酸素、ゲルマニウムが可能で、注入エネルギは、堆積状態の膜厚ｔ、および、要求されている、ｔ−ｄに等しい最終的なゲート電極の膜厚に依存して、１００ｅＶから２００ｋｅＶの範囲が可能である。注入量は、１ｅ１４アトム毎平方センチメートルから１ｅ２０アトム毎平方センチメートルまでの範囲が可能であり、好ましくは１ｅ１５アトム毎平方センチメートルから１ｅ１７アトム毎平方センチメートルである。デバイス層２への注入の後、熱処理の段階が実行可能である。このアニーリングの段階は、加熱炉またはＲＴＰ（高速熱処理）チャンバにおいて実行可能である。
【００２５】
図２（ｃ）に示すように、層状ゲート絶縁体１０、および、電極材料２は、パターン形成され、ｎＭＯＳ活性領域においては個々のｎＭＯＳトランジスタのゲートスタックとなり、ｐＭＯＳ活性領域７においては個々のｐＭＯＳトランジスタとなる。ｎＭＯＳデバイスの場合、ゲートスタックはゲート絶縁体１０、電極層２の堆積状態にある部分、および、電極層の添加された部分もしくは可処分部分４を有する。ｐＭＯＳデバイスの場合、ゲートスタックはそのような可処分部分を含まない。
【００２６】
図２（ｄ）に示されるように、ｎＭＯＳゲートスタックのうち添加されている部分が、例えばドライ、または、ウェットエッチングによって、除去される。全てのｎＭＯＳゲートスタックは、同一のｎＰＬＵＳマスキング段階において、同一の添加条件に曝されるので、可処分部分４の膜厚ｄは実質的には全てのｎＭＯＳデバイスにおいて同じである。可処分部分４の除去は、ゲート電極のうち添加されていない部分６、ｎＭＯＳおよびｐＭＯＳ両デバイスのゲート絶縁体、ならびに、下に横たわる基板１に関して選択的に行われる。ゲート電極材料における添加物の濃度が、除去段階における食刻率を決定するので、注入段階における量とエネルギが、除去率を調整するためのパラメータとして利用される。ケー・ウィリアムス(K. Williams)らは、ジャーナル・オブ・マイクロエレクトロニカル・システムズ(Journal of microelectronical systems)の１９９６年１２月の５巻(vol.)４番(no.)の「マイクロマシン処理の食刻率(Etch rates for micromachine processing)」において、添加されていない層状の(blanket)ポリシリコン、および、ｎ＋を添加したポリシリコンの食刻率の違いを比較している。米国出願３７１５２４９号においては、ピー・パノーシス(P. Panousis)は、高度に添加がなされたポリシリコンは、リン酸から好ましからざる攻撃を受けるという事実について示唆し、さらに彼はエッチャントの組成を変えることで、そのような好ましからざる食刻を防ぐための解決策を模索している。選択領域３においては、ゲート電極材料のうち、約５０ｎｍから２００ｎｍが変化しており、それらはこの除去段階で消滅させられる。
【００２７】
図３には、ポリシリコンがゲート電極材料として用いられている場合の、本発明による、局所薄層化ゲート電極層の処理過程を示している。２つの領域７、８の上面において、膜厚の違いに対応するポリシリコンの線が現われている。１５０ｎｍの堆積状態の膜厚ｔ２は、右方の領域８では減少して、t-d = １００ｎｍ６になる。このＳＥＭ平面写真に見るように、局所的に薄層化処理してあるポリシリコン線は、非常に良く制御されている。薄層化されているポリシリコン線の膜厚t-dは均一で、線幅、または、デバイスの形状サイズｗに何ら影響を及ぼしてはいない。ゲート材料の除去はゲート電極の上面からのみ生じ、添加を受けていない端面からは生じないので、ゲートスタックの形状サイズｗは維持される。
【００２８】
ゲート電極層２の可処分部分４の除去の後、今や異なるゲート電極膜厚を有する、ｎＭＯＳおよびｐＭＯＳデバイスを備えた、基板１はさらにＣＭＯＳ処理過程の流れに沿って処理することが可能である。ｎＭＯＳおよびｐＭＯＳのゲート電極は、両者ともに同一の電極材料である。接合、スペーサ、および、シリサイドの形成が可能である。スペーサの形成、および、シリサイド形成処理に、一切の問題はない。高さの異なるポリシリコンの存在に起因する、ゲートスタック高さの違いによって、スペーサの膜厚を変えることが可能である。つまり、薄いスペーサを低位にあるゲートに、そして厚いスペーサを高位にあるゲートに形成するのである。このスペーサ膜厚におけるヴァリエーションは、ＣＭＯＳアーキテクチャの観点から見れば、有益である。ｐＭＯＳデバイスの場合には、厚いスペーサが、ｐＭＯＳトランジスタを、高度に添加されているホウ素接合（ＨＤＤ）のゲートスタックの下部に位置するチャネル領域への大きな横方向拡散から保護する。他方で、ｎＭＯＳデバイスの場合には、薄いスペーサが、長い低添加延伸部（ＬＤＤ）を防ぐので、直列抵抗を低減することが可能となる。我々の実験において、以下のスペーサ膜厚が得られている、
１００ｎｍのポリシリコン膜厚ｔ−ｄを有するｎＭＯＳにおいて、
スペーサ膜厚４５ｎｍ、
１５０ｎｍのポリシリコン膜厚ｔを有するｐＭＯＳにおいて、
スペーサ膜厚８５ｎｍ。
【００２９】
２つの膜厚を有するポリシリコンゲートを備えたＣＭＯＳ回路における、スペーサの膜厚の違いを、図４（ａ）より見て取れる。２つのＣＭＯＳデバイスが形成されており、ｐＭＯＳデバイスは隔絶されたｐＭＯＳ活性領域８にあり、一方でｎＭＯＳデバイスは共通のｎＭＯＳ活性領域７にある。ｎＭＯＳ活性領域７内で、ポリシリコン線は薄くなっている。ここでもまた、膜厚の均一性および形状サイズは非常に良く制御されている。図４（ｂ）は、可処分部分を除去する当方性処理過程の影響を示している。ゲート絶縁体１０、ゲート電極２のうち影響を受けていない部分６、および、ゲート電極２のうちの可処分部分４を有するゲートスタックは、スタックの上面および側方端面より除去物質に曝されるのだが、可処分部分４のみが、（破線を輪郭とする矩形で示した）初期サイズから、（ハッチングを施した矩形で示した）ある瞬間のサイズへのサイズの変化で示されているように、除去される。また、ことなる高さにある複数のｎＭＯＳおよびｐＭＯＳデバイスとの接点形成に関しても、何ら問題点は見当たらない。基板１を覆う前金属誘電体(premetal dielectric)（ＰＭＤ）に、コンタクトホールを食刻する段階において、どのみち、この形状の相違が取り扱われ、処理されるのである。なぜならば、ソースおよびドレイン、ならびに、ｎＭＯＳおよびｐＭＯＳゲートの接点は同時に食刻され、これらの表面は異なるレベルに位置するからである。
【００３０】
本発明の第３の、好ましい実施形態においては、図５（ａ）ないし（ｅ）に示されているように、サブミクロンＣＭＯＳ処理過程における２つの膜厚を有するゲート電極を形成する方法を開示している。８インチ（２０．３ｃｍ）シリコンウェハ１のような、ｎ−およびｐ−型活性領域７、８、ならびに、電界領域９を有するウェハは、処理を受ける。５ｎｍ膜厚二酸化シリコン・ゲート絶縁層が熱的に成長する。このゲート絶縁体１０の上面に、化学気相堆積（ＣＶＤ）処理を用いて、１５０ｎｍの多結晶シリコンが堆積される（図５（ａ）参照）。このポリシリコン層が、ゲート電極層として機能する。ｎＭＯＳゲートのプリドーピングのための標準的なリソグラフィ段階は、選択領域３を選択するためにｐウェルマスクを用いて実施される。約５０ｎｍの深さｄを有する可処分部分４の形成のために、選択領域３内のゲート電極２に、約２０ｋｅＶのエネルギによって、約３ｅ１５毎平方センチメートルのリン添加物が注入される。１９３または１５７ｎｍのリソグラフィ技術を利用するサブミクロンリソグラフィ処理において標準的な手法である、反射防止コーティング（ＡＲＣ）が、ゲート電極２の上面に確立される（図５（ｃ）参照）。レジスト層への露光段階において、このＡＲＣ層１１がレジスト層５とその下に横たわるゲート電極２との界面における、入射光の好ましからざる反射を防ぐ。別の材料も周知であり、当業者によって利用されているが、これに関する明確な例として、５０ｎｍの酸窒化シリコン(SiON)層をＡＲＣ層として用いている。図５（ｄ）に示されているように、第２実施形態において議論したようなゲートスタックのパターンが形成されている。ＡＲＣ層１１、可処分部分４、堆積状態の部分６、および、ゲート絶縁体１０、からなるｎＭＯＳゲートスタック、ならびに、そのような可処分部分４を含まないｐＭＯＳゲートスタックを残して、感光層５が除去される。ＡＲＣ層は、標準的なリン酸ウェットエッチングの段階を用いて除去される。このＡＲＣに対するウェット除去は、ポリシリコン層２の高度に添加されている部分４にも、作用する。高度に添加されていることで、ゲート電極のこの部分は、既にＡＲＣ層の除去で用いたものと同一の食刻物質にたいして、敏感になっている。添加を受けていないシリコンに関する、酸窒化シリコンおよび高度に添加されているシリコンの高い選択性の結果、除去処理過程は良く制御される。図５（ｅ）に示されているように、高度に添加されているシリコンの部分が除去されれば食刻処理過程は停止し、２つのゲートを有するＣＭＯＳデバイスが形成される。ポリシリコン膜厚は、ＡＲＣ層および高度に添加を受けたシリコンの部分の両者へのリン酸(H3PO4)エッチングに先立って、ｎＭＯＳおよびｐＭＯＳデバイスのそれぞれに対し、堆積ポリシリコン層の膜厚ｔ、および、添加深さｄを決定する添加条件を決定することで、別々に決定することが可能である。
【００３１】
この好ましい実施形態について、補足的な実験を行っている。試験第１組においては、８インチ（２０．３ｃｍ）ｐ型シリコン基板が用いられた。これらウェハの上面に、膜厚２ｎｍの一酸化窒素（ＮＯ）絶縁体層が形成された。このゲート絶縁体の上面に、膜厚１５０ｎｍの多結晶性シリコンが堆積された。このゲート電極材料は、表１に示されているスプリットを用いてゲート電極材料は、添加された。ポリシリコン層の部分的添加の後、ウェハは、表１に示す、スプリットに基づいて、アニーリングを受けた。そして、酸窒化シリコン反射防止層が堆積され、個々のトランジスタを形成するためにゲートスタックのパターンが形成された。レジスト層のリソグラフィ処理、エッチング、および、除去の各段階からなる、このパターン形成段階の後、ゲートスタックパターンの上面に残存する酸窒化シリコン(SiON)層が、表１に示されているようにリン酸を用いて除去される。このウェットエッチング段階の後、フッ化水素を基材とした洗浄溶液によって、ウェハは洗浄される。
【表１】
【表２】
【００３２】
【発明の効果】
本発明は、均一性および再現性を改善し、費用効果のある方法で、半導体処理に用いられる層の膜厚を局所的に調整、また制限された処理ステップ数で、半導体処理に用いられる層の膜厚を局所的に調整する。本発明は、費用効果があり、高効率な方法で、共通する層に形成された、機構群の膜厚を、所望の膜厚に合わせることを可能としている。
【図面の簡単な説明】
【図１】 （ａ）ないし（ｅ）：同一層内で異なる膜厚を有するデバイスを形成する段階を、断面図によって図示した、本発明の第１実施形態の処理流れの概略図である。
【図２】 （ａ）ないし（ｄ）：異なるゲート電極膜厚のｎＭＯＳおよびｐＭＯＳデバイスを形成する段階を、断面図によって図示した、本発明の第２実施形態の処理流れの概略図である。
【図３】 第２実施形態の電極層内に異なる高さを形成した後の、膜厚の均一性および線幅の制御を示す、ＳＥＭによる平面写真である。
【図４】 （ａ）ないし（ｂ）：好ましい実施形態による電極層内に、高さの差異を形成した後の、膜厚の均一性および線幅の制御を示す、ｎ型およびｐ型活性領域を有するＣＭＯＳデバイスの、ＳＥＭによる平面写真である。
【図５】 （ａ）ないし（ｅ）：異なるゲート電極膜厚を有する、ｎＭＯＳおよびｐＭＯＳデバイスを形成する段階を、断面図によって図示した、本発明の好ましい実施形態の処理流れの概略図である。
【図６】 （ａ）ないし（ｅ）：ＭＥＭＳデバイスを形成する段階を、断面図により図示した、本発明の実施形態の処理流れの概略図である。
【符号の説明】
１ ・・・ 基板
２ ・・・ デバイス層
３ ・・・ 選択領域
４ ・・・ 可処分部分
５ ・・・ レジスト
Claims (11)
- 基板を準備する段階、
前記準備する段階の後で、該基板上に、少なくとも第１領域および第２領域を有し、該第１領域および該第２領域が第１の膜厚を有するデバイス層を形成する段階、
前記デバイス層を形成する段階の後で、該デバイス層と同一の材料からなり、該デバイス層の膜厚に収まる可処分部分を該デバイス層の少なくとも、該第１領域に形成する段階、
前記可処分部分を形成する段階の後で、少なくとも該第１領域内において、該デバイス層にパターン形成する段階、および、
前記パターン形成する段階の後で、該第２領域と異なる膜厚を有する該第１領域を形成するために、選択的に該デバイス層の該可処分部分を除去する段階、を有する電子部品のデバイス層、または、半導体処理技術を用いて製造されたデバイスにおける形状を製造する方法。 - デバイス層の少なくとも、該第１領域に可処分部分を形成する段階において、
デバイス層内の規定の深さまでデバイス層の除去特性を変化させる段階、を有する請求項１に記載の方法。 - 規定の深さまでデバイス層の除去特性を変化させる段階において、
規定の深さまで前記デバイス層の少なくとも、該第１領域にドーピングする段階、を有する請求項２に記載の方法。 - ドーピングがイオン注入法によってなされる、請求項３に記載の方法。
- 基板が半導体基板である、請求項１ないし４のいずれか１つに記載の方法。
- デバイス層がゲート電極層である、請求項１ないし５のいずれか１つに記載の方法。
- デバイス層が半導体材料からなる、請求項６に記載の方法。
- 半導体材料がシリコンからなる、請求項７に記載の方法。
- デバイス層にパターン形成する段階に先立ち、該デバイス層上に反射防止層を確立する段階を、さらに有する請求項１ないし８のいずれか１つに記載の方法。
- 反射防止層が、少なくともシリコン、酸素、または、窒素の１つを有する、請求項９に記載の方法。
- 選択的にデバイス層の可処分部分を除去する段階において、パターン形成された反射防止層が除去される、請求項９または１０に記載の方法。
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| US20080237751A1 (en) * | 2007-03-30 | 2008-10-02 | Uday Shah | CMOS Structure and method of manufacturing same |
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|---|---|---|---|---|
| US4057895A (en) * | 1976-09-20 | 1977-11-15 | General Electric Company | Method of forming sloped members of N-type polycrystalline silicon |
| US5021354A (en) * | 1989-12-04 | 1991-06-04 | Motorola, Inc. | Process for manufacturing a semiconductor device |
| JP2924763B2 (ja) * | 1996-02-28 | 1999-07-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6171897B1 (en) * | 1997-03-28 | 2001-01-09 | Sharp Kabushiki Kaisha | Method for manufacturing CMOS semiconductor device |
| US6080629A (en) * | 1997-04-21 | 2000-06-27 | Advanced Micro Devices, Inc. | Ion implantation into a gate electrode layer using an implant profile displacement layer |
| JP3077630B2 (ja) * | 1997-06-05 | 2000-08-14 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5963803A (en) * | 1998-02-02 | 1999-10-05 | Advanced Micro Devices, Inc. | Method of making N-channel and P-channel IGFETs with different gate thicknesses and spacer widths |
| JP2000058868A (ja) * | 1998-08-07 | 2000-02-25 | Mitsubishi Electric Corp | 半導体装置 |
| JP4245692B2 (ja) * | 1998-08-11 | 2009-03-25 | シャープ株式会社 | デュアルゲートｃｍｏｓ型半導体装置およびその製造方法 |
| JP3257533B2 (ja) | 1999-01-25 | 2002-02-18 | 日本電気株式会社 | 無機反射防止膜を使った配線形成方法 |
| JP3348071B2 (ja) * | 1999-04-20 | 2002-11-20 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US6294460B1 (en) * | 2000-05-31 | 2001-09-25 | Advanced Micro Devices, Inc. | Semiconductor manufacturing method using a high extinction coefficient dielectric photomask |
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