JP2000058868A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000058868A JP2000058868A JP22424398A JP22424398A JP2000058868A JP 2000058868 A JP2000058868 A JP 2000058868A JP 22424398 A JP22424398 A JP 22424398A JP 22424398 A JP22424398 A JP 22424398A JP 2000058868 A JP2000058868 A JP 2000058868A
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- Japan
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Abstract
(57)【要約】
【課題】 低濃度の第１導電形の半導体基板内に、高濃
度の第２導電形ウエル領域と該ウエル領域の周囲に設け
られた高濃度の環状第１導電形領域を含み、繰り返しの
ブレークダウンにも絶えうる安定した耐圧を有する半導
体装置を提供する。 【解決手段】 高濃度の第２導電形ウエル領域と高濃度
の第１導電形領域の間隔を、上記各領域の形状の曲率の
大きい部分において、曲率の小さい部分より大きくす
る。
度の第２導電形ウエル領域と該ウエル領域の周囲に設け
られた高濃度の環状第１導電形領域を含み、繰り返しの
ブレークダウンにも絶えうる安定した耐圧を有する半導
体装置を提供する。 【解決手段】 高濃度の第２導電形ウエル領域と高濃度
の第１導電形領域の間隔を、上記各領域の形状の曲率の
大きい部分において、曲率の小さい部分より大きくす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に、少なくとも一動作モードにおいて逆バイアス
で動作されるＰＮ接合を有し、パンチスルーブレークダ
ウンを用いて、耐圧を引き出す半導体装置に関する。
り、特に、少なくとも一動作モードにおいて逆バイアス
で動作されるＰＮ接合を有し、パンチスルーブレークダ
ウンを用いて、耐圧を引き出す半導体装置に関する。
【０００２】
【従来の技術】ダイオード、サイリスタ、パワートラン
ジスタ、ＭＯＳＦＥＴ及びＩＧＢＴ等の電力用半導体装
置においては、低濃度の第１導電形の半導体基板内に、
高濃度の第２導電形ウエル領域と該ウエル領域の周囲に
チャンネルストッパー層となる高濃度の環状第１導電形
領域が等間隔で設けられている。この構造によれば、高
濃度の第２導電形ウエル領域とその周囲に設けられた高
濃度の環状第１導電形領域の間に逆バイアスの電圧が印
加されると、第２導電形ウエル領域から伸びた空乏層が
チャンネルストッパー層に接触し、パンチスルーブレー
クダウンを起こす。この時、第２導電形ウエル領域とチ
ャンネルストッパー層が短絡し、逆バイアス電圧が低下
する。したがって、この構造は、半導体装置に一定以上
の逆バイアス電圧が印加されるのを防ぐリミッターの役
割を果たしている。
ジスタ、ＭＯＳＦＥＴ及びＩＧＢＴ等の電力用半導体装
置においては、低濃度の第１導電形の半導体基板内に、
高濃度の第２導電形ウエル領域と該ウエル領域の周囲に
チャンネルストッパー層となる高濃度の環状第１導電形
領域が等間隔で設けられている。この構造によれば、高
濃度の第２導電形ウエル領域とその周囲に設けられた高
濃度の環状第１導電形領域の間に逆バイアスの電圧が印
加されると、第２導電形ウエル領域から伸びた空乏層が
チャンネルストッパー層に接触し、パンチスルーブレー
クダウンを起こす。この時、第２導電形ウエル領域とチ
ャンネルストッパー層が短絡し、逆バイアス電圧が低下
する。したがって、この構造は、半導体装置に一定以上
の逆バイアス電圧が印加されるのを防ぐリミッターの役
割を果たしている。
【０００３】図３に環状第１導電形領域をチャンネルス
トッパー層として配置した、従来のプレーナー型ダイオ
ードの電極を除去した時の上面図を示す。２１はＰ+ア
ノード層、２２はＮ+チャンネルストッパー層、そして
２３はＮ-カソード層である。Ｐ+アノード層２１とＮ+
チャンネルストッパー層２２の間隔は、直線部及び円弧
部の全周にわたって一定であり、円弧部のＰ+アノード
層２１とＮ+チャンネルストッパー層２２の円弧部は同
心円上にある。
トッパー層として配置した、従来のプレーナー型ダイオ
ードの電極を除去した時の上面図を示す。２１はＰ+ア
ノード層、２２はＮ+チャンネルストッパー層、そして
２３はＮ-カソード層である。Ｐ+アノード層２１とＮ+
チャンネルストッパー層２２の間隔は、直線部及び円弧
部の全周にわたって一定であり、円弧部のＰ+アノード
層２１とＮ+チャンネルストッパー層２２の円弧部は同
心円上にある。
【０００４】図４は、図３のダイオードのＡ−Ａ′線断
面図ａとＢ−Ｂ′線断面図ｂであり、それぞれ直線部と
円弧部の断面図に対応する。２１は、Ｐ+アノード層、
２２はＮ+チャンネルストッパー層、２３はＮ-カソード
層、２４は空乏層、２５はアノード電極、２６は酸化膜
そして２７はエッジ部電極である。ダイオードに逆バイ
アスの電圧を印加した場合、電圧の大きさが同じであれ
ば、Ｐ+アノード層２１からの空乏層２４は、円弧部及
び直線部のいずれにおいても、同じ距離だけの広がりを
示す。そのため、従来の半導体装置では、図４に示すよ
うに、円弧部と直線部のいずれも同じ印加電圧で、空乏
層２４がＮ+チャンネルストッパー層２２に到達し、パ
ンチスルーブレークダウンが発生する。
面図ａとＢ−Ｂ′線断面図ｂであり、それぞれ直線部と
円弧部の断面図に対応する。２１は、Ｐ+アノード層、
２２はＮ+チャンネルストッパー層、２３はＮ-カソード
層、２４は空乏層、２５はアノード電極、２６は酸化膜
そして２７はエッジ部電極である。ダイオードに逆バイ
アスの電圧を印加した場合、電圧の大きさが同じであれ
ば、Ｐ+アノード層２１からの空乏層２４は、円弧部及
び直線部のいずれにおいても、同じ距離だけの広がりを
示す。そのため、従来の半導体装置では、図４に示すよ
うに、円弧部と直線部のいずれも同じ印加電圧で、空乏
層２４がＮ+チャンネルストッパー層２２に到達し、パ
ンチスルーブレークダウンが発生する。
【０００５】
【発明が解決しようとする課題】しかしながら、Ｐ+ア
ノード層とＮ+チャンネルストッパー層の間隔を、直線
部及び円弧部の全周にわたって一定にした上述の半導体
装置を繰り返しブレークダウンさせると、上記円弧部に
電界が集中し、半導体装置が破壊され易くなるという問
題があった。
ノード層とＮ+チャンネルストッパー層の間隔を、直線
部及び円弧部の全周にわたって一定にした上述の半導体
装置を繰り返しブレークダウンさせると、上記円弧部に
電界が集中し、半導体装置が破壊され易くなるという問
題があった。
【０００６】そこで、本発明は、上記の課題を解決し、
繰り返しのブレークダウンにも絶えうる安定した耐圧を
有する半導体装置を提供することを目的とした。
繰り返しのブレークダウンにも絶えうる安定した耐圧を
有する半導体装置を提供することを目的とした。
【０００７】
【課題を解決するための手段】上述の目的を達成するた
め、本発明の半導体装置は、低濃度の第１導電形の半導
体基板内に、高濃度の第２導電形ウエル領域と該ウエル
領域の周囲に設けられた高濃度の環状第１導電形領域と
を有し、上記高濃度の第２導電形ウエル領域と上記高濃
度の環状第１導電形領域との間に印加される逆バイアス
電圧を、上記高濃度の第２導電形ウエル領域から伸びた
空乏層を上記高濃度の環状第１導電形領域に接触させ、
パンチスルーを起こさしめて低下させる半導体装置にお
いて、上記高濃度の第２導電形ウエル領域と上記高濃度
の第１導電形領域の間隔を、上記各領域の形状の曲率の
大きい部分において、曲率の小さい部分より大きくした
ことを特徴とする。
め、本発明の半導体装置は、低濃度の第１導電形の半導
体基板内に、高濃度の第２導電形ウエル領域と該ウエル
領域の周囲に設けられた高濃度の環状第１導電形領域と
を有し、上記高濃度の第２導電形ウエル領域と上記高濃
度の環状第１導電形領域との間に印加される逆バイアス
電圧を、上記高濃度の第２導電形ウエル領域から伸びた
空乏層を上記高濃度の環状第１導電形領域に接触させ、
パンチスルーを起こさしめて低下させる半導体装置にお
いて、上記高濃度の第２導電形ウエル領域と上記高濃度
の第１導電形領域の間隔を、上記各領域の形状の曲率の
大きい部分において、曲率の小さい部分より大きくした
ことを特徴とする。
【０００８】本発明によれば、高濃度の第２導電形ウエ
ル領域と高濃度の第１導電形領域との間隔を、各領域の
形状の曲率の大きい部分において、曲率の小さい部分よ
り大きくすることにより、曲率の大きい部分の電界強度
を低減できるとともに、上記第２導電形ウエル領域から
伸びる空乏層が曲率の大きい部分において、上記第１導
電形領域に接触するのを防ぐことができる。そのため、
パンチスルーブレークダウンにおいて、曲率の大きい部
分に電流が集中して流れるのを防ぐことができ、繰り返
しのブレークスルーにも絶えうる、安定した耐圧を半導
体装置に付与することができる。
ル領域と高濃度の第１導電形領域との間隔を、各領域の
形状の曲率の大きい部分において、曲率の小さい部分よ
り大きくすることにより、曲率の大きい部分の電界強度
を低減できるとともに、上記第２導電形ウエル領域から
伸びる空乏層が曲率の大きい部分において、上記第１導
電形領域に接触するのを防ぐことができる。そのため、
パンチスルーブレークダウンにおいて、曲率の大きい部
分に電流が集中して流れるのを防ぐことができ、繰り返
しのブレークスルーにも絶えうる、安定した耐圧を半導
体装置に付与することができる。
【０００９】また、本発明の半導体装置によれば、半導
体基板を方形にするとともに、高濃度の第２導電形ウエ
ル領域及び高濃度の第１導電形領域の形状の曲率が大き
い部分が円弧、曲率の小さい部分を直線とすることが好
ましい。
体基板を方形にするとともに、高濃度の第２導電形ウエ
ル領域及び高濃度の第１導電形領域の形状の曲率が大き
い部分が円弧、曲率の小さい部分を直線とすることが好
ましい。
【００１０】また、本発明の半導体装置によれば、高濃
度の第２導電形ウエル領域と高濃度の第１導電形領域の
間隔が、上記各領域の形状の曲率の大きい部分におい
て、曲率の小さい部分の１．１倍以上２倍以下、さらに
好ましくは１．１倍以上１．５倍以下である。
度の第２導電形ウエル領域と高濃度の第１導電形領域の
間隔が、上記各領域の形状の曲率の大きい部分におい
て、曲率の小さい部分の１．１倍以上２倍以下、さらに
好ましくは１．１倍以上１．５倍以下である。
【００１１】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。本発明の実施の形態にお
いては、従来例における高濃度の第２導電形ウエル領域
とチャンネルストッパー層との間隔を、円弧部で直線部
より大きくした以外は、従来例と同様に構成される。以
下、従来例と異なる点を中心にして説明する。図１は、
本発明の実施形態のプレーナー型ダイオードの電極を除
いた上面図である。１がＰ+アノード層、２がＮ+チャン
ネルストッパー層、そして３がＮ-カソード層である。
Ｐ+アノード層１とＮ+チャンネルストッパー層２の間隔
を、円弧部で直線部より大きくした。ここで、円弧部で
の高濃度の第２導電形ウエル領域とチャンネルストッパ
ー層との最大間隔を、直線部での間隔の１．５倍とし
た。
実施の形態について説明する。本発明の実施の形態にお
いては、従来例における高濃度の第２導電形ウエル領域
とチャンネルストッパー層との間隔を、円弧部で直線部
より大きくした以外は、従来例と同様に構成される。以
下、従来例と異なる点を中心にして説明する。図１は、
本発明の実施形態のプレーナー型ダイオードの電極を除
いた上面図である。１がＰ+アノード層、２がＮ+チャン
ネルストッパー層、そして３がＮ-カソード層である。
Ｐ+アノード層１とＮ+チャンネルストッパー層２の間隔
を、円弧部で直線部より大きくした。ここで、円弧部で
の高濃度の第２導電形ウエル領域とチャンネルストッパ
ー層との最大間隔を、直線部での間隔の１．５倍とし
た。
【００１２】次に、逆バイアス電圧を印加した時の、図
１のダイオードの断面図を図２に示す。ここで、ａは直
線部のＡ−Ａ′線断面図、ｂは円弧部のＢ−Ｂ′線断面
図である。本実施の形態によれば、Ｐ+アノード層１と
Ｎ+チャンネルストッパー層２の間隔が、円弧部で直線
部より大きいため、円弧部における電界の集中が低減さ
れるとともに、空乏層は直線部にのみ接触し、円弧部に
は接触しないため、ブレークダウン時の電流が円弧部に
はほとんど流れないことから、ダイオードの破壊を防止
することができる。
１のダイオードの断面図を図２に示す。ここで、ａは直
線部のＡ−Ａ′線断面図、ｂは円弧部のＢ−Ｂ′線断面
図である。本実施の形態によれば、Ｐ+アノード層１と
Ｎ+チャンネルストッパー層２の間隔が、円弧部で直線
部より大きいため、円弧部における電界の集中が低減さ
れるとともに、空乏層は直線部にのみ接触し、円弧部に
は接触しないため、ブレークダウン時の電流が円弧部に
はほとんど流れないことから、ダイオードの破壊を防止
することができる。
【００１３】ここで、本実施の形態に用いる半導体基板
における不純物濃度は、Ｐ+アノード層１、Ｎ-カソード
層３そしてＮ+チャンネルストッパー層２において、そ
れぞれ、２〜７×１０22／ｍ3、１〜６×１０20／ｍ3、
８〜２０×１０24／ｍ3の範囲にあることが好ましい。
における不純物濃度は、Ｐ+アノード層１、Ｎ-カソード
層３そしてＮ+チャンネルストッパー層２において、そ
れぞれ、２〜７×１０22／ｍ3、１〜６×１０20／ｍ3、
８〜２０×１０24／ｍ3の範囲にあることが好ましい。
【００１４】なお、本実施の形態では、ダイオードの例
について述べたが、本実施の形態の構成をサイリスタ、
パワートランジスタ、ＭＯＳＦＥＴ、ＩＧＢＴ等に適用
しても同様の効果を有する。
について述べたが、本実施の形態の構成をサイリスタ、
パワートランジスタ、ＭＯＳＦＥＴ、ＩＧＢＴ等に適用
しても同様の効果を有する。
【００１５】
【発明の効果】以上、述べたように、本発明によれば、
高濃度の第２導電形ウエル領域とその周囲に設けられた
高濃度の第１導電形領域との間隔を、上記各領域の形状
の曲率の大きい部分において、曲率の小さい部分より大
きくすることにより、曲率が大きい部分での電界の集中
を低減できるとともに、曲率の大きい部分に電流が集中
して流れるのを防ぐことができるため、繰り返しのブレ
ークスルーにも絶えうる、安定した耐圧を有する半導体
装置を提供できる。
高濃度の第２導電形ウエル領域とその周囲に設けられた
高濃度の第１導電形領域との間隔を、上記各領域の形状
の曲率の大きい部分において、曲率の小さい部分より大
きくすることにより、曲率が大きい部分での電界の集中
を低減できるとともに、曲率の大きい部分に電流が集中
して流れるのを防ぐことができるため、繰り返しのブレ
ークスルーにも絶えうる、安定した耐圧を有する半導体
装置を提供できる。
【００１６】また、本発明によれば、方形の半導体基板
において、高濃度の第２導電形ウエル領域と高濃度の第
１導電形領域の形状の曲率の大きい部分を円弧、曲率の
小さい部分を直線とすることにより、上記第１導電形領
域の面積を最小限とすることができ、耐圧を確保しなが
ら、半導体装置の小型化及び高密度化が可能となる。
において、高濃度の第２導電形ウエル領域と高濃度の第
１導電形領域の形状の曲率の大きい部分を円弧、曲率の
小さい部分を直線とすることにより、上記第１導電形領
域の面積を最小限とすることができ、耐圧を確保しなが
ら、半導体装置の小型化及び高密度化が可能となる。
【００１７】また、本発明によれば、高濃度の第２導電
形ウエル領域と高濃度の第１導電形領域の間隔を、上記
各領域の形状の曲率の大きい部分において、曲率の小さ
い部分の１．１倍以上２倍以下とすることにより、耐圧
を確保しながら、半導体装置の小型化及び高密度化が可
能となる。
形ウエル領域と高濃度の第１導電形領域の間隔を、上記
各領域の形状の曲率の大きい部分において、曲率の小さ
い部分の１．１倍以上２倍以下とすることにより、耐圧
を確保しながら、半導体装置の小型化及び高密度化が可
能となる。
【図１】 本発明の実施形態のプレーナ型ダイオードの
電極を除いた模式的上面図である。
電極を除いた模式的上面図である。
【図２】 本発明の実施の形態のプレーナ型ダイオード
の動作時における模式的な断面図であり、ａは図１のＡ
−Ａ′線断面図、ｂは図１のＢ−Ｂ′線断面図である。
の動作時における模式的な断面図であり、ａは図１のＡ
−Ａ′線断面図、ｂは図１のＢ−Ｂ′線断面図である。
【図３】 従来例のプレーナ型ダイオードの電極を除い
た模式的上面図である。
た模式的上面図である。
【図４】 従来例のプレーナ型ダイオードの動作時にお
ける模式的な断面図であり、ａは図３のＡ−Ａ′線断面
図、ｂは図３のＢ−Ｂ′線断面図である。
ける模式的な断面図であり、ａは図３のＡ−Ａ′線断面
図、ｂは図３のＢ−Ｂ′線断面図である。
１ Ｐ+アノード層、２ Ｎ+チャンネルストッパー層、
３ Ｎ-カソード層、４ 空乏層、５ アノード電極、
６ 酸化膜、７ エッジ部電極。
３ Ｎ-カソード層、４ 空乏層、５ アノード電極、
６ 酸化膜、７ エッジ部電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/74 Ｈ０１Ｌ 29/78 ３０１Ｘ 29/78 ６５２Ｐ
Claims (3)
- 【請求項１】 低濃度の第１導電形の半導体基板内に、
高濃度の第２導電形ウエル領域と該ウエル領域の周囲に
設けられた高濃度の環状第１導電形領域とを有し、上記
高濃度の第２導電形ウエル領域と上記高濃度の環状第１
導電形領域との間に印加される逆バイアス電圧を、上記
高濃度の第２導電形ウエル領域から伸びた空乏層を上記
高濃度の環状第１導電形領域に接触させ、パンチスルー
を起こさしめて低下させる半導体装置において、上記高
濃度の第２導電形ウエル領域と上記高濃度の第１導電形
領域の間隔を、上記各領域の形状の曲率の大きい部分に
おいて、曲率の小さい部分より大きくしたことを特徴と
する半導体装置。 - 【請求項２】 上記半導体基板が方形であり、さらに第
１導電形領域上記各領域の形状の曲率の大きい部分が円
弧であり、曲率の小さい部分が直線であることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 上記高濃度の第２導電形ウエル領域と上
記高濃度の第１導電形領域の間隔が、上記各領域の形状
の曲率の大きい部分において、曲率の小さい部分の１．
１倍以上２倍以下であることを特徴とする請求項１又は
２に記載の半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22424398A JP2000058868A (ja) | 1998-08-07 | 1998-08-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22424398A JP2000058868A (ja) | 1998-08-07 | 1998-08-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000058868A true JP2000058868A (ja) | 2000-02-25 |
Family
ID=16810743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22424398A Pending JP2000058868A (ja) | 1998-08-07 | 1998-08-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000058868A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003197557A (ja) * | 2001-11-26 | 2003-07-11 | Interuniv Micro Electronica Centrum Vzw | 選択可能なゲート厚を有する集積回路およびその製造方法 |
| JP2005209843A (ja) * | 2004-01-22 | 2005-08-04 | Fuji Electric Holdings Co Ltd | 半導体装置 |
-
1998
- 1998-08-07 JP JP22424398A patent/JP2000058868A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003197557A (ja) * | 2001-11-26 | 2003-07-11 | Interuniv Micro Electronica Centrum Vzw | 選択可能なゲート厚を有する集積回路およびその製造方法 |
| JP2005209843A (ja) * | 2004-01-22 | 2005-08-04 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| JP4696451B2 (ja) * | 2004-01-22 | 2011-06-08 | 富士電機システムズ株式会社 | 半導体装置 |
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