JPH05167070A - 半導体装置 - Google Patents
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- 239000007772 electrode material Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 229920005591 polysilicon Polymers 0.000 abstract description 6
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 208000015181 infectious disease Diseases 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 27
- 230000003071 parasitic effect Effects 0.000 description 7
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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-
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Abstract
(57)【要約】
【目的】 パワーＭＯＳＦＥＴにおいて転流ｄＶDS／ｄ
Ｔの破壊耐量を向上させる。 【構成】 パワーＭＯＳＦＥＴのゲート電極パッド下部
において、Ｎ-ドレイン層１上に直接酸化膜１０を介し
ポリシリコンゲート５と接続したゲート電極パッド７を
形成する。 【効果】 ゲート電極パッド下のＰウエルがないので、
パワーＭＯＳＦＥＴをスイッチング動作させた場合、オ
フ時に発生するゲート電極パッド下のＰウエルからの周
辺セルへのキャリヤ注入がなくなり、これによる電流集
中もなくなり、ｄＶDS／ｄｔの破壊耐量が向上する。
Ｔの破壊耐量を向上させる。 【構成】 パワーＭＯＳＦＥＴのゲート電極パッド下部
において、Ｎ-ドレイン層１上に直接酸化膜１０を介し
ポリシリコンゲート５と接続したゲート電極パッド７を
形成する。 【効果】 ゲート電極パッド下のＰウエルがないので、
パワーＭＯＳＦＥＴをスイッチング動作させた場合、オ
フ時に発生するゲート電極パッド下のＰウエルからの周
辺セルへのキャリヤ注入がなくなり、これによる電流集
中もなくなり、ｄＶDS／ｄｔの破壊耐量が向上する。
Description
【０００１】
【産業上の利用分野】この発明はパワーＭＯＳＦＥＴに
関し、特にゲート電極パッド部下の構造に関する。
関し、特にゲート電極パッド部下の構造に関する。
【０００２】
【従来の技術】従来ＮｃｈパワーＭＯＳＦＥＴのゲート
電極パッドの下は図３に示すようにＰウエル層が形成さ
れていた。
電極パッドの下は図３に示すようにＰウエル層が形成さ
れていた。
【０００３】図３は従来のパワーＭＯＳＦＥＴのゲート
電極パッド部近傍の断面図を示す。図において、１はド
レインとなるＮ- 層，２はチャンネルを形成するＰ層，
３はソースとなるＮ+ 層，４はゲート酸化膜，５はポリ
シリコンゲート，６は層間絶縁膜，７はゲート電極パッ
ド，８はソース電極，９はゲート電極パッド下のＰウエ
ル層，１０はフィールド酸化膜である。ここでＰウエル
層９はドレイン−ソース間に逆電圧印加時にゲート電極
パッド下のＮ- 層１での空乏層の広がりを安定にし、逆
耐圧向上のために形成している。
電極パッド部近傍の断面図を示す。図において、１はド
レインとなるＮ- 層，２はチャンネルを形成するＰ層，
３はソースとなるＮ+ 層，４はゲート酸化膜，５はポリ
シリコンゲート，６は層間絶縁膜，７はゲート電極パッ
ド，８はソース電極，９はゲート電極パッド下のＰウエ
ル層，１０はフィールド酸化膜である。ここでＰウエル
層９はドレイン−ソース間に逆電圧印加時にゲート電極
パッド下のＮ- 層１での空乏層の広がりを安定にし、逆
耐圧向上のために形成している。
【０００４】なお、図３はゲート電極パッドとそれに隣
接するＭＯＳＦＥＴの１セルの断面を示しており、ＭＯ
ＳＦＥＴのセルは互いに隣接して多数形成され（図示せ
ず）電気的にはパラレルに接続して大電流容量のＦＥＴ
として動作する。
接するＭＯＳＦＥＴの１セルの断面を示しており、ＭＯ
ＳＦＥＴのセルは互いに隣接して多数形成され（図示せ
ず）電気的にはパラレルに接続して大電流容量のＦＥＴ
として動作する。
【０００５】
【発明が解決しようとする課題】ところで、上記のＭＯ
ＳＦＥＴはゲート電極パッド部７の下に形成されたＰウ
エル層９が、パワーＭＯＳＦＥＴをスイッチング動作さ
せた場合、オフ時，すなわちＰウエル−Ｎ- 接続の内部
寄生ダイオードがが逆回復するとき、転流ｄＶDS／ｄｔ
が発生し、このときゲート電極部の下に形成されたＰウ
エル層９に蓄積されていたホールが隣接するＭＯＳＦＥ
Ｔのセル部に注入され、それに基づきＮ-−Ｐ−Ｎ+ 接
続の寄生バイポーラトランジスタがオンし、逆電流の集
中が１セルに起こり、セル部が破壊に至るという欠点が
あった。
ＳＦＥＴはゲート電極パッド部７の下に形成されたＰウ
エル層９が、パワーＭＯＳＦＥＴをスイッチング動作さ
せた場合、オフ時，すなわちＰウエル−Ｎ- 接続の内部
寄生ダイオードがが逆回復するとき、転流ｄＶDS／ｄｔ
が発生し、このときゲート電極部の下に形成されたＰウ
エル層９に蓄積されていたホールが隣接するＭＯＳＦＥ
Ｔのセル部に注入され、それに基づきＮ-−Ｐ−Ｎ+ 接
続の寄生バイポーラトランジスタがオンし、逆電流の集
中が１セルに起こり、セル部が破壊に至るという欠点が
あった。
【０００６】
【課題を解決するための手段】この発明のパワーＭＯＳ
ＦＥＴはゲート電極パッド下に形成していたＰウエル層
を除いた構造を特徴とするものである。すなわち、第１
手段としてＮ- 層１の上に酸化膜４を介しポリシリコン
５と接続したゲート電極パッドを形成する構造である。
また、第２手段としＮ- 層の一部にセルと近接したＰウ
エル層１９をリング状に形成し、さらに酸化膜４を介し
ポリシリコン５と接続したゲート電極パッドを形成する
構造である。
ＦＥＴはゲート電極パッド下に形成していたＰウエル層
を除いた構造を特徴とするものである。すなわち、第１
手段としてＮ- 層１の上に酸化膜４を介しポリシリコン
５と接続したゲート電極パッドを形成する構造である。
また、第２手段としＮ- 層の一部にセルと近接したＰウ
エル層１９をリング状に形成し、さらに酸化膜４を介し
ポリシリコン５と接続したゲート電極パッドを形成する
構造である。
【０００７】
【作用】上記手段１の構成によると、パワーＭＯＳＦＥ
Ｔをスイッチング動作させた場合、ゲート電極パッド下
の寄生ダイオードがないため、オフ時にセル部への電流
集中が発生しなくなり、ｄＶDS／ｄｔの耐量が向上す
る。
Ｔをスイッチング動作させた場合、ゲート電極パッド下
の寄生ダイオードがないため、オフ時にセル部への電流
集中が発生しなくなり、ｄＶDS／ｄｔの耐量が向上す
る。
【０００８】また、手段２の構成によれば、パワーＭＯ
ＳＦＥＴをスイッチング動作させた場合、ゲート電極パ
ッド下の寄生ダイオードの容量が小さくなり、オフ時に
セル部への電流集中が小さくなり、ｄＶDS／ｄｔの耐量
が向上する。
ＳＦＥＴをスイッチング動作させた場合、ゲート電極パ
ッド下の寄生ダイオードの容量が小さくなり、オフ時に
セル部への電流集中が小さくなり、ｄＶDS／ｄｔの耐量
が向上する。
【０００９】
【実施例】以下、この発明の実施例について、図面を参
照して説明する。
照して説明する。
【００１０】図１はこの発明の第１手段の一実施例のパ
ワーＭＯＳＦＥＴのゲート電極パッド部近傍の断面図で
ある。図において１はドレインとなるＮ- 層，２はチャ
ンネルを形成するＰ層，３はソースとなるＮ+ 層，４は
ゲート酸化膜，５はポリシリコンゲート，６は層間絶縁
膜，７はゲート電極パッド，８はソース電極，１０はフ
ィールド酸化膜である。
ワーＭＯＳＦＥＴのゲート電極パッド部近傍の断面図で
ある。図において１はドレインとなるＮ- 層，２はチャ
ンネルを形成するＰ層，３はソースとなるＮ+ 層，４は
ゲート酸化膜，５はポリシリコンゲート，６は層間絶縁
膜，７はゲート電極パッド，８はソース電極，１０はフ
ィールド酸化膜である。
【００１１】上記の構成によれば、ゲート電極パッド７
下のＰウエル層がないため、スイッチング動作させた場
合、オフ時にゲート電極パッドに隣接するセル部の寄生
パイポーラトランジスタがオンしなくなり、よって電流
の集中が発生しなくなり、ｄＶDS／ｄｔの耐量が向上す
る。
下のＰウエル層がないため、スイッチング動作させた場
合、オフ時にゲート電極パッドに隣接するセル部の寄生
パイポーラトランジスタがオンしなくなり、よって電流
の集中が発生しなくなり、ｄＶDS／ｄｔの耐量が向上す
る。
【００１２】
【実施例２】図２はこの発明の第２手段の一実施例の断
面図である。この実施例は前記第１手段の一実施例に加
えて、ゲート電極パッド部７の下の周辺にリング状にセ
ル部に近接してＰウエル層１９を形成した点を除いて第
１手段の実施例と同様であるため、同一部分には同一参
照符号を付してその説明を省略する。
面図である。この実施例は前記第１手段の一実施例に加
えて、ゲート電極パッド部７の下の周辺にリング状にセ
ル部に近接してＰウエル層１９を形成した点を除いて第
１手段の実施例と同様であるため、同一部分には同一参
照符号を付してその説明を省略する。
【００１３】この実施例では、第１手段の一実施例に比
べ、ドレイン−ソース間に逆電圧を印加した場合、ゲー
ト電極下の空乏層の広がりが安定し、ドレイン−ソース
間の耐圧が安定する利点がある。
べ、ドレイン−ソース間に逆電圧を印加した場合、ゲー
ト電極下の空乏層の広がりが安定し、ドレイン−ソース
間の耐圧が安定する利点がある。
【００１４】上記の構成によれば、従来に比較しゲート
電極下のＰウエル層１９が小さいため、ゲート電極パッ
ド下のＰウエル−Ｎ- 接続の寄生ダイオードの容量が小
さくなり、スイッチング動作させた場合、オフ時にゲー
ト電極パッドに隣接するセル部の寄生パイポーラトラン
ジスタがオンしにくくなり、よって電流の集中が弱くな
り、ｄＶDS／ｄｔの耐量が向上する。
電極下のＰウエル層１９が小さいため、ゲート電極パッ
ド下のＰウエル−Ｎ- 接続の寄生ダイオードの容量が小
さくなり、スイッチング動作させた場合、オフ時にゲー
ト電極パッドに隣接するセル部の寄生パイポーラトラン
ジスタがオンしにくくなり、よって電流の集中が弱くな
り、ｄＶDS／ｄｔの耐量が向上する。
【００１５】
【発明の効果】以上説明したように、この発明はゲート
電極パッド下のＰウエル層を全部または大部分を除くこ
とにより、ｄＶDS／ｄｔの大量を改善できる効果があ
る。
電極パッド下のＰウエル層を全部または大部分を除くこ
とにより、ｄＶDS／ｄｔの大量を改善できる効果があ
る。
【００１６】すなわち、第１手段ではゲート電極パッド
下の近接するセルに電流集中が発生しないため、ｄＶDS
／ｄｔの耐量が改善される。
下の近接するセルに電流集中が発生しないため、ｄＶDS
／ｄｔの耐量が改善される。
【００１７】また、第２手段ではゲート電極パッド下の
近接するセルに電流が集中しにくくなり、ｄＶDS／ｄｔ
の耐量が改善される。
近接するセルに電流が集中しにくくなり、ｄＶDS／ｄｔ
の耐量が改善される。
【００１８】さらに第２手段の場合、逆方向の耐圧がＰ
ウエル層１９により安定する利点もある。
ウエル層１９により安定する利点もある。
【図１】 この発明の一実施例のパワーＭＯＳＦＥＴの
ゲート電極パッド部近傍の断面図
ゲート電極パッド部近傍の断面図
【図２】 この発明の他の実施例の断面図
【図３】 従来の断面図
１ Ｎ- 層 ２ Ｐ層 ３ Ｎ+ 層 ４ ゲート酸化膜 ５ ポリシリコンゲート ６ 層間絶縁膜 ７ ゲート電極パッド ８ ソース電極 ９，１９ Ｐウエル層 １０ フィールド酸化膜
Claims (2)
- 【請求項１】パワーＭＯＳＦＥＴのゲート電極パッド部
の構造において、ドレインとして作用する基板上に酸化
膜を介しゲート電極材料を配し、その上にゲート電極パ
ッドを形成したことを特徴とする半導体装置。 - 【請求項２】前記ゲート電極パッド周辺下のドレインと
して作用する一導電型の基板内にリング状に他導電型の
ウエル層を形成したことを特徴とする請求項１に記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32792591A JP3185292B2 (ja) | 1991-12-12 | 1991-12-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32792591A JP3185292B2 (ja) | 1991-12-12 | 1991-12-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05167070A true JPH05167070A (ja) | 1993-07-02 |
| JP3185292B2 JP3185292B2 (ja) | 2001-07-09 |
Family
ID=18204539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32792591A Expired - Fee Related JP3185292B2 (ja) | 1991-12-12 | 1991-12-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185292B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0660402A1 (en) * | 1993-12-24 | 1995-06-28 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Integrated structure pad assembly for wire bonding on active area in power semiconductor devices, particularly with cellular structure, and manufacturing process therefor |
| US5726472A (en) * | 1995-03-31 | 1998-03-10 | Rohm Co., Ltd. | Semiconductor device |
| US5798287A (en) * | 1993-12-24 | 1998-08-25 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Method for forming a power MOS device chip |
| US5821616A (en) * | 1993-12-24 | 1998-10-13 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Power MOS device chip and package assembly |
| US8513735B2 (en) | 2008-12-25 | 2013-08-20 | Mitsubishi Electric Corporation | Power semiconductor device |
| EP2387077A3 (en) * | 2001-04-04 | 2013-08-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a peripheral base region |
| WO2014163060A1 (ja) * | 2013-03-31 | 2014-10-09 | 新電元工業株式会社 | 半導体装置 |
| JP5719976B2 (ja) * | 2013-03-31 | 2015-05-20 | 新電元工業株式会社 | 半導体装置 |
| JP2017076803A (ja) * | 2016-11-11 | 2017-04-20 | 株式会社東芝 | 半導体素子 |
| JP2017163112A (ja) * | 2016-03-11 | 2017-09-14 | 株式会社東芝 | 半導体装置 |
-
1991
- 1991-12-12 JP JP32792591A patent/JP3185292B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0660402A1 (en) * | 1993-12-24 | 1995-06-28 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Integrated structure pad assembly for wire bonding on active area in power semiconductor devices, particularly with cellular structure, and manufacturing process therefor |
| US5592026A (en) * | 1993-12-24 | 1997-01-07 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Integrated structure pad assembly for lead bonding |
| US5798287A (en) * | 1993-12-24 | 1998-08-25 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Method for forming a power MOS device chip |
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| US5888889A (en) * | 1993-12-24 | 1999-03-30 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Integrated structure pad assembly for lead bonding |
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| US8692323B2 (en) | 2001-04-04 | 2014-04-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with peripheral base region connected to main electrode |
| EP2387077A3 (en) * | 2001-04-04 | 2013-08-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a peripheral base region |
| US8513735B2 (en) | 2008-12-25 | 2013-08-20 | Mitsubishi Electric Corporation | Power semiconductor device |
| WO2014163060A1 (ja) * | 2013-03-31 | 2014-10-09 | 新電元工業株式会社 | 半導体装置 |
| JP5719976B2 (ja) * | 2013-03-31 | 2015-05-20 | 新電元工業株式会社 | 半導体装置 |
| CN105103298A (zh) * | 2013-03-31 | 2015-11-25 | 新电元工业株式会社 | 半导体装置 |
| US9287393B2 (en) | 2013-03-31 | 2016-03-15 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device |
| US9960267B2 (en) | 2013-03-31 | 2018-05-01 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device |
| JP2017163112A (ja) * | 2016-03-11 | 2017-09-14 | 株式会社東芝 | 半導体装置 |
| US10211331B2 (en) | 2016-03-11 | 2019-02-19 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2017076803A (ja) * | 2016-11-11 | 2017-04-20 | 株式会社東芝 | 半導体素子 |
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| Publication number | Publication date |
|---|---|
| JP3185292B2 (ja) | 2001-07-09 |
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