JP2017163112A - 半導体装置 - Google Patents
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Abstract
Description
前記第1半導体領域は、第1部分と、第2部分と、を有する。前記第2部分は、第1方向において前記第1部分と並んでいる。
前記第2半導体領域は、第3部分と、第4部分と、を有する。前記第3部分は、前記第1方向に対して垂直な第2方向において前記第1部分と並んでいる。前記第4部分は、前記第2方向において前記第2部分と並んでいる。
前記第3半導体領域は、前記第4部分の上に設けられている。
前記第4半導体領域は、前記第3半導体領域の上に選択的に設けられている。
前記ゲート電極は、前記第1半導体領域の上および前記第3半導体領域の上にゲート絶縁部を介して設けられている。
前記第1電極は、前記第4半導体領域の上に前記ゲート電極と離間して設けられている。前記第1電極は、前記第4半導体領域と電気的に接続されている。
前記第2電極は、前記ゲート電極の上に前記第1電極と離間して設けられている。前記第2電極は、前記第1部分の上および前記第3部分の上に位置している。前記第2電極は、前記ゲート電極と電気的に接続されている。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、XYZ直交座標系を用いる。ドレイン電極31からソース電極32に向かう方向をZ方向とし、Z方向に対して垂直であって相互に直交する2方向をX方向(第2方向)及びY方向(第1方向)とする。
以下の説明において、n+、n、n−及びp、p−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「+」が付されている表記は、「+」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のp形とn形を反転させて各実施形態を実施してもよい。
図1および図2を用いて、第1実施形態に係る半導体装置の一例について説明する。
図1は、第1実施形態に係る半導体装置100の一部を表す平面図である。
図2(a)は、図1のA−A’断面図であり、図2(b)は、図1のB−B’断面図である。
なお、図1(b)では、絶縁部20およびソース電極32が省略され、ゲートパッド33が破線で表されている。
図1および図2に表すように、半導体装置100は、n−形(第1導電形)半導体領域1(第1半導体領域)、p−形(第2導電形)ピラー領域2(第2半導体領域)、p形ベース領域3(第3半導体領域)、n+形ソース領域4(第4半導体領域)、n+形ドレイン領域5、ゲート電極10、ゲート絶縁部15、絶縁部20(第1絶縁部)、ドレイン電極31、ソース電極32(第1電極)、およびゲートパッド33(第2電極)を有する。
図1(b)に表すように、ソース電極32とゲートパッド33の下には、Y方向に延びる複数のゲート電極10が設けられている。
n+形ドレイン領域5は、ドレイン電極31の上に設けられ、ドレイン電極31と電気的に接続されている。
n−形半導体領域1は、n+形ドレイン領域5の上に設けられている。
p−形ピラー領域2は、n−形半導体領域1中に設けられている。
p−形ピラー領域2は、X方向において複数設けられ、それぞれがY方向に延びている。
n−形半導体領域1の一部と、p−形ピラー領域2と、はX方向において交互に設けられ、スーパージャンクション構造(以下、SJ構造という)を形成している。
同様に、p−形ピラー領域2は、ゲートパッド33の下に位置する第3部分2cと、ソース電極32の下に位置する第4部分2dと、を有する。
第1部分1aは、第2部分1bとY方向において並び、第3部分2cとX方向において並んでいる。
また、第4部分2dは、第3部分2cとY方向において並び、第2部分1bとX方向において並んでいる。
n+形ソース領域4は、p形ベース領域3の上に選択的に設けられている。
図1に表すように、p形ベース領域3およびn+形ソース領域4は、X方向において複数設けられ、それぞれがY方向に延びている。
ソース電極32は、n+形ソース領域4の上に設けられ、n+形ソース領域4と電気的に接続されている。
ソース電極32とゲート電極10との間には、絶縁部20が設けられ、これらの電極は電気的に分離されている。
ゲートパッド33は、ゲート電極10の上に絶縁部20を介して設けられている。また、ゲートパッド33は、ゲート電極10と電気的に接続されている。
なお、ゲートパッド33が、絶縁部20を介さずに直接ゲート電極10の上に設けられていてもよい
ソース電極32に対してドレイン電極31に正の電圧が印加された状態で、ゲート電極10に閾値以上の電圧が印加されると、半導体装置がオン状態となる。このとき、p形ベース領域3のゲート絶縁部15近傍の領域にチャネル(反転層)が形成される。
その後、ゲート電極10に印加される電圧が閾値未満になると、p形ベース領域3のチャネルが消滅し、半導体装置がオン状態からオフ状態に切り替わる。
n−形半導体領域1、p−形ピラー領域2、p形ベース領域3、n+形ソース領域4、およびn+形ドレイン領域5は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、n形不純物として、ヒ素、リン、またはアンチモンを用いることができる。p形不純物として、ボロンを用いることができる。
ゲート電極10は、ポリシリコンなどの導電材料を含む。
ゲート絶縁部15および絶縁部20は、酸化シリコンなどの絶縁材料を含む。
ドレイン電極31、ソース電極32、およびゲートパッド33は、アルミニウムなどの金属を含む。
図3および図4は、第1実施形態に係る半導体装置100の製造工程を表す工程断面図である。
なお、図3および図4において、左側は、図1のA−A’線が付された位置における工程断面図であり、右側は、図1のB−B’線が付された位置における工程断面図である。
図5は、図2に表す断面図における抵抗成分および容量成分を表す模式図である。
図6〜図8は、第1実施形態に係る半導体装置100の等価回路図である。
ソース電極32の下の領域Bにおいて、第2部分1bと第4部分2dとの間の容量Cds(B)と、n−形半導体領域1とゲート電極10との間の容量Cgd(B)と、p形ベース領域3とゲート電極10との間の容量Cgs(B)と、を含む。
また、第3部分2cと第4部分2dとの間の抵抗は、Rs(A)で表し、ゲート電極10のゲートパッド33の下の部分とソース電極32の下の部分との間の抵抗は、Rg(A)で表している。
ソース電極32の下の領域Bでは、ゲート電位Gとドレイン電位Dとの間の容量Cgd(B)、ゲート電位Gとソース電位Sとの間の容量Cgs(B)、およびドレイン電位Dとソース電位Sとの間の容量Cds(B)を含む。
ゲートパッド33の下の領域Aでは、ゲート電位Gとドレイン電位Dとの間の容量Cgd(A)、ゲート電位Gとソース電位Sとの間の容量Cgs(A)、およびドレイン電位Dとソース電位Sとの間の容量Cds(A)を含む。
そして、領域Aに含まれる容量と領域Bに含まれる容量との間に、抵抗Rs(A)および抵抗Rg(A)が並列に接続されている。
このとき、半導体装置100に含まれる各成分は、図7に表す等価回路で表される。
また、容量Cgs(A)と容量Cds(A)とを比べた場合、容量Cgs(A)は、容量Cds(A)よりも十分に大きい。
このため、図7に表す等価回路において、抵抗Rg(A)および容量Cgs(A)を無視すると、半導体装置100に含まれる各成分は、図8に表す等価回路で表される。
図9および図10は、第1実施形態に係る半導体装置100におけるドレイン電圧と各容量との関係を表すグラフである。
具体的には、図9(a)は、ドレイン電圧とドレイン・ソース間容量との関係を表し、図9(b)は、ドレイン電圧とゲート・ドレイン間容量との関係を表している。
図10は、ドレイン電圧と、ゲート・ドレイン間に接続された各容量と、の関係を表している。
図9および図10において、縦軸は容量、横軸はドレイン電圧を表している。また、図9および図10では、横軸のドレイン電圧が線形表記であるのに対して、縦軸の容量は対数表記である。
このスイッチングノイズは、スイッチング速度が速くなるほど、大きくなる。一方で、スイッチング速度は、ゲート・ドレイン間容量(Cgd(A)およびCgd(B))の大きさと、ドレイン・ソース間容量(Cds(A)およびCds(B))の大きさと、が大きくなるほど、遅くなる。このため、これらの容量を大きくすることで、スイッチング速度を低下させ、スイッチングノイズを抑制することができる。
しかし、ゲート・ドレイン間容量を大きくすると、半導体装置のオフ状態からオン状態への遷移(ターンオン)に要する時間も長くなるため、半導体装置のスイッチング損失が増加する。
これらの要因により、SJ構造を有する半導体装置では、SJ構造を有していない半導体装置に比べて、大きなスイッチングノイズが生じる。
図9(a)および図9(b)に表すように、ドレイン電圧が上昇するに伴い、ドレイン・ソース間容量およびゲート・ドレイン間容量が減少する。
このとき、ドレイン・ソース間容量は、ドレイン電圧が、電圧V1に達するまで減少し、電圧V1以上では、略一定となる。ゲート・ドレイン間容量は、ドレイン電圧が、電圧V2に達するまでに減少し、電圧V2以上では、略一定となる。
ドレイン・ソース間容量の減少は、上述した通り、ターンオフ時のn−形半導体領域1およびp−形ピラー領域2の空乏化によるものである。これに対して、ゲート・ドレイン間容量の減少は、ドレイン・ソース間容量と同様のn−形半導体領域1およびp−形ピラー領域2の空乏化に加え、n−形半導体領域1及びp形ベース領域3により形成されるJFET構造の空乏化によるものである。このため、図9(a)と図9(b)に示すように、電圧V2は、電圧V1よりも低く、ゲート・ドレイン間容量は、ドレイン・ソース間容量に比べて、より小さいドレイン電圧の変化の間に、容量が略一定の値まで減少する。
このような容量特性を有する半導体装置においては、スイッチング遷移期間のゲート・ドレイン間容量が小さく、スイッチング速度が大きいため、スイッチングノイズが大きくなる。スイッチング速度を遅くする方法として、ゲート電極10と、外部のゲート駆動回路と、の間に抵抗を追加する方法がある。抵抗を追加することで、ゲート電極10への電圧の印加を開始してからゲート電極10の電圧が閾値以上になるまでの時間が長くなり、スイッチング速度を低下させることができる。しかし、ゲート・ドレイン間容量が小さい半導体装置では、抵抗を追加することによるスイッチング速度の低下度合いが小さく、スイッチングノイズの抑制は容易ではない。
このため、半導体装置をターンオフした際のスイッチングノイズを抑制するためには、ターンオフ時のゲート・ドレイン間容量を、より大きくすることが望ましい。
この容量Cds(A)は、図6〜図8の等価回路に表すように、ターンオフ時には、容量Cgd(B)と並列に接続されているものとみなすことができる。
図10に表すように、半導体装置がオン状態のときは、容量Cds(A)は、容量Cgd(B)よりも小さい。これは、ゲートパッド33の面積が、ソース電極32の面積よりも小さく、ゲートパッド33下の第1部分1aと第3部分2cの対向面積が、ソース電極32下の第2部分1bと第4部分2dの対向面積よりも小さいためである。
この状態から半導体装置をターンオフさせると、各半導体領域の空乏化により、ドレイン電圧が増加するとともに、各容量が低下する。このとき、上述したように、ゲート・ドレイン間容量である容量Cgd(A)および容量Cgd(B)は、ドレイン・ソース間容量である容量Cds(B)に比べて、より小さいドレイン電圧の変化の間に、容量が略一定の値まで減少する。
この結果、半導体装置がオン状態からオフ状態に遷移するまでの間に、容量Cds(A)が容量Cgd(B)よりも一時的に大きくなる。
上述した通り、図10において縦軸は対数表記であるため、各ドレイン電圧における容量Cgd(B)、Cds(A)、およびCgd(A)の和は、これらの容量のうちの最も大きいものと略同じとなる。このため、図10の実線で表される容量は、各ドレイン電圧において、容量Cgd(B)、Cds(A)、およびCgd(A)の最も大きいものと略同じ値となっている。
従って、ターンオフ時のゲート・ドレイン間の容量は、実質的に図10の実線で表される容量となる。ターンオフ時に一時的に、容量Cgd(B)に容量Cds(A)が加えられる結果、ターンオフ時のゲート・ドレイン間容量がより大きくなり、ゲート・ドレイン間容量の変化が緩やかとなるため、半導体装置のスイッチングノイズを抑制することができる。
すなわち、本実施形態によれば、半導体装置のスイッチング損失の増加を抑制しつつ、半導体装置のスイッチングノイズを低減することができる。
例えば、n−形半導体領域1におけるn形不純物濃度を、p−形ピラー領域2におけるp形不純物濃度よりも高くすることで、容量Cgd(B)を増加させ、半導体装置のスイッチングノイズをより一層抑制することができる。
または、p−形ピラー領域2におけるp形不純物濃度が、n−形半導体領域1におけるn形不純物濃度よりも高くてもよい。
図11は、第2実施形態に係る半導体装置200の一部を表す平面図である。
図12(a)は、図11のA−A’断面図であり、図12(b)は、図11のB−B’断面図である。
なお、図11(a)では、絶縁部20およびゲートパッド33が省略され、ソース電極32が破線で表されている。
図11(b)では、絶縁部20、ソース電極32、およびゲートパッド33が省略され、ゲート電極10が破線で表されている。
より具体的には、ゲート電極10は、X方向に延びる第1電極部分11と、Y方向に延びる第2電極部分12と、を有する。第1電極部分11は、Y方向において複数設けられ、第2電極部分12は、X方向において複数設けられている。これらの部分が互いに交差しながら並べられることで、ゲート電極10がメッシュ状に設けられている。
また、n−形半導体領域1は、第1部分1aおよび第2部分1bを有し、p−形ピラー領域2は、第3部分2cおよび第4部分2dを有する。
このため、本実施形態によれば、第1実施形態と同様に、半導体装置のスイッチング損失の増加を抑制しつつ、半導体装置のスイッチングノイズを低減することが可能である。
すなわち、本実施形態によれば、第1実施形態に比べて、図6の等価回路に表される抵抗Rg(A)をさらに小さくすることができる。抵抗Rg(A)を小さくすることで、容量Cgd(B)に付加される容量Cds(A)の割合が大きくなり、半導体装置のスイッチングノイズをより一層抑制することが可能となる。
このため、第1実施形態に比べて、図6の等価回路に表される抵抗Rs(A)をさらに大きくすることができる。抵抗Rs(A)を大きくすることで、容量Cgd(B)に付加される容量Cds(A)の割合が大きくなり、半導体装置のスイッチングノイズをさらに抑制することが可能となる。
図13は、第3実施形態に係る半導体装置300の一部を表す平面図である。
図14(a)は、図13のA−A’断面図であり、図14(b)は、図13のB−B’断面図である。
なお、図13では、絶縁部20が省略され、ソース電極32およびゲートパッド33が破線で表されている。
すなわち、ゲート電極10は、ソース電極32の下に位置する第3電極部分13と、ゲートパッド33の下に位置する第4電極部分14を有する。また、第4電極部分14の幅(X方向における長さ)W2は、第3電極部分13の幅よりも広い。そして、第4電極部分14は、X方向に並べられた複数の第3電極部分13と接続されている。
また、ゲートパッド33の下にp形ベース領域3が設けられていないため、第2実施形態に比べて、抵抗Rs(A)をさらに大きくすることができる。
すなわち、本実施形態によれば、第2実施形態に比べて、半導体装置のスイッチングノイズをさらに抑制することが可能である。
ゲートパッド33の下にp形ベース領域3が設けられていない場合、ゲート絶縁部15を介してゲート電極10とn−形半導体領域1とが対向する面積を大きくすることができる。このため、図6に表す容量Cgd(A)を大きくし、半導体装置のスイッチングノイズをより一層抑制することが可能となる。
なお、図15(a)は、図13のA−A’断面図に相当し、図15(b)は、図13のB−B’断面図に相当する。
n形半導体領域6を設けることで、半導体装置をターンオフした際に、ゲート電極10と対向する領域が空乏化しにくくなる。すなわち、ゲートパッド33の下にn形半導体領域6を設けることで、図6に表される容量Cgd(A)を増加させることができる。
このため、本変形例によれば、半導体装置300に比べて、半導体装置のスイッチングノイズをさらに抑制することが可能である。
図16は、第4実施形態に係る半導体装置400の一部を表す平面図である。
図17(a)は、図16のA−A’断面図であり、図17(b)は、図16のB−B’断面図である。
なお、図16(a)では、絶縁部20が省略され、ソース電極32およびゲートパッド33が破線で表されている。図16(b)では、ゲート絶縁部15、絶縁部20、ソース電極32、およびゲートパッド33が省略され、ゲート電極10が破線で表されている。
図16(a)に表すように、ゲートパッド33の下の全面に、半導体装置300と同様、ゲート電極10の第4電極部分14が設けられている。
第4電極部分14の下には、図16(b)に表すように、複数のp形半導体領域7が設けられている。
複数のp形半導体領域7は、Y方向に互いに離間して並べられ、それぞれが、X方向に延びている。p形半導体領域7のX方向における端部は、それぞれp形ベース領域3に接している。
p形半導体領域7同士の間の領域では、図17(b)に表すように、n−形半導体領域1の一部がゲート絶縁部15を介してゲート電極10と対面している。
半導体装置のダイオード動作が終了し、ソース電極32に対してドレイン電極31に正の電圧が印加されたとき(リカバリー時)には、n−形半導体領域1に蓄積された電子は、n+形ドレイン領域5を通してドレイン電極31から排出され、正孔は、p−形ピラー領域2およびp形ベース領域3を通してソース電極32から排出される。
ソース電極32の下の半導体領域が空乏化し、ゲートパッド33の下の半導体領域が空乏化していない場合、ゲートパッド33の下の半導体領域とゲート電極10との間に局所的に大きな電圧が加わり、ゲート絶縁部15が破壊される場合がある。
このような構造を採用することで、ゲートパッド33下のn−形半導体領域1の正孔が、p−形ピラー領域2に加えてp形半導体領域7を流れる。正孔がp−形ピラー領域2およびp形半導体領域7を流れることで、n−形半導体領域1の正孔が排出されるまでの時間を短くすることができる。
このため、本実施形態によれば、半導体装置300に比べて、リカバリー時に、ゲート絶縁部15の破壊が生じる可能性を低減し、リカバリー耐量を向上させることが可能となる。
一方で、第4電極部分14の下の全面にp形半導体領域7が設けられている場合、図16(b)に表す例に比べて、ゲート電極10(第4電極部分14)と、n−形半導体領域1と、の対向面積が小さくなる。ゲート電極10とn−形半導体領域1との対向面積が小さくなると、図6に表す容量Cgd(A)が小さくなり、半導体装置のスイッチングノイズが増大する可能性がある。
従って、図16(b)に表すように、複数のp形半導体領域7を互いに離間させて設けることで、半導体装置のスイッチングノイズの増大を抑制しつつ、リカバリー耐量を向上させることが可能となる。
図18は、第4実施形態の変形例に係る半導体装置400の一部を表す平面図である。
それぞれのp形半導体領域7のX方向における端部は、p−形ピラー領域2に接している。
半導体装置400が図18(a)に表す構造の場合、n−形半導体領域1に蓄積された正孔は、p形半導体領域7およびp−形ピラー領域2を通してX方向に流れる。
図19および図20は、第5実施形態に係る半導体装置500の一部を表す平面図である。
図21は、図20のA−A’断面図である。
なお、図19および図20では、n−形半導体領域1および複数のp−形ピラー領域2を含む半導体部Sの第1部分S1、第2部分S2、および第3部分S3を二点鎖線で表している。
また、図19(b)では、絶縁部20、ソース電極32、およびゲートパッド33が省略されている。
図20では、ゲート電極10、ゲート絶縁部15、絶縁部20、ソース電極32、およびゲートパッド33が省略されている。
ゲートパッド33は、第1部分S1の上に設けられている。
ソース電極32は、第2部分S2および第3部分S3の上に設けられている。
図19(b)に表す例では、ゲート電極10は、第1部分S1〜第3部分S3の上においてY方向に延びている。ただし、ゲート電極10のうち、第1部分S1の上に位置する部分の形状は、任意である。
第2部分S2には、p形半導体領域8およびn+形半導体領域9が設けられている。
p形半導体領域8は、第1部分S1を囲むように、第2部分S2に環状に設けられている。
n+形半導体領域9は、p形半導体領域8の上に選択的に設けられている。n+形半導体領域9は、第1部分S1から第3部分S3に向かう方向において、複数設けられ、それぞれが第1部分S1を囲むように環状に設けられていてもよい。
このとき、ゲートパッド33が設けられる第1部分S1の周りの第2部分S2に、p形半導体領域8を設けることで、ソース電極32に向けて流れる正孔に対する抵抗を低減し、n−形半導体領域1に蓄積された正孔が排出され易くなる。
このため、本実施形態によれば、半導体装置100に比べて、半導体装置のリカバリー耐量をさらに向上させることが可能となる。
ダイオード動作が順方向動作し、その後、ソース電極32に対してドレイン電極31に正の電圧が印加されると、リカバリー動作が始まり、n−形半導体領域1およびp−形ピラー領域2の空乏化が始まる。このとき、p−形ピラー領域2では、p−形ピラー領域2同士の間に位置するn−形半導体領域1よりも、空乏層の延びる速度が遅く、空乏化しにくい。n+形半導体領域9が、空乏化しにくいp−形ピラー領域2の上に位置することで、n+形半導体領域9近傍を通過する正孔の量を低減し、n+形半導体領域9近傍のp形半導体領域における電圧の上昇を抑制することができる。
すなわち、n+形半導体領域9を、p−形ピラー領域2の上に位置させることで、寄生トランジスタの動作を抑制することが可能となる。
図22は、第5実施形態の変形例に係る半導体装置510の一部を表す平面図である。
図22では、ゲート電極10、ゲート絶縁部15、絶縁部20、ソース電極32、およびゲートパッド33が省略されている。
このような構造を採用することで、半導体装置500に比べて、寄生トランジスタの動作をより一層抑制することが可能となる。
また、各半導体領域における不純物濃度については、例えば、SIMS(二次イオン質量分析法)により測定することが可能である。
Claims (7)
- 第1部分と、
第1方向において前記第1部分と並ぶ第2部分と、
を有する第1導電形の第1半導体領域と、
前記第1方向に対して垂直な第2方向において前記第1部分と並ぶ第3部分と、
前記第2方向において前記第2部分と並ぶ第4部分と、
を有する第2導電形の第2半導体領域と、
前記第4部分の上に設けられた第2導電形の第3半導体領域と、
前記第3半導体領域の上に選択的に設けられた第1導電形の第4半導体領域と、
前記第1半導体領域の上および前記第3半導体領域の上にゲート絶縁部を介して設けられたゲート電極と、
前記第4半導体領域の上に前記ゲート電極と離間して設けられ、前記第4半導体領域と電気的に接続された第1電極と、
前記ゲート電極の上に前記第1電極と離間して設けられ、前記第1部分の上および前記第3部分の上に位置し、前記ゲート電極と電気的に接続された第2電極と、
を備えた半導体装置。 - 前記ゲート電極は、
前記第1方向に延びる第1電極部分と、
前記第2方向に延び、前記第1電極部分と交差する第2電極部分と、
を有する請求項1記載の半導体装置。 - 前記第3部分の上に設けられた第2導電形の第5半導体領域をさらに備え、
前記第5半導体領域は、前記第1方向において前記第3半導体領域と離間している請求項2記載の半導体装置。 - 前記第1電極の一部は、前記ゲート電極の上に第1絶縁部を介して設けられ、
前記ゲート電極は、
前記第1電極の前記一部の下に位置し、前記第2方向に延びる第3電極部分と、
前記第2電極の下に位置する第4電極部分と、
を有し、
前記第4電極部分の前記第2方向における長さは、前記第3電極部分の前記第2方向における長さよりも長い請求項1記載の半導体装置。 - 前記第1部分の上に設けられた第1導電形の第6半導体領域をさらに備え、
前記第6半導体領域における第1導電形のキャリア濃度は、前記第1半導体領域における第1導電形のキャリア濃度よりも高い請求項1〜4のいずれか1つに記載の半導体装置。 - 前記第2半導体領域よりも第2導電形のキャリア濃度が高い第2導電形の第7半導体領域をさらに備え、
前記第2半導体領域は、前記第2方向において複数設けられ、
前記第1部分は、前記第2方向において前記第3部分同士の間に設けられ、
前記第2部分は、前記第2方向において前記第4部分同士の間に設けられ、
前記第7半導体領域は、前記第1部分の上および前記第3部分の上に設けられた請求項1〜4のいずれか1つに記載の半導体装置。 - 第1方向に延びる複数の第1導電形の第1半導体領域と、前記第1方向に延びる複数の第2導電形の第2半導体領域と、を有し、前記複数の第1半導体領域のそれぞれと、前記複数の第2半導体領域のそれぞれと、が前記第1方向に対して垂直な第2方向において交互に設けられた半導体部であって、
第1部分と、
前記第1部分の周りに設けられた第2部分と、
前記第2部分の周りに設けられた第3部分と、
を有する半導体部と、
前記第3部分の前記第2半導体領域の上に設けられた第2導電形の第3半導体領域と、
前記第3半導体領域の上に選択的に設けられた第1導電形の第4半導体領域と、
前記第2部分の前記第1半導体領域および前記第2半導体領域の上に設けられた第2導電形の第8半導体領域と、
前記第8半導体領域の上に選択的に設けられた第1導電形の第9半導体領域と、
前記第1部分の前記第1半導体領域の上および前記第3半導体領域の上にゲート絶縁層を介して設けられたゲート電極と、
前記4半導体領域の上、前記第8半導体領域の上、および前記第9半導体領域の上に設けられ、前記4半導体領域、前記第8半導体領域、および前記第9半導体領域と電気的に接続された第1電極と、
前記第1部分の上に設けられ、前記ゲート電極の上に位置する第2電極と、
を備えた半導体装置。
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