KR100955286B1 - 반도체 장치 - Google Patents

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켄지 하토리
아쓰시 나라자키
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미쓰비시덴키 가부시키가이샤
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Abstract

낮은 온 전압을 유지, 고속화를 도모할 수 있는 반도체 장치를 제공한다. 반도체 장치(10a)는 주표면(12)을 가지는 반도체 기판(11)과, 반도체 기판(11)에 형성된 절연 게이트형 전계 효과부를 가지는 반도체 소자를 구비한다. 반도체 소자는 n-영역(101), n형 소스 영역(103), p형 베이스 영역(105), n+영역(107) 및 게이트 전극(113)을 포함한다. n-영역(101) 및 n-형 소스 영역(103)은 주표면(12)에 형성된다. p형 베이스 영역(105)은 n형 소스 영역(103)에 인접하도록 주표면(12)에 형성된다. n+영역(107)은 p형 베이스 영역(105)에 인접하도록, p형 베이스 영역(105)을 끼워 n형 소스 영역(103)과 대향하도록 주표면(12)에 형성되고, n-영역(101)보다 높은 불순물 농도를 가진다. n-영역은 주표면(12)에 있어서, p형 베이스 영역(105) 및 n+영역(107)에 인접하도록 형성되어 있다.
절연 게이트형 전계 효과부, 반도체 소자, P형 베이스 영역

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 절연 게이트형 전계 효과부를 가지는 반도체 소자를 포함하는 반도체 장치에 관한 것이다.
파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor:전계효과트랜지스터), IGBT(Insulated Gate Bipolar Transistor:절연 게이트형 바이폴러트랜지스터), 다이오드 등의 파워 반도체 소자는, 전력용도의 반도체 장치로서 이용되고 있다. 파워 반도체 소자는, 통전시의 손실 저감을 위해, 저저항화 및 고속화가 요구되고 있다. 일반적으로, 파워 반도체 소자에 있어서, 저저항화와 고속화는 상반하는 관계에 있어, 저저항화 및 고속화의 쌍방이 양호한 특성을 가지는 파워 반도체 소자를 제조하는 것은 곤란했다.
고속 동작화와 낮은 온 저항화를 동시에 실현하는 것을 목적으로 한 기술은, 예를 들면 일본국 공개특허공보 특개평 8-288303호(특허문헌 1)에 개시되어 있다. 이 특허문헌 1에는, 베이스 영역과는 역의 도전형으로 고농도의 불순물영역(제3불순물 확산영역)을 베이스 영역(제2불순물 확산영역)의 측부에 구비한 종형 전계효 과 트랜지스터가 개시되어 있다.
또 상기한 바와 같이, 베이스 영역의 측부에 고농도의 불순물영역이 형성된 구조는, 예를 들면 일본국 공개특허공보 특개평 10-242458호(특허문헌 2), 일본국 공개특허공보 특개평 8-125172호(특허문헌 3)등에도 개시되어 있다.
또 귀환 용량을 저감하기 위한 기술로서, 일본국 공개특허공보 특개평 3-029328호(특허문헌 4)에, 활성 영역에 위치하는 보호막의 두께가 비활성 영역에 위치하는 보호막의 두께보다도 얇은 쇼트키 접합형 전계효과 트랜지스터가 개시되어 있다.
상기 특허문헌 1∼3에서는, 베이스 영역의 측부에 형성된 고농도의 불순물영역에 의해, 온 전압은 저감되지만, 고속화를 도모하는 것이 곤란하다. 이하, 그것을 설명한다.
고속화를 도모하기 위해서는, 귀환 용량을 저감 할 필요가 있다. 여기에서 귀환 용량이라 함은, 절연막을 통해 게이트 전극과 베이스 영역 사이에 발생하는 절연막 용량과, 베이스 영역과 그 측부의 영역의 pn접합에 있어서 공핍층이 넓어지는 영역에 발생하는 공핍층 용량과의 합이다. 상기 특허문헌 1∼3의 구성에 있어서 베이스 영역의 측부에 설치된 고농도 영역은 캐리어가 많이 포함되어 있기 때문에, 베이스 영역과 고농도 영역의 pn접합으로부터 고농도 영역으로의 공핍층의 신장이 제한된다. 이 때문에, 상기 특허문헌 1∼3의 구성에 있어서 베이스 영역의 측부 전체에 고농도 영역이 연장하고 있는 경우에는, 베이스 영역의 측부 전체에 있어서 공핍층의 신장이 제한되고, 결과적으로 이 고농도 영역에서는 공핍 용량이 증가하 여 귀환 용량이 증가한다. 그 때문에 귀환 용량의 증가로 인해 고속화를 도모할 수 없다는 문제가 있다.
또 상기 특허문헌 4에서는, 절연막 용량을 저감함으로써 귀환 용량을 저감할 수 있다. 그러나, 채널이 형성되는 영역의 온 전압을 저감하는 기술이 개시되지 않고, 온 전압이 높다는 문제가 있다.
그러므로 본 발명의 목적은, 낮은 온 전압을 유지하는 동시에, 귀환 용량을 저감함으로써 고속화를 도모하는 반도체 장치를 제공하는 것이다.
본 발명의 반도체 장치는, 주표면을 가지는 반도체 기판과, 반도체 기판에 형성된 절연 게이트형 전계 효과부를 가지는 반도체 소자를 구비하고 있다. 반도체 소자는, 제1의 영역과, 소스 영역과, 베이스 영역과, 제2의 영역과, 절연막과, 게이트 전극을 포함하고 있다. 제1의 영역은, 주표면에 형성되어, 제1도전형을 가진다. 소스 영역은, 주표면에 형성되어, 제1도전형을 가진다. 베이스 영역은, 소스 영역에 인접하도록 주표면에 형성되어, 제2도전형을 가진다. 제2의 영역은, 베이스 영역과 인접하도록, 베이스 영역을 끼우도록 하여 소스 영역과 마주 보도록 주표면에 형성되고, 제1의 영역보다도 높은 불순물 농도를 가지고 있으며, 제1도전형을 가지고 있다. 절연막은, 소스 영역과 제2의 영역 사이에 위치하는 베이스 영역 위에 형성되어 있다. 게이트 전극은, 절연막 위에 형성되어 있다. 제1의 영역은, 주표면에 있어서, 베이스 영역과 인접하도록, 제2의 영역과 인접하도록 형성되어 있다.
본 발명의 반도체 장치에 의하면, 베이스 영역의 측부에는 상대적으로 불순물 농도가 높은 제2의 영역과, 상대적으로 불순물 농도가 낮은 제1의 영역이 형성되어 있다. 제2의 영역은 제1의 영역보다도 높은 불순물 농도를 가지고 있으므로, 베이스 영역과 제2의 영역의 pn접합으로부터 제2의 영역으로의 공핍층의 신장을 억제할 수 있다. 그 때문에 제2의 영역을 소스 영역과 대향하는 베이스 영역의 측부에 배치하는 것으로, 소스 영역과 제2의 영역 사이에 형성되는 채널에 있어서, 캐리어의 도전형을 반전시키는 거리를 짧게 할 수 있다. 따라서, 채널을 형성하기 위해 게이트 전극에 인가되는 전압을 낮게 할 수 있기 때문에, 낮은 온 전압을 유지할 수 있다.
또한 제1의 영역은 제2의 영역보다도 낮은 불순물 농도를 가지고 있으므로, 베이스 영역과 제1의 영역과의 pn접합으로부터 제1의 영역으로의 공핍층의 신장이 제2의 영역보다도 넓어진다.그 때문에 제1의 영역을 소스 영역과 대향하는 위치이외의 베이스 영역의 측부에 배치하는 것으로, 공핍 용량을 저감할 수 있고, 귀환 용량을 저감 할 수 있다. 따라서, 고속화를 도모할 수 있다.
이상에 의해서, 낮은 온 전압화 및 고속화의 양립이 가능하게 된다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부의 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명확하게 될 것이다.
이하, 본 발명의 실시예에 대해서 도면에 의거하여 설명한다.
(실시예 1)
도 1에 나타내는 바와 같이 본 실시예에 있어서의 반도체 장치(10a)는, 주표면(12)을 가지는 반도체 기판(11)과, 반도체 기판(11)에 형성된 절연 게이트형 전계 효과부를 가지는 반도체 소자를 구비하고 있다. 이 반도체 소자는, 예를 들면 IGBT, MISFET등이며, 또는 종형 및 횡형의 어느 것이어도 된다. 반도체 기판(11)에는, 예를 들면 실리콘 기판 등을 사용할 수 있다. 또한, 도 1에 있어서 절연막(111), 게이트 전극(113), 층간 절연막(115), 이미터 전극(117)등은 일부 생략하여 도시되고 있다.
다음에 도 1에 나타내는 구성을 종형의 IGBT에 적용했을 경우의 구체적 구성에 대해 설명한다. 도 2∼도 4는, 도 1에 나타내는 구성을 종형의 IGBT에 적용한 경우의 구체적 구성을 도시한 도면이다. 도 2 및 도 3의 각각은, 도 1의 II-II선 및 III -III선의 각각에 따른 단면도이다. 도 4는, 반도체 기판의 표면에 있어서의 p형 영역과 n형 영역의 분포의 모양을 나타내는 평면도이다.
도 2∼도 4에 나타내는 바와 같이 본 실시예에 있어서의 반도체 소자(100a)는, 종형의 IGBT이며, n-영역(제1의 영역)(101)과, n형 소스 영역(103)과, p형 베이스 영역(105)과, n영역(제2의 영역)(107)과, 절연막(111)과, 게이트 전극(113)과, p형 콜렉터 영역(121)을 주로 포함하고 있다.
n-영역(101)은, 반도체 기판(11)에 형성되어, 반도체 기판(11)의 주표면(12)의 일부에 위치하고 있다. p형 베이스 영역(105)은, n-영역(101)과 pn접합을 이루도록 반도체 기판(11)의 주표면(12)의 일부에 위치하고 있다. n형 소스 영역(103)은, p형 베이스 영역(105)과 pn접합을 이루도록 p형 베이스 영역(105)안의 주표면(12)의 일부에 위치하고 있다. n영역(107)은, p형 베이스 영역(105)과 pn접합을 이루도록, 주표면(12)에 있어서 p형 베이스 영역(105)의 측부에 형성되어 있다.
절연막(111)은, 반도체 기판(11)과 게이트 전극(113)을 절연하기 위한 것으로, n형 소스 영역(103)과 n영역(107)에 끼워지는 적어도 p형 베이스 영역(105)의 표면 위에 형성되어 있다. 게이트 전극(113)은, 절연막(111)위에 형성되어, n형 소스 영역(103)과 n영역(107)에 끼워지는 p형 베이스 영역(105)과 적어도 대향하도록 형성되어 있다.
p형 콜렉터 영역(121)은, 반도체 기판(11)의 주표면(12)과는 반대측의 면에 형성되어, n-영역(101)과 pn접합을 구성하고 있다.
n형 소스 영역(103)에 전기적으로 접속하도록 주표면(12) 위에는 이미터 전극(117)이 형성되어 있다. 이 이미터 전극(117)은, 게이트 전극(113)과 층간 절연막(115)에 의해 전기적으로 절연되어 있다. 또한 p형 콜렉터 영역(121)에 전기적으로 접속하도록, 주표면(12)의 반대측의 면 위에는 콜렉터 전극(123)이 형성되어 있다.
다음에 본 실시예에 있어서의 반도체 기판(11)의 주표면(12)에 n형 영역과 p형 영역의 분포의 모양에 대해 상세하게 설명한다.
도 1, 도 2 및 도 4에 나타내는 바와 같이 반도체 기판(11)의 주표면(12)에 있어서, n영역(107)은, p형 베이스 영역(105)을 끼우고, n형 소스 영역(103)과 마주 보는 위치에 형성되어 있다. 본 실시예에 있어서는, 2개의 n영역(107)이, p형 베이스 영역(105)의 양측에 인접하도록 형성되어 있다.
도 1, 도 3 및 도 4에 나타내는 바와 같이 반도체 기판(11)의 주표면(12)에 있어서, n형 소스 영역(103)과 마주 보는 위치 이외의 p형 베이스 영역(105)의 측부에는 n-영역(101)이 형성되어 있다. 본 실시예에 있어서는, n형 소스 영역(103)과 마주 보는 위치 이외의 p형 베이스 영역(105)의 양측부에 n-영역(101)이 형성되어 있다. 이 n-영역(101)은, p형 베이스 영역(105)과 인접하고, n영역(107)과 인접하고 있다.
도 1 및 도 4에 나타내는 바와 같이, p형 베이스 영역(105)안에는, 복수의 n형 소스 영역(103)이 형성되어 있다. 주표면(12)에 있어서 p형 베이스 영역(105)은 n형 소스 영역(103)에 인접하면서 n형 소스 영역(103)의 주위를 둘러싸고 있다. 복수의 n형 소스 영역(103)의 각각은, p형 베이스 영역(105)의 길이 방향을 따라 배열되어 있다. 복수의 n형 소스 영역(103)의 각각의 사이에는 p형 베이스 영역(105)이 끼워지고 있으며, 이에 따라 복수의 n형 소스 영역(103)의 각각은 서로 전기적으로 분리되고 있다.
복수의 n형 소스 영역(103)의 각각의 양측(p형 베이스 영역(105)의 짧은 방향의 양측)에는, 상기한 바와 같이, p형 베이스 영역(105)을 사이에 두고 n영역(107)이 배치되어 있다. 또한 인접하는 n형 소스 영역(103)에 끼워지는 p형 베이스 영역(105)의 양측(p형 베이스 영역(105)의 짧은 방향의 양측)에는, 상기한 바와 같이, p형 베이스 영역(105)을 사이에 두고 n-영역(101)이 배치되어 있다. 이에 따라 p형 베이스 영역(105)의 측부에는, p형 베이스 영역(105)의 길이 방향을 따라, n-영역(101)과 n영역(107)이 교대로 배치되어 있다.
또한 n형 소스 영역(103)과 n영역(107)을 연결하는 주표면(12)에 있어서의 최단 거리는, n형 소스 영역(103)과 n-영역(101)을 연결하는 주표면(12)에 있어서의 최단 거리보다도 짧다.
또한, 게이트 전극(113)은, n형 소스 영역(103)과 n영역(107) 사이에 위치하는 p형 베이스 영역(105)(하나의 영역)위에 대향하도록 형성되어 있으면, 그 밖의 영역 위에 형성되어 있어도 된다.
또 절연막(111)은, 예를 들면 불순물이 도프 된 다결정 실리콘 막 등의 실리콘 산화막이다.
또 n-영역(101)은, 제1도전형(n)으로, n형 소스 영역(103)보다도 낮은 불순물 농도(예를 들면 1×1013cm-3∼1×1014cm-3)를 가지고 있다. n 영역(107)은, n-영역(101)보다도 높은 불순물 농도(예를 들면 1×1015cm-3∼1×1017cm-3)를 가지고 있으며, n-영역(101) 및 n형 소스 영역(103)과 같은 제1의 도전형이다.
또 n-영역(101) 및 n영역(107)의 불순물 농도와, n형 소스 영역(103)의 불순물 농도의 고저는 특별히 한정되지 않고, 예를 들면, n형 소스 영역(103)의 불순물 농도는 n영역(107) 및 n-영역(101)의 불순물 농도보다도 높다. n형 불순물로서는, 예를 들면 P(인), As(비소)등을 사용할 수 있다.
또 p형 베이스 영역(105)은, n-영역(101)과 다른 제2의 도전형(p)이다. p형 불순물로서는, 예를 들면 B(붕소)등을 사용할 수 있다.
또 본 실시예에서는, 후술하는 바와 같이, n채널이 형성되도록 제1 및 제2의 도전형을 정했지만, p채널이 형성되도록 제1 및 제2의 도전형을 전술한 내용과 역으로 정해도 된다.
계속해서, 도 1∼도 5를 참조하여, 본 실시예에 있어서의 반도체 장치(10a)의 제조 방법에 대하여 설명한다.
도 1에 나타내는 바와 같이 우선, n-영역(101)을 가지는 반도체 기판(11)이 준비된다. 이 n-영역(101)의 표면에, 예를 들면 이온주입에 의해 선택적으로 n영역(107)이 형성된다. 이 n영역(107)안에 예를 들면 이온주입에 의해 p형 페이스 영역(105)이 형성된다. 이에 따라 p형 베이스 영역(105)이 원하는 범위를 넘어 가로방향으로 확산하는 것을 방지할 수 있다. 이 p형 베이스 영역(105)안의 표면에, 예를 들면 이온주입에 의해 n형 소스 영역(103)이 형성된다.
다음에 절연막(111), 게이트 전극(113), 층간 절연막(115) 및 이미터 전극(117)이 순차 형성된다.
다음에 n-영역(101)에 있어서 n형 소스 영역(103)을 형성한 측과 반대측에, 예를 들면 이온주입에 의해 p형 콜렉터 영역(121)이 형성된다. 이 p형 콜렉터 영역(121)에 접촉하도록 콜렉터 전극(123)이 형성된다. 이에 따라 도 1∼도 4에 나타내는 반도체 소자(100a)로서의 종형 IGBT를 포함하는 반도체 장치(10a)가 제조된 다.
계속해서, 본 실시예에 있어서의 반도체 장치(10a)를 구성하는 반도체 소자(100a)의 동작에 대하여 설명한다.
우선, 반도체 소자(100a)가 오프 상태에서 온 상태로 이행하는 턴 온에 관하여 설명한다. 반도체 소자(100a)에 있어서, 게이트 전극(113)에 상대적으로 양의 전압이 인가되면, 게이트 전극(113) 아래의 p형 베이스 영역(105)의 표면에 반전층인 n채널이 형성된다. 그리고, n형의 캐리어로서의 전자는, n형 소스 영역(103)에서 채널을 통해 n-영역(101)으로 주입되고, 상대적으로 양의 전압이 인가되고 있는 p형 콜렉터 영역(121)을 향해 흐른다. 이 전자가 p형 콜렉터 영역(121)에 도달하면, p형 콜렉터 영역(121)으로부터 나머지 하나의 캐리어인 정공이 n-영역(101)을 향해 흘러가고, 또한 상대적으로 음의 전압이 인가되어 있는 n형 소스 영역(103)을 향해 흘러간다.
그 후에 이미터 전극(117) 및 콜렉터 전극(123)으로부터, 이 양 전극 사이에 인가되어 있는 전위차에 따라 충분한 캐리어가 n-영역(101) 안에 축적된다. 이에 따라 전자와 정공의 쌍에 의해 도전율 변조라고 불리는 저저항 상태가 출현하여, 턴온이 완료한다.
이 턴온이 완료한 후의 정상상태가 온 상태이다. 온 상태에서는, 캐리어로서의 전자는, n-영역(101)보다도 높은 불순물 농도를 가지고 있는 n영역(107)을 그 경 로로서 통과하므로, 온 저항을 저감 할 수 있는다. 또한, n영역(107)과 p형 베이스 영역(105)의 계면의 pn접합으로부터 n영역(107)으로 신장하는 공핍층의 폭은, n-영역(101)과 p형 베이스 영역(105)의 pn접합으로부터 n-영역(101)으로 신장하는 공핍층의 폭보다도 좁다. 그 때문에 온 상태에서는, 채널(본 실시예에서는 n채널)을 짧게 할 수 있기 때문에, 온 전압을 저감할 수 있다. 따라서, 온 상태에서는, n영역(107)에 의해 전자의 주입 효율을 향상시킬 수 있다.
다음에 반도체 소자(100a)가 온 상태로부터 오프 상태로 이행하는 턴 오프에 대해 설명한다. 게이트 전극(113)에 상대적으로 음의 전압 인가되면, 게이트 전극(113)의 측부에 형성된 n채널이 소실하고, n형 소스 영역(1O3)으로부터 p형 베이스 영역(105)으로의 전자의 공급이 멈춘다.
이 전자밀도의 감소에 따라, n-영역(101) 안에 주입되고 있었던 전자 농도가 서서히 감소하기 시작한다. 전하중성 조건을 유지하기 위해, n-영역(101) 안에 주입되고 있었던 정공도 감소하기 시작하고, p형 베이스 영역(105)과 n-영역(101)의 계면에서 공핍층이 퍼지기 시작하여, 공핍층은 양쪽 전극 사이의 오프 상태에서의 인가전압에 따른 두께가 된다.
n-영역(101)에 있어서 공핍층 이외의 양쪽 캐리어가 남아있는 전기적으로 중성인 영역의 정공이, 이 공핍층을 통과하고, n형 소스 영역(103)을 통해 이미터 전 극(117)을 빠져 나가고, 캐리어 전부가 소멸하면 턴오프가 완료된다. 이 턴오프의 완료후의 정상 상태가 오프 상태이다.
또한, 오프 상태는, 이미터 전극(117) 및 콜렉터 전극(123) 사이에 순 바이어스가 인가되는 상태라도, 게이트 전극(113)에 상대적으로 음의 전압을 인가하는 것으로 실현된다.
상기한 바와 같이, 반도체 소자(100a)의 스위칭을 행할 때에는, 오프 상태로부터 온 상태로 하기 위한 턴 온 및 온 상태로부터 오프 상태로 하기 위한 턴오프를 행하는 것이 필요하다.온 상태와 오프 상태를 전환할 때의 스위칭 속도는, n-영역(101)안에 캐리어를 축적하는 속도 또는 방출하는 속도에 의존한다. 이 n-영역(101) 안에 축적 또는 방출되는 캐리어의 용량인 기생 용량은, 게이트와 콜렉터(드레인) 사이의 전압이 온 또는 오프가 될 때까지의 귀환 용량(게이트-콜렉터 간 용량)의 총량이다. 이 귀환 용량이 클 경우에는, 스위칭 속도는 늦어진다. 따라서, 귀환 용량을 저감함으로써 스위칭 속도를 향상하고, 그 결과로서 반도체 장치(10a)의 고속화를 도모할 수 있다. 즉, 반도체 장치(10a)의 고속화를 도모하기 위해서는, 귀환 용량이 작은 쪽이 유리하다.
여기에서 귀환 용량은, 도 5 및 도 6에 나타내는 바와 같이 절연막(111)을 통해 게이트 전극(113)과 p형 베이스 영역(105) 사이에 발생하는 절연막 용량 C1과, p형 베이스 영역(105)과 그 측부 영역과의 pn접합에 있어서 공핍층이 넓혀지는 영역에 발생하는 공핍 용량 C2, C3과의 합이다. 또한, 도 5 및 도 6에 있어서의 점 선은, pn접합에 있어서의 공핍층을 나타낸다.
계속해서, 도 5 및 도 6을 참조하여, 본 실시예에 있어서의 반도체 소자(100a)의 귀환 용량에 대하여 설명한다.
도 5에 나타내는 바와 같이, 반도체 소자(100a)에 있어서 n형 소스 영역(103)과 마주 보는 영역은, 온 동작시에 채널이 형성되는 활성 영역(온 동작에 기여하는 영역)이다. 이 영역에서는, p형 베이스 영역(105)과 n영역(107)의 pn접합으로부터 n영역(107)으로 신장하는 공핍층의 폭 x1은, p형 베이스 영역(105)과 n-영역(101)의 pn접합으로부터 n-영역(101)으로 신장하는 공핍층의 폭 x2보다도 짧다.
도 6에 나타내는 바와 같이, 반도체 소자(100a)에 있어서 n형 소스 영역(103)과 마주 보는 영역 이외의 영역은, 온 동작시에 채널이 형성되지 않는 비활성 영역(온 동작에 기여하지 않는 영역)이다. 이 영역에는, p형 베이스 영역(105)의 측부에 n영역(107)이 형성되지 않는다. 즉, n형 소스 영역(103)과 마주 보는 위치 이외의 영역에는, n-영역(101)이 배치되어 있다. 그 때문에 도 6에 나타내는 n형 소스 영역(103)과 마주 보는 위치 이외의 비활성 영역(온 동작에 기여하지 않는 영역)에 있어서의 공핍층의 폭 x3은, 도 5에 나타내는 활성 영역에 있어서의 공핍층의 폭 x1에 비해 길다. 즉, 비활성 영역에서는 pn접합에 있어서의 공핍층의 신장이 넓어진다. 그 때문에 비활성 영역의 공핍 용량 C3은, 활성 영역의 공핍 용량 C2보다도 작다.
계속해서, 본 실시예에 있어서의 반도체 소자(100a)와 상기 특허문헌 1∼ 3(종래)의 반도체 소자에 있어서의 귀환 용량을 대비한다. 상기 특허문헌 1∼3에 있어서의 고농도 영역은 본 실시예에 있어서의 n영역(제2의 영역)(107)에 해당한다. 상기 특허문헌 1∼3의 구성에 있어서 p형 베이스 영역의 측부 전체에 고농도 영역이 연장하고 있을 경우에는, 도 14 및 도 15에 나타내는 종래예의 반도체 소자가 된다.
도 14에 나타내는 바와 같이 종래예의 반도체 소자(300)에서는, 채널이 형성되는 활성 영역 및 채널이 형성되지 않는 비활성 영역의 양쪽에 있어서, P형 베이스 영역(105)의 측부에 n영역(307)이 각각 형성되어 있다.
도 5에 나타내는 본 실시예에 있어서의 반도체 소자(100a)의 활성 영역과 도 15에 나타내는 종래예의 반도체 소자(300)의 활성 영역을 비교하면, p형 베이스 영역(105)과 n영역(107, 307)의 pn접합으로부터 n영역(107, 307)으로 신장하는 공핍층의 폭 x1, x4는 동일하다.
그러나, 도 6에 나타내는 본 실시예에 있어서의 반도체 소자(100a)의 비활성 영역과 도 15에 나타내는 종래예의 비활성 영역을 비교하면, 본 실시예에 있어서의 비활성 영역에 있어서 n-영역(101)과 p형 베이스 영역(105)의 pn접합으로부터 n-영역(101)으로 신장하는 공핍층의 폭 x3은, 종래예에 있어서의 비활성 영역에 있어서 n-영역(101)과 n영역(307)의 pn접합으로부터 n영역(307)으로 신장하는 공핍층의 폭 x4보다도 길다. 즉, 도 6에 나타내는 본 실시예에 있어서의 비활성 영역에 있어서의 공핍층의 폭 x3과, 도 15에 나타내는 비활성 영역에 있어서의 공핍층의 폭 x4의 차이가, 종래예보다도 본 실시예의 반도체 장치(10a)에 있어서 공핍층이 보다 넓혀지는 폭이 된다. 이 때문에, 본 실시예의 비활성 영역에 있어서의 공핍 용량 C3은, 종래예의 비활성 영역에 있어서의 공핍 용량 C4보다도 작아진다. 따라서, 본 실시예에 있어서의 반도체 소자(100a)는, 종래예와 비교하여, 비활성 영역에 있어서 공핍 용량 C3을 저감할 수 있기 때문에, 귀환 용량을 저감할 수 있다.
이상에서 설명한 바와 같이, 본 실시예에 있어서의 반도체 장치(10a)는, 주표면(12)을 가지는 반도체 기판(11)과, 반도체 기판(11)에 형성된 절연 게이트형 전계 효과부를 가지는 반도체 소자(100a)를 구비하고 있다. 반도체 소자(100a)는 제1의 영역으로서의 n-영역(101)과, n형 소스 영역(103)과, p형 베이스 영역(105)과, n영역(107)과, 절연막(111)과, 게이트 전극(113)을 포함하고 있다. n-영역(101)은, 주표면(12)에 형성된 제1도전형이다. n형 소스 영역(103)은, 주표면(12)에 형성된 제1도전형이다. p형 베이스 영역(105)은, n형 소스 영역(103)에 인접하도록 주표면(12)에 형성된 제2도전형이다. n영역(107)은, p형 베이스 영역(105)과 인접하도록, p형 베이스 영역(105)을 끼워 n형 소스 영역(103)과 마주 보도록 주표면(12:에 형성되고, n-영역(101)보다도 높은 불순물 농도를 가지는 제1도전형이다. 절연막(111)은, n형 소스 영역(103)과 n영역(107) 사이에 위치하는 p형 베이스 영역(105)위에 형성되어 있다. 게이트 전극(113)은, 절연막(111)위에 형성되어 있다. 제1의 영역으로서의 n-영역(101)은, p형 베이스 영역(105)과 인접하도록, n영 역(107)과 인접하도록 형성되어 있다.
본 실시예에 있어서의 반도체 장치(10a)에 의하면, p형 베이스 영역(105)의 측부에는, 상대적으로 불순물 농도가 높은 n영역(107)과, 상대적으로 불순물 농도가 낮은 n-영역(101)이 형성되어 있다. n영역(107)은 n-영역(101)보다도 높은 불순물 농도를 가지고 있기 때문에, p형 베이스 영역(105)과 n영역(107)의 pn접합으로부터 n영역(107)으로의 공핍층의 신장은, p형 베이스 영역(105)과 n-영역(101)의 pn접합으로부터 n-영역(101)으로의 공핍층의 신장보다도 좁아진다. 그 때문에, n영역(107)을 n형 소스 영역(103)과 대향하는 p형 베이스 영역(105)의 측부에 배치하는 것으로, 공핍층의 신장을 억제하고, JFET효과를 저감할 수 있기 때문에, 낮은 온 전압을 유지할 수 있다.
또한 n, 영역(101)보다도 높은 불순물 농도를 가지는 n영역(107)을 형성한 후에 p형 베이스 영역(105)을 형성하면, p형 베이스 영역(105)을 형성할 때 소정의 범위를 넘어서 p형 베이스 영역(105)의 제2도전형의 불순물이 n영역(107)으로 확산하는 것을 억제할 수 있다. 즉, 채널이 길어지는 것을 억제할 수 있다(단채널 효과). 따라서, 채널 저항을 저감할 수 있기 때문에, 낮은 온 전압을 유지할 수 있다.
또한, n-영역(101)은 n영역(107)보다도 낮은 불순물 농도를 가지고 있기 때문에, p형 베이스 영역(105)과 n-영역(101)의 pn접합으로부터 n-영역(101)으로의 공 핍층의 폭 x3은, p형 베이스 영역(105)과 n영역(107)의 pn접합으로부터 n영역(107)으로의 공핍층의 폭 x1에 비해 넓다. 그 때문에 n-영역(101)을 n형 소스 영역(103)과 대향하는 위치 이외의 p형 베이스 영역(105)의 측부에 배치하는 것으로, 공핍 용량 C3을 저감함으로써 귀환 용량을 저감할 수 있다. 따라서, 고속화를 도모할 수 있다.
전술한 내용을 바꿔 말하면, p형 베이스 영역(105)에 있어서 n형 소스 영역(103)과 마주 보는 영역(즉 채널이 형성되는 영역)의 측부에 상대적으로 높은 불순물 농도를 가지는 n영역(107)이 형성되어 있으므로, 낮은 온 전압을 유지할 수 있다. p형 베이스 영역(105)에 있어서 n형 소스 영역(103)과 마주 보는 영역 이외의 영역(즉 채널이 형성되지 않는 영역)의 측부에 상대적으로 낮은 불순물 농도를 가지는 n-영역(101)이 형성되어 있으므로, 온 저항의 저감에 영향을 주지 않고, 공핍 용량 C3의 저감에 의해 귀환 용량을 저감하는 것으로, 고속화를 도모할 수 있다. 따라서, 낮은 온 전압화 및 고속화의 양립이 가능하게 된다.
또한, 온 상태에서는, n-영역(101)보다도 높은 불순물 농도를 가지는 n영역(107)을 캐리어가 통과하므로, 낮은 온 저항을 유지할 수 있다.
상기 반도체 장치(10a)에 있어서 바람직하게는, 게이트 전극(113)은, n형 소스 영역(103)과 n영역(107) 사이에 위치하는 p형 베이스 영역(105)의 하나의 영역 이외의 p형 베이스 영역(105)의 다른 영역 위에 연장하여 형성되어 있다.
이에 따라 게이트 전극(113)이 채널이 형성되지 않는 영역 위에 형성되어 있 는 경우라도, 공핍 용량 C3을 저감함으로써, 귀환 용량을 감소시킬 수 있다.
상기 반도체 장치(10a)에 있어서 바람직하게는, 반도체 소자(100a)는 IGBT이며, 제2도전형의 p형 콜렉터 영역(121)을 더 가지고 있다.
이에 따라 낮은 온 전압을 유지할 수 있음과 동시에, 귀환 용량을 저감함으로써 고속화를 도모할 수 있는 IGBT를 포함하는 반도체 장치(10a)를 실현할 수 있다.
(실시예 2)
도 7을 참조하여, 본 실시예에 있어서의 반도체 장치는, 기본적으로는 도 1에 나타내는 반도체 장치 10a와 동일한 구성을 구비하고 있지만, 반도체 장치 10b를 구성하는 반도체 소자의 절연막에 있어서 다르다.
구체적으로는, 도 7에 나타내는 바와 같이 절연막(111)은, n형 소스 영역(103)과 n영역(107) 사이에 위치하는 p형 베이스 영역(105)의 하나의 영역 이외의 p형 베이스 영역(105)의 다른 영역 위에 연장하여 형성되어 있다. 즉, 절연막 111은, 채널이 형성되는 p형 베이스 영역(105)위에 형성된 절연막 111a와, 채널이 형성되지 않는 p형 베이스 영역(105)의 다른 영역 위에 형성된 절연막 111b를 포함하고 있다. 또한, 절연막(111)은, n영역(107) 등의 또 다른 영역 위에 형성되어도 된다.
p형 베이스 영역(105)의 다른 영역 위에 형성된 절연막 111b의 두께는, p형 베이스 영역(105)의 하나의 영역 위에 형성된 절연막 111a의 두께보다도 크다.
또한, 이 이외의 구성에 대해서는 전술한 실시예 1의 구성과 거의 같기 때문 에, 동일한 요소에 대해서는 동일 부호를 붙여, 그 설명은 반복하지 않는다.
이상에서 설명한 바와 같이, 본 실시예에 있어서의 반도체 장치(10b)에 의하면, p형 베이스 영역(105)의 다른 영역 위에 형성된 절연막 111b의 두께는, p형 베이스 영역(105)의 하나의 영역 위에 형성된 절연막 111a의 두께보다 크다.
이에 따라 채널이 형성되지 않는 p형 베이스 영역(105)위에 형성된 절연막 111b의 두께를 크게 할 수 있기 때문에, 절연막 용량 Cl을 저감함으로써 귀환 용량을 더 저감할 수 있다. 또한 채널이 형성되는 p형 베이스 영역(105) 위의 게이트 전극(113)은, 순 바이어스가 인가되었을 때의 동작에 기여하지 않기 때문에, Vth(임계값 전압)의 상승이나 온 전압의 저하 등에 영향을 주지 않는다.
(실시예 3)
도 8을 참조하여, 본 실시예에 있어서의 반도체 장치는, 기본적으로는 도 1에 나타내는 반도체 장치 10a와 동일한 구성을 구비하고 있지만, 반도체 장치 10c를 구성하는 반도체 소자의 게이트 전극에 있어서 다르다.
구체적으로는, 도 8에 나타내는 바와 같이 게이트 전극(113)은, n형 소스 영역(103)과 n영역(107) 사이에 위치하는 p형 베이스 영역(105)위에만 형성되어 있다. 채널이 형성되지 않는 p형 베이스 영역(105) 및 n-영역(101) 위에는, 절연막 111a가 접촉하여 설치된다.
또한, 이 이외의 구성에 대해서는 전술한 실시예 1의 구성과 거의 동일하므로, 동일한 요소에 대해서는 동일한 부호를 붙여, 그 설명은 반복하지 않는다.
이상에서 설명한 바와 같이, 본 실시예에 있어서의 반도체 장치(10c)에 의하면, 게이트 전극(113)은, n형 소스 영역(103)과 n영역(107) 사이에 위치하는 p형 베이스 영역(105)위에만 형성되어 있다.
이에 따라 게이트 전극(113)으로부터 인가되는 전압을 이론적으로는 0으로 할 수 있기 때문에, 절연막 용량 Cl을 대폭 저감함으로써 귀환 용량을 대폭 저감할 수 있다. 또한 채널을 형성하지 않는 p형 베이스 영역(105)위에는 게이트 전극(113)이 설치되고 있기 때문에, 순 바이어스가 인가되었을 때의 동작에 기여하지 않으므로, Vth(임계값 전압)의 상승이나 온 전압의 저하 등에 영향을 주지 않는다.
또한, 전술한 실시예 1의 도 1, 실시예 2의 도 7 및 실시예 3의 도 8은, 반도체 장치를 구성하는 반도체 소자로서 종형 IGBT를 예로 들어서 설명했지만, 도 1, 도 7 및 도 8은, 예를 들면 후술하는 종형 MOSFET, 횡형 IGBT, 횡형 MOSFET등에도 적용할 수 있다.
(실시예 4)
도 9를 참조하여, 본 실시예에 있어서의 반도체 장치는, 기본적으로는 도 2 및 도 3에 나타내는 반도체 장치와 동일한 구성을 구비하고 있지만, 반도체 소자(100d)가 MISFET(Metal-Insulator-Semiconductor Field Effect Transistor:절연 게이트형 전계효과트랜지스터)인 점에 있어서 다르다.
본 실시예에 있어서의 반도체 소자(100d)는, MISFET의 일예로서 종형 MOSFET이다. 구체적으로는, 도 9에 나타내는 바와 같이 반도체 소자(100d)에는 콜렉터 영 역 및 콜렉터 전극이 형성되지 않고, n-영역(101)에 있어서 n형 소스 영역(103)이 형성되어 있는 면과 반대측의 면에는, 드레인 전극(133)이 형성되어 있다. 또한 n형 소스 영역(103)의 주표면(12)에는, 이미터 전극 대신에 소스 전극(131)이 형성되어 있다.
또한, 실시예 1과 마찬가지로, 반도체 소자(100d)에 있어서, n형 소스 영역(103)과 마주 보는 영역 이외의 영역에는 n영역(107)이 형성되지 않는다. 또한 반도체 기판(11)의 주표면(12)에 있어서의 p형 영역과 n형 영역의 분포 모양은, 도 4에 나타내는 상태가 된다.
본 실시예에 있어서의 반도체 장치의 제조 방법은, 기본적으로는 실시예 1에 있어서의 반도체 장치 10a와 동일하지만, 반도체 소자(100d)를 형성할 때, 이미터 전극 대신에 소스 전극(131)을 형성하는 점 및 p형 콜렉터 영역을 형성하기 위한 이온주입을 행하지 않는 점 및 콜렉터 전극 대신에 드레인 전극(133)을 형성하는 점에 있어서 다르다.
본 실시예에 있어서의 반도체 장치를 구성하는 반도체 소자(100d)의 동작은, 기본적으로는 실시예 1에 있어서의 반도체 소자(100a)로서의 IGBT와 동일하지만, 캐리어가 전자뿐인 점에 있어서 다르다.
또한, 이 이외의 구성에 대해서는 전술한 실시예 1의 구성과 거의 동일하므로, 동일한 요소에 대해서는 동일 부호를 붙여, 그 설명은 반복하지 않는다.
이상에서 설명한 바와 같이, 본 실시예에 있어서의 반도체 장치에 의하면, 반도체 소자(100d)는 MISFET이다. 이에 따라 낮은 온 전압을 유지할 수 있음과 동시에, 귀환 용량을 저감함으로써 고속화를 도모할 수 있는 MISFET를 포함하는 반도체 장치를 실현할 수 있다.
(실시예 5)
도 10 및 도 11을 참조하여, 본 실시예에 있어서의 반도체 장치는, 기본적으로는 실시예 1에 있어서의 반도체 장치와 동일한 구성을 구비하고 있지만, 반도체 소자 100e가 횡형 IGBT인 점에 있어서 다르다.
구체적으로는, 도 10에 나타내는 바와 같이, n-영역(101)은, 반도체 기판(11)의 주표면 12에 형성되어, 주표면 101a과 한쪽 측면 101b와 다른쪽 측면 101c를 가지고 있다. 또한 도 11에 나타내는 바와 같이, n-영역(101)은, n-영역(101)의 한쪽 측면 101b측에 형성되어, n영역(107)과 인접하도록 형성되어 있다. p형 콜렉터 영역(121)은, n-영역(101)의 다른쪽 측면 101c측의 주표면 101a에 형성되어 있다. 콜렉터 전극(123)은, p형 콜렉터 영역(121)위에 접촉하여 설치되고, n-영역(101)의 주표면 101a위에는 절연막 125를 통해 설치된다.
p형 베이스 영역(105)은, n-영역(101)의 한쪽 측면 101b 및 n형 소스 영역(103)에 인접하도록 형성되어 있다. n형 소스 영역(103)은, 주표면(12)에 형성되고, p형 베이스 영역(105)에 있어서 n-영역(101)의 한쪽 측면 101b과 인접하는 측과 반대측에 복수형성되어 있다. n영역(107)은, p형 베이스 영역(105)과 인접하도록, p형 베이스 영역(105)을 사이로 두고 n형 소스 영역(103)과 마주 보도록, n-영역(101)의 한쪽 측면 101b측에 복수형성되어 있다.
본 실시예에 있어서의 반도체 장치의 제조 방법은, 기본적으로는 실시예 1에 있어서의 반도체 장치 10a와 동일하지만, n-영역(101)의 한쪽 면 101b측에 n형 소스 영역(103), p형 베이스 영역(105)을 형성하는 공정 및 n-영역(101)의 다른쪽 측면 101c측의 주표면 101a에 p형 콜렉터 영역(121), 콜렉터 전극(123) 및 절연막 125를 형성하는 점에 있어서 다르다.
또한, 이 이외의 구성에 대해서는 전술한 실시예 1의 구성과 거의 동일하므로, 동일한 요소에 대해서는 동일한 부호를 붙여, 그 설명은 반복하지 않는다.
이상에서 설명한 바와 같이, 본 실시예에 있어서의 반도체 장치에 의하면, 반도체 소자(100e)로서 횡형 IGBT를 포함하고 있다. 이에 따라 낮은 온 전압을 유지할 수 있음과 동시에, 귀환 용량을 저감함으로써 고속화를 도모할 수 있는 횡형 IGBT를 포함하는 반도체 장치를 실현할 수 있다.
(실시예 6)
도 12 및 도 13을 참조하여, 본 실시예에 있어서의 반도체 장치는, 기본적으로는 실시예 4에 있어서의 반도체 소자로서 MISFET를 포함하고 있는 반도체 장치와 동일한 구성을 구비하고 있지만, 반도체 소자(100f)가 횡형 MOSFET인 점에 있어서 다르다.
또한 도 12 및 도 13을 참조하여, 본 실시예에 있어서의 반도체 장치는, 기본적으로는 실시예 5에 있어서의 반도체 장치와 동일한 구성을 구비하고 있지만, n형 소스 영역(103)의 표면에 이미터 전극 대신에 소스 전극(131)이 형성되고, n-영역(101)에 있어서 n형 소스 영역(103)이 형성되어 있는 측의 면(한쪽 측면 101b)과 반대측의 면(다른쪽 측면 101c)측의 주표면 101a에 콜렉터 영역이 형성되지 않고, 콜렉터 전극 대신에 드레인 전극(133)이 형성되어 있는 점에 있어서 다르다. 그 밖의 구성에 대해서는, 실시예 1과 동일하므로, 그 설명은 반복하지 않는다.
본 실시예에 있어서의 반도체 장치의 제조 방법은, 기본적으로는 실시예 4와 동일하지만, 반도체 소자 100f로서 횡형 MOSFET를 형성하는 점에 있어서 다르다.
또한, 이 이외의 구성에 대해서는 전술한 실시예 1의 구성과 거의 동일하므로, 동일한 요소에 대해서는 동일한 부호를 붙여, 그 설명은 반복하지 않는다.
이상에서 설명한 바와 같이, 본 실시예에 있어서의 반도체 장치에 의하면, 반도체 소자 100f로서 횡형 MOSFET를 포함하고 있다. 이에 따라 낮은 온 전압을 유지할 수 있는 동시에, 귀환 용량을 저감함으로써 고속화를 도모할 수 있는 횡형 MOSFET를 실현할 수 있다.
본 발명을 상세하게 설명해 나타냈지만, 이것은 예시만을 위한 것으로, 한정하는 것은 아니며, 발명의 범위는 첨부한 청구범위에 의해 해석되는 것이 명백하게 이해될 것이다.
도 1은 본 발명의 실시예 1에 있어서의 반도체 장치의 구성을 나타내는 개략적 사시도이다.
도 2는 도 1에 있어서의 II-II선을 따른 단면도이다.
도 3은 도 1에 있어서의 III-III선을 따른 단면도이다.
도 4는 본 발명의 실시예 1에 있어서의 반도체 기판의 표면에 있어서의 p형 영역과 n형 영역의 분포의 모양을 나타내는 평면도이다.
도 5는 본 발명의 실시예 1에 있어서의 반도체 장치를 구성하는 반도체 소자의 채널이 형성되는 영역에 있어서의 동작을 나타내는 단면도이다.
도 6은 본 발명의 실시예 1에 있어서의 반도체 장치를 구성하는 반도체 소자의 채널이 형성되지 않는 영역에 있어서의 동작을 나타내는 단면도이다.
도 7은 본 발명의 실시예 2에 있어서의 반도체 장치의 구성을 나타내는 개략 사시도이다.
도 8은 본 발명의 실시예 3에 있어서의 반도체 장치의 구성을 나타내는 개략 사시도이다.
도 9는 본 발명의 실시예 4에 있어서의 반도체 장치를 구성하는 반도체 소자를 나타내는 채널이 형성되는 영역에 있어서의 단면도이다.
도 10은 본 발명의 실시예 5에 있어서의 반도체 장치를 구성하는 반도체 소자를 나타내고, n형 소스 영역과 n영역이 마주 보는 영역(채널이 형성되는 영역)에 있어서의 단면도이다.
도 11은 본 발명의 실시예 5에 있어서의 반도체 기판의 표면에 있어서의 p형 영역과 n형 영역의 분포의 모양을 나타내는 평면도이다.
도 12는 본 발명의 실시예 6에 있어서의 반도체 장치를 구성하는 반도체 소자를 나타내고, n형 소스 영역과 n영역이 마주 보는 영역(채널이 형성되는 영역)에 있어서의 단면도이다.
도 13은 본 발명의 실시예 6에 있어서의 반도체 기판의 표면에 있어서의 p형 영역과 n형 영역의 분포의 모양을 나타내는 평면도이다.
도 14는 특허문헌 1∼3의 구성에 있어서 p형 베이스 영역의 측부 전체에 고농도 영역이 연장하고 있는 경우의 반도체 장치의 구성을 나타내는 개략 사시도이다.
도 15는 도 14에 있어서의 XV-XV선에 따른 단면도이다.

Claims (6)

  1. 주표면을 가지는 반도체 기판과,
    상기 반도체 기판에 형성된 절연 게이트형 전계 효과부를 가지는 반도체 소자를 구비하고,
    상기 반도체 소자는,
    상기 주표면에 형성된 제1도전형의 제1의 영역과,
    상기 주표면에 형성된 제1도전형의 소스 영역과,
    상기 소스 영역에 인접하도록 상기 주표면에 형성된 제2도전형의 베이스 영역과,
    상기 베이스 영역과 인접하도록, 상기 베이스 영역을 끼워 상기 소스 영역과 대향하도록 상기 주표면에 형성되고, 상기 제1의 영역보다도 높은 불순물 농도를 가지는 제1도전형의 제2의 영역과,
    상기 소스 영역과 상기 제2의 영역 사이에 위치하는 상기 베이스 영역 위에 형성된 절연막과,
    상기 절연막 위에 형성된 게이트 전극을 포함하고,
    상기 제1의 영역은, 상기 주표면에 있어서, 상기 베이스 영역과 인접하도록, 상기 제2의 영역과 인접하도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 게이트 전극은, 상기 소스 영역과 상기 제2의 영역 사이에 위치하는 상기 베이스 영역의 하나의 영역 이외의 상기 베이스 영역의 다른 영역 위에 연장하여 형성된 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 베이스 영역의 상기 다른 영역 위에 형성된 상기 절연막의 두께는, 상기 베이스 영역의 상기 하나의 영역 위에 형성된 상기 절연막의 두께보다도 두꺼운 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 게이트 전극은, 상기 소스 영역과 상기 제2의 영역 사이에 위치하는 상기 베이스 영역 위에만 형성된 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 반도체 소자는 IGBT이며, 제2도전형의 콜렉터 영역을 더 가지는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 반도체 소자는 MISFET인 것을 특징으로 하는 반도체 장치.
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