KR102392277B1 - 전력 반도체 소자 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 전력 반도체 소자는 제1 도전형의 불순물을 포함하는 드리프트층; 상기 드리프트층 상에 마련되고, 제2 도전형의 불순물을 포함하는 바디층; 상기 바디층 상에 마련되고, 제1 도전형의 불순물을 포함하는 이미터층;상기 바디층 상에 마련되고, 제2 도전형의 불순물을 포함하는 바디 컨택층; 상기 바디층 하부에 마련되고, 제2 도전형의 불순물을 포함하는 콜렉터층; 상기 바디층, 상기 이미터층, 및 상기 드리프트층을 관통하여, 상기 드리프트층에 도달하고, 제1 방향을 따라 연장되는 트렌치 게이트, 및 트렌치 이미터; 를 포함하고, 상기 트렌치 이미터의 폭은 상기 제1 방향을 따라 가변될 수 있다.

Description

전력 반도체 소자{Power Semiconductor Device}
본 발명은 전력 반도체 소자에 관한 것이다.
절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor)는 게이트가 MOS(Metal Oxide Semiconductor)를 이용하여 제작되고, 후면에 p 형의 콜렉터층이 형성되어, 바이폴라(bipolar)를 가지는 트랜지스터에 해당한다.
종래 전력용 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이 개발된 이후, MOSFET은 고속의 스위칭 특성이 요구되는 영역에서 사용되어 왔다. 다만, 구조적 한계로 인해 높은 전압이 요구되는 영역에서는 MOSFET은 대신, 바이폴라 트랜지스터(bipolar transistor), 싸이리스터(thyristor), GTO(Gate Turn-off Thyristors) 등이 사용되어 왔었다.
IGBT는 낮은 순방향 손실과 빠른 스위칭 스피드를 특징으로 하여, 기존의 싸이리스터(thyristor), 바이폴라 트랜지스터(bipolar transistor), MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등으로는 실현이 불가능하였던 분야를 대상으로 적용이 확대되어 가고 있는 추세이다.
IGBT의 동작 원리를 살펴보면, IGBT 소자가 온(on)된 경우에 양극(anode)에 음극(cathode)보다 높은 전압이 인가되고, 게이트 전극에 소자의 문턱 전압보다 높은 전압이 인가되면, 게이트 전극의 하단에 위치하는 p형의 바디 영역의 표면의 극성이 역전되어 n형의 채널(channel)이 형성된다.
채널(channel)을 통해 드리프트(drift) 영역으로 주입된 전자 전류는 바이폴라 트랜지스터(bipolar transistor)의 베이스(base) 전류와 마찬가지로 IGBT 소자의 하부에 위치하는 고농도의 p형의 콜렉터층으로부터 정공(hole) 전류의 주입을 유도한다. 이러한 소수 캐리어(carrier)의 고농도 주입으로 인해 드리프트(drift) 영역에서의 전도도가 수십에서 수백배 증가하는 전도도 변조(conductivity modulation)가 발생하게 된다. MOSFET과 달리 전도도 변조로 인하여 드리프트 영역에서의 저항 성분이 매우 작아지므로, 매우 큰 고압에서의 응용이 가능하다.
음극으로 흐르는 전류는 채널을 통해 흐르는 전자 전류와 p형의 바디와 n형의 드리프트 영역의 접합을 통해 흐르는 정공 전류로 나누어진다. IGBT는 기판의 구조상 양극과 음극 간의 pnp 구조이므로 MOSFET과 달리 다이오드(diode)가 내장되어 있지 않으므로 별도의 다이오드를 역 병렬로 연결해주어야 한다. 이러한 IGBT는 크게 내압(blocking voltage) 유지, 도통 손실의 감소 및 스위칭 속도의 증가를 주요 특성으로 한다.
IGBT에 요구되는 전압의 크기가 증가하는 추세이며, 이와 함께 소자의 내구성이 높아질 것이 요구된다. 하지만, 소자의 소형화에 따라, 전압의 크기가 증가하는 경우에 소자의 구조에 의해 래치업(latch-up)이 발생하여 소자가 파괴되기 쉽다. 래치업(latch-up)이란 IGBT에 구조적으로 존재하는 pnpn 기생 싸이리스터(thyristor)가 동작하는 경우, IGBT는 더 이상 게이트(gate)에 의한 조절이 되지 않는 상태가 되어, 막대한 전류가 IGBT로 흘러 들어가 소자가 과열되어 파괴되는 것을 의미한다.
종래, 래치업(latch-up)에 대한 강건성을 확보하기 위하여, 트렌치 이미터를 마련하였으나, 트렌치 이미터를 형성하는 경우, 정공 전류의 경로가 확대되어, 정공 전류의 밀도의 감소하고, 이로써, 도통 손실이 증가하는 문제가 있다.
본 발명의 과제는 래치업(latch-up)에 대한 강건성을 확보하면서도, 도통 손실을 감소시킬 수 있는 전력 반도체 소자를 제공하는 것이다.
본 발명의 일 실시예에 따른 전력 반도체 소자는 제1 도전형의 불순물을 포함하는 드리프트층; 상기 드리프트층 상에 마련되고, 제2 도전형의 불순물을 포함하는 바디층; 상기 바디층 상에 마련되고, 제1 도전형의 불순물을 포함하는 이미터층; 상기 바디층 상에 마련되고, 제2 도전형의 불순물을 포함하는 바디 컨택층; 상기 바디층 하부에 마련되고, 제2 도전형의 불순물을 포함하는 콜렉터층; 상기 바디층, 상기 이미터층, 및 상기 드리프트층을 관통하여, 상기 드리프트층에 도달하고, 제1 방향을 따라 연장되는 트렌치 게이트, 및 트렌치 이미터; 를 포함하고, 상기 트렌치 이미터의 폭은 상기 제1 방향을 따라 가변될 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 소자는 제1 도전형의 불순물을 포함하는 드리프트층; 상기 드리프트층 상에 마련되고, 제2 도전형의 불순물을 포함하는 바디층; 상기 바디층 상에 마련되고, 제1 도전형의 불순물을 포함하는 이미터층; 상기 바디층 상에 마련되고, 제2 도전형의 불순물을 포함하는 바디 컨택층; 상기 바디층 하부에 마련되고, 제2 도전형의 불순물을 포함하는 콜렉터층; 상기 바디층, 상기 이미터층, 및 상기 드리프트층을 관통하여, 상기 드리프트층에 도달하고, 제1 방향을 따라 연장되는 트렌치 게이트, 및 트렌치 이미터; 를 포함하고, 상기 트렌치 게이트와 상기 트렌치 이미터의 메사 간격은 제1 방향을 따라 가변될 수 있다.
상기 트렌치 이미터는, 제1 방향을 따라 연장되는 중심부 및 상기 중심부로부터 제2 방향을 따라 연장되는 돌출부를 포함할 수 있다.
상기 이미터층 및 상기 바디 컨택층은, 상기 바디층 상의 이웃하는 상기 트렌치 게이트 및 상기 트렌치 이미터 사이에서 제1 방향을 따라 교대로 배치될 수 있다.
상기 돌출부가 마련되는 영역은 상기 바디 컨택층이 형성되는 영역에 대응될 수 있다.
제1 방향에서, 상기 돌출부의 중심과 상기 바디 컨택층의 중심은 일치할 수 있다.
상기 트렌치 이미터의 최소 폭은 상기 트렌치 이미터의 최대 폭의 30%~35%에 해당할 수 있다.
상기 돌출부가 형성되는 영역의 길이는 상기 중심부가 형성되는 영역의 길이의 30%~35%에 해당할 수 있다.
상기 트렌치 이미터는 복수 개 마련되고, 상기 복수의 트렌치 이미터는, 상기 트렌치 게이트를 사이에 두고 배치되는 제1 트렌치 이미터 및 제2 트렌치 이미터를 포함하고, 상기 제1 트렌치 이미터의 돌출부와 상기 제2 트렌치 이미터의 돌출부는, 제1 방향의 서로 다른 위치에서, 상기 트렌치 게이트 측으로 연장될 수 있다.
본 발명의 일 실시예에 따르면, 이미터 전극과 전기적으로 연결되는 트렌치 이미터를 마련하여, 래치업(latch-up)에 대한 강건성(Ruggedness)을 확보할 수 있다. 또한, 트렌치 이미터에 돌출부를 형성하여, 도통 손실을 보상하고, 고속 스위치 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 개략적인 절개 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자의 부분 상면도이다.
도 3은 본 발명의 일 실시예에 따른 도 1의 A-A`의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 도 1의 B-B`의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 도 1의 C-C`의 단면도이다.
본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 기술적인 용어가 본 발명의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 발명에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.
또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서 상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 발명의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 발명의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
본 명세서에서 개시된 신규한 기술들 대부분은 IGBT를 기준으로 설명된다. 그러나 여기에서 개시된 본 발명의 여러 실시예들이 IGBT로 한정되는 것은 아니며, 예컨대 다이오드 외에도, 전력용 MOSFET과 여러 형태의 싸이리스터를 포함하는 다른 형태의 전력 반도체 소자의 기술에도 대부분 적용될 수 있다.
또한, 본 발명의 다양한 실시예들은 특정 p형 및 n형 영역을 포함하는 것으로 묘사된다. 그러나 여기에서 개시되는 여러 영역의 도전형이 반대인 소자에 대해서도 동일하게 적용될 수 있다는 것은 당연하다.
나아가, 본 명세서의 n형, 및 p형은 제1 도전형 또는 제2 도전형이라고 정의될 수 있다. 한편, 제1 도전형, 제2 도전형은 상이한 도전형을 의미할 수 있다. 또한, '+'는 고농도로 도핑된 상태를 의미하고, '-'는 저농도로 도핑된 상태를 의미한다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 개략적인 절개 사시도이고, 도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자의 부분 상면도이다. 또한, 도 3은 본 발명의 일 실시예에 따른 도 2의 A-A`의 단면도이고, 도 4는 본 발명의 일 실시예에 따른 도 2의 B-B`의 단면도이고, 도 5는 본 발명의 일 실시예에 따른 도 2의 C-C`의 단면도이다.
이하, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시에에 따른 전력 반도체 소자의 구성 및 효과를 상세히 설명하도록 한다.
본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 드리프트층(110), 바디층(120), 이미터층(131), 바디 컨택층(132), 트렌치 게이트(141), 트렌치 이미터(142), 버퍼층(150), 및 콜렉터층(160)을 포함할 수 있고, 추가적으로, 층간 절연막(170), 및 이미터 전극(180)을 포함할 수 있다.
드리프트층(110)은 제1 도전형의 불순물을 포함할 수 있다. 일 예로, 드리프트층(110)은 저농도로 도핑된 n형의 불순물을 포함할 수 있다.
바디층(120)은 드리프트층(110)의 상부에 마련된다. 바디층(120)은 제2 도전형의 불순물을 포함할 수 있고, 일 예로, 바디층(120)은 저농도로 도핑된 p형의 불순물을 포함할 수 있다.
이미터층(131)은 바디층(120)의 상부에 마련된다. 이미터층(131)은 제1 도전형의 불순물을 포함할 수 있고, 일 예로, 이미터층(131)은 고농도로 도핑된 n형의 불순물을 포함할 수 있다.
바디 컨택층(132)은 바디층(120)의 상부에 마련된다. 바디 컨택층(132)은 제2 도전형의 불순물을 포함할 수 있고, 일 예로, 바디 컨택층(132)은 고농도로 도핑된 p형의 불순물을 포함할 수 있다. 바디 컨택층(132)은 바디층(120)과 이미터 전극(180)을 동일한 전위로 유지하기 위한 구성으로, 광의의 관점에서 바디 컨택층(132)은 바디층(120)으로 이해될 수 있다.
이미터층(131) 및 바디 컨택층(132)은, 전력 반도체 소자(100)의 제1 방향(X축 방향)을 따라 교대로 배치될 수 있다. 일 예로, 이미터층(131)의 제1 방향(X축 방향)의 길이는 바디 컨택층(132)의 제1 방향(X축 방향)의 길이의 10%~60%에 해당할 수 있다.
본 발명의 일 실시예에 따르면, 이미터층(131)의 제1 방향(X축 방향)의 길이의 하한을 바디 컨택층(132)의 제1 방향(X축 방향)의 길이의 10%로 설계하여, 고속 스위치 특성을 향상시킬 수 있고, 이미터층(131)의 제1 방향(X축 방향)의 길이의 상한을 바디 컨택층(132)의 제1 방향(X축 방향)의 길이의 60%로 설계하여, 래치업(latch-up)에 대한 강건성을 확보하면서도, 도통 손실이 증가하는 문제를 억제할 수 있다.
설명의 편의를 위하여, 트렌치 이미터(142)를 제1 트렌치 이미터로, 트렌치 이미터(142')를 제2 트랜치 이미터로 지칭하면, 트렌치 게이트(141)와 제1 트렌치 이미터 사이에 배치되는 이미터층(131) 및 바디 컨택층(132)의 배치 설계는, 트렌치 게이트(141)와 제2 트렌치 이미터 사이에 배치되는 이미터층(131) 및 바디 컨택층(132)의 배치 설계와 서로 다를 수 있다.
일 예로, 트렌치 게이트(141)와 제1 트렌치 이미터 사이에 배치되는 이미터층(131) 및 바디 컨택층(132)은, 트렌치 게이트(141)와 제2 트렌치 이미터 사이에 배치되는 이미터층(131) 및 바디 컨택층(132)이 쉬프트되는 형태로 배치될 수 있다. 구체적으로, 도 1을 참조하면, 트렌치 게이트(141)와 제1 트렌치 이미터 사이에 배치되는 이미터층(131)의 형성 영역은 트렌치 게이트(141)와 제2 트렌치 이미터 사이에 배치되는 바디 컨택층(132)의 중앙 영역에 대응되도록 배치될 수 있다.
한편, 후술할 바와 같이, 트렌치 이미터(142)의 돌출부는 바디 컨택층(132)이 형성되는 영역에서, 이웃하는 트렌치 게이트(141) 측으로 연장되므로, 하나의 트렌치 게이트(141)를 사이에 두고 마주하도록 배치되는 제1 트렌치 이미터 및 제2 트렌치 이미터의 돌출부는 제1 방향(X축 방향)의 서로 다른 위치에서, 트렌치 게이트(141) 측으로 연장될 수 있다.
트렌치 게이트(141) 및 트렌치 이미터(142)는 복수 개 마련되고, 복수의 트렌치 게이트(141) 및 복수의 트렌치 이미터(142) 각각은 트렌치에 형성될 수 있다.
트렌치 게이트(141) 및 트렌치 이미터(142) 각각은 이미터층(131), 바디 컨택층(132), 및 바디층(120)을 제3 방향(Z축 방향)으로 관통하여, 드리프트층(110)에 도달할 수 있다.
트렌치 게이트(141) 및 트렌치 이미터(142) 각각은 전력 반도체 소자(100)의 제2 방향(Y축 방향)을 따라 교대로 배치될 수 있다. 트렌치 게이트(141) 및 트렌치 이미터(142) 각각은 전력 반도체 소자(100)의 제1 방향(X축 방향)을 따라 연장될 수 있다.
트렌치 게이트(141)는 트렌치 내부에 마련되는 폴리 실리콘(141a) 및 트렌치 내벽을 따라 형성되어, 폴리 실리콘(141b)을 둘러싸는 실리콘 산화물(141a)을 포함할 수 있다. 트렌치 게이트(141)는 게이트 전극과 접속될 수 있다.
트렌치 이미터(142)는 트렌치 내부에 마련되는 폴리 실리콘(142a) 및 트렌치 내벽을 따라 형성되어, 폴리 실리콘(142a)을 둘러싸는 실리콘 산화물(142b)을 포함할 수 있다.
트렌치 이미터(142)의 제2 방향(Y축 방향)의 폭은 제1 방향(X축 방향)을 따라 가변될 수 있다. 따라서, 트렌치 게이트(141)와 트렌치 이미터(142)의 메사 간격은 제1 방향(X축 방향)을 따라 가변될 수 있다.
트렌치 이미터(142)는 제1 방향(X축 방향)을 따라 연장되는 중심부 및 중심부로부터 제2 방향(Y축 방향)을 따라 연장되는 돌출부를 포함할 수 있다. 트렌치 이미터(142)의 중심부의 형태는 트렌치 게이트(141)의 형태와 실질적으로 동일한 것으로 이해될 수 있다.
트렌치 이미터(142)의 돌출부는 제1 방향(X축 방향)을 따라 반복적으로 형성될 수 있다. 일 예로, 돌출부가 형성되는 영역의 제1 방향(X축 방향)의 길이는 중심부가 형성되는 영역의 제1 방향(X축 방향)의 길이의 7%~35%에 해당할 수 있다.
본 발명의 일 실시예에 따르면, 트렌치 이미터(142)의 돌출부의 제1 방향(X축 방향)의 길이의 상한을 트렌치 이미터(142)의 중심부의 제1 방향(X축 방향)의 길이의 35%로 설계하여, 고속 스위치 특성을 향상시킬 수 있고, 트렌치 이미터(142)의 돌출부의 제1 방향(X축 방향)의 길이의 하한을 트렌치 이미터(142)의 중심부의 제1 방향(X축 방향)의 길이의 7%로 설계하여, 래치업(latch-up)에 대한 강건성을 확보하면서도, 도통 손실이 증가하는 문제를 억제할 수 있다.
따라서, 트렌치 이미터(142)의 돌출부에 의해, 트렌치 이미터(142)는 제1 방향(X축 방향)을 따라 폭이 좁은 부분과 폭이 넓은 부분이 반복적으로 나타나는 형태로 형성될 수 있다. 일 예로, 트렌치 이미터(142)의 최소 폭은 최대 폭의 15%~35%에 해당할 수 있다.
트렌치 이미터(142)의 돌출부는 이웃하는 트렌치 게이트(141) 측으로 연장될 수 있다. 이 때, 트렌치 이미터(142)의 돌출부는 인접하는 트렌치 게이트(141)와 절연될 수 있다.
도 1 내지 도 5에서, 트렌치 이미터(142)의 돌출부가 사각형 형상으로 형성되는 것으로 도시되어 있으나, 실시예에 따라, 돌출부는 삼각형, 및 원형 등 다양한 형상으로 형성될 수 있다.
한편, 트렌치 이미터(142)의 돌출부는 바디 컨택층(132)이 형성되는 영역에서, 이웃하는 트렌치 게이트(141) 측으로 연장될 수 있다. 즉, 트렌치 이미터(142)의 돌출부가 마련되는 영역은 바디 컨택층(132)이 형성되는 영역에 대응될 수 있다. 일 예로, 제1 방향(X축 방향)에서, 트렌치 이미터(142)의 돌출부의 중심은 바디 컨택층(132)의 중심과 일치할 수 있다.
도 4 및 도 5를 참조하면, 트렌치 이미터(142)의 돌출부가 제2 방향(Y축 방향)을 따라 돌출됨에 따라, 중심부에 마주하는 드리프트층(110), 바디층(120) 및 바디 컨택층(132)의 폭 보다, 돌출부에 마주하는 드리프트층(110), 바디층(120) 및 바디 컨택층(132)의 폭이 감소될 수 있다.
후술할 바와 같이, 트렌치 이미터(142)의 돌출부가 제2 방향(Y축 방향)으로 돌출됨에 따라, 돌출부에 마주하는 드리프트층(110), 바디층(120) 및 바디 컨택층(132)의 폭이 감소되어, 정공의 축적(Hole accumulation)을 높일 수 있다.
버퍼층(150)은 드리프트층(110)의 하부에 마련된다. 버퍼층(150)은 제1 도전형의 불순물을 포함할 수 있고, 일 예로, n형의 불순물을 포함할 수 있다.
콜렉터층(160)은 버퍼층(150)의 하부에 마련된다. 콜렉터층(160)은 제2 도전형의 불순물을 포함할 수 있고, 일 예로, 고농도로 도핑된 p형의 불순물을 포함할 수 있다. 콜렉터층(160)은 콜렉터 전극과 접속될 수 있다.
층간 절연막(170)은 트렌치 게이트(141)를 덮도록 형성되고, 층간 절연막(170)은 트렌치 이미터(142)의 일부를 덮도록 형성된다. 여기서, 층간 절연막(170)에 의해 커버되는 트렌치 이미터(142)의 일부 영역은 트렌치 이미터(142)의 중심부로 이해될 수 있고, 층간 절연막(170)에 의해 커버되지 않고, 노출되는 트렌치 이미터(142)의 다른 일부 영역은 트렌치 이미터(142)의 돌출부로 이해될 수 있다.
층간 절연막(170)은 트렌치 게이트(141) 및 트렌치 이미터(142)의 중심부를 커버하기 위하여, 층간 절연막(170)은 트렌치 게이트(141) 및 트렌치 이미터(142)의 중심부의 형상과 유사하게, 제1 방향(X축 방향)을 따라 연장되고, 제2 방향(Y축 방향)을 따라 반복적으로 배치될 수 있다.
이미터 전극(180)은 층간 절연막(170) 및 층간 절연막(170)에 의해 노출된 영역을 덮도록 형성될 수 있다. 따라서, 이미터 전극(180)은 트렌치 이미터(142)의 돌출부, 이미터층(131) 및 바디 컨택층(132)과 전기적으로 연결될 수 있다. 즉, 트렌치 이미터(142)의 돌출부가 이미터 전극(180)과 직접 접속되어, 트렌치 이미터(142)의 중심부와 돌출부 모두는, 이미터 전극(180)과 전기적으로 연결된다.
트렌치 이미터(142)를 이미터 전극(180)과 전기적으로 연결하는 경우, 정공 전류의 경로가 확대된다. 따라서, IGBT에 구조적으로 존재하는 pnpn 기생 싸이이리스터(thyristor)에 의해 발생하는 래치업(latch-up)에 대한 강건성(Ruggedness)을 확보할 수 있다. 다만, 정공 전류의 경로가 확대되는 경우, 정공 전류의 밀도의 감소로 인하여, 도통 손실이 증가하는 문제가 발생할 수 있다.
상술한 바와 같이, 전력 반도체 소자(100)의 트렌치 이미터(142)의 돌출부가 제2 방향(Y축 방향)을 따라 돌출되어, 중심부에 마주하는 드리프트층(110), 바디층(120) 및 바디 컨택층(132)의 폭 보다 돌출부에 마주하는 드리프트층(110), 바디층(120) 및 바디 컨택층(132)의 폭이 감소되게 된다.
따라서, 돌출부에 마주하는 드리프트층(110), 바디층(120) 및 바디 컨택층(132)의 폭이 감소됨에 따라, 바디층(120) 내에서의 정공의 축적(Hole accumulation)을 높일 수 있고, 이로써, 정공 전류의 경로 확대에 따른 도통 손실을 보상할 수 있다.
나아가, 본 발명의 일 실시예에 따르면, 트렌치 이미터(142)의 돌출부의 형성에 따라, 돌출부에 마주하는 드리프트층(110) 및 바디층(120)의 면적이 감소하여, 드리프트층(110)과 바디층(120) 사이의 커패시턴스 및 드리프트층(110)의 자체의 커패시턴스에 의해 결정되는 밀러 커패시턴스(Miller capacitance)가 감소하여, 고속 스위칭 특성이 향상될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 후술하는 특허청구범위에 의해 결정되며, 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성을 다양하게 변경 및 개조할 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.
110: 드리프트층
120: 바디층
130: 이미터층
141: 트랜치 게이트
142: 트랜치 이미터
150: 버퍼층
160: 콜렉터층
170: 층간 절연막
180: 이미터 전극

Claims (16)

  1. 제1 도전형의 불순물을 포함하는 드리프트층;
    상기 드리프트층 상에 마련되고, 제2 도전형의 불순물을 포함하는 바디층;
    상기 바디층 상에 마련되고, 제1 도전형의 불순물을 포함하는 이미터층;
    상기 바디층 상에 마련되고, 제2 도전형의 불순물을 포함하는 바디 컨택층;
    상기 바디층 하부에 마련되고, 제2 도전형의 불순물을 포함하는 콜렉터층;
    상기 바디층, 상기 이미터층, 및 상기 드리프트층을 관통하여, 상기 드리프트층에 도달하고, 제1 방향을 따라 연장되는 트렌치 게이트, 및 트렌치 이미터; 를 포함하고,
    상기 트렌치 이미터의 폭은 상기 제1 방향을 따라 가변되며,
    상기 트렌치 이미터는, 제1 방향을 따라 연장되는 중심부 및 상기 중심부로부터 제2 방향을 따라 연장되는 돌출부를 포함하며,
    상기 돌출부가 형성되는 영역의 길이는 상기 중심부가 형성되는 영역의 길이의 7%~35%에 해당하는 전력 반도체 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 이미터층 및 상기 바디 컨택층은, 상기 바디층 상의 이웃하는 상기 트렌치 게이트 및 상기 트렌치 이미터 사이에서 제1 방향을 따라 교대로 배치되는 전력 반도체 소자.
  4. 제3항에 있어서,
    상기 돌출부가 마련되는 영역은 상기 바디 컨택층이 형성되는 영역에 대응되는 전력 반도체 소자.
  5. 제4항에 있어서,
    제1 방향에서, 상기 돌출부의 중심과 상기 바디 컨택층의 중심은 일치하는 전력 반도체 소자.
  6. 제1항에 있어서,
    상기 트렌치 이미터의 최소 폭은 상기 트렌치 이미터의 최대 폭의 15%~35%에 해당하는 전력 반도체 소자.
  7. 삭제
  8. 제1항에 있어서,
    상기 트렌치 이미터는 복수 개 마련되고,
    상기 복수의 트렌치 이미터는, 상기 트렌치 게이트를 사이에 두고 배치되는 제1 트렌치 이미터 및 제2 트렌치 이미터를 포함하고,
    상기 제1 트렌치 이미터의 돌출부와 상기 제2 트렌치 이미터의 돌출부는, 제1 방향의 서로 다른 위치에서, 상기 트렌치 게이트 측으로 연장되는 전력 반도체 소자.
  9. 제1 도전형의 불순물을 포함하는 드리프트층;
    상기 드리프트층 상에 마련되고, 제2 도전형의 불순물을 포함하는 바디층;
    상기 바디층 상에 마련되고, 제1 도전형의 불순물을 포함하는 이미터층;
    상기 바디층 상에 마련되고, 제2 도전형의 불순물을 포함하는 바디 컨택층;
    상기 바디층 하부에 마련되고, 제2 도전형의 불순물을 포함하는 콜렉터층;
    상기 바디층, 상기 이미터층, 및 상기 드리프트층을 관통하여, 상기 드리프트층에 도달하고, 제1 방향을 따라 연장되는 트렌치 게이트, 및 트렌치 이미터; 를 포함하고,
    상기 트렌치 게이트와 상기 트렌치 이미터의 메사 간격은 제1 방향을 따라 가변되며,
    상기 트렌치 이미터는, 제1 방향을 따라 연장되는 중심부 및 상기 중심부로부터 제2 방향을 따라 연장되는 돌출부를 포함하고,
    상기 돌출부가 형성되는 영역의 길이는 상기 중심부가 형성되는 영역의 길이의 7%~35%에 해당하는 전력 반도체 소자.
  10. 삭제
  11. 제9항에 있어서,
    상기 이미터층 및 상기 바디 컨택층은, 상기 바디층 상의 이웃하는 상기 트렌치 게이트 및 상기 트렌치 이미터 사이에서 제1 방향을 따라 교대로 배치되는 전력 반도체 소자.
  12. 제11항에 있어서,
    상기 돌출부가 마련되는 영역은 상기 바디 컨택층이 형성되는 영역에 대응되는 전력 반도체 소자.
  13. 제12항에 있어서,
    제1 방향에서, 상기 돌출부의 중심과 상기 바디 컨택층의 중심은 일치하는 전력 반도체 소자.
  14. 제9항에 있어서,
    상기 트렌치 이미터의 최소 폭은 상기 트렌치 이미터의 최대 폭의 15%~35%에 해당하는 전력 반도체 소자.
  15. 삭제
  16. 제9항에 있어서,
    상기 트렌치 이미터는 복수 개 마련되고,
    상기 복수의 트렌치 이미터는, 상기 트렌치 게이트를 사이에 두고 배치되는 제1 트렌치 이미터 및 제2 트렌치 이미터를 포함하고,
    상기 제1 트렌치 이미터의 돌출부와 상기 제2 트렌치 이미터의 돌출부는, 제1 방향의 서로 다른 위치에서, 상기 트렌치 게이트 측으로 연장되는 전력 반도체 소자.
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