JP7476129B2 - 半導体装置及び半導体回路 - Google Patents

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Description

本発明の実施形態は、半導体装置及び半導体回路に関する。
電力用の半導体装置の一例として、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）がある。ＩＧＢＴは、例えば、コレクタ電極上に、ｐ形のコレクタ領域、ｎ形のドリフト領域、ｐ形のベース領域が設けられる。そして、ｐ形のベース領域を貫通し、ｎ形のドリフト領域に達するトレンチ内に、ゲート絶縁膜を間に挟んでゲート電極が設けられる。さらに、ｐ形のベース領域表面のトレンチに隣接する領域に、エミッタ電極に接続されるｎ形のエミッタ領域が設けられる。
近年、ＩＧＢＴと還流ダイオード（Ｆｒｅｅｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）を同一の半導体チップに形成したＲｅｖｅｒｓｅ－Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ（ＲＣ－ＩＧＢＴ）が広く開発及び製品化されている。ＲＣ－ＩＧＢＴは、例えば、インバータ回路のスイッチング素子として使用される。還流ダイオードはＩＧＢＴのオン電流と逆方向に電流を流す機能を有する。還流ダイオードは、例えば、ｐｎ接合を備えたｐｉｎ（ｐ－ｉｎｔｒｉｎｓｉｃ－ｎ）ダイオードで形成される。
ｐｉｎダイオードは、順方向バイアスから逆方向バイアスに切り替わる逆回復動作（リバースリカバリ動作）で、リカバリ損失が発生する。逆回復動作は、言い換えれば、ｐｉｎダイオードのターンオフ時のスイッチング動作である。逆回復動作では、ドリフト領域に注入されたキャリアを排出するため逆方向にリカバリ電流が流れる。この電流によりリカバリ損失が発生する。リカバリ損失を低減させるために、ドリフト領域へ注入されるキャリアを低減する様々な構造が提案されている。
また、ｐｉｎダイオードの逆回復動作では、ｐｎ接合の特定箇所に電界集中が生じ、アバランシェ降伏が生じる場合がある。そして、アバランシェ降伏が生じて流れる電流が大きくなると、ｐｉｎダイオードが破壊するおそれがある。逆回復動作におけるｐｉｎダイオードの破壊を抑制することで、リカバリ時安全動作領域（Ｒｅｖｅｒｓｅ Ｒｅｃｏｖｅｒｙ Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ）が拡大できる。リカバリ時安全動作領域は、逆回復動作における電流－電圧の使用可能領域である。
特開２０１５－１９５３６６号公報
本発明が解決しようとする課題は、リカバリ損失がされ、安全動作領域が拡大された半導体装置及び半導体回路を提供することにある。
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、前記第１の面の側に設けられた第１のトレンチと、前記第１の面の側に設けられた第２のトレンチと、前記第１のトレンチ及び前記第２のトレンチに接する第１導電形の第１の半導体領域と、前記第１の面と前記第１の半導体領域との間に設けられ、前記第１のトレンチと前記第２のトレンチとの間に設けられ、前記第２のトレンチに接する第２導電形の第２の半導体領域と、前記第１の半導体領域と前記第１の面との間に設けられ、前記第１のトレンチと前記第２の半導体領域との間に設けられ、前記第１のトレンチに接し、前記第２の半導体領域に接する第１導電形の第３の半導体領域と、前記第３の半導体領域と前記第１の面との間に設けられ、前記第１のトレンチと前記第２の半導体領域との間に設けられ、前記第１のトレンチに接し、前記第２の半導体領域に接し、前記第２の半導体領域の第２導電形不純物濃度よりも高い第２導電形不純物濃度を有する第２導電形の第４の半導体領域と、前記第２の半導体領域と前記第１の面との間に設けられ、前記第４の半導体領域との間に前記第２の半導体領域が設けられ、前記第２のトレンチに接し、前記第２の半導体領域の第２導電形不純物濃度よりも高い第２導電形不純物濃度を有する第２導電形の第５の半導体領域と、を含む半導体層と、前記半導体層の前記第１の面の側に設けられ、前記第２の半導体領域、前記第４の半導体領域、及び前記第５の半導体領域に接する第１の電極と、前記半導体層の前記第２の面の側に設けられた第２の電極と、を備え、前記第１のトレンチと前記第２のトレンチとの間の距離は、前記第１のトレンチの深さよりも大きい。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式上面図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の変形例の模式上面図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体回路の模式図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置及び半導体回路の作用及び効果の説明図。 第３の実施形態の半導体装置及び半導体回路の作用及び効果の説明図。 第３の実施形態の半導体装置及び半導体回路の作用及び効果の説明図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の第１の変形例の模式断面図。 第４の実施形態の半導体装置の第２の変形例の模式断面図。 第５の実施形態の半導体装置回路の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
本明細書中、ｎ＋形、ｎ形、ｎ－形との表記がある場合、ｎ＋形、ｎ形、ｎ－形の順でｎ形の不純物濃度が低くなっていることを意味する。また、ｐ＋形、ｐ形、ｐ－形の表記がある場合、ｐ＋形、ｐ形、ｐ－形の順で、ｐ形の不純物濃度が低くなっていることを意味する。
本明細書中、半導体領域の不純物濃度の分布及び絶対値は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）を用いて測定することが可能である。また、２つの半導体領域の不純物濃度の相対的な大小関係は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）を用いて判定することが可能である。また、不純物濃度の分布及び絶対値は、例えば、拡がり抵抗測定法（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ａｎａｌｙｓｉｓ：ＳＲＡ）を用いて測定することが可能である。ＳＣＭ及びＳＲＡでは、半導体領域のキャリア濃度の相対的な大小関係や絶対値が求まる。不純物の活性化率を仮定することで、ＳＣＭ及びＳＲＡの測定結果から、２つの半導体領域の不純物濃度の間の相対的な大小関係、不純物濃度の分布、及び、不純物濃度の絶対値を求めることが可能である。
なお、本明細書中でｐ形の半導体領域の「ｐ形不純物濃度」とは、当該領域のｐ形不純物濃度から当該領域のｎ形不純物濃度を引いた正味（ｎｅｔ）のｐ形不純物濃度を意味する。また、ｎ形の半導体領領域の「ｎ形不純物濃度」とは、当該領域のｎ形不純物濃度から当該領域のｐ形不純物濃度を引いた正味（ｎｅｔ）のｎ形不純物濃度を意味する。
また、明細書中に別段の記述がない限り特定の領域の不純物濃度とは、当該領域の不純物濃度の最大値を意味するものとする。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層であって、第１の面の側に設けられた第１のトレンチと、第１の面の側に設けられた第２のトレンチと、第１のトレンチ及び第２のトレンチに接する第１導電形の第１の半導体領域と、第１の面と第１の半導体領域との間に設けられ、第１のトレンチと第２のトレンチとの間に設けられ、第２のトレンチに接する第２導電形の第２の半導体領域と、第１の半導体領域と第１の面との間に設けられ、第１のトレンチと第２の半導体領域との間に設けられ、第１のトレンチに接し、第２の半導体領域に接する第１導電形の第３の半導体領域と、第３の半導体領域と第１の面との間に設けられ、第１のトレンチと第２の半導体領域との間に設けられ、第１のトレンチに接し、第２の半導体領域に接し、第２の半導体領域の第２導電形不純物濃度よりも高い第２導電形不純物濃度を有する第２導電形の第４の半導体領域と、第２の半導体領域と第１の面との間に設けられ、第４の半導体領域との間に第２の半導体領域が設けられ、第２のトレンチに接し、第２の半導体領域の第２導電形不純物濃度よりも高い第２導電形不純物濃度を有する第２導電形の第５の半導体領域と、を含む半導体層と、半導体層の第１の面の側に設けられ、第２の半導体領域、第４の半導体領域、及び第５の半導体領域に接する第１の電極と、半導体層の第２の面の側に設けられた第２の電極と、を備える。
第１の実施形態の半導体装置は、ｐｉｎダイオード１００である。ｐｉｎダイオード１００は、例えば、Ｆａｓｔ Ｒｅｃｏｖｅｒｙ Ｄｉｏｄｅ（ＦＲＤ）である。ｐｉｎダイオード１００は、例えば、インバータ回路などの還流ダイオードとして用いられる。また、ｐｉｎダイオード１００は、例えば、ＲＣ－ＩＧＢＴのダイオードとして用いられる。
以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。
図１は、第１の実施形態の半導体装置の模式断面図である。図２は、第１の実施形態の半導体装置の模式上面図である。図１は、図２のＡＡ’断面である。図２は、第１の面Ｐ１における上面図である。
第１の実施形態のｐｉｎダイオード１００は、半導体層１０、アノード電極１２（第１の電極）、カソード電極１４（第２の電極）、及びトレンチ絶縁層１５を備える。
半導体層１０の中には、トレンチ２０ａ（第１のトレンチ）、トレンチ２０ｂ（第２のトレンチ）、トレンチ２０ｃ、トレンチ２０ｄ、トレンチ２０ｅ、カソード領域２２、ドリフト領域２４（第１の半導体領域）、ベース領域２６（第２の半導体領域）、チャネル領域２８（第３の半導体領域）、第１のアノード領域３０ａ（第４の半導体領域）、及び第２のアノード領域３０ｂ（第５の半導体領域）が設けられる。
アノード電極１２は、第１の電極の一例である。カソード電極１４は、第２の電極の一例である。トレンチ２０ａは、第１のトレンチの一例である。トレンチ２０ｂは、第２のトレンチの一例である。ドリフト領域２４は、第１の半導体領域の一例である。ベース領域２６は、第２の半導体領域の一例である。チャネル領域２８は、第３の半導体領域の一例である。第１のアノード領域３０ａは、第４の半導体領域の一例である。第２のアノード領域３０ｂは、第５の半導体領域の一例である。
以下、トレンチ２０ａ、トレンチ２０ｂ、トレンチ２０ｃ、トレンチ２０ｄ、及びトレンチ２０ｅを総称して、単にトレンチ２０と記述する場合がある。
半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、４０μｍ以上７００μｍ以下である。
本明細書中、第１の面Ｐ１に平行な一方向を第１の方向と称する。また、第１の面Ｐ１に平行で第１の方向に直交する方向を第２の方向と称する。また、本明細書中、「深さ」とは、第１の面Ｐ１を基準とする第２の面Ｐ２に向かう方向の距離と定義する。
トレンチ２０は、半導体層１０の第１の面Ｐ１の側に設けられる。トレンチ２０は、第１の面Ｐ１において、第１の方向に延びる。トレンチ２０は、第２の方向に繰り返し配置される。
複数のトレンチ２０は、トレンチ２０ａ、トレンチ２０ｂ、トレンチ２０ｃ、トレンチ２０ｄ、及びトレンチ２０ｅを含む。
トレンチ２０は、半導体層１０に設けられた溝である。トレンチ２０は、半導体層１０の一部である。トレンチ２０は、ベース領域２６を貫通し、ドリフト領域２４に達する。
トレンチ２０の深さは、ベース領域２６の深さよりも深い。トレンチ２０の深さは、例えば、２μｍ以上１０μｍ以下である。
トレンチ２０の第２の方向の幅は、例えば、０．５μｍ以上２μｍ以下である。
隣り合うトレンチ２０とトレンチ２０の間の距離は、例えば、トレンチ２０の深さよりも大きい。例えば、隣り合うトレンチ２０ａとトレンチ２０ｂの間の距離は、トレンチ２０ａの深さよりも大きい。
隣り合うトレンチ２０とトレンチ２０の間の距離は、例えば、５μｍ以上３０μｍ以下である。隣り合うトレンチ２０とトレンチ２０の間の距離は、例えば、１０μｍより大きい。
トレンチ絶縁層１５は、トレンチ２０の中に設けられる。トレンチ絶縁層１５は、例えば、酸化シリコンである。
カソード領域２２は、ｎ＋形の半導体領域である。カソード領域２２は、第２の面Ｐ２に接する。
ドリフト領域２４は、ｎ－形の半導体領域である。ドリフト領域２４は、カソード領域２２と第１の面Ｐ１との間に設けられる。ドリフト領域２４は、トレンチ２０の底部に接する。
ドリフト領域２４のｎ形不純物濃度は、カソード領域２２のｎ形不純物濃度より低い。ドリフト領域２４のｎ形不純物濃度は、例えば、１×１０１２ａｔｏｍｓ／ｃｍ３以上１×１０１５ａｔｏｍｓ／ｃｍ３以下である。
ベース領域２６は、ｐ形の半導体領域である。ベース領域２６は、ドリフト領域２４と第１の面Ｐ１との間に設けられる。ベース領域２６は、例えば、ドリフト領域２４に接する。ベース領域２６は、第１の面Ｐ１において第１の方向に延びる。
ベース領域２６は、２つの隣り合うトレンチ２０の間に設けられる。ベース領域２６は、例えば、トレンチ２０ａとトレンチ２０ｂとの間に設けられる。ベース領域２６は、例えば、トレンチ２０ａとトレンチ２０ｃとの間に設けられる。
ベース領域２６は、少なくとも一部のトレンチ２０の側面に接する。ベース領域２６は、例えば、トレンチ２０ｂの側面に接する。ベース領域２６は、例えば、トレンチ２０ｃの側面に接する。
ベース領域２６は、少なくとも一部のトレンチ２０と離間する。ベース領域２６は、例えば、トレンチ２０ａと離間する。
ベース領域２６のｐ形不純物濃度は、例えば、１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下である。
ベース領域２６の深さは、トレンチ２０の深さよりも浅い。ベース領域２６の深さは、例えば、トレンチの深さの２分の１よりも深い。ベース領域２６の深さは、例えば、２μｍ以上８μｍ以下である。
チャネル領域２８は、ｎ－形の半導体領域である。チャネル領域２８は、ドリフト領域２４と第１の面Ｐ１との間に設けられる。
チャネル領域２８は、一部のトレンチ２０とベース領域２６との間に設けられる。チャネル領域２８は、例えば、トレンチ２０ａとベース領域２６との間に設けられる。チャネル領域２８は、例えば、トレンチ２０ｄとベース領域２６との間に設けられる。チャネル領域２８は、例えば、トレンチ２０ｅとベース領域２６との間に設けられる。
チャネル領域２８は、一部のトレンチ２０の側面と接する。チャネル領域２８は、例えば、トレンチ２０ａの側面と接する。チャネル領域２８は、例えば、トレンチ２０ｄの側面と接する。チャネル領域２８は、例えば、トレンチ２０ｅの側面と接する。
チャネル領域２８は、ベース領域２６と接する。
チャネル領域２８のｎ形不純物濃度は、例えば、ドリフト領域２４のｎ形不純物濃度よりも高い。チャネル領域２８のｎ形不純物濃度は、例えば、１×１０１２ａｔｏｍｓ／ｃｍ３以上１×１０１６ａｔｏｍｓ／ｃｍ３以下である。
第１のアノード領域３０ａは、ｐ形の半導体領域である。第１のアノード領域３０ａは、チャネル領域２８と第１の面Ｐ１との間に設けられる。第１のアノード領域３０ａは、第１の面Ｐ１において第１の方向に延びる。
第１のアノード領域３０ａは、一部のトレンチ２０の側面に接する。第１のアノード領域３０ａは、例えば、トレンチ２０ａの側面に接する。第１のアノード領域３０ａは、例えば、トレンチ２０ｄの側面に接する。第１のアノード領域３０ａは、例えば、トレンチ２０ｅの側面に接する。
第１のアノード領域３０ａは、ベース領域２６と接する。
第１のアノード領域３０ａのｐ形不純物濃度は、ベース領域２６のｐ形不純物濃度よりも高い。第１のアノード領域３０ａのｐ形不純物濃度は、例えば、１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。
第１のアノード領域３０ａの深さは、ベース領域２６の深さよりも浅い。第１のアノード領域３０ａの深さは、例えば、０．１μｍ以上２μｍ以下である。
第１のアノード領域３０ａの第２の方向の幅は、チャネル領域２８の第２の方向の幅よりも大きい。
第２のアノード領域３０ｂは、ｐ形の半導体領域である。第２のアノード領域３０ｂは、ベース領域２６と第１の面Ｐ１との間に設けられる。第２のアノード領域３０ｂは、第１の面Ｐ１において第１の方向に延びる。
第２のアノード領域３０ｂと第１のアノード領域３０ａとの間には、ベース領域２６が設けられる。第２のアノード領域３０ｂは、ベース領域２６と接する。
第２のアノード領域３０ｂは、一部のトレンチ２０の側面に接する。第２のアノード領域３０ｂは、例えば、トレンチ２０ｂの側面に接する。第２のアノード領域３０ｂは、例えば、トレンチ２０ｃの側面に接する。
第２のアノード領域３０ｂのｐ形不純物濃度は、ベース領域２６のｐ形不純物濃度よりも高い。第２のアノード領域３０ｂのｐ形不純物濃度は、例えば、１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。
第２のアノード領域３０ｂの深さは、ベース領域２６の深さよりも浅い。第２のアノード領域３０ｂの深さは、例えば、０．１μｍ以上２μｍ以下である。
第２のアノード領域３０ｂとドリフト領域２４との間には、チャネル領域２８は存在しない。第２のアノード領域３０ｂとドリフト領域２４との間には、ｎ形の半導体領域は存在しない。
アノード電極１２は、半導体層１０の第１の面Ｐ１の側に設けられる。アノード電極１２は半導体層１０の第１の面Ｐ１に接する。
アノード電極１２は、第１の部分１２ａと第２の部分１２ｂとを含む。アノード電極１２は、例えば、第１の部分１２ａでベース領域２６に接する。アノード電極１２は、例えば、第２の部分１２ｂで第１のアノード領域３０ａ及び第２のアノード領域３０ｂに接する。
アノード電極１２は、例えば、第１の部分１２ａでベース領域２６とショットキー接触する。アノード電極１２は、例えば、第２の部分１２ｂで第１のアノード領域３０ａ及び第２のアノード領域３０ｂとオーミック接触する。
アノード電極１２は、例えば、金属である。例えば、第１の部分１２ａの材料は、第２の部分１２ｂの材料とは異なってもよい。
カソード電極１４は、半導体層１０の第２の面Ｐ２の側に設けられる。カソード電極１４は半導体層１０の第２の面Ｐ２に接する。カソード電極１４は、カソード領域２２に接する。カソード電極１４は、カソード領域２２とオーミック接触する。
カソード電極１４は、例えば、金属である。
次に、第１の実施形態のｐｉｎダイオード１００の作用及び効果について説明する。
図３及び図４は、第１の実施形態の半導体装置の作用及び効果の説明図である。図３は、ｐｉｎダイオード１００がオン状態の際の電子の流れ（電子電流）を示す。図４は、ｐｉｎダイオード１００がオン状態の際の正孔の流れ（正孔電流）を示す。
ｐｉｎダイオード１００のオン状態においては、アノード電極１２とカソード電極１４との間に順方向バイアスが印加される。すなわち、アノード電極１２の電位が、カソード電極１４の電位よりも高くなるように、アノード電極１２とカソード電極１４との間に電圧が印加される。すなわち、アノード電極１２とカソード電極１４との間に、アノード電極１２の側が正となる電圧が印加される。アノード電極１２が正極、カソード電極１４が負極となる。
まず、ｐｉｎダイオード１００がオン状態の際の電子の流れを説明する。カソード電極１４は、カソード領域２２とオーミック接触する。したがって、カソード電極１４から注入された電子（図３中の“ｅ”）は、ｎ＋形のカソード領域２２からｎ－形のドリフト領域２４を経由して、ｐ形のベース領域２６の直下にまで到達する。
ｐｉｎダイオード１００は、一部のトレンチ２０の側面にｎ－形のチャネル領域２８を有する。したがって、ベース領域２６の直下にまで到達した電子は、ドリフト領域２４とベース領域２６とのエネルギー障壁を迂回して、ポテンシャルの低いチャネル領域２８へ流れる。電子は、ｐ＋形の第１のアノード領域３０ａの直下にまで流れる。
第１のアノード領域３０ａの直下にまで達した電子は、第１のアノード領域３０ａとチャネル領域２８との間のエネルギー障壁を迂回して、ポテンシャルの低いベース領域２６へ流れる。電子は、アノード電極１２の直下にまで流れる。
ベース領域２６は、アノード電極１２とショットキー接触する。すなわち、ベース領域２６とアノード電極１２との接触は、ｐ形半導体と金属とのショットキー接触となる。したがって、ベース領域２６とアノード電極１２との間の接触は、正孔にとってはエネルギー障壁となるが、電子にとってはエネルギー障壁とならない。よって、電子はベース領域２６からアノード電極１２に流れる。
以上のように、ｐｉｎダイオード１００のオン状態において、電子は、カソード電極１４から、ｎ＋形のカソード領域２２、ｎ－形のドリフト領域２４、ｎ－形のチャネル領域２８、及びｐ形のベース領域２６を経由してアノード電極１２に流れる。カソード電極１４からアノード電極１２に電子電流が流れる。
次に、ｐｉｎダイオード１００がオン状態の際の正孔の流れ（正孔電流）を説明する。
上述のように、オン状態の際に、第１のアノード領域３０ａの直下にまで達した電子は、第１のアノード領域３０ａとチャネル領域２８との間のエネルギー障壁を迂回して、ポテンシャルの低いベース領域２６へ流れる。図４に示すように、第１のアノード領域３０ａの下方を、電子は横方向に移動してベース領域２６に流れる。
この電子の横方向の移動により、第１のアノード領域３０ａの下方では、電圧降下が生じる。第１のアノード領域３０ａに生じた電圧降下により、図４に示すように、第１のアノード領域３０ａと第１のアノード領域３０ａの直下のチャネル領域２８とが順バイアス状態となる。また、第１のアノード領域３０ａと第１のアノード領域３０ａの直下のベース領域２６とが順バイアス状態となる。
第１のアノード領域３０ａと第１のアノード領域３０ａの直下のチャネル領域２８とが順バイアス状態となることにより、第１のアノード領域３０ａからチャネル領域２８へ、正孔（図４中の“ｈ”）が注入される。また、第１のアノード領域３０ａと第１のアノード領域３０ａの直下のベース領域２６とが順バイアス状態となることにより、第１のアノード領域３０ａからベース領域２６へ、正孔（図４中の“ｈ”）が注入される。
注入された正孔は、ドリフト領域２４及びカソード領域２２を経由して、カソード電極１４へと流れる。アノード電極１２からカソード電極１４に正孔電流が流れる。
正孔電流は、第１のアノード領域３０ａの第２の方向の幅、あるいは深さが大きくなるほど増加する。また、正孔電流は、第１のアノード領域３０ａとアノード電極１２との接触面積が大きくなるほど増加する。言い換えれば、第１のアノード領域３０ａの第２の方向の幅、深さ、又は、アノード電極１２との接触面積を調整することにより、アノード電極１２からの正孔注入量が調整できる。
ｐｉｎダイオード１００のオン状態の際に、電子がチャネル領域２８を経由して、アノード電極１２に流れる。電子は、ベース領域２６の直下のドリフト領域２４から直接ベース領域２６を経由してアノード電極１２へとは流れにくい。
電子の一部は、ドリフト領域２４からチャネル領域２８を経由せずに、ベース領域２６に注入される。この電子注入により、ベース領域２６からドリフト領域２４への正孔注入が生じる。
しかし、大部分の電子を、ドリフト領域２４からチャネル領域２８を経由してアノード電極１２に流すことにより、ドリフト領域２４への正孔注入が抑制される。
ｐｉｎダイオードは、順方向バイアスから逆方向バイアスに切り替わる逆回復動作で、リカバリ損失が発生する。逆回復動作では、ドリフト領域に注入されたキャリアを排出するため逆方向にリカバリ電流が流れる。この電流によりリカバリ損失が発生する。ドリフト領域へ注入されるキャリアを低減することで、リカバリ損失が低減できる。
第１の実施形態のｐｉｎダイオード１００によれば、チャネル領域２８を設けることで、ドリフト領域２４へ注入されるキャリアを低減することができる。よって、第１の実施形態のｐｉｎダイオード１００によれば、リカバリ損失を低減させることができる。
図５は、第１の実施形態の半導体装置の作用及び効果の説明図である。図５は、ｐｉｎダイオード１００の逆回復動作の説明図である。
ｐｉｎダイオード１００の逆回復動作の際、すなわち、ｐｉｎダイオード１００のターンオフ時には、ｐｉｎダイオード１００がオン状態からオフ状態に切り替わる。アノード電極１２とカソード電極１４との間に印加される電圧が順方向バイアスから逆方向バイアスに変化する。
ｐｉｎダイオード１００のターンオフ時には、アノード電極１２の電位が、カソード電極１４の電位よりも低くなるように、アノード電極１２とカソード電極１４との間の電圧が変化する。すなわち、ターンオフ時には、アノード電極１２とカソード電極１４との間に、カソード電極１４の側が正となる電圧が印加される。アノード電極１２が負極、カソード電極１４が正極となる。
ｐｉｎダイオードの逆回復動作では、ｐｎ接合の特定箇所に電界集中が生じ、アバランシェ降伏が生じる場合がある。そして、アバランシェ降伏が生じて流れる電流が大きくなると、ｐｉｎダイオードが破壊するおそれがある。逆回復動作におけるｐｉｎダイオードの破壊を抑制することで、リカバリ時安全動作領域が拡大できる。リカバリ時安全動作領域は、逆回復動作における電流－電圧の使用可能領域である。
ｐｉｎダイオード１００では、ターンオフ時に、トレンチ２０の底部に電界集中が生じやすくなる。したがって、図５に示すように、ターンオフ時に、トレンチ２０の底部でアバランシェ降伏が生じやすくなる。
トレンチ２０の底部で生じたアバランシェ降伏により、大量のキャリアが発生する。発生したキャリアの流れをアバランシェ電流と称する。アバランシェ電流が大きくなると、ｐｉｎダイオードが破壊するおそれがある。例えば、アバランシェ電流が特定箇所に集中することで温度上昇が生じ、ｐｉｎダイオードが破壊する。
ｐｉｎダイオード１００では、トレンチ２０の両側に、ｐ＋形の第１のアノード領域３０ａ又はｐ＋形の第２のアノード領域３０ｂを有する。トレンチ２０の底部でアバランシェ降伏により発生した正孔は、第１のアノード領域３０ａ又は第２のアノード領域３０ｂを経由して、トレンチ２０の底部から最短距離でアノード電極１２に排出される。
ｐｉｎダイオード１００では、半導体層１０の中にトレンチ２０が一定の割合で設けられる。このため、ターンオフ時に、アバランシェ降伏が生じる場所が分散される。また、それぞれのトレンチ２０の両側に、正孔の排出経路となるｐ＋形の第１のアノード領域３０ａ又はｐ＋形の第２のアノード領域３０ｂを有する。このため、正孔の排出経路も分散されている。
したがって、ｐｉｎダイオード１００では、アバランシェ電流の特定箇所への集中が生じにくい。よって、ｐｉｎダイオード１００によれば、逆回復動作における破壊が抑制され、リカバリ時安全動作領域が拡大できる。
ｐｉｎダイオード１００のリカバリ損失を低減する観点から、チャネル領域２８の半導体層１０における占有割合を低減することが考えられる。ｐｉｎダイオード１００は、トレンチ２０に接するチャネル領域２８の有無に関わらず、トレンチ２０の両側に、第１のアノード領域３０ａ又は第２のアノード領域３０ｂを設ける。したがって、リカバリ損失を低減する観点から、チャネル領域２８の半導体層１０における占有割合を低減させたとしても、逆回復動作における破壊を抑制できる。
チャネル領域２８の半導体層１０における占有割合を低減させ、ｐｉｎダイオード１００のリカバリ損失を低減する観点から、隣り合うトレンチ２０とトレンチ２０の間の距離は、大きい方が好ましい。
上記観点から、隣り合うトレンチ２０とトレンチ２０の間の距離は、例えば、トレンチ２０の深さよりも大きいことが好ましい。隣り合うトレンチ２０とトレンチ２０の間の距離は、例えば、トレンチ２０の深さの１．５倍以上であることが好ましく、２倍以上であることがより好ましい。
上記観点から、隣り合うトレンチ２０とトレンチ２０の間の距離は、例えば、１０μｍより大きいことが好ましく、１２μｍ以上であることがより好ましく、１５μｍ以上であることが更に好ましい。
トレンチ２０の深さとベース領域２６の深さの差が大きくなると、ｐｉｎダイオード１００のターンオフ時にトレンチ２０の底部の電界強度が大きくなる。したがって、ｐｉｎダイオード１００の降伏電圧が低下するおそれがある。
上記観点から、ベース領域２６の深さはトレンチ２０の深さの２分の１以上であることが好ましく、４分の３以上であることがより好ましく、１０分の９以上であることが更に好ましい。
チャネル領域２８のｎ形不純物濃度は、ドリフト領域２４のｎ形不純物濃度よりも高いことが好ましい。チャネル領域２８のｎ形不純物濃度を、ドリフト領域２４のｎ形不純物濃度よりも高くすることで、電子がドリフト領域２４からチャネル領域２８へ流れやすくなる。
ｐｉｎダイオード１００において、アノード電極１２の第１の部分１２ａの材料は、第２の部分１２ｂの材料と異なることが好ましい。第１の部分１２ａとベース領域２６との接触をショットキー接触とし、かつ、第２の部分１２ｂと第１のアノード領域３０ａ及び第２のアノード領域３０ｂとの接触をオーミック接触とすることが容易に実現できる。
図６は、第１の実施形態の半導体装置の変形例の模式上面図である。第１の実施形態の半導体装置の変形例は、ｐｉｎダイオード１０１である。
ｐｉｎダイオード１０１は、第１のアノード領域３０ａ及び第２のアノード領域３０ｂが、第１の方向に複数に分割されて配置される点で、第１の実施形態のｐｉｎダイオード１０１と異なる。なお、図６には図示されないが、第１のアノード領域３０ａの下のチャネル領域２８も、第1の方向に複数に分割されて配置される。
以上、第１の実施形態及び変形例によれば、リカバリ損失が低減され、安全動作領域が拡大されたｐｉｎダイオードを提供できる。
（第２の実施形態）
第２の実施形態の半導体装置は、第４の半導体領域との間に、第１のトレンチを挟んで第１のトレンチに接する第５の半導体領域が設けられる点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については記述を省略する。
第２の実施形態の半導体装置は、ｐｉｎダイオード２００である。
図７は、第２の実施形態の半導体装置の模式断面図である。
第２の実施形態のｐｉｎダイオード２００は、半導体層１０、アノード電極１２（第１の電極）、カソード電極１４（第２の電極）、トレンチ絶縁層１５を備える。
半導体層１０の中には、トレンチ２０ａ（第１のトレンチ）、トレンチ２０ｂ（第２のトレンチ）、トレンチ２０ｃ、トレンチ２０ｄ、トレンチ２０ｅ、カソード領域２２、ドリフト領域２４（第１の半導体領域）、ベース領域２６（第２の半導体領域）、チャネル領域２８（第３の半導体領域）、第１のアノード領域３０ａ（第４の半導体領域）、及び第２のアノード領域３０ｂ（第５の半導体領域）が設けられる。
アノード電極１２は、第１の電極の一例である。カソード電極１４は、第２の電極の一例である。トレンチ２０ａは、第１のトレンチの一例である。トレンチ２０ｂは、第２のトレンチの一例である。ドリフト領域２４は、第１の半導体領域の一例である。ベース領域２６は、第２の半導体領域の一例である。チャネル領域２８は、第３の半導体領域の一例である。第１のアノード領域３０ａは、第４の半導体領域の一例である。第２のアノード領域３０ｂは、第５の半導体領域の一例である。
以下、トレンチ２０ａ、トレンチ２０ｂ、トレンチ２０ｃ、トレンチ２０ｄ、及びトレンチ２０ｅを総称して、単にトレンチ２０と記述する場合がある。
ｐｉｎダイオード２００では、トレンチ２０を間に挟んで、第１のアノード領域３０ａと、第２のアノード領域３０ｂとが設けられる。言い換えれば、第１のアノード領域３０ａと第２のアノード領域３０ｂとの間に、トレンチ２０が設けられる。同一のトレンチ２０の一方の側面に第１のアノード領域３０ａが接し、他方の側面に第２のアノード領域３０ｂが接する。
例えば、トレンチ２０ａを間に挟んで、第１のアノード領域３０ａと、第２のアノード領域３０ｂとが設けられる。例えば、第１のアノード領域３０ａと第２のアノード領域３０ｂとの間に、トレンチ２０ａが設けられる。例えば、トレンチ２０ａの一方の側面に第１のアノード領域３０ａが接し、他方の側面に第２のアノード領域３０ｂが接する。
第２の実施形態のｐｉｎダイオード２００によれば、第１の実施形態のｐｉｎダイオード１００と比較して、半導体層１０内のチャネル領域２８の分布の偏りが小さくなる。したがって、ドリフト領域２４への正孔注入がより均一になる。よって、ｐｉｎダイオード２００の電流の流れがより均一になる。
以上、第２の実施形態によれば、リカバリ損失が低減され、安全動作領域が拡大されたｐｉｎダイオードを提供できる。
（第３の実施形態）
第３の実施形態の半導体装置は、第１のトレンチの中、及び、第２のトレンチの中に設けられ、第１の電極及び第２の電極と電気的に分離された第３の電極を、更に備える点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については記述を省略する。
第３の実施形態の半導体回路は、上記半導体装置と、上記半導体装置を駆動し、第１導電形がｎ形の場合、第１の電極と第２の電極との間に、第２の電極の側が正となる電圧が印加されている状態で、第３の電極に第１の電極に対し負となる電圧を印加し、第１導電形がｐ形の場合、第１の電極と第２の電極との間に、第２の電極の側が負となる電圧が印加されている状態で、第３の電極に第１の電極に対し正となる電圧を印加する制御回路と、を備える。
第３の実施形態の半導体装置は、ｐｉｎダイオード３００である。
第３の実施形態の制御回路は、ゲートドライバ回路３５０である。第３の実施形態の半導体回路は、半導体装置と、半導体装置を制御する制御回路で構成される。
以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。
図８は、第３の実施形態の半導体回路の模式図である。第３の実施形態の半導体回路は、ｐｉｎダイオード３００とゲートドライバ回路３５０を備える。ゲートドライバ回路３５０は、ｐｉｎダイオード３００を制御する。
図９は、第３の実施形態の半導体装置の模式断面図である。
第３の実施形態のｐｉｎダイオード３００は、半導体層１０、アノード電極１２（第１の電極）、カソード電極１４（第２の電極）、トレンチゲート絶縁膜１６、トレンチゲート電極１８（第３の電極）、層間絶縁層１９、電極パッド３１０を備える。
半導体層１０の中には、トレンチ２０ａ（第１のトレンチ）、トレンチ２０ｂ（第２のトレンチ）、トレンチ２０ｃ、トレンチ２０ｄ、トレンチ２０ｅ、カソード領域２２、ドリフト領域２４（第１の半導体領域）、ベース領域２６（第２の半導体領域）、チャネル領域２８（第３の半導体領域）、第１のアノード領域３０ａ（第４の半導体領域）、及び第２のアノード領域３０ｂ（第５の半導体領域）が設けられる。
アノード電極１２は、第１の電極の一例である。カソード電極１４は、第２の電極の一例である。トレンチゲート電極１８は、第３の電極の一例である。トレンチ２０ａは、第１のトレンチの一例である。トレンチ２０ｂは、第２のトレンチの一例である。ドリフト領域２４は、第１の半導体領域の一例である。ベース領域２６は、第２の半導体領域の一例である。チャネル領域２８は、第３の半導体領域の一例である。第１のアノード領域３０ａは、第４の半導体領域の一例である。第２のアノード領域３０ｂは、第５の半導体領域の一例である。
以下、トレンチ２０ａ、トレンチ２０ｂ、トレンチ２０ｃ、トレンチ２０ｄ、及びトレンチ２０ｅを総称して、単にトレンチ２０と記述する場合がある。
トレンチゲート電極１８は、トレンチ２０の中に設けられる。トレンチゲート電極１８は、例えば、トレンチ２０ａの中に設けられる。トレンチゲート電極１８は、例えば、トレンチ２０ｂの中に設けられる。トレンチゲート電極１８は、例えば、トレンチ２０ｃの中に設けられる。
トレンチゲート電極１８は、例えば、半導体又は金属である。トレンチゲート電極１８は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。
トレンチゲート電極１８は、アノード電極１２及びカソード電極１４と電気的に分離される。トレンチゲート電極１８は、電極パッド３１０に電気的に接続される。
トレンチゲート絶縁膜１６は、トレンチゲート電極１８と半導体層１０との間に設けられる。トレンチゲート絶縁膜１６は、例えば、酸化シリコンである。
層間絶縁層１９は、トレンチゲート電極１８とアノード電極１２との間に設けられる。層間絶縁層１９は、トレンチゲート電極１８とアノード電極１２との間を電気的に分離する。層間絶縁層１９は、例えば、酸化シリコンである。
電極パッド３１０は、半導体層１０の第１の面Ｐ１の側に設けられる。電極パッド３１０は、トレンチゲート電極１８に電気的に接続される。電極パッド３１０とトレンチゲート電極１８は、例えば、図示しない金属配線で接続される。
次に、第３の実施形態の半導体装置及び半導体回路の作用及び効果について説明する。
図１０、図１１、及び図１２は、第３の実施形態の半導体装置及び半導体回路の作用及び効果の説明図である。図１０は、ｐｉｎダイオードに印加される電圧を示す模式図である。図１１は、ｐｉｎダイオードに印加される電圧のタイミングチャートの一例である。図１２は、ｐｉｎダイオード３００の逆回復動作の説明図である。
図１０に示すように、ｐｉｎダイオード３００のアノード電極１２には第１の電圧（Ｖ１）、カソード電極１４には第２の電圧（Ｖ２）、トレンチゲート電極１８には第３の電圧（Ｖ３）が印加される。トレンチゲート電極１８に印加される第３の電圧（Ｖ３）は、例えば、ゲートドライバ回路３５０で制御される。
図１１に示すように、ｐｉｎダイオード３００のオン状態では、アノード電極１２の電位が、カソード電極１４の電位よりも高くなるように、アノード電極１２とカソード電極１４との間に電圧が印加される。言い換えれば、オン状態では、アノード電極１２とカソード電極１４との間に、アノード電極１２の側が正となる電圧が印加される。すなわち、オン状態では、アノード電極１２に印加される第１の電圧Ｖ１が、カソード電極１４に印加される第２の電圧Ｖ２よりも高い。
図１１では、ｐｉｎダイオード３００のオン状態では、例えば、第１の電圧Ｖ１は０Ｖ、第２の電圧Ｖ２は負電圧である。また、トレンチゲート電極１８に印加される第３の電圧Ｖ３は、例えば、第１の電圧Ｖ１と等しく０Ｖである。
図１１に示すように、ｐｉｎダイオード３００がオン状態からオフ状態に切り替わるターンオフ時には、アノード電極１２の電位が、カソード電極１４の電位よりも低くなるように、アノード電極１２とカソード電極１４との間の電圧を変化させる。すなわち、ターンオフ時には、アノード電極１２とカソード電極１４との間に、カソード電極１４の側が正となる電圧が印加される。すなわち、ターンオフ時には、カソード電極１４に印加される第２の電圧Ｖ２が、アノード電極１２に印加される第１の電圧Ｖ１よりも高くなる。
ターンオフ時には、トレンチゲート電極１８に印加される第３の電圧Ｖ３は、アノード電極１２に印加される第１の電圧Ｖ１に対して負となる電圧が印加される。
図１１では、ｐｉｎダイオード３００のターンオフ時及びオフ状態では、例えば、第１の電圧Ｖ１は０Ｖ、第２の電圧Ｖ２は正電圧である。また、トレンチゲート電極１８に印加される第３の電圧Ｖ３は、負電圧である。
ｐｉｎダイオード３００のターンオフ時に、トレンチゲート電極１８にアノード電極１２に対して負電圧が印加される。これにより、図１２に示すように、トレンチ２０の側面の半導体層１０にｐ形蓄積層が形成される。
トレンチ２０の側面の半導体層１０にｐ形蓄積層が形成されることにより、ターンオフ時のドリフト領域２４からの正孔の排出が促進される。したがって、ｐｉｎダイオード３００のリカバリ損失が、第１の実施形態のｐｉｎダイオード１００と比較して更に低減する。
さらに、トレンチ２０の側面の半導体層１０にｐ形蓄積層が形成されることにより、トレンチ２０の底部でアバランシェ降伏により発生した正孔の排出も促進される。したがって、ｐｉｎダイオード３００によれば、ｐｉｎダイオード１００と比較して、逆回復動作における破壊が更に抑制され、リカバリ時安全動作領域が更に拡大できる。
なお、図１１に示したタイミングチャートはｐｉｎダイオード３００の動作の一例である。例えば、ｐｉｎダイオード３００のターンオフ時に、トレンチゲート電極１８にアノード電極１２と等しい電圧又は正電圧を印加する動作も排除はされない。
以上、第３の実施形態によれば、リカバリ損失が低減され、安全動作領域が拡大されたｐｉｎダイオード及びそれを備えた半導体回路を提供できる。
（第４の実施形態）
第４の実施形態の半導体装置は、半導体層が第１の半導体領域と第２の面との間に、更に第１導電形の半導体領域を含む点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第４の実施形態の半導体装置は、ｐｉｎダイオード４００である。
図１３は、第４の実施形態の半導体装置の模式断面図である。
第４の実施形態のｐｉｎダイオード４００は、半導体層１０、アノード電極１２（第１の電極）、カソード電極１４（第２の電極）、トレンチ絶縁層１５を備える。
半導体層１０の中には、トレンチ２０ａ（第１のトレンチ）、トレンチ２０ｂ（第２のトレンチ）、トレンチ２０ｃ、トレンチ２０ｄ、トレンチ２０ｅ、カソード領域２２、ドリフト領域２４（第１の半導体領域）、ベース領域２６（第２の半導体領域）、チャネル領域２８（第３の半導体領域）、第１のアノード領域３０ａ（第４の半導体領域）、第２のアノード領域３０ｂ（第５の半導体領域）、及びバッファ領域３２が設けられる。
アノード電極１２は、第１の電極の一例である。カソード電極１４は、第２の電極の一例である。トレンチ２０ａは、第１のトレンチの一例である。トレンチ２０ｂは、第２のトレンチの一例である。ドリフト領域２４は、第１の半導体領域の一例である。ベース領域２６は、第２の半導体領域の一例である。チャネル領域２８は、第３の半導体領域の一例である。第１のアノード領域３０ａは、第４の半導体領域の一例である。第２のアノード領域３０ｂは、第５の半導体領域の一例である。
バッファ領域３２は、ｎ形の半導体領域である。バッファ領域３２は、カソード領域２２とドリフト領域２４との間に設けられる。
バッファ領域３２のｎ形不純物濃度は、カソード領域２２のｎ形不純物濃度より低い。バッファ領域３２のｎ形不純物濃度は、ドリフト領域２４のｎ形不純物濃度よりも高い。
第４の実施形態のｐｉｎダイオード４００によれば、バッファ領域３２を有することにより、逆回復動作時の電流発振及び電圧発振が抑制される。
図１４は、第４の実施形態の半導体装置の第１の変形例の模式断面図である。第４の実施形態の半導体装置の第１の変形例は、ｐｉｎダイオード４０１である。
ｐｉｎダイオード４０１は、カソード領域２２が第２の方向に複数に分割される点で、第４の実施形態のｐｉｎダイオード４００と異なる。
カソード電極１４は、カソード領域２２とオーミック接触する。カソード電極１４は、バッファ領域３２とショットキー接触する。
第１の変形例のｐｉｎダイオード４０１によれば、カソード領域２２が複数に分割されることにより、カソード電極１４からの電子の注入が抑制される。電子の注入が抑制されることでリカバリ損失が低減する。
図１５は、第４の実施形態の半導体装置の第２の変形例の模式断面図である。第４の実施形態の半導体装置の第２の変形例は、ｐｉｎダイオード４０２である。
ｐｉｎダイオード４０２は、分割されたカソード領域２２の間にｐ＋形領域３４が設けられる点で、第４の実施形態の第１の変形例のｐｉｎダイオード４０１と異なる。
第２の変形例のｐｉｎダイオード４０２によれば、逆回復動作時にカソード電極１４からｐ＋形領域３４を経由してドリフト領域２４に正孔が注入される。ドリフト領域２４に正孔が注入されることで、逆回復動作時の電流発振及び電圧発振が抑制される。
以上、第４の実施形態及び変形例によれば、リカバリ損失が低減され、安全動作領域が拡大されたｐｉｎダイオードを提供できる。
（第５の実施形態）
第５の実施形態の半導体装置は、第１の実施形態のｐｉｎダイオードを含むＲＣ－ＩＧＢＴである点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第５の実施形態の半導体装置は、ＩＧＢＴと還流ダイオードを同一の半導体チップに形成したＲＣ－ＩＧＢＴ５００である。ＲＣ－ＩＧＢＴ５００は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴを有する。ＲＣ－ＩＧＢＴ５００は、第１の実施形態のｐｉｎダイオード１００を還流ダイオードとして備える。
以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。
図１６は、第５の実施形態の半導体装置回路の模式断面図である。
第５の実施形態のＲＣ－ＩＧＢＴ５００は、ＩＧＢＴ領域５０１とダイオード領域５０２を有する。ダイオード領域５０２に第１の実施形態のｐｉｎダイオード１００を含む。
ＩＧＢＴ領域５０１は、ＩＧＢＴとして動作する。ダイオード領域５０２は、還流ダイオードとして動作する。
第５の実施形態のＲＣ－ＩＧＢＴ５００は、半導体層１０、上部電極６２（第１の電極）、下部電極６４（第２の電極）、ゲート絶縁膜４１、ゲート電極５１、層間絶縁層６１、トレンチ絶縁層１５を備える。
ＩＧＢＴ領域５０１の半導体層１０の中には、ゲートトレンチ７１、ｐ＋形のコレクタ領域７８、ｎ－形のドリフト領域２４、ｐ形のボディ領域７４、ｎ形のエミッタ領域７６、ｐ形のコンタクト領域８０が設けられる。
ダイオード領域５０２の半導体層１０の中には、トレンチ２０ａ（第１のトレンチ）、トレンチ２０ｂ（第２のトレンチ）、トレンチ２０ｃ、カソード領域２２、ドリフト領域２４（第１の半導体領域）、ベース領域２６（第２の半導体領域）、チャネル領域２８（第３の半導体領域）、第１のアノード領域３０ａ（第４の半導体領域）、及び第２のアノード領域３０ｂ（第５の半導体領域）が設けられる。
上部電極６２は、ＩＧＢＴ領域５０１では、ＩＧＢＴのエミッタ電極として機能する。上部電極６２は、ダイオード領域５０２では、ダイオードのアノード電極として機能する。
下部電極６４は、ＩＧＢＴ領域５０１では、ＩＧＢＴのコレクタ電極として機能する。下部電極６４は、ダイオード領域５０２では、ダイオードのカソード電極として機能する。
ゲート電極５１は、ＩＧＢＴのトランジスタのゲート電極として機能する。ゲート電極５１には、ゲート電圧（Ｖｇ）が印加される。
ＲＣ－ＩＧＢＴ５００は、リカバリ損失が低減され、安全動作領域が拡大されたｐｉｎダイオードを同一の半導体チップに含む。したがって、リカバリ損失が低減され、安全動作領域が拡大されたＲＣ－ＩＧＢＴ５００が実現できる。
以上、第５の実施形態によれば、リカバリ損失が低減され、安全動作領域が拡大されたＲＣ－ＩＧＢＴを提供できる。
第１ないし第５の実施形態においては、半導体層が単結晶シリコンである場合を例に説明したが、半導体層は単結晶シリコンに限られることはない。例えば、単結晶炭化珪素など、その他の単結晶半導体であっても構わない。
第１ないし第５の実施形態においては、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明したが、第１導電形をｐ形、第２導電形をｎ形とすることも可能である。第１導電形をｐ形、第２導電形をｎ形とする場合、例えば、第３の実施形態のｐｉｎダイオード３００では、ターンオフ時には、トレンチゲート電極１８に印加される第３の電圧Ｖ３は、アノード電極１２に印加される第１の電圧Ｖ１に対して正となる電圧が印加される。
第５の実施形態においては、ＲＣ－ＩＧＢＴが第１の実施形態のｐｉｎダイオードを含む構成を例に説明したが、ＲＣ－ＩＧＢＴが第２ないし第４の実施形態のｐｉｎダイオードを含む構成とすることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ アノード電極（第１の電極）
１２ａ 第１の部分
１２ｂ 第２の部分
１４ カソード電極（第２の電極）
１８ トレンチゲート電極（第３の電極）
２０ａ トレンチ（第１のトレンチ）
２０ｂ トレンチ（第２のトレンチ）
２４ ドリフト領域（第１の半導体領域）
２６ ベース領域（第２の半導体領域）
２８ チャネル領域（第３の半導体領域）
３０ａ 第１のアノード領域（第４の半導体領域）
３０ｂ 第２のアノード領域（第５の半導体領域）
６２ 上部電極（第１の電極）
６４ 下部電極（第２の電極）
１００ ｐｉｎダイオード（半導体装置）
２００ ｐｉｎダイオード（半導体装置）
３００ ｐｉｎダイオード（半導体装置）
３１０ 電極パッド
３５０ ゲートドライバ回路（制御回路）
４００ ｐｉｎダイオード（半導体装置）
５００ ＲＣ－ＩＧＢＴ（半導体装置）
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (7)

  1. 第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、
    前記第１の面の側に設けられた第１のトレンチと、
    前記第１の面の側に設けられた第２のトレンチと、
    前記第１のトレンチ及び前記第２のトレンチに接する第１導電形の第１の半導体領域と、
    前記第１の面と前記第１の半導体領域との間に設けられ、前記第１のトレンチと前記第２のトレンチとの間に設けられ、前記第２のトレンチに接する第２導電形の第２の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられ、前記第１のトレンチと前記第２の半導体領域との間に設けられ、前記第１のトレンチに接し、前記第２の半導体領域に接する第１導電形の第３の半導体領域と、
    前記第３の半導体領域と前記第１の面との間に設けられ、前記第１のトレンチと前記第２の半導体領域との間に設けられ、前記第１のトレンチに接し、前記第２の半導体領域に接し、前記第２の半導体領域の第２導電形不純物濃度よりも高い第２導電形不純物濃度を有する第２導電形の第４の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられ、前記第４の半導体領域との間に前記第２の半導体領域が設けられ、前記第２のトレンチに接し、前記第２の半導体領域の第２導電形不純物濃度よりも高い第２導電形不純物濃度を有する第２導電形の第５の半導体領域と、
    を含む半導体層と、
    前記半導体層の前記第１の面の側に設けられ、前記第２の半導体領域、前記第４の半導体領域、及び前記第５の半導体領域に接する第１の電極と、
    前記半導体層の前記第２の面の側に設けられた第２の電極と、
    を備え、
    前記第１のトレンチと前記第２のトレンチとの間の距離は、前記第１のトレンチの深さよりも大きい、半導体装置。
  2. 前記第３の半導体領域の第１導電形不純物濃度は、前記第１の半導体領域の第１導電形不純物濃度よりも高い請求項１記載の半導体装置。
  3. 前記第１の電極の前記第２の半導体領域と接する第１の部分の材料は、前記第１の電極の前記第４の半導体領域と接する第２の部分の材料と異なる請求項１又は請求項２記載の半導体装置。
  4. 前記第１のトレンチの中、及び前記第２のトレンチの中に設けられ、前記第１の電極及び前記第２の電極と電気的に分離された第３の電極を、更に備える請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第１導電形がｎ形の場合、前記第１の電極と前記第２の電極との間に、前記第２の電極の側が正となる電圧が印加されている状態で、前記第３の電極に前記第１の電極に対し負となる電圧が印加され、
    前記第１導電形がｐ形の場合、前記第１の電極と前記第２の電極との間に、前記第２の電極の側が負となる電圧が印加されている状態で、前記第３の電極に前記第１の電極に対し正となる電圧が印加される請求項４記載の半導体装置。
  6. 前記半導体層の前記第１の面の側に設けられ、前記第３の電極に電気的に接続された電極パッドを、更に備える請求項４又は請求項５記載の半導体装置。
  7. 請求項４ないし請求項６いずれか一項記載の半導体装置と、
    前記半導体装置を駆動し、前記第１導電形がｎ形の場合、前記第１の電極と前記第２の電極との間に、前記第２の電極の側が正となる電圧が印加されている状態で、前記第３の電極に前記第１の電極に対し負となる電圧を印加し、前記第２導電形がｐ形の場合、前記第１の電極と前記第２の電極との間に、前記第２の電極の側が負となる電圧が印加されている状態で、前記第３の電極に前記第１の電極に対し正となる電圧を印加する制御回路と、
    を備える半導体回路。
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