JP2023139979A - 半導体装置及び半導体回路 - Google Patents

半導体装置及び半導体回路 Download PDF

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Abstract

【課題】ＩＧＢＴとダイオードを有するＲＣ－ＩＧＢＴを含み、ターンオン損失の低減を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１のトレンチと、第１のトレンチの中に設けられた第１のゲート電極と、第２のトレンチと、第２のトレンチの中に設けられた第２のゲート電極と、第３のトレンチと、第３のトレンチの中に設けられた第３のゲート電極と、を含むトランジスタ領域と、第５のトレンチと、第５のトレンチの中に設けられた導電層と、を含むダイオード領域と、第４のトレンチと、第４のトレンチの中に設けられた第４のゲート電極と、を含み、トランジスタ領域とダイオード領域との間に設けられた境界領域と、第１のゲート電極と電気的に接続された第１の電極パッドと、第２のゲート電極と電気的に接続された第２の電極パッドと、第３のゲート電極及び第４のゲート電極と電気的に接続された第３の電極パッドと、を備える。【選択図】図２

Description

本発明の実施形態は、半導体装置及び半導体回路に関する。
電力用の半導体装置の一例として、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）がある。ＩＧＢＴは、例えば、コレクタ電極上に、ｐ形のコレクタ領域、ｎ形のドリフト領域、ｐ形のベース領域が設けられる。そして、ｐ形のベース領域を貫通し、ｎ形のドリフト領域に達するトレンチ内に、ゲート絶縁膜を間に挟んでゲート電極が設けられる。さらに、ｐ形のベース領域表面のトレンチに隣接する領域に、エミッタ電極に接続されるｎ形のエミッタ領域が設けられる。
近年、ＩＧＢＴと還流ダイオード（Ｆｒｅｅｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）を同一の半導体チップに形成したＲｅｖｅｒｓｅ－Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ（ＲＣ－ＩＧＢＴ）が広く開発及び製品化されている。ＲＣ－ＩＧＢＴは、例えば、インバータ回路のスイッチング素子として使用される。還流ダイオードはＩＧＢＴのオン電流と逆方向に電流を流す機能を有する。ＩＧＢＴと還流ダイオードを同一の半導体チップに形成することには、終端領域の共有化によるチップサイズの縮小や、発熱箇所の分散など、多くの利点がある。
ＲＣ－ＩＧＢＴでは、ＩＧＢＴを含むトランジスタ領域と、ダイオードを含むダイオード領域との間に、ＩＧＢＴ及びダイオードを含まない境界領域を設ける設計が多い。境界領域を設けることにより、ＩＧＢＴの動作とダイオードの動作が干渉し、ＲＣ－ＩＧＢＴの素子特性が劣化することを抑制する。
特開２０２０－１６１７８６号公報 特開２０２１－４８３３８号公報
本発明が解決しようとする課題は、ＩＧＢＴとダイオードを有するＲＣ－ＩＧＢＴを含み、ターンオン損失の低減を可能とする半導体装置及び半導体回路を提供することにある。
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体層と、前記半導体層の中に設けられた第１導電形の第１の半導体領域と、前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、前記半導体層の中に設けられ、前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、前記半導体層の中に設けられ、前記第３の半導体領域と前記第１の面との間に設けられた第２導電形の第４の半導体領域と、前記半導体層の中に設けられ、前記第３の半導体領域と前記第１の面との間に設けられ、前記第３の半導体領域の第１導電形不純物濃度よりも第１導電形不純物濃度の高い第１導電形の第５の半導体領域と、前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第３の半導体領域、及び前記第４の半導体領域に接する第１のトレンチと、前記第１のトレンチの中に設けられた第１のゲート電極と、前記第１のゲート電極と前記第２の半導体領域との間、前記第１のゲート電極と前記第３の半導体領域との間、及び前記第１のゲート電極と前記第４の半導体領域との間に設けられた第１のゲート絶縁膜と、前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第３の半導体領域、及び前記第４の半導体領域に接する第２のトレンチと、前記第２のトレンチの中に設けられた第２のゲート電極と、前記第２のゲート電極と前記第２の半導体領域との間、前記第２のゲート電極と前記第３の半導体領域との間、及び前記第２のゲート電極と前記第４の半導体領域との間に設けられた第２のゲート絶縁膜と、前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第３の半導体領域、及び前記第４の半導体領域に接する第３のトレンチと、前記第３のトレンチの中に設けられた第３のゲート電極と、前記第３のゲート電極と前記第２の半導体領域との間、前記第３のゲート電極と前記第３の半導体領域との間、及び前記第３のゲート電極と前記第４の半導体領域との間に設けられた第３のゲート絶縁膜と、前記半導体層に対し前記第１の面の側に設けられ、前記第４の半導体領域及び前記第５の半導体領域に接する第１の電極と、前記半導体層に対し前記第２の面の側に設けられ、前記第１の半導体領域に接する第２の電極と、を含むトランジスタ領域と、前記半導体層と、前記第２の半導体領域と、前記半導体層の中に設けられ、前記第２の半導体領域と前記第２の面との間に設けられ、前記第２の半導体領域の第２導電形不純物濃度よりも第２導電形不純物濃度の高い、第２導電形の第６の半導体領域と、前記半導体層の中に設けられ、前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第７の半導体領域と、前記半導体層の中に設けられ、前記第７の半導体領域と前記第１の面との間に設けられ、前記第７の半導体領域の第１導電形不純物濃度よりも第１導電形不純物濃度の高い第１導電形の第８の半導体領域と、前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域及び前記第７の半導体領域に接する第５のトレンチと、前記第５のトレンチの中に設けられた導電層と、前記導電層と前記第２の半導体領域との間、前記導電層と前記第７の半導体領域との間に設けられた絶縁膜と、前記第８の半導体領域に接する前記第１の電極と、前記第６の半導体領域に接する前記第２の電極と、を含むダイオード領域と、前記半導体層と、前記第２の半導体領域と、前記半導体層の中に設けられ、前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第９の半導体領域と、前記半導体層の中に設けられ、前記第９の半導体領域と前記第１の面との間に設けられた第２導電形の第１０の半導体領域と、前記半導体層の中に設けられ、前記第９の半導体領域と前記第１の面との間に設けられ、前記第９の半導体領域の第１導電形不純物濃度よりも第１導電形不純物濃度の高い第１導電形の第１１の半導体領域と、前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第９の半導体領域、及び前記第１０の半導体領域に接する第４のトレンチと、前記第４のトレンチの中に設けられた第４のゲート電極と、前記第４のゲート電極と前記第２の半導体領域との間、前記第４のゲート電極と前記第９の半導体領域との間、及び前記第４のゲート電極と前記第１０の半導体領域との間に設けられた第４のゲート絶縁膜と、前記第１０の半導体領域及び前記第１１の半導体領域に接する前記第１の電極と、前記第２の電極と、を含み、前記トランジスタ領域と前記ダイオード領域との間に設けられた境界領域と、前記半導体層に対し前記第１の面の側に設けられ、前記第１のゲート電極と電気的に接続された第１の電極パッドと、前記半導体層に対し前記第１の面の側に設けられ、前記第２のゲート電極と電気的に接続された第２の電極パッドと、前記半導体層に対し前記第１の面の側に設けられ、前記第３のゲート電極及び前記第４のゲート電極と電気的に接続された第３の電極パッドと、を備える。
第１の実施形態の半導体回路の模式図。 第１の実施形態の半導体装置の一部の模式断面図。 第１の実施形態の半導体装置の一部の模式上面図。 第１の実施形態の半導体装置の一部の模式断面図。 第１の実施形態の半導体装置の一部の模式断面図。 第１の実施形態の半導体装置の駆動方法の説明図。 第１の実施形態の半導体装置の駆動方法の第１の変形例の説明図。 第１の実施形態の半導体装置の駆動方法の第２の変形例の説明図。 比較例の半導体装置の一部の模式断面図。 比較例の半導体装置の一部の模式上面図。 第２の実施形態の半導体装置の一部の模式断面図。 第３の実施形態の半導体装置の一部の模式断面図。 第４の実施形態の半導体装置の一部の模式断面図。 第４の実施形態の変形例の半導体装置の一部の模式断面図。 第５の実施形態の半導体装置の一部の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
本明細書中、ｎ＋形、ｎ形、ｎ－形との表記がある場合、ｎ＋形、ｎ形、ｎ－形の順でｎ形不純物濃度が低くなっていることを意味する。また、ｐ＋形、ｐ形、ｐ－形の表記がある場合、ｐ＋形、ｐ形、ｐ－形の順で、ｐ形不純物濃度が低くなっていることを意味する。
本明細書中、ｎ形不純物濃度は、実際のｎ形不純物濃度を示すのではなく、補償後の実効的なｎ形不純物濃度を示す。同様に、ｐ形不純物濃度は、実際のｐ形不純物濃度を示すのではなく、補償後の実効的なｐ形不純物濃度を示す。例えば、実際のｎ形不純物濃度が、実際のｐ形不純物濃度よりも大きい場合は、実際のｎ形不純物濃度からｐ形不純物濃度を引いた濃度を、ｎ形不純物濃度とする。ｐ形不純物濃度についても同様である。
本明細書中、半導体領域の不純物濃度の分布及び絶対値は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）を用いて測定することが可能である。また、２つの半導体領域の不純物濃度の相対的な大小関係は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）を用いて判定することが可能である。また、不純物濃度の分布及び絶対値は、例えば、拡がり抵抗測定法（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ａｎａｌｙｓｉｓ：ＳＲＡ）を用いて測定することが可能である。ＳＣＭ及びＳＲＡでは、半導体領域のキャリア濃度の相対的な大小関係や絶対値が求まる。不純物の活性化率を仮定することで、ＳＣＭ及びＳＲＡの測定結果から、２つの半導体領域の不純物濃度の間の相対的な大小関係、不純物濃度の分布、及び、不純物濃度の絶対値を求めることが可能である。
本明細書中、動作説明の便宜上、半導体体装置の中で、第１のゲート電極を用いて駆動されるトランジスタ部分を「第１のゲート電極を有するトランジスタ」と表現する場合がある。同様に、第２のゲート電極を用いて駆動されるトランジスタ部分を「第２のゲート電極を有するトランジスタ」、第３のゲート電極を用いて駆動されるトランジスタ部分を「第３のゲート電極を有するトランジスタ」、第４のゲート電極を用いて駆動されるトランジスタ部分を「第４のゲート電極を有するトランジスタ」と表現する場合がある。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、半導体層の中に設けられた第１導電形の第１の半導体領域と、半導体層の中に設けられ、第１の半導体領域と第１の面との間に設けられた第２導電形の第２の半導体領域と、半導体層の中に設けられ、第２の半導体領域と第１の面との間に設けられた第１導電形の第３の半導体領域と、半導体層の中に設けられ、第３の半導体領域と第１の面との間に設けられた第２導電形の第４の半導体領域と、半導体層の中に設けられ、第３の半導体領域と第１の面との間に設けられ、第３の半導体領域の第１導電形不純物濃度よりも第１導電形不純物濃度の高い第１導電形の第５の半導体領域と、半導体層の中の第１の面の側に設けられ、第２の半導体領域、第３の半導体領域、及び第４の半導体領域に接する第１のトレンチと、第１のトレンチの中に設けられた第１のゲート電極と、第１のゲート電極と第２の半導体領域との間、第１のゲート電極と第３の半導体領域との間、及び第１のゲート電極と第４の半導体領域との間に設けられた第１のゲート絶縁膜と、半導体層の中の第１の面の側に設けられ、第２の半導体領域、第３の半導体領域、及び第４の半導体領域に接する第２のトレンチと、第２のトレンチの中に設けられた第２のゲート電極と、第２のゲート電極と第２の半導体領域との間、第２のゲート電極と第３の半導体領域との間、及び第２のゲート電極と第４の半導体領域との間に設けられた第２のゲート絶縁膜と、半導体層の中の第１の面の側に設けられ、第２の半導体領域、第３の半導体領域、及び第４の半導体領域に接する第３のトレンチと、第３のトレンチの中に設けられた第３のゲート電極と、第３のゲート電極と第２の半導体領域との間、第３のゲート電極と第３の半導体領域との間、及び第３のゲート電極と第４の半導体領域との間に設けられた第３のゲート絶縁膜と、半導体層に対し第１の面の側に設けられ、第４の半導体領域及び第５の半導体領域に接する第１の電極と、半導体層に対し第２の面の側に設けられ、第１の半導体領域に接する第２の電極と、を含むトランジスタ領域と、半導体層と、第２の半導体領域と、半導体層の中に設けられ、第２の半導体領域と第２の面との間に設けられ、第２の半導体領域の第２導電形不純物濃度よりも第２導電形不純物濃度の高い、第２導電形の第６の半導体領域と、半導体層の中に設けられ、第２の半導体領域と第１の面との間に設けられた第１導電形の第７の半導体領域と、半導体層の中に設けられ、第７の半導体領域と第１の面との間に設けられ、第７の半導体領域の第１導電形不純物濃度よりも第１導電形不純物濃度の高い第１導電形の第８の半導体領域と、半導体層の中の第１の面の側に設けられ、第２の半導体領域及び第７の半導体領域に接する第５のトレンチと、第５のトレンチの中に設けられた導電層と、導電層と第２の半導体領域との間、導電層と第７の半導体領域との間に設けられた絶縁膜と、第８の半導体領域に接する第１の電極と、第６の半導体領域に接する第２の電極と、を含むダイオード領域と、半導体層と、第２の半導体領域と、半導体層の中に設けられ、第２の半導体領域と第１の面との間に設けられた第１導電形の第９の半導体領域と、半導体層の中に設けられ、第９の半導体領域と第１の面との間に設けられた第２導電形の第１０の半導体領域と、半導体層の中に設けられ、第９の半導体領域と第１の面との間に設けられ、第９の半導体領域の第１導電形不純物濃度よりも第１導電形不純物濃度の高い第１導電形の第１１の半導体領域と、半導体層の中の第１の面の側に設けられ、第２の半導体領域、第９の半導体領域、及び第１０の半導体領域に接する第４のトレンチと、第４のトレンチの中に設けられた第４のゲート電極と、第４のゲート電極と第２の半導体領域との間、第４のゲート電極と第９の半導体領域との間、及び第４のゲート電極と第１０の半導体領域との間に設けられた第４のゲート絶縁膜と、第１０の半導体領域及び第１１の半導体領域に接する第１の電極と、第２の電極と、を含み、トランジスタ領域とダイオード領域との間に設けられた境界領域と、半導体層に対し第１の面の側に設けられ、第１のゲート電極と電気的に接続された第１の電極パッドと、半導体層に対し第１の面の側に設けられ、第２のゲート電極と電気的に接続された第２の電極パッドと、半導体層に対し第１の面の側に設けられ、第３のゲート電極及び第４のゲート電極と電気的に接続された第３の電極パッドと、を備える。
第１の実施形態の半導体回路は、上記半導体装置を駆動する制御回路を備える。
第１の実施形態の半導体装置は、ＩＧＢＴと還流ダイオードを同一の半導体チップに形成したＲＣ－ＩＧＢＴ１００である。ＲＣ－ＩＧＢＴ１００は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴを有する。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。
第１の実施形態の制御回路は、ゲートドライバ回路１５０である。第１の実施形態の半導体回路は、半導体装置と、半導体装置を制御する制御回路で構成される。半導体回路は、例えば、ＲＣ－ＩＧＢＴ１００とゲートドライバ回路１５０が実装された半導体モジュールである。
図１は、第１の実施形態の半導体回路の模式図である。
図２は、第１の実施形態の半導体装置の一部の模式断面図である。図２は、図１のＡＡ’断面である。
図３は、第１の実施形態の半導体装置の一部の模式上面図である。図３は、第１の面Ｆ１における上面図である。図２は、図３のＡＡ’断面である。
図４は、第１の実施形態の半導体装置の一部の模式断面図である。図４は、図３のＢＢ’断面である。
図５は、第１の実施形態の半導体装置の一部の模式断面図である。図５は、図３のＣＣ’断面である。
第１の実施形態の半導体回路は、ＲＣ－ＩＧＢＴ１００とゲートドライバ回路１５０とを有する。ＲＣ－ＩＧＢＴ１００は、トランジスタ領域１０１、ダイオード領域１０２、境界領域１０３、を有する。境界領域１０３は、トランジスタ領域１０１とダイオード領域１０２の間に設けられる。
ＲＣ－ＩＧＢＴ１００は、半導体装置の一例である。ゲートドライバ回路１５０は、制御回路の一例である。
トランジスタ領域１０１は、ＩＧＢＴとして動作する。ダイオード領域１０２は、還流ダイオードとして動作する。還流ダイオードは、例えば、Ｆａｓｔ Ｒｅｃｏｖｅｒｙ Ｄｉｏｄｅ（ＦＲＤ）である。
第１の実施形態のＲＣ－ＩＧＢＴ１００は、半導体層１０、上部電極１２（第１の電極）、下部電極１４（第２の電極）、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、第３のゲート絶縁膜４３、第４のゲート絶縁膜４４、ダイオード絶縁膜４５（絶縁膜）、第１のゲート電極５１、第２のゲート電極５２、第３のゲート電極５３、第４のゲート電極５４、ダイオード導電層５５（導電層）、第１の層間絶縁層６１、第２の層間絶縁層６２、第１のゲート電極パッド１０４（第１の電極パッド）、第２のゲート電極パッド１０５（第２の電極パッド）、第３のゲート電極パッド１０６（第３の電極パッド）を備える。
半導体層１０の中には、第１のゲートトレンチ２１（第１のトレンチ）、第２のゲートトレンチ２２（第２のトレンチ）、第３のゲートトレンチ２３（第３のトレンチ）、第４のゲートトレンチ２４（第４のトレンチ）、ダイオードトレンチ２５（第５のトレンチ）、コレクタ領域２６（第１の半導体領域）、ドリフト領域２７（第２の半導体領域）、セルベース領域２８（第３の半導体領域）、セルエミッタ領域２９（第４の半導体領域）、セルコンタクト領域３０（第５の半導体領域）、カソード領域３１（第６の半導体領域）、アノード領域３２（第７の半導体領域）、ダイオードコンタクト領域３３（第８の半導体領域）、境界ベース領域３４（第９の半導体領域）、境界エミッタ領域３５（第１０の半導体領域）、及び境界コンタクト領域３６（第１１の半導体領域）が設けられる。
半導体層１０は、第１の面Ｆ１と、第１の面Ｆ１に対向する第２の面Ｆ２とを有する。半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、４０μｍ以上７００μｍ以下である。
本明細書中、第１の面Ｆ１に平行な一方向を第１の方向と称する。また、第１の面Ｆ１に平行で第１の方向に直交する方向を第２の方向と称する。また、本明細書中、「深さ」とは、第１の面Ｆ１を基準とする第２の面Ｆ２に向かう方向の距離と定義する。
トランジスタ領域１０１は、半導体層１０、上部電極１２（第１の電極）、下部電極１４（第２の電極）、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、第３のゲート絶縁膜４３、第１のゲート電極５１、第２のゲート電極５２、第３のゲート電極５３、第１の層間絶縁層６１、を含む。
トランジスタ領域１０１の半導体層１０の中には、第１のゲートトレンチ２１（第１のトレンチ）、第２のゲートトレンチ２２（第２のトレンチ）、第３のゲートトレンチ２３（第３のトレンチ）、コレクタ領域２６（第１の半導体領域）、ドリフト領域２７（第２の半導体領域）、セルベース領域２８（第３の半導体領域）、セルエミッタ領域２９（第４の半導体領域）、セルコンタクト領域３０（第５の半導体領域）が設けられる。
上部電極１２は、半導体層１０の第１の面Ｆ１の側に設けられる。上部電極１２の少なくとも一部は半導体層１０の第１の面Ｆ１に接する。
上部電極１２は、トランジスタ領域１０１では、ＩＧＢＴのエミッタ電極として機能する。上部電極１２は、例えば、金属である。
上部電極１２は、セルエミッタ領域２９に接する。上部電極１２は、セルエミッタ領域２９に電気的に接続される。
上部電極１２は、セルコンタクト領域３０に接する。上部電極１２は、セルコンタクト領域３０に電気的に接続される。上部電極１２は、セルコンタクト領域３０を経由してセルベース領域２８に電気的に接続される。
下部電極１４は、半導体層１０の第２の面Ｆ２の側に設けられる。下部電極１４の少なくとも一部は半導体層１０の第２の面Ｆ２に接する。
下部電極１４は、トランジスタ領域１０１では、ＩＧＢＴのコレクタ電極として機能する。下部電極１４は、例えば、金属である。
下部電極１４は、トランジスタ領域１０１において、コレクタ領域２６に接する。下部電極１４は、トランジスタ領域１０１において、コレクタ領域２６に電気的に接続される。
コレクタ領域２６は、ｐ＋形の半導体領域である。コレクタ領域２６は、第２の面Ｆ２に接する。コレクタ領域２６は、下部電極１４に電気的に接続される。コレクタ領域２６は、下部電極１４に接する。コレクタ領域２６は、ＩＧＢＴのオン状態の際にホールの供給源となる。
ドリフト領域２７は、ｎ－形の半導体領域である。ドリフト領域２７は、コレクタ領域２６と第１の面Ｆ１との間に設けられる。
ドリフト領域２７は、ＩＧＢＴのオン状態の際にオン電流の経路となる。ドリフト領域２７は、ＩＧＢＴのオフ状態の際に空乏化し、ＩＧＢＴの耐圧を維持する機能を有する。
セルベース領域２８は、ｐ形の半導体領域である。セルベース領域２８は、ドリフト領域２７と第１の面Ｆ１との間に設けられる。セルベース領域２８は、コレクタ領域２６との間にドリフト領域２７を挟む。
セルベース領域２８の深さは、例えば、５μｍ以下である。セルベース領域２８の第１のゲート電極５１と対向する領域、セルベース領域２８の第２のゲート電極５２と対向する領域、及びセルベース領域２８の第３のゲート電極５３と対向する領域には、ＩＧＢＴのオン状態の際にｎ形反転層が形成される。セルベース領域２８はトランジスタのチャネル領域として機能する。
セルエミッタ領域２９は、ｎ＋形の半導体領域である。セルエミッタ領域２９は、セルベース領域２８と第１の面Ｆ１との間に設けられる。
セルエミッタ領域２９は、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、及び第３のゲート絶縁膜４３に接する。
セルエミッタ領域２９のｎ形不純物濃度は、ドリフト領域２７のｎ形不純物濃度より高い。
セルエミッタ領域２９は、上部電極１２に接する。セルエミッタ領域２９は、上部電極１２に電気的に接続される。セルエミッタ領域２９は、第１のゲート電極５１を有するトランジスタ、第２のゲート電極５２を有するトランジスタ、及び第３のゲート電極５３を有するトランジスタのオン状態の際に電子の供給源となる。
セルコンタクト領域３０は、ｐ＋形の半導体領域である。セルコンタクト領域３０は、セルベース領域２８と第１の面Ｆ１との間に設けられる。セルコンタクト領域３０は、上部電極１２に接する。セルコンタクト領域３０は、上部電極１２に電気的に接続される。
セルコンタクト領域３０のｐ形不純物濃度は、セルベース領域２８のｐ形不純物濃度よりも高い。
第１のゲートトレンチ２１は、半導体層１０の第１の面Ｆ１の側に設けられる。第１のゲートトレンチ２１は、半導体層１０に設けられた溝である。第１のゲートトレンチ２１は、半導体層１０の一部である。
第１のゲートトレンチ２１は、図３に示すように、第１の面Ｆ１において、第１の面Ｆ１に平行な第１の方向に延伸する。第１のゲートトレンチ２１は、ストライプ形状を有する。複数の第１のゲートトレンチ２１は、第１の方向に直交する第２の方向に繰り返し配置される。
第１のゲートトレンチ２１は、ドリフト領域２７、セルベース領域２８、セルエミッタ領域２９に接する。第１のゲートトレンチ２１は、セルベース領域２８を貫通し、ドリフト領域２７に達する。第１のゲートトレンチ２１の深さは、例えば、８μｍ以下である。
第１のゲート電極５１は、第１のゲートトレンチ２１の中に設けられる。第１のゲート電極５１は、例えば、半導体又は金属である。第１のゲート電極５１は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。第１のゲート電極５１は、第１のゲート電極パッド１０４に電気的に接続される。
第１のゲート絶縁膜４１は、第１のゲート電極５１と半導体層１０との間に設けられる。第１のゲート絶縁膜４１は、第１のゲート電極５１とドリフト領域２７との間、第１のゲート電極５１とセルベース領域２８との間、及び、第１のゲート電極５１とセルエミッタ領域２９との間に設けられる。第１のゲート絶縁膜４１は、ドリフト領域２７、セルベース領域２８、及び、セルエミッタ領域２９に接する。第１のゲート絶縁膜４１は、例えば、酸化シリコンである。
第２のゲートトレンチ２２は、半導体層１０の第１の面Ｆ１の側に設けられる。第２のゲートトレンチ２２は、半導体層１０に設けられた溝である。第２のゲートトレンチ２２は、半導体層１０の一部である。
第２のゲートトレンチ２２は、図３に示すように、第１の面Ｆ１において、第１の面Ｆ１に平行な第１の方向に延伸する。第２のゲートトレンチ２２は、ストライプ形状を有する。複数の第２のゲートトレンチ２２は、第１の方向に直交する第２の方向に繰り返し配置される。
第２のゲートトレンチ２２は、ドリフト領域２７、セルベース領域２８、セルエミッタ領域２９に接する。第２のゲートトレンチ２２は、セルベース領域２８を貫通し、ドリフト領域２７に達する。第２のゲートトレンチ２２の深さは、例えば、８μｍ以下である。
第２のゲート電極５２は、第２のゲートトレンチ２２の中に設けられる。第２のゲート電極５２は、例えば、半導体又は金属である。第２のゲート電極５２は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。第２のゲート電極５２は、第２のゲート電極パッド１０５に電気的に接続される。
第２のゲート絶縁膜４２は、第２のゲート電極５２と半導体層１０との間に設けられる。第２のゲート絶縁膜４２は、第２のゲート電極５２とドリフト領域２７との間、第２のゲート電極５２とセルベース領域２８との間、及び、第２のゲート電極５２とセルエミッタ領域２９との間に設けられる。第２のゲート絶縁膜４２は、ドリフト領域２７、セルベース領域２８、及び、セルエミッタ領域２９に接する。第２のゲート絶縁膜４２は、例えば、酸化シリコンである。
第３のゲートトレンチ２３は、半導体層１０の第１の面Ｆ１の側に設けられる。第３のゲートトレンチ２３は、半導体層１０に設けられた溝である。第３のゲートトレンチ２３は、半導体層１０の一部である。
第３のゲートトレンチ２３は、図３に示すように、第１の面Ｆ１において、第１の面Ｆ１に平行な第１の方向に延伸する。第３のゲートトレンチ２３は、ストライプ形状を有する。複数の第３のゲートトレンチ２３は、第１の方向に直交する第２の方向に繰り返し配置される。
トランジスタ領域１０１において、第３のゲートトレンチ２３の個数は、例えば、第１のゲートトレンチ２１の個数よりも多い。
第３のゲートトレンチ２３は、ドリフト領域２７、セルベース領域２８、セルエミッタ領域２９に接する。第３のゲートトレンチ２３は、セルベース領域２８を貫通し、ドリフト領域２７に達する。第３のゲートトレンチ２３の深さは、例えば、８μｍ以下である。
第３のゲート電極５３は、第３のゲートトレンチ２３の中に設けられる。第３のゲート電極５３は、例えば、半導体又は金属である。第３のゲート電極５３は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。第３のゲート電極５３は、第３のゲート電極パッド１０６に電気的に接続される。
第３のゲート絶縁膜４３は、第３のゲート電極５３と半導体層１０との間に設けられる。第３のゲート絶縁膜４３は、第３のゲート電極５３とドリフト領域２７との間、第３のゲート電極５３とセルベース領域２８との間、及び、第３のゲート電極５３とセルエミッタ領域２９との間に設けられる。第３のゲート絶縁膜４３は、ドリフト領域２７、セルベース領域２８、及び、セルエミッタ領域２９に接する。第３のゲート絶縁膜４３は、例えば、酸化シリコンである。
第１の層間絶縁層６１は、第１のゲート電極５１と上部電極１２との間に設けられる。第１の層間絶縁層６１は、第１のゲート電極５１と上部電極１２との間を電気的に分離する。第１の層間絶縁層６１は、第２のゲート電極５２と上部電極１２との間に設けられる。第１の層間絶縁層６１は、第２のゲート電極５２と上部電極１２との間を電気的に分離する。第１の層間絶縁層６１は、第３のゲート電極５３と上部電極１２との間に設けられる。第１の層間絶縁層６１は、第３のゲート電極５３と上部電極１２との間を電気的に分離する。第１の層間絶縁層６１は、例えば、酸化シリコンである。
ダイオード領域１０２は、半導体層１０、上部電極１２（第１の電極）、下部電極１４（第２の電極）、ダイオード絶縁膜４５（絶縁膜）、ダイオード導電層５５（導電層）、第２の層間絶縁層６２を含む。
ダイオード領域１０２の半導体層１０の中には、カソード領域３１（第６の半導体領域）、ドリフト領域２７（第２の半導体領域）、アノード領域３２（第７の半導体領域）、ダイオードコンタクト領域３３（第８の半導体領域）が設けられる。
上部電極１２は、ダイオード領域１０２では、ダイオードのアノード電極として機能する。上部電極１２は、ダイオードコンタクト領域３３に接する。上部電極１２は、ダイオードコンタクト領域３３に電気的に接続される。上部電極１２は、ダイオードコンタクト領域３３を経由してアノード領域３２に電気的に接続される。もしくは上部電極１２は、アノード領域３２に直接、接してもよい。この場合は、例えば、アノード領域３２とアノード領域３２はショットキー接合を有する。
下部電極１４は、ダイオード領域１０２では、ダイオードのカソード電極として機能する。下部電極１４は、コレクタ領域２６に接する。
カソード領域３１は、ｎ＋形の半導体領域である。カソード領域３１は、第２の面Ｆ２に接する。カソード領域３１は、ダイオードのオン状態の際に電子の供給源となる。カソード領域３１は、下部電極１４に接する。
ドリフト領域２７は、ｎ－形の半導体領域である。ドリフト領域２７は、カソード領域３１と第１の面Ｆ１との間に設けられる。ドリフト領域２７のｎ形不純物濃度は、カソード領域３１のｎ形不純物濃度より低い。
ドリフト領域２７は、ダイオードのオン状態の際にオン電流の経路となる。
アノード領域３２は、ｐ形の半導体領域である。アノード領域３２は、ドリフト領域２７と第１の面Ｆ１との間に設けられる。アノード領域３２は、カソード領域３１との間にドリフト領域２７を挟む。
アノード領域３２は、ダイオードがオン状態の際にホールの供給源となる。
アノード領域３２のｐ形不純物濃度は、例えば、セルベース領域２８のｐ形不純物濃度よりも低い。アノード領域３２のｐ形不純物濃度は、例えば、境界ベース領域３４のｐ形不純物濃度よりも低い。アノード領域３２の深さは、例えば、セルベース領域２８及び境界ベース領域３４の深さと同一である。
ダイオードコンタクト領域３３は、ｐ＋形の半導体領域である。ダイオードコンタクト領域３３は、アノード領域３２と第１の面Ｆ１との間に設けられる。
ダイオードコンタクト領域３３は、上部電極１２に接する。ダイオードコンタクト領域３３は、上部電極１２に電気的に接続される。
ダイオードコンタクト領域３３のｐ形不純物濃度は、アノード領域３２のｐ形不純物濃度よりも高い。
ダイオードトレンチ２５は、半導体層１０の第１の面Ｆ１の側に、アノード領域３２に接して設けられる。ダイオードトレンチ２５は、半導体層１０に設けられた溝である。ダイオードトレンチ２５は、半導体層１０の一部である。
ダイオードトレンチ２５は、図３に示すように、第１の面Ｆ１において、第１の面Ｆ１に平行な第１の方向に延伸する。ダイオードトレンチ２５は、ストライプ形状を有する。複数のダイオードトレンチ２５は、第１の方向に直交する第２の方向に繰り返し配置される。
ダイオードトレンチ２５は、ドリフト領域２７、アノード領域３２に接する。ダイオードトレンチ２５は、アノード領域３２を貫通し、ドリフト領域２７に達する。ダイオードトレンチ２５の深さは、例えば、８μｍ以下である。
ダイオード導電層５５は、ダイオードトレンチ２５の中に設けられる。ダイオード導電層５５は、例えば、半導体又は金属である。ダイオード導電層５５は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン、又は、多結晶シリコンである。ダイオード導電層５５は、例えば、上部電極１２に電気的に接続される。
なお、ダイオード導電層５５を特定の電位に固定しないフローティング状態とすることも可能である。また、ダイオード導電層５５を上部電極１２以外の電極に接続し、ダイオード導電層５５に上部電極１２と異なる電圧を印加することも可能である。
ダイオード絶縁膜４５は、ダイオード導電層５５と半導体層１０との間に設けられる。ダイオード絶縁膜４５は、ダイオード導電層５５とドリフト領域２７との間、ダイオード導電層５５とアノード領域３２との間に設けられる。ダイオード絶縁膜４５は、ドリフト領域２７及び、アノード領域３２に接する。ダイオード絶縁膜４５は、例えば、酸化シリコンである。
第２の層間絶縁層６２は、ダイオード導電層５５と上部電極１２との間に設けられる。例えば、第２の層間絶縁層６２に設けられた開口部を用いて、ダイオード導電層５５と上部電極１２が電気的に接続される。
境界領域１０３は、半導体層１０、上部電極１２（第１の電極）、下部電極１４（第２の電極）、第４のゲート絶縁膜４４、第４のゲート電極５４、第１の層間絶縁層６１、を含む。
境界領域１０３の半導体層１０の中には、第４のゲートトレンチ２４（第４のトレンチ）、ドリフト領域２７（第２の半導体領域）、境界ベース領域３４（第９の半導体領域）、境界エミッタ領域３５（第１０の半導体領域）、境界コンタクト領域３６（第１１の半導体領域）が設けられる。
上部電極１２は、境界領域１０３では、ＩＧＢＴのエミッタ電極として機能する。上部電極１２は、境界エミッタ領域３５に接する。上部電極１２は、境界エミッタ領域３５に電気的に接続される。上部電極１２は、境界エミッタ領域３５を経由して境界ベース領域３４に電気的に接続される。
下部電極１４は、境界領域１０３において、ドリフト領域２７に接する。ドリフト領域２７は、ｎ－形の半導体領域である。
ドリフト領域２７は、ＩＧＢＴのオン状態の際にオン電流の経路となる。ドリフト領域２７は、ＩＧＢＴのオフ状態の際に空乏化し、ＩＧＢＴの耐圧を維持する機能を有する。
境界ベース領域３４は、ｐ形の半導体領域である。境界ベース領域３４は、ドリフト領域２７と第１の面Ｆ１との間に設けられる。境界ベース領域３４は、第２の面Ｆ２との間にドリフト領域２７を挟む。
境界ベース領域３４の深さは、例えば、５μｍ以下である。境界ベース領域３４の第４のゲート電極５４と対向する領域には、ＩＧＢＴのオン状態の際にｎ形反転層が形成される。境界ベース領域３４はトランジスタのチャネル領域として機能する。
境界ベース領域３４のｐ形不純物濃度は、例えば、セルベース領域２８のｐ形不純物濃度よりも低い。境界ベース領域３４のｐ形不純物濃度は、例えば、アノード領域３２のｐ形不純物濃度と同一である。境界ベース領域３４の深さは、例えば、セルベース領域２８及びアノード領域３２の深さと同一である。
境界エミッタ領域３５は、ｎ＋形の半導体領域である。境界エミッタ領域３５は、境界ベース領域３４と第１の面Ｆ１との間に設けられる。
境界エミッタ領域３５は、第４のゲート絶縁膜４４に接する。境界エミッタ領域３５のｎ形不純物濃度は、ドリフト領域２７のｎ形不純物濃度より高い。
境界エミッタ領域３５は、上部電極１２に接する。境界エミッタ領域３５は、上部電極１２に電気的に接続される。境界エミッタ領域３５は、第４のゲート電極５４を有するトランジスタのオン状態の際に電子の供給源となる。
境界コンタクト領域３６は、ｐ＋形の半導体領域である。境界コンタクト領域３６は、境界ベース領域３４と第１の面Ｆ１との間に設けられる。境界コンタクト領域３６は、上部電極１２に接する。境界ベース領域３４は、上部電極１２に電気的に接続される。
境界コンタクト領域３６のｐ形不純物濃度は、境界ベース領域３４のｐ形不純物濃度よりも高い。
例えば、図３に示すように、境界領域１０３の第１の面Ｆ１における境界コンタクト領域３６の占有面積割合は、トランジスタ領域１０１の第１の面Ｆ１におけるセルコンタクト領域３０の占有面積割合より小さい。例えば、境界領域１０３の第１の面Ｆ１における境界コンタクト領域３６の占有面積割合は、トランジスタ領域１０１の第１の面Ｆ１におけるセルコンタクト領域３０の占有面積割合の２分の１以下である。
第４のゲートトレンチ２４は、半導体層１０の第１の面Ｆ１の側に設けられる。第４のゲートトレンチ２４は、半導体層１０に設けられた溝である。第４のゲートトレンチ２４は、半導体層１０の一部である。
第４のゲートトレンチ２４は、図３に示すように、第１の面Ｆ１において、第１の面Ｆ１に平行な第１の方向に延伸する。第４のゲートトレンチ２４は、ストライプ形状を有する。複数の第４のゲートトレンチ２４は、第１の方向に直交する第２の方向に繰り返し配置される。
第４のゲートトレンチ２４は、ドリフト領域２７、境界ベース領域３４、境界エミッタ領域３５に接する。第４のゲートトレンチ２４は、境界ベース領域３４を貫通し、ドリフト領域２７に達する。第４のゲートトレンチ２４の深さは、例えば、８μｍ以下である。
第４のゲート電極５４は、第４のゲートトレンチ２４の中に設けられる。第４のゲート電極５４は、例えば、半導体又は金属である。第４のゲート電極５４は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。第４のゲート電極５４は、第３のゲート電極パッド１０６に電気的に接続される。
例えば、図３に示すように、境界領域１０３の第１の面Ｆ１に平行な断面における第４のゲート電極５４の占有面積割合は、トランジスタ領域１０１の上記断面における第３のゲート電極５３の占有面積割合より大きい。図３は、第１の面Ｆ１に平行な断面と第１の面Ｆ１が一致する場合を示している。
例えば、第４のゲートトレンチ２４の境界領域１０３に占める密度が、第３のトレンチのトランジスタ領域１０１に占める密度よりも大きい。例えば、第４のゲート電極５４を有するトランジスタの境界領域１０３に占める密度が、第３のゲート電極５３を有するトランジスタのトランジスタ領域１０１に占める密度よりも大きい。
第４のゲート絶縁膜４４は、第４のゲート電極５４と半導体層１０との間に設けられる。第４のゲート絶縁膜４４は、第４のゲート電極５４とドリフト領域２７との間、第４のゲート電極５４と境界ベース領域３４との間、及び、第４のゲート電極５４と境界エミッタ領域３５との間に設けられる。第４のゲート絶縁膜４４は、ドリフト領域２７、境界ベース領域３４、及び、境界エミッタ領域３５に接する。第４のゲート絶縁膜４４は、例えば、酸化シリコンである。
第１の層間絶縁層６１は、第４のゲート電極５４と上部電極１２との間に設けられる。第１の層間絶縁層６１は、第４のゲート電極５４と上部電極１２との間を電気的に分離する。
第１のゲート電極パッド１０４は、半導体層１０の第１の面Ｆ１の側に設けられる。第１のゲート電極パッド１０４は、第１のゲート電極５１に電気的に接続される。第１のゲート電極パッド１０４と第１のゲート電極５１は、例えば、図示しない金属配線で接続される。
第１のゲート電極パッド１０４には、第１のゲート電圧（Ｖｇ１）が印加される。
第１のゲート電極パッド１０４には、例えば、第１のターンオン電圧（Ｖｏｎ１）、第１のターンオフ電圧（Ｖｏｆｆ１）が印加される。
第２のゲート電極パッド１０５は、半導体層１０の第１の面Ｆ１の側に設けられる。第２のゲート電極パッド１０５は、第２のゲート電極５２に電気的に接続される。第２のゲート電極パッド１０５と第２のゲート電極５２は、例えば、図示しない金属配線で接続される。
第２のゲート電極パッド１０５には、第２のゲート電圧（Ｖｇ２）が印加される。第２のゲート電極パッド１０５には、例えば、第２のターンオン電圧（Ｖｏｎ２）、第２のターンオフ電圧（Ｖｏｆｆ２）が印加される。
第３のゲート電極パッド１０６は、半導体層１０の第１の面Ｆ１の側に設けられる。第３のゲート電極パッド１０６は、第３のゲート電極５３及び第４のゲート電極５４に電気的に接続される。第３のゲート電極パッド１０６と第３のゲート電極５３及び第４のゲート電極５４は、例えば、図示しない金属配線で接続される。
第３のゲート電極パッド１０６には、第３のゲート電圧（Ｖｇ３）が印加される。第３のゲート電極パッド１０６には、例えば、第３のターンオン電圧（Ｖｏｎ３）、第３のターンオフ電圧（Ｖｏｆｆ３）が印加される。
ゲートドライバ回路１５０は、例えば、ＲＣ－ＩＧＢＴ１００と同一の回路基板上又は別の回路基板上に設けられる。ゲートドライバ回路１５０は、ＲＣ－ＩＧＢＴ１００を駆動する機能を有する。
ゲートドライバ回路１５０は、第１のゲート電極パッド１０４、第２のゲート電極パッド１０５、及び第３のゲート電極パッド１０６に、所望の第１のゲート電圧（Ｖｇ１）、所望の第２のゲート電圧（Ｖｇ２）、及び所望の第３のゲート電圧（Ｖｇ３）を、所望のタイミングで印加する機能を有する。
ゲートドライバ回路１５０は、第１のゲート電極パッド１０４に第１のターンオン電圧（Ｖｏｎ１）を印加し、第２のゲート電極パッド１０５に第２のターンオン電圧（Ｖｏｎ２）を印加し、第３のゲート電極パッド１０６に第３のターンオン電圧（Ｖｏｎ３）を印加し、第１のゲート電極パッド１０４に第１のターンオン電圧（Ｖｏｎ１）を印加し、第２のゲート電極パッド１０５に第２のターンオン電圧（Ｖｏｎ２）を印加し、第３のゲート電極パッド１０６に第３のターンオン電圧（Ｖｏｎ３）を印加した後に、第３のゲート電極パッド１０６に第３のターンオフ電圧（Ｖｏｆｆ３）を印加し、第３のゲート電極パッド１０６に第３のターンオフ電圧（Ｖｏｆｆ３）を印加した後に、第２のゲート電極パッド１０５に第２のターンオフ電圧（Ｖｏｆｆ２）を印加し、第２のゲート電極パッド１０５に第２のターンオフ電圧（Ｖｏｆｆ２）を印加した後に、第１のゲート電極パッド１０４に第１のターンオフ電圧（Ｖｏｆｆ１）を印加する。
次に、ＲＣ－ＩＧＢＴ１００の駆動方法、特にトランジスタ領域１０１及び境界領域１０３のＩＧＢＴの駆動方法について説明する。
図６は、第１の実施形態の半導体装置の駆動方法の説明図である。図６は、第１のゲート電極パッド１０４に印加される第１のゲート電圧（Ｖｇ１）と、第２のゲート電極パッド１０５に印加される第２のゲート電圧（Ｖｇ２）と、第３のゲート電極パッド１０６に印加される第３のゲート電圧（Ｖｇ３）と、のタイミングチャートである。
ＩＧＢＴのオフ状態では、例えば、上部電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。下部電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
ＩＧＢＴのオフ状態では、第１のゲート電極パッド１０４には、第１のターンオフ電圧（Ｖｏｆｆ１）が印加されている。第１のゲート電圧（Ｖｇ１）が第１のターンオフ電圧（Ｖｏｆｆ１）となる。したがって、第１のゲート電極５１にも第１のターンオフ電圧（Ｖｏｆｆ１）が印加されている。
第１のターンオフ電圧（Ｖｏｆｆ１）は、第１のゲート電極５１を有するトランジスタがオン状態とならない閾値電圧未満の電圧であり、例えば、０Ｖ又は負電圧である。
オフ状態では、第１のゲート電極５１と対向し、第１のゲート絶縁膜４１に接するセルベース領域２８には、ｎ形反転層は形成されない。
ＩＧＢＴのオフ状態では、第２のゲート電極パッド１０５には、第２のターンオフ電圧（Ｖｏｆｆ２）が印加されている。第２のゲート電圧（Ｖｇ２）が第２のターンオフ電圧（Ｖｏｆｆ２）となる。したがって、第２のゲート電極５２にも第２のターンオフ電圧（Ｖｏｆｆ２）が印加されている。
第２のターンオフ電圧（Ｖｏｆｆ２）は、第２のゲート電極５２を有するトランジスタがオン状態とならない閾値電圧未満の電圧であり、例えば、０Ｖ又は負電圧である。
オフ状態では、第２のゲート電極５２と対向し、第２のゲート絶縁膜４２に接するセルベース領域２８には、ｎ形反転層は形成されない。
ＩＧＢＴのオフ状態では、第３のゲート電極パッド１０６には、第３のターンオフ電圧（Ｖｏｆｆ３）が印加されている。第３のゲート電圧（Ｖｇ３）が第３のターンオフ電圧（Ｖｏｆｆ３）となる。したがって、第３のゲート電極５３にも第３のターンオフ電圧（Ｖｏｆｆ３）が印加されている。
第３のターンオフ電圧（Ｖｏｆｆ３）は、第３のゲート電極５３を有するトランジスタがオン状態とならない閾値電圧未満の電圧であり、例えば、０Ｖである。
オフ状態では、第３のゲート電極５３と対向し、第３のゲート絶縁膜４３に接するセルベース領域２８には、ｎ形反転層は形成されない。
第３のゲート電極パッド１０６は、境界領域１０３の第４のゲート電極５４にも電気的に接続される。したがって、ＩＧＢＴのオフ状態では、第４のゲート電極５４にも第３のターンオフ電圧（Ｖｏｆｆ３）が印加されている。
第３のターンオフ電圧（Ｖｏｆｆ３）は、第４のゲート電極５４を有するトランジスタがオン状態とならない閾値電圧未満の電圧である。
オフ状態では、第４のゲート電極５４と対向し、第４のゲート絶縁膜４４に接する境界ベース領域３４には、ｎ形反転層は形成されない。
時刻ｔ１に、第１のゲート電極パッド１０４に第１のターンオン電圧（Ｖｏｎ１）を印加する。第１のゲート電圧（Ｖｇ１）が第１のターンオン電圧（Ｖｏｎ１）となる。第１のゲート電極５１にも第１のターンオン電圧（Ｖｏｎ１）が印加される。
第１のターンオン電圧（Ｖｏｎ１）とは、第１のゲート電極５１を有するトランジスタの閾値電圧を超える正電圧である。第１のターンオン電圧（Ｖｏｎ１）は、例えば、１５Ｖである。第１のゲート電極５１への第１のターンオン電圧（Ｖｏｎ１）の印加により、第１のゲート電極５１を有するトランジスタが時刻ｔ１以降にオン状態になる。
オン状態では、第１のゲート電極５１と対向し、第１のゲート絶縁膜４１に接するセルベース領域２８に、ｎ形反転層が形成される。
時刻ｔ１に、第２のゲート電極パッド１０５に第２のターンオン電圧（Ｖｏｎ２）を印加する。第２のゲート電圧（Ｖｇ２）が第２のターンオン電圧（Ｖｏｎ２）となる。第２のゲート電極５２にも第２のターンオン電圧（Ｖｏｎ２）が印加される。
第２のターンオン電圧（Ｖｏｎ２）とは、第２のゲート電極５２を有するトランジスタの閾値電圧を超える正電圧である。第２のターンオン電圧（Ｖｏｎ２）は、例えば、１５Ｖである。第２のゲート電極５２への第２のターンオン電圧（Ｖｏｎ２）の印加により、第２のゲート電極５２を有するトランジスタが時刻ｔ１以降にオン状態になる。
オン状態では、第２のゲート電極５２と対向し、第２のゲート絶縁膜４２に接するセルベース領域２８に、ｎ形反転層が形成される。
時刻ｔ１に、第３のゲート電極パッド１０６に第３のターンオン電圧（Ｖｏｎ３）を印加する。第３のゲート電圧（Ｖｇ３）が第３のターンオン電圧（Ｖｏｎ３）となる。第３のゲート電極５３にも第３のターンオン電圧（Ｖｏｎ３）が印加される。
第３のターンオン電圧（Ｖｏｎ３）とは、第３のゲート電極５３を有するトランジスタの閾値電圧を超える正電圧である。第３のターンオン電圧（Ｖｏｎ３）は、例えば、１５Ｖである。第３のゲート電極５３への第３のターンオン電圧（Ｖｏｎ３）の印加により、第３のゲート電極５３を有するトランジスタが時刻ｔ１以降にオン状態になる。
オン状態では、第３のゲート電極５３と対向し、第３のゲート絶縁膜４３に接するセルベース領域２８に、ｎ形反転層が形成される。
時刻ｔ１に、境界領域１０３の第４のゲート電極５４にも第３のターンオン電圧（Ｖｏｎ３）が印加される。
第３のターンオン電圧（Ｖｏｎ３）は、第４のゲート電極５４を有するトランジスタの閾値電圧を超える正電圧である。第４のゲート電極５４への第３のターンオン電圧（Ｖｏｎ３）の印加により、境界領域１０３の第４のゲート電極５４を有するトランジスタが時刻ｔ１以降にオン状態になる。
オン状態では、第４のゲート電極５４と対向し、第４のゲート絶縁膜４４に接する境界ベース領域３４に、ｎ形反転層が形成される。
時刻ｔ１以降、トランジスタ領域１０１及び境界領域１０３のＩＧＢＴがオン状態になる。
時刻ｔ２に、第３のゲート電極パッド１０６に第３のターンオフ電圧（Ｖｏｆｆ３）を印加する。第３のゲート電圧（Ｖｇ３）が第３のターンオフ電圧（Ｖｏｆｆ３）となる。第３のゲート電極５３及び第４のゲート電極５４にも第３のターンオフ電圧（Ｖｏｆｆ３）が印加される。
第３のゲート電極５３への第３のターンオフ電圧（Ｖｏｆｆ３）の印加により、第３のゲート電極５３を有するトランジスタが時刻ｔ２以降にオフ状態になる。第４のゲート電極５４への第３のターンオフ電圧（Ｖｏｆｆ３）の印加により、境界領域１０３の第４のゲート電極５４を有するトランジスタが時刻ｔ２以降にオフ状態になる。
時刻ｔ３に、第２のゲート電極パッド１０５に第２のターンオフ電圧（Ｖｏｆｆ２）を印加する。第２のゲート電圧（Ｖｇ２）が第２のターンオフ電圧（Ｖｏｆｆ２）となる。第２のゲート電極５２にも第２のターンオフ電圧（Ｖｏｆｆ２）が印加される。
第２のゲート電極５２への第２のターンオフ電圧（Ｖｏｆｆ２）の印加により、第２のゲート電極５２を有するトランジスタが時刻ｔ３以降にオフ状態になる。
例えば、第２のターンオフ電圧（Ｖｏｆｆ２）が負電圧の場合、第２のゲート絶縁膜４２に接するドリフト領域２７にｐ形反転層が形成される。第２のターンオフ電圧（Ｖｏｆｆ２）は、例えば、－１５Ｖ以上０Ｖ未満である。
図７は、第１の実施形態の半導体装置の駆動方法の第１の変形例の説明図である。図７に示すように、時刻ｔ３に、第３のゲート電極パッド１０６に第２のターンオフ電圧（Ｖｏｆｆ２）を印加してもよい。第３のゲート電圧（Ｖｇ３）が第２のターンオフ電圧（Ｖｏｆｆ２）となる。第３のゲート電極５３と第４のゲート電極５４にも第２のターンオフ電圧（Ｖｏｆｆ２）が印加される。そして、第２のターンオフ電圧（Ｖｏｆｆ２）が負電圧の場合、第３のゲート絶縁膜４３と第４のゲート絶縁膜４４に接するドリフト領域２７にｐ形反転層が形成される。第２のターンオフ電圧（Ｖｏｆｆ２）は、例えば、－１５Ｖ以上０Ｖ未満である。
時刻ｔ４に、第１のゲート電極パッド１０４に第１のターンオフ電圧（Ｖｏｆｆ１）を印加する。第１のゲート電圧（Ｖｇ１）が第１のターンオフ電圧（Ｖｏｆｆ１）となる。第１のゲート電極５１にも第１のターンオフ電圧（Ｖｏｆｆ１）が印加される。
第１のゲート電極５１への第１のターンオフ電圧（Ｖｏｆｆ１）の印加により、第１のゲート電極５１を有するトランジスタが時刻ｔ４以降にオフ状態になる。
例えば、第１のターンオフ電圧（Ｖｏｆｆ１）が負電圧の場合、第１のゲート絶縁膜４１に接するドリフト領域２７にｐ形反転層が形成される。第１のターンオフ電圧（Ｖｏｆｆ１）は、例えば、－１５Ｖ以上０Ｖ未満である。
図８は、第１の実施形態の半導体装置の駆動方法の第２の変形例の説明図である。図８に示すように、時刻ｔ４に、第３のゲート電極パッド１０６に第１のターンオフ電圧（Ｖｏｆｆ１）を印加してもよい。第３のゲート電圧（Ｖｇ３）が第１のターンオフ電圧（Ｖｏｆｆ１）となる。第３のゲート電極５３と第４のゲート電極５４にも第１のターンオフ電圧（Ｖｏｆｆ１）が印加される。そして、第１のターンオフ電圧（Ｖｏｆｆ１）が負電圧の場合、第３のゲート絶縁膜４３と第４のゲート絶縁膜４４に接するドリフト領域２７にｐ形反転層が形成される。第１のターンオフ電圧（Ｖｏｆｆ１）は、例えば、－１５Ｖ以上０Ｖ未満である。
時刻ｔ４以降では、第１のゲート電極５１を有するトランジスタ、第２のゲート電極５２を有するトランジスタ、第３のゲート電極５３を有するトランジスタ、第４のゲート電極５４を有するトランジスタの全てがオフ状態となる。
次に、第１の実施形態の半導体装置及び半導体回路の作用及び効果について説明する。
第１の実施形態のＲＣ－ＩＧＢＴ１００は、トランジスタ領域１０１に、第１のゲート電極５１を有するトランジスタ、第２のゲート電極５２を有するトランジスタ、及び第３のゲート電極５３を有するトランジスタを備える。そして、それぞれのトランジスタを独立して駆動させることが可能である。この構成により、ＲＣ－ＩＧＢＴ１００のターンオン損失及びターンオフ損失を低減できる。
さらに、ＲＣ－ＩＧＢＴ１００は、境界領域１０３に、第４のゲート電極５４を有するトランジスタを備える。第４のゲート電極５４を有するトランジスタは、第３のゲート電極５３を有するトランジスタと同時駆動する。この構成により、ＲＣ－ＩＧＢＴ１００のターンオン損失を更に低減できる。以下、詳述する。
時刻ｔ１に、第１のゲート電極５１を有するトランジスタ、第２のゲート電極５２を有するトランジスタ、及び第３のゲート電極５３を有するトランジスタが全てオン動作に入り、オン状態になる。トランジスタ領域１０１では、ドリフト領域２７にセルエミッタ領域２９から電子が注入される。これに対応してコレクタ領域２６からドリフト領域２７に正孔が注入されることで、第１のゲート電極５１を有するトランジスタ、第２のゲート電極５２を有するトランジスタ、及び第３のゲート電極５３を有するトランジスタが全てオン状態になる。
例えば、第３のゲート電極５３を有するトランジスタを備えない場合に比べ、セルエミッタ領域２９からドリフト領域２７に注入される電子の量が増加し、これに対応してコレクタ領域２６からドリフト領域２７に注入される正孔の量も増加する。したがって、ＲＣ－ＩＧＢＴ１００のターンオン時間が短縮できる。よって、ＲＣ－ＩＧＢＴ１００のターンオン損失が低減する。
時刻ｔ２において、第３のゲート電極５３を有するトランジスタがオフ動作に入り、オフ状態になる。第３のゲート電極５３を有するトランジスタによるドリフト領域２７への電子の注入が止まる。時刻ｔ２以降、第３のゲート電極５３を有するトランジスタは電子の注入に寄与しないダミーゲートとして機能することになる。
第３のゲート電極５３を有するトランジスタによるドリフト領域２７への電子の注入が止まることで、ドリフト領域２７のセルエミッタ領域２９側のキャリア密度が低下する。したがって、ＲＣ－ＩＧＢＴ１００の飽和電流が抑制できる。よって、例えば、ＲＣ－ＩＧＢＴ１００の短絡耐量が向上する。
時刻ｔ３において、第２のゲート電極５２を有するトランジスタがオフ動作に入り、オフ状態になる。その後、時刻ｔ４において、第１のゲート電極５１を有するトランジスタがオフ動作に入り、オフ状態になる。時刻ｔ４以降に、トランジスタ領域１０１のＩＧＢＴがオフ状態になる。
時刻ｔ３以降において、第２のゲート電極５２を有するトランジスタをオフ状態にすることで、ドリフト領域２７のセルエミッタ領域２９側のキャリア密度が低減する。このため、第１のゲート電極５１を有するトランジスタをオフ状態にする際に、排出すべきキャリアの量が低減される。
したがって、ＲＣ－ＩＧＢＴ１００のターンオフ時間が短縮できる。よって、ＲＣ－ＩＧＢＴ１００のターンオフ損失が低減する。
特に、第２のゲート電極５２に印加される第２のターンオフ電圧（Ｖｏｆｆ２）が負電圧の場合、第２のゲート絶縁膜４２に接するドリフト領域２７にｐ形反転層が形成される。したがって、時刻ｔ４までの間にドリフト領域２７から上部電極１２へのホールの排出が促進され、第１のゲート電極５１を有するトランジスタをオフ状態にする際に、排出すべきキャリアの量が更に低減される。よって、ＲＣ－ＩＧＢＴ１００のターンオフ損失が更に低減する。
図９は、比較例の半導体装置の一部の模式断面図である。図９は、第１の実施形態の図２に対応する図である。
図１０は、比較例の半導体装置の一部の模式上面図である。図１０は、第１の面Ｆ１における上面図である。図１０は、第１の実施形態の図３に対応する図である。図９は、図１０のＤＤ’断面である。
比較例の半導体装置は、ＩＧＢＴと還流ダイオードを同一の半導体チップに形成したＲＣ－ＩＧＢＴ９００である。
比較例の半導体装置は、境界領域１０３の第４のゲート電極５４が、第３のゲート電極パッド１０６に接続されない点で、第１の実施形態のＲＣ－ＩＧＢＴ１００と異なる。境界領域１０３の第４のゲート電極５４は、例えば、上部電極１２に電気的に接続される。また、境界領域１０３には、境界エミッタ領域３５が設けられない点で、第１の実施形態のＲＣ－ＩＧＢＴ１００と異なる。
比較例のＲＣ－ＩＧＢＴ９００は、境界領域１０３にトランジスタが設けられず、境界領域１０３はＩＧＢＴとして動作しない点で、第１の実施形態のＲＣ－ＩＧＢＴ９００と異なる。
例えば、インバータ回路のスイッチング素子にＲＣ－ＩＧＢＴ９００が用いられる場合を考える。ＲＣ－ＩＧＢＴ９００のＩＧＢＴがオン状態の際には、下部電極１４に上部電極１２に対して高い電圧が印加され、下部電極１４から上部電極１２に向かって電流が流れる。ＲＣ－ＩＧＢＴ９００のＩＧＢＴがオフ状態になると、下部電極１４から上部電極１２に向かう電流は遮断される。
例えば、インバータ回路の負荷にインダクタを備える場合、トランジスタ領域１０１のＩＧＢＴがオフ状態となった後に、ダイオード領域１０２のダイオードがオン状態になり、上部電極１２から下部電極１４に向かって還流電流が流れる。
トランジスタ領域１０１とダイオード領域１０２の境界では、トランジスタ領域１０１とダイオード領域１０２が干渉し、ＲＣ－ＩＧＢＴ９００の特性の劣化が生じるおそれがある。例えば、ダイオード領域１０２のダイオードがオン状態の際に、トランジスタ領域１０１の高濃度のｐ形領域であるセルコンタクト領域３０からの正孔の注入により、ダイオードのドリフト領域２７のキャリア密度が上昇し、ダイオードのリカバリ損失が増加する。
トランジスタ領域１０１とダイオード領域１０２の干渉を避けるため、ＲＣ－ＩＧＢＴ９００は、トランジスタ領域１０１とダイオード領域１０２の間に、ＩＧＢＴ及びダイオードのいずれも存在しない境界領域１０３が設けられる。境界領域１０３を設けることで、ＲＣ－ＩＧＢＴ９００の特性の劣化が抑制される。
もっとも、境界領域１０３は、トランジスタ領域１０１のＩＧＢＴの動作、及び、ダイオード領域１０２のダイオードの動作に直接寄与しない無効領域となる。
第１の実施形態のＲＣ－ＩＧＢＴ１００は、境界領域１０３に、第３のゲート電極５３を有するトランジスタと同時駆動する第４のゲート電極５４を有するトランジスタを備える。
第４のゲート電極５４を有するトランジスタは、図６の時刻ｔ１においてオン動作に入り、オン状態となる。第４のゲート電極５４を有するトランジスタがオン状態となることで、境界領域１０３では、ドリフト領域２７に境界エミッタ領域３５から電子が注入される。
このため、比較例のＲＣ－ＩＧＢＴ９００に比べ、ドリフト領域２７に注入される電子の量が増加する。これに対応してコレクタ領域２６からドリフト領域２７に注入される正孔の量も増加する。したがって、ＲＣ－ＩＧＢＴ１００のターンオン時間が更に短縮できる。よって、ＲＣ－ＩＧＢＴ１００のターンオン損失が更に低減する。
ＲＣ－ＩＧＢＴ１００において、境界ベース領域３４のｐ形不純物濃度は、セルベース領域２８のｐ形不純物濃度よりも低いことが好ましい。境界ベース領域３４のｐ形不純物濃度を、セルベース領域２８のｐ形不純物濃度よりも低くすることで、第４のゲート電極５４を有するトランジスタの閾値電圧が、第１のゲート電極５１を有するトランジスタの閾値電圧、第２のゲート電極５２を有するトランジスタの閾値電圧、及び第３のゲート電極５３を有するトランジスタの閾値電圧よりも低下する。
このため、例えば、時刻ｔ１に同時に、第４のゲート電極５４、第１のゲート電極５１、第２のゲート電極５２、及び第３のゲート電極５３にターンオン電圧を印加した場合、第４のゲート電極５４を有するトランジスタが早くオン動作を開始する。したがって、ドリフト領域２７に注入される電子の量が早く増加する。したがって、ＲＣ－ＩＧＢＴ１００のターンオン時間が更に短縮できる。よって、ＲＣ－ＩＧＢＴ１００のターンオン損失が更に低減する。
また、境界ベース領域３４のｐ形不純物濃度を、セルベース領域２８のｐ形不純物濃度よりも低くすることで、ダイオード領域１０２のダイオードがオン状態の際に、境界領域１０３の境界ベース領域３４からドリフト領域２７へ生じる正孔の注入が抑制できる。したがって、ダイオードのドリフト領域２７のキャリア密度の上昇が抑制され、ダイオードのリカバリ損失の増加が抑制できる。例えば、境界ベース領域３４のｐ形不純物濃度はダイオード領域１０２のアノード領域３２と略同等でよい。
また、境界領域１０３の第１の面Ｆ１における境界コンタクト領域３６の占有面積割合は、トランジスタ領域１０１の第１の面Ｆ１におけるセルコンタクト領域３０の占有面積割合より小さいことが好ましい。境界領域１０３の第１の面Ｆ１における境界コンタクト領域３６の占有面積割合は、トランジスタ領域１０１の第１の面Ｆ１におけるセルコンタクト領域３０の占有面積割合の２分の１以下であることが好ましい。例えば、境界コンタクト領域３６の占有面積割合は、ダイオード領域１０２のダイオードコンタクト領域３３の占有面積割合と略同等でよい。
境界領域１０３の第１の面Ｆ１における境界コンタクト領域３６の占有面積割合を、トランジスタ領域１０１の第１の面Ｆ１におけるセルコンタクト領域３０の占有面積割合より小さくすることで、ダイオード領域１０２のダイオードがオン状態の際に、境界領域１０３の境界ベース領域３４からドリフト領域２７へ生じる正孔の注入が抑制できる。したがって、ダイオードのドリフト領域２７のキャリア密度の上昇が抑制され、ダイオードのリカバリ損失の増加が抑制できる。また、境界コンタクト領域３６の占有面積割合を、ダイオード領域１０２のダイオードコンタクト領域３３の占有面積割合と略同等にすることで、ダイオード領域１０２のダイオードがオン状態の際に、ダイオード領域１０２と境界領域１０３におけるドリフト領域２７へ生じる正孔の注入量を揃えること可能になる。したがって、境界領域１０３もダイオードとして動作に寄与させることができる。
また、境界領域１０３の第１の面Ｆ１に平行な断面における第４のゲート電極５４の占有面積割合は、トランジスタ領域１０１の上記断面における第３のゲート電極５３の占有面積割合より大きいことが好ましい。第４のゲート電極５４の占有面積割合を高くすることで、境界領域１０３において、ドリフト領域２７に注入される電子の量が更に増加する。したがって、ＲＣ－ＩＧＢＴ１００のターンオン時間が更に短縮できる。よって、ＲＣ－ＩＧＢＴ１００のターンオン損失が更に低減する。一方、時刻ｔ２以降のＩＧＢＴがオン状態の時に、オン動作する第１のゲート電極５１を有するトランジスタと第２のゲート電極５２を有するトランジスタを境界領域１０３に配置しないことで、閾値電圧の低い境界領域１０３の第４のゲート電極５４を有するトランジスタのみオフ状態にすることができる。したがって、閾値電圧の低いトランジスタが混在することによるＩＧＢＴ破壊を抑制することが可能となる。
以上、第１の実施形態によれば、ＩＧＢＴとダイオードを有するＲＣ－ＩＧＢＴを含み、ターンオン損失の低減を可能とする半導体装置及び半導体回路を実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、第９の半導体領域と第２の面との間に、第１の半導体領域が設けられた点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
図１１は、第２の実施形態の半導体装置の一部の模式断面図である。図１１は、第１の実施形態の図２に対応する図である。
第２の実施形態の半導体装置は、ＩＧＢＴと還流ダイオードを同一の半導体チップに形成したＲＣ－ＩＧＢＴ２００である。
ＲＣ－ＩＧＢＴ２００は、境界領域１０３が、コレクタ領域２６を含む。コレクタ領域２６は、境界ベース領域３４と第２の面Ｆ２との間に設けられる。コレクタ領域２６は、境界領域１０３において、下部電極１４に接する。
ＲＣ－ＩＧＢＴ２００によれば、境界領域１０３がコレクタ領域２６を含むことで、境界領域１０３において、ドリフト領域２７に注入される電子の量が、ＲＣ－ＩＧＢＴ１００と比較して更に増加する。したがって、ＲＣ－ＩＧＢＴ２００のターンオン時間が更に短縮できる。よって、ＲＣ－ＩＧＢＴ２００のターンオン損失が更に低減する。
以上、第２の実施形態によれば、ＩＧＢＴとダイオードを有するＲＣ－ＩＧＢＴを含み、ターンオン損失の低減を可能とする半導体装置を実現できる。
（第３の実施形態）
第３の実施形態の半導体装置は、半導体層の中に設けられ、第２の半導体領域と第３の半導体領域との間、及び、第２の半導体領域と第９の半導体領域との間に設けられ、第２の半導体領域の第２導電形不純物濃度よりも第２導電形不純物濃度の高い第２導電形の第１２の半導体領域を、更に含む点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
図１２は、第３の実施形態の半導体装置の一部の模式断面図である。図１２は、第１の実施形態の図２に対応する図である。
第３の実施形態の半導体装置は、ＩＧＢＴと還流ダイオードを同一の半導体チップに形成したＲＣ－ＩＧＢＴ３００である。
ＲＣ－ＩＧＢＴ３００は、バリア領域３７（第１２の半導体領域）を含む。トランジスタ領域１０１において、バリア領域３７は、ドリフト領域２７とセルベース領域２８との間に設けられる。境界領域１０３において、バリア領域３７は、ドリフト領域２７と境界ベース領域３４との間に設けられる。ダイオード領域１０２において、バリア領域３７は、ドリフト領域２７とアノード領域３２との間に設けられる。
バリア領域３７は、ｎ形の半導体領域である。バリア領域３７のｎ形不純物濃度は、ドリフト領域２７のｎ形不純物濃度より高い。
ＲＣ－ＩＧＢＴ３００によれば、バリア領域３７を含むことで、ＩＧＢＴがオン状態の時に、ドリフト領域２７のセルベース領域２８側のキャリア密度が高くなる。したがって、ＲＣ－ＩＧＢＴ１００と比較して、オン抵抗が低減する。よって、ＲＣ－ＩＧＢＴ３００の定常損失が低減する。
以上、第３の実施形態によれば、ＩＧＢＴとダイオードを有するＲＣ－ＩＧＢＴを含み、ターンオン損失の低減を可能とする半導体装置を実現できる。
（第４の実施形態）
第４の実施形態の半導体装置は、第９の半導体領域の第１の面から第２の面に向かう方向の深さは、第３の半導体領域の第１の面から第２の面に向かう方向の深さよりも浅い点で、第３の実施形態の半導体装置と異なる。以下、第１の実施形態及び第３の実施形態と重複する内容については、一部記述を省略する場合がある。
図１３は、第４の実施形態の半導体装置の一部の模式断面図である。図１３は、第１の実施形態の図２に対応する図である。
第４の実施形態の半導体装置は、ＩＧＢＴと還流ダイオードを同一の半導体チップに形成したＲＣ－ＩＧＢＴ４００である。
ＲＣ－ＩＧＢＴ４００は、バリア領域３７（第１２の半導体領域）を含む。トランジスタ領域１０１において、バリア領域３７は、ドリフト領域２７とセルベース領域２８との間に設けられる。境界領域１０３において、バリア領域３７は、ドリフト領域２７と境界ベース領域３４との間に設けられる。ダイオード領域１０２において、バリア領域３７は、ドリフト領域２７とアノード領域３２との間に設けられる。
バリア領域３７は、ｎ形の半導体領域である。バリア領域３７のｎ形不純物濃度は、ドリフト領域２７のｎ形不純物濃度より高い。
ＲＣ－ＩＧＢＴ４００の境界ベース領域３４の第１の面Ｆ１から第２の面Ｆ２に向かう方向の深さは、セルベース領域２８の第１の面Ｆ１から第２の面Ｆ２に向かう方向の深さより浅い。また、アノード領域３２の第１の面Ｆ１から第２の面Ｆ２に向かう方向の深さは、セルベース領域２８の第１の面Ｆ１から第２の面Ｆ２に向かう方向の深さより浅い。
ＲＣ－ＩＧＢＴ４００によれば、第３の実施形態のＲＣ－ＩＧＢＴ３００と同様、バリア領域３７を含むことで、ＩＧＢＴがオン状態の時に、ドリフト領域２７のセルベース領域２８側のキャリア密度が高くなる。よって、ＲＣ－ＩＧＢＴ４００の定常損失が低減する。
また、ＲＣ－ＩＧＢＴ４００は、境界ベース領域３４が、セルベース領域２８より浅いことで、第４のゲート電極５４を有するトランジスタのチャネル長が、第１のゲート電極５１を有するトランジスタのチャネル長、第２のゲート電極５２を有するトランジスタのチャネル長、及び第３のゲート電極５３を有するトランジスタのチャネル長より短くなる。
このため、例えば、時刻ｔ１に同時に、第４のゲート電極５４、第１のゲート電極５１、第２のゲート電極５２、及び第３のゲート電極５３にターンオン電圧を印加した場合、第４のゲート電極５４を有するトランジスタが早くオン動作を開始する。また、第４のゲート電極５４を有するトランジスタのオン電流が大きくなる。
したがって、ドリフト領域２７に注入される電子の量が早く増加する。したがって、ＲＣ－ＩＧＢＴ４００のターンオン時間が更に短縮できる。よって、ＲＣ－ＩＧＢＴ４００のターンオン損失が更に低減する。
（変形例）
図１４は、第４の実施形態の変形例の半導体装置の一部の模式断面図である。図１４は、第４の実施形態の図１３に対応する図である。
第４の実施形態の変形例の半導体装置は、ＩＧＢＴと還流ダイオードを同一の半導体チップに形成したＲＣ－ＩＧＢＴ４０１である。
変形例のＲＣ－ＩＧＢＴ４０１は、バリア領域３７を含まない点で、第４の実施形態のＲＣ－ＩＧＢＴ４００と異なる。
変形例のＲＣ－ＩＧＢＴ４０１は、境界ベース領域３４の第１の面Ｆ１から第２の面Ｆ２に向かう方向の深さが、セルベース領域２８の第１の面Ｆ１から第２の面Ｆ２に向かう方向の深さより浅い。変形例のＲＣ－ＩＧＢＴ４０１は、第４の実施形態のＲＣ－ＩＧＢＴ４００と同様の作用により、ＲＣ－ＩＧＢＴ４０１のターンオン損失が更に低減する。
以上、第４の実施形態及び変形例によれば、ＩＧＢＴとダイオードを有するＲＣ－ＩＧＢＴを含み、ターンオン損失の低減を可能とする半導体装置を実現できる。
（第５の実施形態）
第５の実施形態の半導体装置は、ダイオード領域は、半導体層の中に設けられ、第２の半導体領域と第２の面との間に設けられた第１導電形の第１３の半導体領域を、更に含み、第２の電極は第１３の半導体領域に接する点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
図１５は、第５の実施形態の半導体装置の一部の模式断面図である。図１５は、第１の実施形態の図２に対応する図である。
第５の実施形態の半導体装置は、ＩＧＢＴと還流ダイオードを同一の半導体チップに形成したＲＣ－ＩＧＢＴ５００である。
ＲＣ－ＩＧＢＴ５００は、ダイオード領域１０２の半導体層１０の中に、ｐ形領域３８（第１３の半導体領域）を含む。ｐ形領域３８は、ドリフト領域２７と第２の面Ｆ２との間に設けられる。ｐ形領域３８は、アノード領域３２と第２の面Ｆ２との間に設けられる。
ｐ形領域３８は、第２の面Ｆ２に接する。ｐ形領域３８は、下部電極１４に接する。
ｐ形領域３８は、例えば、第２の方向にカソード領域３１と交互に配置される。
ｐ形領域３８は、ｐ＋形の半導体領域である。
ＲＣ－ＩＧＢＴ５００によれば、ｐ形領域３８を含むことで、ダイオード領域１０２のダイオードのリカバリ動作時の発振が抑制される。
以上、第５の実施形態によれば、ＩＧＢＴとダイオードを有するＲＣ－ＩＧＢＴを含み、ターンオン損失の低減を可能とする半導体装置を実現できる。
第１ないし第５の実施形態においては、半導体層が単結晶シリコンである場合を例に説明したが、半導体層は単結晶シリコンに限られることはない。例えば、単結晶炭化珪素など、その他の単結晶半導体であっても構わない。
第１ないし第５の実施形態においては、トレンチが平行に配置されているストライプ形状の場合を例に説明したが、トレンチが交差するメッシュ形状のトレンチ、又は、ドット形状のトレンチにも本発明を適用することは可能である。
第１ないし第５の実施形態においては、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明したが、第１導電形をｎ形、第２導電形をｐ形とすることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ 上部電極（第１の電極）
１４ 下部電極（第２の電極）
２１ 第１のゲートトレンチ（第１のトレンチ）
２２ 第２のゲートトレンチ（第２のトレンチ）
２３ 第３のゲートトレンチ（第３のトレンチ）
２４ 第４のゲートトレンチ（第４のトレンチ）
２５ ダイオードトレンチ（第５のトレンチ）
２６ コレクタ領域（第１の半導体領域）
２７ ドリフト領域（第２の半導体領域）
２８ セルベース領域（第３の半導体領域）
２９ セルエミッタ領域（第４の半導体領域）
３０ セルコンタクト領域（第５の半導体領域）
３１ カソード領域（第６の半導体領域）
３２ アノード領域（第７の半導体領域）
３３ ダイオードコンタクト領域（第８の半導体領域）
３４ 境界ベース領域（第９の半導体領域）
３５ 境界エミッタ領域（第１０の半導体領域）
３６ 境界コンタクト領域（第１１の半導体領域）
３７ バリア領域（第１２の半導体領域）
３８ ｐ形領域（第１３の半導体領域）
４１ 第１のゲート絶縁膜
４２ 第２のゲート絶縁膜
４３ 第３のゲート絶縁膜
４４ 第４のゲート絶縁膜
４５ ダイオード絶縁膜（絶縁膜）
５１ 第１のゲート電極
５２ 第２のゲート電極
５３ 第３のゲート電極
５４ 第４のゲート電極
５５ ダイオード導電層（導電層）
１００ ＲＣ－ＩＧＢＴ（半導体装置）
１０１ トランジスタ領域
１０２ ダイオード領域
１０３ 境界領域
１０４ 第１のゲート電極パッド（第１の電極パッド）
１０５ 第２のゲート電極パッド（第２の電極パッド）
１０６ 第３のゲート電極パッド（第３の電極パッド）
１５０ ゲートドライバ回路（制御回路）
２００ ＲＣ－ＩＧＢＴ（半導体装置）
３００ ＲＣ－ＩＧＢＴ（半導体装置）
４００ ＲＣ－ＩＧＢＴ（半導体装置）
４０１ ＲＣ－ＩＧＢＴ（半導体装置）
５００ ＲＣ－ＩＧＢＴ（半導体装置）
Ｆ１ 第１の面
Ｆ２ 第２の面

Claims (11)

  1. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
    前記半導体層の中に設けられた第１導電形の第１の半導体領域と、
    前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、
    前記半導体層の中に設けられ、前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、
    前記半導体層の中に設けられ、前記第３の半導体領域と前記第１の面との間に設けられた第２導電形の第４の半導体領域と、
    前記半導体層の中に設けられ、前記第３の半導体領域と前記第１の面との間に設けられ、前記第３の半導体領域の第１導電形不純物濃度よりも第１導電形不純物濃度の高い第１導電形の第５の半導体領域と、
    前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第３の半導体領域、及び前記第４の半導体領域に接する第１のトレンチと、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第１のゲート電極と前記第２の半導体領域との間、前記第１のゲート電極と前記第３の半導体領域との間、及び前記第１のゲート電極と前記第４の半導体領域との間に設けられた第１のゲート絶縁膜と、
    前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第３の半導体領域、及び前記第４の半導体領域に接する第２のトレンチと、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第２のゲート電極と前記第２の半導体領域との間、前記第２のゲート電極と前記第３の半導体領域との間、及び前記第２のゲート電極と前記第４の半導体領域との間に設けられた第２のゲート絶縁膜と、
    前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第３の半導体領域、及び前記第４の半導体領域に接する第３のトレンチと、
    前記第３のトレンチの中に設けられた第３のゲート電極と、
    前記第３のゲート電極と前記第２の半導体領域との間、前記第３のゲート電極と前記第３の半導体領域との間、及び前記第３のゲート電極と前記第４の半導体領域との間に設けられた第３のゲート絶縁膜と、
    前記半導体層に対し前記第１の面の側に設けられ、前記第４の半導体領域及び前記第５の半導体領域に接する第１の電極と、
    前記半導体層に対し前記第２の面の側に設けられ、前記第１の半導体領域に接する第２の電極と、
    を含むトランジスタ領域と、
    前記半導体層と、
    前記第２の半導体領域と、
    前記半導体層の中に設けられ、前記第２の半導体領域と前記第２の面との間に設けられ、前記第２の半導体領域の第２導電形不純物濃度よりも第２導電形不純物濃度の高い、第２導電形の第６の半導体領域と、
    前記半導体層の中に設けられ、前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第７の半導体領域と、
    前記半導体層の中に設けられ、前記第７の半導体領域と前記第１の面との間に設けられ、前記第７の半導体領域の第１導電形不純物濃度よりも第１導電形不純物濃度の高い第１導電形の第８の半導体領域と、
    前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域及び前記第７の半導体領域に接する第５のトレンチと、
    前記第５のトレンチの中に設けられた導電層と、
    前記導電層と前記第２の半導体領域との間、前記導電層と前記第７の半導体領域との間に設けられた絶縁膜と、
    前記第８の半導体領域に接する前記第１の電極と、
    前記第６の半導体領域に接する前記第２の電極と、
    を含むダイオード領域と、
    前記半導体層と、
    前記第２の半導体領域と、
    前記半導体層の中に設けられ、前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第９の半導体領域と、
    前記半導体層の中に設けられ、前記第９の半導体領域と前記第１の面との間に設けられた第２導電形の第１０の半導体領域と、
    前記半導体層の中に設けられ、前記第９の半導体領域と前記第１の面との間に設けられ、前記第９の半導体領域の第１導電形不純物濃度よりも第１導電形不純物濃度の高い第１導電形の第１１の半導体領域と、
    前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第９の半導体領域、及び前記第１０の半導体領域に接する第４のトレンチと、
    前記第４のトレンチの中に設けられた第４のゲート電極と、
    前記第４のゲート電極と前記第２の半導体領域との間、前記第４のゲート電極と前記第９の半導体領域との間、及び前記第４のゲート電極と前記第１０の半導体領域との間に設けられた第４のゲート絶縁膜と、
    前記第１０の半導体領域及び前記第１１の半導体領域に接する前記第１の電極と、
    前記第２の電極と、
    を含み、前記トランジスタ領域と前記ダイオード領域との間に設けられた境界領域と、
    前記半導体層に対し前記第１の面の側に設けられ、前記第１のゲート電極と電気的に接続された第１の電極パッドと、
    前記半導体層に対し前記第１の面の側に設けられ、前記第２のゲート電極と電気的に接続された第２の電極パッドと、
    前記半導体層に対し前記第１の面の側に設けられ、前記第３のゲート電極及び前記第４のゲート電極と電気的に接続された第３の電極パッドと、
    を備える半導体装置。
  2. 前記第９の半導体領域の第１導電形不純物濃度は、前記第３の半導体領域の第１導電形不純物濃度よりも低い請求項１記載の半導体装置。
  3. 前記境界領域の前記第１の面における前記第１１の半導体領域の占有面積割合は、前記トランジスタ領域の前記第１の面における前記第５の半導体領域の占有面積割合より小さい請求項１又は請求項２記載の半導体装置。
  4. 前記境界領域の前記第１の面に平行な断面における前記第４のゲート電極の占有面積割合は、前記トランジスタ領域の前記断面における前記第３のゲート電極の占有面積割合より大きい請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第９の半導体領域と前記第２の面との間に、前記第１の半導体領域が設けられた請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記半導体層の中に設けられ、前記第２の半導体領域と前記第３の半導体領域との間、及び、前記第２の半導体領域と前記第９の半導体領域との間に設けられ、前記第２の半導体領域の第２導電形不純物濃度よりも第２導電形不純物濃度の高い第２導電形の第１２の半導体領域を、更に含む請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記第９の半導体領域の前記第１の面から前記第２の面に向かう方向の深さは、前記第３の半導体領域の前記方向の深さよりも浅い、請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記ダイオード領域は、前記半導体層の中に設けられ、前記第２の半導体領域と前記第２の面との間に設けられた第１導電形の第１３の半導体領域を、更に含み、
    前記第２の電極は前記第１３の半導体領域に接する、請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記導電層は、前記第１の電極に電気的に接続される請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. 前記第１の電極パッドに第１のターンオン電圧を印加し、
    前記第２の電極パッドに第２のターンオン電圧を印加し、
    前記第３の電極パッドに第３のターンオン電圧を印加し、
    前記第１の電極パッドに前記第１のターンオン電圧を印加し、前記第２の電極パッドに前記第２のターンオン電圧を印加し、前記第３の電極パッドに前記第３のターンオン電圧を印加した後に、前記第３の電極パッドに第３のターンオフ電圧を印加し、
    前記第３の電極パッドに前記第３のターンオフ電圧を印加した後に、前記第２の電極パッドに第２のターンオフ電圧を印加し、
    前記第２の電極パッドに第２のターンオフ電圧を印加した後に、前記第１の電極パッドに第１のターンオフ電圧を印加する請求項１ないし請求項９いずれか一項記載の半導体装置。
  11. 請求項１ないし請求項９いずれか一項記載の半導体装置と、
    前記半導体装置を駆動し、前記第１の電極パッドに第１のターンオン電圧を印加し、前記第２の電極パッドに第２のターンオン電圧を印加し、前記第３の電極パッドに第３のターンオン電圧を印加し、前記第１の電極パッドに前記第１のターンオン電圧を印加し、前記第２の電極パッドに前記第２のターンオン電圧を印加し、前記第３の電極パッドに前記第３のターンオン電圧を印加した後に、前記第３の電極パッドに第３のターンオフ電圧を印加し、前記第３の電極パッドに前記第３のターンオフ電圧を印加した後に、前記第２の電極パッドに第２のターンオフ電圧を印加し、前記第２の電極パッドに前記第２のターンオフ電圧を印加した後に、前記第１の電極パッドに第１のターンオフ電圧を印加する制御回路と、を備える半導体回路。
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JP4398719B2 (ja) 2003-12-25 2010-01-13 株式会社東芝 半導体装置
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JP2013251395A (ja) 2012-05-31 2013-12-12 Denso Corp 半導体装置
JP6459791B2 (ja) * 2014-07-14 2019-01-30 株式会社デンソー 半導体装置およびその製造方法
JP6221974B2 (ja) 2014-07-14 2017-11-01 トヨタ自動車株式会社 半導体装置
JP6222702B2 (ja) * 2014-09-11 2017-11-01 株式会社東芝 半導体装置
JP6274154B2 (ja) * 2015-05-27 2018-02-07 トヨタ自動車株式会社 逆導通ｉｇｂｔ
JP6589817B2 (ja) 2016-10-26 2019-10-16 株式会社デンソー 半導体装置
JP6954333B2 (ja) 2016-10-26 2021-10-27 株式会社デンソー 半導体装置
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US11101375B2 (en) * 2019-03-19 2021-08-24 Kabushiki Kaisha Toshiba Semiconductor device and method of controlling same
JP7041653B2 (ja) 2019-03-19 2022-03-24 株式会社東芝 半導体装置およびその制御方法
JP7353891B2 (ja) 2019-09-20 2023-10-02 株式会社東芝 半導体装置及び半導体回路
JP7458273B2 (ja) 2020-03-03 2024-03-29 株式会社東芝 半導体装置の制御方法
US11374563B2 (en) 2020-03-03 2022-06-28 Kabushiki Kaisha Toshiba Method for controlling semiconductor device
JP7305589B2 (ja) * 2020-03-19 2023-07-10 株式会社東芝 半導体装置及び半導体回路

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