JP7458273B2

JP7458273B2 - 半導体装置の制御方法

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Publication number: JP7458273B2
Application number: JP2020146992A
Authority: JP
Inventors: 竜則坂野; 亮平下條
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2020-03-03
Filing date: 2020-09-01
Publication date: 2024-03-29
Anticipated expiration: 2040-09-01
Also published as: JP2021141304A

Description

実施形態は、半導体装置の制御方法に関する。

電力制御用半導体装置には、オン抵抗およびスイッチング損失を低減することが求められる。

特開２０１９－１４５７５８号公報

実施形態は、ターンオン時の損失を低減できる半導体装置の制御方法を提供する。

実施形態に係る半導体装置は、第１電極と、前記第１電極に対向する第２電極と、前記第１電極と前記第２電極との間に設けられた半導体部と、前記半導体部と前記第１電極との間に設けられ、前記半導体部および前記第１電極から電気的に絶縁され、相互に電気的に分離された第１～第３制御電極と、を備える。前記半導体部は、第１導電形の第１層と、第２導電形の第２層と、前記第１導電形の第３層と、前記第２導電形の第４層と、を含む。前記第１～第３制御電極は、前記半導体部の表面側から前記第１層中に延在する。前記第２層は、前記第１層と前記第１電極との間に設けられる。前記第３層は、前記第２層と前記第１電極との間に選択的に設けられ、前記第１電極に電気的に接続される。前記第４層は、前記第１層と前記第２電極との間に設けられ、前記第２電極に電気的に接続される。前記半導体装置の制御方法は、第１時点において、前記第１制御電極と前記第１電極との間に印加された第１制御電圧を、前記第１制御電極の第１閾値電圧よりも低い第１オフ電圧から前記第１閾値電圧よりも高い第１オン電圧に上昇させ、第２時点において、前記第２制御電極と前記第１電極との間に印加された第２制御電極を、前記第２制御電極の第２閾値電圧よりも低い第２オフ電圧から前記第２閾値電圧よりも高い第２オン電圧に上昇させ、第３時点において、前記第３制御電極と前記第１電極との間に印加された第３制御電圧を、前記第３制御電極の第３閾値電圧よりも低い第３オフ電圧から前記第３閾値電圧よりも高い第３オン電圧に上昇させ、前記第１～第３時点よりも後の第４時点において、前記第３制御電圧を前記第３閾値電圧よりも低いレベルに下げ、前記第４時点よりも後の第５時点において、前記第２制御電圧を前記第２閾値電圧よりも低いレベルに下げ、前記第５時点よりも後の第６時点において、前記第１制御電圧を前記第１閾値電圧よりも低いレベルに下げる。

第１実施形態に係る半導体装置を示す模式図である。第１実施形態に係る半導体装置の制御方法を示すタイムチャートである。第１実施形態に係る半導体装置の制御方法を示す模式断面図である。第１実施形態の変形例に係る半導体装置の制御方法を示すタイムチャートである。第１実施形態の変形例に係る半導体装置の制御方法を示す模式図である。第１実施形態の別の変形例に係る半導体装置の制御方法を示す模式図である。第１実施形態の他の変形例に係る半導体装置の制御方法を示す模式図である。第２実施形態に係る半導体装置を示す模式断面図である。第２実施形態に係る半導体装置の制御方法を示すタイムチャートである。第３実施形態に係る半導体装置の制御方法を示すタイムチャートである。第３実施形態の変形例に係る半導体装置の制御方法を示すタイムチャートである。

以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。

（第１実施形態）
図１は、第１実施形態に係る半導体装置１を示す模式図である。半導体装置１は、例えば、ＩＧＢＴ（Gate Insulated Bipolar Transistor）である。

図１に示すように、半導体装置１は、半導体部１０と、第１電極２０と、第２電極３０と、第１制御電極４０と、第２制御電極５０と、第３制御電極６０と、を備える。

半導体部１０は、第１電極２０と第２電極３０との間に設けられる。半導体部１０は、例えば、シリコンである。第１電極２０は、例えば、エミッタ電極である。第２電極３０は、例えば、コレクタ電極である。第１電極２０および第２電極３０は、例えば、アルミニウム、チタニウムなどを含む金属層である。

第１制御電極４０、第２制御電極５０および第３制御電極６０は、半導体部１０と第１電極２０との間に設けられ、相互に電気的に分離される。第１制御電極４０、第２制御電極５０および第３制御電極６０は、それぞれ、半導体部１０に設けられたトレンチの内部に配置され、半導体部１０中に延在する。

第１制御電極４０は、第１絶縁膜４３により半導体部１０から電気的に絶縁される。第２制御電極５０は、第２絶縁膜５３により半導体部１０から電気的に絶縁される。第３制御電極６０は、第３絶縁膜６３により半導体部１０から電気的に絶縁される。また、第１制御電極４０、第２制御電極５０および第３制御電極６０は、それぞれ、層間絶縁膜４５、５５および６５により第１電極２０から電気的に絶縁される。

半導体部１０は、第１導電形の第１層１１と、第２導電形の第２層１３と、第１導電形の第３層１５と、第２導電形の第４層１７と、を含む。以下、第１導電形をｎ形、第２導電形をｐ形として説明する。

第１制御電極４０、第２制御電極５０および第３制御電極６０は、それぞれ、半導体部１０の表面側から第１層１１中に延在する。第１層１１は、例えば、ｎ形ベース層である。

第２層１３は、第１層１１と第１電極２０との間に設けられる。また、第２層１３は、第１絶縁膜４３を介して第１制御電極４０に向き合う部分を含む。第２層１３は、第２絶縁膜５３を介して第２制御電極５０に向き合う部分を含む。第２層１３は、第３絶縁膜６３を介して第３制御電極６０に向き合う部分を含む。第２層１３は、例えば、ｐ形ベース層である。第１絶縁膜４３、第２絶縁膜５３および第３絶縁膜６３は、それぞれ、ゲート絶縁膜として機能する。

第３層１５は、第２層１３と第１電極２０との間に選択的に設けられ、第１電極２０に電気的に接続される。第３層１５は、例えば、ｎ形エミッタ層である。第３層１５は、複数設けられ、それぞれ、第１絶縁膜４３、第２絶縁膜５３および第３絶縁膜６３に接する位置に配置される。

第４層１７は、第１層１１と第２電極３０との間に設けられ、第２電極３０に電気的に接続される。第４層１７は、例えば、ｐ形コレクタ層である。

半導体部１０は、第１導電形の第５層２１と、第１導電形の第６層２３と、をさらに含む。

第５層２１は、第１層１１と第４層１７との間に設けられる。第５層２１は、例えば、ｎ形バッファ層であり、第１層１１の第１導電形不純物よりも高濃度の第１導電形不純物を含む。

第６層２３は、第１層１１と第２層１３との間に設けられる。第６層２３は、例えば、ｎ形バリア層であり、第１層１１の第１導電形不純物よりも高濃度の第１導電形不純物を含む。また、第６層２３の第１導電形不純物は、第３層１５の第１導電形不純物よりも低濃度である。

図１は、第１電極２０と第２電極３０との間に印加される電圧Ｖ_ＣＥと、第１制御電極４０と第１電極２０との間に印加される第１制御電圧Ｖ_Ｇ１と、第２制御電極５０と第１電極２０との間に印加される第２制御電圧Ｖ_Ｇ２と、第３制御電極６０と第１電極２０との間に印加される第３制御電圧Ｖ_Ｇ３と、を例示している。

半導体装置１の動作時において、第１電極２０は、例えば、電圧Ｖ_ＣＥにより、第２電極３０の電位よりも低電位に保持される。

第１制御電圧Ｖ_Ｇ１は、ゲート制御回路７０からゲート端子Ｇ１およびゲート配線ＧＩ１を介して第１制御電極４０に印加される。第１制御電極４０は、例えば、第２層１３における第２導電形キャリア（以下、正孔）の濃度、および、第１絶縁膜４３の膜厚で決まる第１閾値電圧を有する。

第２制御電圧Ｖ_Ｇ２は、ゲート制御回路７０からゲート端子Ｇ２およびゲート配線ＧＩ２を介して第２制御電極５０に印加される。第２制御電極５０は、例えば、第２層１３の正孔濃度、および、第２絶縁膜５３の膜厚で決まる第２閾値電圧を有する。

第３制御電圧Ｖ_Ｇ３は、ゲート制御回路７０からゲート端子Ｇ３およびゲート配線ＧＩ３を介して第３制御電極６０に印加される。第３制御電極６０は、例えば、第２層１３の正孔濃度、および、第３絶縁膜６３の膜厚で決まる第３閾値電圧を有する。

図２は、第１実施形態に係る半導体装置１の制御方法を示すタイムチャートである。図２は、第１時点ｔ_１～第６時点ｔ_６における半導体装置１の制御方法を示している。半導体装置１は、例えば、第１時点ｔ_１においてターンオンされ、第６時点ｔ_６においてターンオフされる。この間、第１電極２０は、第２電極３０の電位よりも低い電位に保持される。また、第１～第３閾値電圧は同一である。以下の実施例においても、同様である。なお、「同一」は、厳密な意味での同一に限定されず、例えば、実際の回路動作における僅差を含む概念である。

図２に示すように、半導体装置１のターンオン過程では、例えば、第１時点ｔ_１において、第１制御電圧Ｖ_Ｇ１を、第１閾値電圧よりも低い第１オフ電圧から第１閾値電圧よりも高いオン電圧に上昇させる。

また、第２時点ｔ_２において、第２制御電圧Ｖ_Ｇ２を、第２閾値電圧よりも低い第２オフ電圧から第２閾値電圧よりも高い第２オン電圧に上昇させる。

第３時点ｔ_３において、第３制御電圧Ｖ_Ｇ３を、第３閾値電圧よりも低い第３オフ電圧から前記第３閾値電圧よりも高い第３オン電圧に上昇させる。さらに、第１時点ｔ_１、第２時点ｔ_２および第３時点ｔ_３よりも後の第４時点ｔ_４において、第３制御電圧Ｖ_Ｇ３を第３閾値電圧よりも低いレベル（例えば、第３オフ電圧）に下げる。

この例では、第１時点ｔ１、第２時点ｔ２および第３時点ｔ３は同時である。第１オフ電圧および第２オフ電圧は、同じ電圧、例えば、マイナス１５Ｖである。第３オフ電圧は、例えば、０Ｖである。また、第１オン電圧、第２オン電圧および第３オン電圧は、同じ電圧、例えば、プラス１５Ｖである。実施形態は、この例に限定されず、例えば、第１時点ｔ１、第２時点ｔ２および第３時点ｔ３は、異なるタイミングに設定されても良い。

さらに、半導体装置１のターンオフ過程では、第４時点ｔ_４よりも後の第５時点ｔ_５において、第２制御電圧Ｖ_Ｇ２を第２閾値電圧よりも低いレベル（例えば、第２オフ電圧）に下げる。続いて、第５時点ｔ_５よりも後の第６時点ｔ_６において、第１制御電圧Ｖ_Ｇ１を第１閾値電圧よりも低いレベル（例えば、第１オフ電圧）に下げる。

第２時点ｔ_２と第５時点ｔ_５との間の期間は、例えば、第５時点ｔ_５と第６時点ｔ_６との間の期間よりも長い。また、第４時点ｔ_４と第５時点ｔ_５との間の期間は、例えば、第５時点ｔ_５と第６時点ｔ_６との間の期間よりも長い。

図３（ａ）～（ｃ）は、第１実施形態に係る半導体装置１の制御方法を示す模式断面図である。図３（ａ）～（ｃ）は、第１時点ｔ_１～第６時点ｔ_６における半導体部１０中のキャリア（電子および正孔）の動きを示す模式図である。

図３（ａ）は、第３時点ｔ_３と第４時点ｔ_４との間の期間におけるキャリアの動きを表している。例えば、第１制御電極４０、第２制御電極５０および第３制御電極６０には、それぞれの閾値電圧よりも高いオン電圧が印加される。これにより、第２層１３と、第１絶縁膜４３の間、第２層１３と第２絶縁膜５３の間および第２層１３と第３絶縁膜６３との間に、それぞれ第１導電形の反転層ＮＩＶが誘起される。

図３（ａ）に示すように、第３時点ｔ_３と第４時点ｔ_４との間の期間では、第１電極２０から第３層１５、各反転層ＮＩＶおよび第６層２３を介して、第１層１１に電子が注入される。これに対応して、第４層１７から第５層２１を介して第１層１１に正孔が注入される。

図３（ｂ）は、第４時点ｔ_４と第５時点ｔ_５との間の期間におけるキャリアの動きを表している。この期間には、第３制御電極６０に印加される第３制御電圧Ｖ_Ｇ３がオフ電圧、例えば、０Ｖに下げられる。このため、第３制御電極６０のゲート絶縁膜（第３絶縁膜６３）と第２層１３との界面に誘起された反転層ＮＩＶが消え、第３制御電極６０により誘起された反転層ＮＩＶを介した電子注入が停止される。この結果、半導体装置１は、所定のオン状態となる。

すなわち、第３時点ｔ_３と第４時点ｔ_４との間の期間において、第１制御電極４０および第２制御電極５０に加えて第３制御電極６０にオン電圧を印加することにより、第１層１１への電子注入を増し、第１層１１中のキャリア密度を短時間に増加させる。これにより、半導体装置１が所定のターンオン状態に移行する時間を短縮し、ターンオン損失を低減することができる。

図３（ｃ）は、第５時点ｔ_５と第６時点ｔ_６との間の期間における半導体部１０のキャリアの動きを示す模式図である。この期間には、第３制御電極６０に加えて、第２制御電極５０に印加された第２制御電圧Ｖ_Ｇ２がオフ電圧に下げられる。このため、第２制御電極５０のゲート絶縁膜（第２絶縁膜５３）と第２層１３との界面に誘起された反転層ＮＩＶが消え、第２制御電極５０により誘起された反転層ＮＩＶを介した電子注入が停止される。

また、第２制御電圧Ｖ_Ｇ２は、第３制御電圧Ｖ_Ｇ３のオフ電圧よりもさらに低いレベルのオフ電圧、例えば、マイナス１５Ｖに下げられる。これにより、第２制御電極５０のゲート絶縁膜（第２絶縁膜５３）と第１層１１との界面、および、第２絶縁膜５３と第６層２３との界面に第２導電形の蓄積層ＰＩＶが誘起される。これにより、第１層１１中の正孔は、蓄積層ＰＩＶおよび第２層１３を介して第１電極２０に排出される。すなわち、第２導電形の蓄積層ＰＩＶにより第１層１１からの正孔の排出が促進され、第１層１１中のキャリア密度は、第４時点ｔ_４と第５時点ｔ_５との間のオン状態よりも低くなる。

その後、第６時点ｔ_６において、第１制御電極４０に印加された第１制御電圧Ｖ_Ｇ１がオフ電圧、例えば、マイナス１５Ｖに下げられ、第１制御電極４０のゲート絶縁膜（第１絶縁膜４３）と第２層１３との界面に誘起された第１導電形の反転層ＮＩＶが消える。これにより、第１電極２０から第１層１１への電子注入が全て停止され、さらに、第１層１１中のキャリアが第１電極２０および第２電極３０へ排出される。第１層１１中のキャリアが全て排出され、第１層１１が空乏化された時点において、半導体装置１はオフ状態になる。

上記のターンオフ過程では、第５時点ｔ_５と第６時点ｔ_６との間の期間に第１層１１中のキャリア密度を予め低減しておくことにより、第６時点ｔ_６から第１層１１が空乏化されるまでのターンオフ時間を短縮することができる。これにより、半導体装置１のターンオフ損失を低減することができる。

このように、実施形態における半導体装置１では、第２制御電極５０の制御によりターンオフ損失を低減すると共に、第３制御電極６０の制御により、ターンオン損失を低減することができる。

図４は、第１実施形態の変形例に係る半導体装置１の制御方法を示すタイムチャートである。図４中に示す制御方法では、第１時点ｔ_１および第２時点ｔ_２は同時であり、第３時点ｔ_３は、第１時点ｔ_１および第２時点ｔ_２よりも後に設定される。

すなわち、第１制御電極４０および第２制御電極５０には、オン電圧が同時に印加され、第３制御電極６０には、第１制御電極４０および第２制御電極５０よりも後にオン電圧が印加される。第１制御電極４０、第２制御電極５０および第３制御電極６０に印加されるオン電圧は、例えば、プラス１５Ｖである。

図５は、第１実施形態の変形例に係る半導体装置１の制御方法を示す模式図である。図５は、第１制御電極４０、第２制御電極５０および第３制御電極６０の電位Ｖ_ＧＰの時間変化を示す模式図である。第１電極２０の電位は、０Ｖである。

例えば、時間ｔ_Ｓにおいて、第１制御電圧Ｖ_Ｇ１および第２制御電圧Ｖ_Ｇ２を印加し、第１制御電極４０および第２制御電極５０の電位をマイナス１５Ｖからプラス１５Ｖに上昇させる。また、時間ｔ_Ｓにおいて、第３制御電極６０に第３制御電圧Ｖ_Ｇ３を印加し、その電位を０Ｖからプラス１５Ｖに上昇させる。この場合、第１制御電極４０、第２制御電極５０および第３制御電極６０と第１電極２０との間の寄生容量は同じである。

図５に示すように、第１制御電極４０および第２制御電極５０のそれぞれの電位は、時間の経過と共にマイナス１５Ｖから閾値電圧Ｖ_ＴＨよりも高いプラス１５Ｖへ上昇する。第３制御電極６０の電位は、０Ｖから閾値電圧Ｖ_ＴＨよりも高いプラス１５Ｖへ上昇する。この時、第３制御電極６０の電位は、第１制御電極４０および第２制御電極５０のそれぞれの電位が閾値電圧Ｖ_ＴＨに達する時点よりも早く閾値電圧Ｖ_ＴＨに達する。

すなわち、オン電圧とオフ電圧との差の違いにより、第３制御電極６０の電位は、第１制御電極４０および第２制御電極５０の電位が閾値電圧Ｖ_ＴＨに達する時点よりも、例えば、Δｔ_ＯＮだけ早く閾値電圧Ｖ_ＴＨに達する。

例えば、半導体装置１のターンオン損失を低減するためには、第１制御電極４０、第２制御電極５０および第３制御電極６０のそれぞれの電位が、同時に閾値電圧Ｖ_ＴＨに達することが好ましい。

図４に示す制御方法では、第３時点ｔ_３を、第１時点ｔ_１および第２時点ｔ_２よりもΔｔ_ＯＮだけ遅らせることにより、第３制御電極６０の電位が、第１制御電極４０および第２制御電極５０の電位と同時に閾値電圧Ｖ_ＴＨに達するように制御する。これにより、ターンオン時間を短縮し、ターンオン損失を低減することができる。

図６（ａ）および（ｂ）は、第１実施形態の別の変形例に係る半導体装置１の制御方法を示すタイムチャートである。図６（ａ）および（ｂ）に示す制御方法では、図４の制御方法と同様に、第３時点ｔ_３を、第１時点ｔ_１および第２時点ｔ_２よりもΔｔ_ＯＮだけ遅らせることにより、第３制御電極６０の電位が、第１制御電極４０および第２制御電極５０の電位と同時に閾値電圧Ｖ_ＴＨに達するように制御する。

図６（ａ）に示す制御方法では、第５時点ｔ_５において、第２制御電圧Ｖ_Ｇ２をプラス１５Ｖからマイナス１５Ｖに降下させた後、第５時点ｔ_５と第６時点ｔ_６との中間の第７時点ｔ_７において、第３制御電圧Ｖ_Ｇ３を、第３オフ電圧（例えば、０Ｖ）よりもさらに低いレベル、例えば、マイナス１５Ｖに下げる。

続いて、第６時点ｔ_６において、第１制御電圧Ｖ_Ｇ１をプラス１５Ｖからマイナス１５Ｖに降下させた後、第８時点ｔ_８において、第３制御電圧Ｖ_Ｇ３を第３オフ電圧（例えば、０Ｖ）に戻す。第８時点ｔ_８は、半導体装置１がオフ状態に移行した後のタイミングである。

この例では、ターンオン時において、第１制御電極４０、第２制御電極５０および第３制御電極６０のそれぞれの電位が同時に閾値電圧Ｖ_ＴＨに達するように制御し、ターンオン損失を低減する。さらに、ターンオフ過程において、第３制御電圧Ｖ_Ｇ３をマイナス１５Ｖに降下させることにより、第３制御電極６０のゲート絶縁膜（第３絶縁膜６３）と第１層１１との界面、および、第３絶縁膜６３と第６層２３との界面に第２導電形の蓄積層ＰＩＶを誘起し、第１層１１からの正孔の排出を促進する。これにより、ターンオフ損失をさらに低減することができる。

図６（ｂ）に示す例では、第５時点ｔ_５において第３制御電圧Ｖ_Ｇ３を、第３オフ電圧よりもさらに低いレベル、例えば、マイナス１５Ｖに下げる。この場合、第３制御電極６０の電位は、第２制御電極５０の電位よりも早く第２導電形の蓄積層ＰＩＶを誘起するレベルに達する。このため、第３制御電極６０において正孔の排出が早いタイミングで開始されるが、ターンオフ損失は、図４に示す制御方法よりも低減される。

図７は、第１実施形態の他の変形例に係る半導体装置１の制御方法を示すタイムチャートである。図７に示す制御方法では、第１制御電圧ＶＧ１および第２制御電圧ＶＧ２と同じように、第３時点ｔ３において、第３制御電圧ＶＧ３もマイナス１５Ｖからプラス１５Ｖに上昇させる。また、第３制御電圧ＶＧ３は、第４時点ｔ４において、プラス１５Ｖからマイナス１５Ｖに下げられる。これに伴い、第３時点ｔ３は、第１時点ｔ１および第２時点ｔ２と同時になるように設定される。

このように、第１時点ｔ_１、第２時点ｔ_２および第３時点ｔ_３は、第１制御電極４０、第２制御電極５０および第３制御電極６０の電位が同時に閾値電圧Ｖ_ＴＨに達するように設定されることが好ましい。

なお、実施形態は、上記の例に限定されず、第１時点ｔ_１、第２時点ｔ_２および第３時点ｔ_３は、例えば、第１～第３制御電圧Ｖ_Ｇ１、Ｖ_Ｇ２およびＶ_Ｇ３のそれぞれのオン電圧とオフ電圧との差、さらに、第１～第３制御電極４０、５０および６０のそれぞれと第１電極２０との間の寄生容量に基づいて、第１～第３制御電極４０、５０および６０の電位が同時にそれぞれの閾値電圧に達するように設定されることが望ましい。

図２に示す制御方法では、第３制御電圧Ｖ_Ｇ３のオン電圧とオフ電圧との差が、第１制御電圧Ｖ_Ｇ１および第２制御電圧Ｖ_Ｇ２のそれぞれにおけるオン電圧とオフ電圧との差よりも小さいにも関わらず、第１時点ｔ_１、第２時点ｔ_２および第３時点ｔ_３は同時に設定されている。この場合、第１電極２０と第３制御電極６０との間の寄生容量は、例えば、第１電極２０と第１制御電極４０との間の寄生容量および第１電極２０と第２制御電極５０との間の寄生容量よりも大きい。このため、図５に示すΔｔ_ＯＮは、第３制御電極６０の寄生容量に起因した電位の立ち上り時間の遅れと相殺される。

また、第１～第３制御電圧Ｖ_Ｇ１、Ｖ_Ｇ２およびＶ_Ｇ３のそれぞれにおけるオン電圧とオフ電圧との差が同じであるとしても、第１電極２０と、第１～第３制御電極４０、５０および６０のそれぞれの間の寄生容量が異なれば、第１時点ｔ_１、第２時点ｔ_２および第３時点ｔ_３が相互に異なるように設定されるケースもある。

（第２実施形態）
図８は、第２実施形態に係る半導体装置２を示す模式断面図である。半導体装置２では、例えば、第１制御電極４０および第２制御電極５０は、半導体部１０の表面に沿った方向に交互に配置される。さらに、第１制御電極４０と第２制御電極５０との間に、それぞれ、２つの第３制御電極６０を配置する。

半導体装置２では、第３制御電極６０の数は、第１制御電極４０の数の２倍、第２制御電極５０の数の２倍である。このため、ゲート端子Ｇ３と第１電極２０との間の寄生容量は、例えば、ゲート端子Ｇ１と第１電極２０との間の寄生容量よりも大きくなる。また、ゲート端子Ｇ３と第１電極２０との間の寄生容量は、例えば、ゲート端子Ｇ２と第１電極２０との間の寄生容量よりも大きくなる。

図９は、半導体装置２の制御方法を示すタイムチャートである。
図９に示す制御方法では、第１制御電圧Ｖ_Ｇ１および第２制御電圧Ｖ_Ｇ２を、第１時点ｔ_１および第２時点ｔ_２において、マイナス１５Ｖからプラス１５Ｖに上昇させる。第３制御電圧Ｖ_Ｇ３は、第３時点ｔ_３において、０Ｖからプラス１５Ｖに上昇し、第４時点ｔ_４において、プラス１５Ｖから０Ｖに下がるように制御される。

図９に示すように、第１時点ｔ_１および第２時点ｔ_２は、同時であり、第３時点ｔ_３は、第１時点ｔ_１および第２時点ｔ_２よりも前に設定される。

この場合、第３制御電圧Ｖ_Ｇ３のオン電圧とオフ電圧との差は、第１制御電圧Ｖ_Ｇ１および第２制御電圧Ｖ_Ｇ２におけるオン電圧とオフ電圧との差よりも小さい。しかしながら、ゲート端子Ｇ３と第１電極２０との間の寄生容量が大きいため、第３制御電極６０における電位の立ち上り遅れが、図５に示すΔｔ_ＯＮよりも大きくなる。したがって、第１～第３制御電極４０、５０および６０の電位が同時に閾値電圧に達するように、第３時点ｔ_３は、第１時点ｔ_１および第２時点ｔ_２よりも前に設定される。

（第３実施形態）
図１０は、第３実施形態に係る半導体装置１の制御方法を示すタイムチャートである。

図１０に示す制御方法では、第１制御電圧Ｖ_Ｇ１および第２制御電圧Ｖ_Ｇ２を、第１時点ｔ_１および第２時点ｔ_２において、マイナス１５Ｖからプラス１５Ｖに上昇させる。さらに、第５時点ｔ_５において、第２制御電圧Ｖ_Ｇ２をプラス１５Ｖからマイナス１５Ｖに下げる。その後、第６時点ｔ_６において、第１制御電圧Ｖ_Ｇ１をプラス１５Ｖからマイナス１５Ｖに下げる。第１時点ｔ_１および第２時点ｔ_２は、例えば、同時である。

第３制御電圧Ｖ_Ｇ３は、第３時点ｔ_３において、０Ｖからプラス１５Ｖに上昇し、第４時点ｔ_４において、プラス１５Ｖから０Ｖに下がるように制御される。第３時点ｔ_３は、第１時点ｔ_１および第２時点ｔ_２の後に設定される。さらに、第４時点ｔ_４は、例えば、第５時点ｔ_５と同時になるように設定される。

この例でも、半導体装置１のターンオン時において、第１制御電極４０、第２制御電極５０および第３制御電極６０のそれぞれの電位が、閾値電圧に同時に到達することにより、ターンオン損失を低減することができる。

また、第３時点ｔ_３と第４時点ｔ_４との間のオン状態において、第１～第３制御電極４０、５０および６０により誘起される第１導電形の反転層ＮＩＶを介して、第１層１１に電子が注入され、第１層１１中のキャリア密度が高くなる（図３（ａ）参照）。これにより、半導体装置１のオン抵抗を低減することができる。

図１１は、第３実施形態の変形例に係る半導体装置１の制御方法を示すタイムチャートである。
図１１に示す制御方法では、第１制御電圧Ｖ_Ｇ１および第２制御電圧Ｖ_Ｇ２を、第１時点ｔ_１および第２時点ｔ_２において、マイナス１５Ｖからプラス１５Ｖに上昇させ、第５時点ｔ_５において、第２制御電圧Ｖ_Ｇ２をプラス１５Ｖからマイナス１５Ｖに下げる。その後、第６時点ｔ_６において、第１制御電圧Ｖ_Ｇ１をプラス１５Ｖからマイナス１５Ｖに下げる。

第３制御電圧Ｖ_Ｇ３は、第１時点ｔ_１および第２時点ｔ_２と同時の第３時点ｔ_３において、０Ｖからプラス１５Ｖに上昇し、第５時点ｔ_５と同時の第４時点ｔ_４において、プラス１５Ｖから０Ｖに下がるように制御される。

この例では、第１電極２０と第３制御電極６０との間の寄生容量が、第１電極２０と第１制御電極４０との間の寄生容量および第１電極２０と第２制御電極５０との間の寄生容量よりも大きく、第３制御電極６０の寄生容量に起因した電位の立ち上り遅れと図５に示すΔｔ_ＯＮとが相殺される。

図１０および図１１に示す制御方法は、例えば、オン状態において、第１制御電極４０および第２制御電極５０により誘起された反転層ＮＩＶを介して第１層１１に電子を注入し、第３制御電極６０をオフする制御では、半導体装置１のオン抵抗が十分低減できない場合に用いられる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、２…半導体装置、１０…半導体部、１１…第１層、１３…第２層、１５…第３層、１７…第４層、２０…第１電極、２１…第５層、２３…第６層、３０…第２電極、４０…第１制御電極、４３…第１絶縁膜、４５、５５、６５…層間絶縁膜、５０…第２制御電極、５３…第２絶縁膜、６０…第３制御電極、６３…第３絶縁膜、７０…ゲート制御回路、Ｇ１、Ｇ２、Ｇ３…ゲート端子、ＧＩ１、ＧＩ２、ＧＩ３…ゲート配線、ＮＩＶ…反転層、ＰＩＶ…蓄積層、Ｖ_Ｇ１…第１制御電圧、Ｖ_Ｇ２…第２制御電圧、Ｖ_Ｇ３…第３制御電圧、Ｖ_ＴＨ…閾値電圧

Claims

第１電極と、
前記第１電極に対向する第２電極と、
前記第１電極と前記第２電極との間に設けられた半導体部と、
前記半導体部と前記第１電極との間に設けられ、前記半導体部および前記第１電極から電気的に絶縁され、相互に電気的に分離された第１～第３制御電極と、
を備え、
前記半導体部は、第１導電形の第１層と、第２導電形の第２層と、前記第１導電形の第３層と、前記第２導電形の第４層と、を含み、
前記第１～第３制御電極は、前記半導体部の表面側から前記第１層中に延在し、
前記第２層は、前記第１層と前記第１電極との間に設けられ、
前記第３層は、前記第２層と前記第１電極との間に選択的に設けられ、前記第１電極に電気的に接続され、
前記第４層は、前記第１層と前記第２電極との間に設けられ、前記第２電極に電気的に接続された半導体装置の制御方法であって、
第１時点において、前記第１制御電極と前記第１電極との間に印加された第１制御電圧を、前記第１制御電極の第１閾値電圧よりも低い第１オフ電圧から前記第１閾値電圧よりも高い第１オン電圧に上昇させ、
第２時点において、前記第２制御電極と前記第１電極との間に印加された第２制御電圧を、前記第２制御電極の第２閾値電圧よりも低い第２オフ電圧から前記第２閾値電圧よりも高い第２オン電圧に上昇させ、
第３時点において、前記第３制御電極と前記第１電極との間に印加された第３制御電圧を、前記第３制御電極の第３閾値電圧よりも低い第３オフ電圧から前記第３閾値電圧よりも高い第３オン電圧に上昇させ、
前記第１～第３時点よりも後の第４時点において、前記第３制御電圧を前記第３閾値電圧よりも低いレベルに下げ、
前記第４時点よりも後の第５時点において、前記第２制御電圧を前記第２閾値電圧よりも低いレベルに下げ、
前記第５時点よりも後の第６時点において、前記第１制御電圧を前記第１閾値電圧よりも低いレベルに下げ、
前記第３オン電圧と前記第３オフ電圧の差は、前記第１オン電圧と前記第１オフ電圧の差、および、前記第２オン電圧と前記第２オフ電圧の差よりも小さく、
前記第３時点は、前記第１時点および前記第２時点の後である制御方法。
前記第４時点において、前記第３制御電圧を前記第３オフ電圧に下げ、
前記第５時点において、前記第２制御電圧を前記第２オフ電圧に下げ、
前記第６時点において、前記第１制御電圧を前記第１オフ電圧に下げる請求項１記載の制御方法。
前記第５時点もしくは前記第５時点と前記第６時点の間の第７時点において、前記第３制御電圧を前記第３オフ電圧よりもさらに低いレベルに下げ、
前記第６時点よりも後の第８時点において、前記第３制御電圧を前記第３オフ電圧に戻す請求項１または２に記載の制御方法。
前記第１電極は、前記第２電極の第２電位よりも低い第１電位に保持され、
前記第１時点において、前記第１制御電極の電位は、前記第１電位よりも低いレベルから前記第１電位よりも高いレベルに変化し、
前記第２時点において、前記第２制御電極の電位は、前記第１電位よりも低いレベルから前記第１電位よりも高いレベルに変化し、
前記第３時点において、前記第３制御電極の電位は、前記第１電位と同じレベルから前記第１電位よりも高いレベルに変化する請求項１～３のいずれか１つに記載の制御方法。
前記第１オン電圧と前記第１オフ電圧の差、および、前記第２オン電圧と前記第２オフ電圧の差は、同一であり、
前記第１時点と前記第２時点は同時である請求項１～４のいずれか１つに記載の制御方法。
第１電極と、
前記第１電極に対向する第２電極と、
前記第１電極と前記第２電極との間に設けられた半導体部と、
前記半導体部と前記第１電極との間に設けられ、前記半導体部および前記第１電極から電気的に絶縁され、相互に電気的に分離された第１～第３制御電極と、
を備え、
前記半導体部は、第１導電形の第１層と、第２導電形の第２層と、前記第１導電形の第３層と、前記第２導電形の第４層と、を含み、
前記第１～第３制御電極は、前記半導体部の表面側から前記第１層中に延在し、
前記第２層は、前記第１層と前記第１電極との間に設けられ、
前記第３層は、前記第２層と前記第１電極との間に選択的に設けられ、前記第１電極に電気的に接続され、
前記第４層は、前記第１層と前記第２電極との間に設けられ、前記第２電極に電気的に接続された半導体装置の制御方法であって、
第１時点において、前記第１制御電極と前記第１電極との間に印加された第１制御電圧を、前記第１制御電極の第１閾値電圧よりも低い第１オフ電圧から前記第１閾値電圧よりも高い第１オン電圧に上昇させ、
第２時点において、前記第２制御電極と前記第１電極との間に印加された第２制御電圧を、前記第２制御電極の第２閾値電圧よりも低い第２オフ電圧から前記第２閾値電圧よりも高い第２オン電圧に上昇させ、
第３時点において、前記第３制御電極と前記第１電極との間に印加された第３制御電圧を、前記第３制御電極の第３閾値電圧よりも低い第３オフ電圧から前記第３閾値電圧よりも高い第３オン電圧に上昇させ、
前記第１～第３時点よりも後の第４時点において、前記第３制御電圧を前記第３閾値電圧よりも低いレベルに下げ、
前記第４時点よりも後の第５時点において、前記第２制御電圧を前記第２閾値電圧よりも低いレベルに下げ、
前記第５時点よりも後の第６時点において、前記第１制御電圧を前記第１閾値電圧よりも低いレベルに下げ、
前記第１～第３制御電極は、それぞれ複数設けられ、
前記第３制御電極の数は、前記第１制御電極の数および前記第２制御電極の数よりも多く、
前記第１時点および前記第２時点は、前記第３時点の後である制御方法。
前記第３オン電圧と前記第３オフ電圧との差は、前記第１オン電圧と前記第１オフ電圧の差、および、前記第２オン電圧と前記第２オフ電圧の差よりも小さい請求項６記載の制御方法。
前記第１電極は、前記第２電極の第２電位よりも低い第１電位に保持され、
前記第１時点において、前記第１制御電極の電位は、前記第１電位よりも低いレベルから前記第１電位よりも高いレベルに変化し、
前記第２時点において、前記第２制御電極の電位は、前記第１電位よりも低いレベルから前記第１電位よりも高いレベルに変化し、
前記第３時点において、前記第３制御電極の電位は、前記第１電位と同じレベルから前記第１電位よりも高いレベルに変化する請求項７記載の制御方法。
前記第２時点と前記第５時点との間の期間、および、前記第４時点と前記第５時点との間の期間は、前記第５時点と前記第６時点との間の期間よりも長い請求項１～８のいずれか１つに記載の制御方法。
第１電極と、
前記第１電極に対向する第２電極と、
前記第１電極と前記第２電極との間に設けられた半導体部と、
前記半導体部と前記第１電極との間に設けられ、前記半導体部および前記第１電極から電気的に絶縁され、相互に電気的に分離された第１～第３制御電極と、
を備え、
前記半導体部は、第１導電形の第１層と、第２導電形の第２層と、前記第１導電形の第３層と、前記第２導電形の第４層と、を含み、
前記第１～第３制御電極は、前記半導体部の表面側から前記第１層中に延在し、
前記第２層は、前記第１層と前記第１電極との間に設けられ、
前記第３層は、前記第２層と前記第１電極との間に選択的に設けられ、前記第１電極に電気的に接続され、
前記第４層は、前記第１層と前記第２層との間に設けられ、前記第２電極に電気的に接続された半導体装置の制御方法であって、
第１時点において、前記第１制御電極と前記第１電極との間に印加した第１制御電圧を、前記第１制御電極の第１閾値電圧よりも低い第１オフ電圧から前記第１閾値電圧よりも高い第１オン電圧に上昇させ、
第２時点において、前記第２制御電極と前記第１電極との間に印加した第２制御電圧を、前記第２制御電極の第２閾値電圧よりも低い第２オフ電圧から前記第２閾値電圧よりも
高い第２オン電圧に上昇させ、
第３時点において、前記第３制御電極と前記第１電極との間に印加した第３制御電圧を、前記第３制御電極の第３閾値電圧よりも低い第３オフ電圧から前記第２閾値電圧よりも高い第３オン電圧に上昇させ、
前記第１～第３時点よりも後の第４時点において、前記第３制御電圧を前記第３閾値電圧よりも低いレベルに下げ、
前記第１～第３時点よりも後の第５時点において、前記第２制御電圧を前記第２閾値電圧よりも低いレベルに下げ、
前記第４時点および前記第５時点よりも後の第６時点において、前記第１制御電圧を前記第１閾値電圧よりも低いレベルに下げ、
前記第３オン電圧と前記第３オフ電圧の差は、前記第１オン電圧と前記第１オフ電圧の差、および、前記第２オン電圧と前記第２オフ電圧の差よりも小さい制御方法。
前記第４時点において、前記第３制御電圧を前記第３オフ電圧に下げ、
前記第５時点において、前記第２制御電圧を前記第２オフ電圧に下げ、
前記第６時点において、前記第２制御電圧を前記第１オフ電圧に下げる請求項１０記載の制御方法。
前記第４時点および前記第５時点は同時である請求項１０記載の制御方法。
前記第３時点は、前記第１時点および前記第２時点の後である請求項１０～１２のいずれか１つに記載の制御方法。
前記第１オン電圧と前記第１オフ電圧の差、および、前記第２オン電圧と前記第２オフ電圧の差は同一であり、
前記第１時点と前記第２時点は同時である請求項１０～１３のいずれか１つに記載の制御方法。
前記第１電極は、前記第２電極の第２電位よりも低い第１電位に保持され、
前記第１時点において、前記第１制御電極の電位は、前記第１電位よりも低いレベルから前記第１電位よりも高いレベルに変化し、
前記第２時点において、前記第２制御電極の電位は、前記第１電位よりも低いレベルから前記第１電位よりも高いレベルに変化し、
前記第３時点において、前記第３制御電極の電位は、前記第１電位と同じレベルから前記第１電位よりも高いレベルに変化する請求項１０～１４のいずれか１つに記載の制御方法。
前記第１～第３オン電圧は同一である請求項１～１５のいずれか１つに記載の制御方法。
前記第１オフ電圧および前記第２オフ電圧は同じである請求項１～１６のいずれか１つに記載の制御方法。