JP2021141304A - 半導体装置の制御方法 - Google Patents
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Abstract
Description
図1は、第1実施形態に係る半導体装置1を示す模式図である。半導体装置1は、例えば、IGBT(Gate Insulated Bipolar Transistor)である。
図8は、第2実施形態に係る半導体装置2を示す模式断面図である。半導体装置2では、例えば、第1制御電極40および第2制御電極50は、半導体部10の表面に沿った方向に交互に配置される。さらに、第1制御電極40と第2制御電極50との間に、それぞれ、2つの第3制御電極60を配置する。
図9に示す制御方法では、第1制御電圧VG1および第2制御電圧VG2を、第1時点t1および第2時点t2において、マイナス15Vからプラス15Vに上昇させる。第3制御電圧VG3は、第3時点t3において、0Vからプラス15Vに上昇し、第4時点t4において、プラス15Vから0Vに下がるように制御される。
図10は、第3実施形態に係る半導体装置1の制御方法を示すタイムチャートである。
図11に示す制御方法では、第1制御電圧VG1および第2制御電圧VG2を、第1時点t1および第2時点t2において、マイナス15Vからプラス15Vに上昇させ、第5時点t5において、第2制御電圧VG2をプラス15Vからマイナス15Vに下げる。その後、第6時点t6において、第1制御電圧VG1をプラス15Vからマイナス15Vに下げる。
Claims (20)
- 第1電極と、
前記第1電極に対向する第2電極と、
前記第1電極と前記第2電極との間に設けられた半導体部と、
前記半導体部と前記第1電極との間に設けられ、前記半導体部および前記第1電極から電気的に絶縁され、相互に電気的に分離された第1〜第3制御電極と、
を備え、
前記半導体部は、第1導電形の第1層と、第2導電形の第2層と、前記第1導電形の第3層と、前記第2導電形の第4層と、を含み、
前記第1〜第3制御電極は、前記半導体部の表面側から前記第1層中に延在し、
前記第2層は、前記第1層と前記第1電極との間に設けられ、
前記第3層は、前記第2層と前記第1電極との間に選択的に設けられ、前記第1電極に電気的に接続され、
前記第4層は、前記第1層と前記第2電極との間に設けられ、前記第2電極に電気的に接続された半導体装置の制御方法であって、
第1時点において、前記第1制御電極と前記第1電極との間に印加された第1制御電圧を、前記第1制御電極の第1閾値電圧よりも低い第1オフ電圧から前記第1閾値電圧よりも高い第1オン電圧に上昇させ、
第2時点において、前記第2制御電極と前記第1電極との間に印加された第2制御電極を、前記第2制御電極の第2閾値電圧よりも低い第2オフ電圧から前記第2閾値電圧よりも高い第2オン電圧に上昇させ、
第3時点において、前記第3制御電極と前記第1電極との間に印加された第3制御電圧を、前記第3制御電極の第3閾値電圧よりも低い第3オフ電圧から前記第3閾値電圧よりも高い第3オン電圧に上昇させ、
前記第1〜第3時点よりも後の第4時点において、前記第3制御電圧を前記第3閾値電圧よりも低いレベルに下げ、
前記第4時点よりも後の第5時点において、前記第2制御電圧を前記第2閾値電圧よりも低いレベルに下げ、
前記第5時点よりも後の第6時点において、前記第1制御電圧を前記第1閾値電圧よりも低いレベルに下げる制御方法。 - 前記第4時点において、前記第3制御電圧を前記第3オフ電圧に下げ、
前記第5時点において、前記第2制御電圧を前記第2オフ電圧に下げ、
前記第6時点において、前記第2制御電圧を前記第1オフ電圧に下げる請求項1記載の制御方法。 - 前記第3オン電圧と前記第3オフ電圧の差は、前記第1オン電圧と前記第1オフ電圧の差、および、前記第2オン電圧と前記第2オフ電圧の差よりも小さく、
前記第3時点は、前記第1時点および前記第2時点の後である請求項1または2に記載の制御方法。 - 前記第5時点もしくは前記第5時点と前記第6時点の間の第7時点において、前記第3制御電圧を前記第3オフ電圧よりもさらに低いレベルに下げ、
前記第6時点よりも後の第8時点において、前記第3制御電圧を前記第3オフ電圧に戻す請求項3記載の制御方法。 - 前記第1電極は、前記第2電極の第2電位よりも低い第1電位に保持され、
前記第1時点において、前記第1制御電極の電位は、前記第1電位よりも低いレベルから前記第1電位よりも高いレベルに変化し、
前記第2時点において、前記第2制御電極の電位は、前記第1電位よりも低いレベルから前記第1電位よりも高いレベルに変化し、
前記第3時点において、前記第3制御電極の電位は、前記第1電位と同じレベルから前記第1電位よりも高いレベルに変化する請求項3記載の制御方法。 - 前記第1オン電圧と前記第1オフ電圧の差、および、前記第2オン電圧と前記第2オフ電圧の差は、同一であり、
前記第1時点と前記第2時点は同時である請求項1〜5のいずれか1つに記載の制御方法。 - 前記第3オン電圧と前記第3オフ電圧との差は、前記第1オン電圧と前記第1オフ電圧の差、および、前記第2オン電圧と前記第2オフ電圧の差と同じであり、
前記第1時点、前記第2時点および前記第3時点は同時である請求項1記載の制御方法。 - 前記第1電極は、前記第2電極の第2電位よりも低い第1電位に保持され、
前記第1〜第3制御電極の電位は、前記第1〜第3時点において、それぞれ、前記第1電位よりも低いレベルから前記第1電位よりも高いレベルに変化する請求項7記載の制御方法。 - 前記第1〜第3制御電極は、それぞれ複数設けられ、
前記第3制御電極の数は、前記第1制御電極の数および前記第2制御電極の数よりも多く、
前記第1時点および前記第2時点は、前記第3時点の後である請求項1記載の制御方法。 - 前記第3オン電圧と前記第3オフ電圧との差は、前記第1オン電圧と前記第1オフ電圧の差、および、前記第2オン電圧と前記第2オフ電圧の差よりも小さい請求項9記載の制御方法。
- 前記第1電極は、前記第2電極の第2電位よりも低い第1電位に保持され、
前記第1時点において、前記第1制御電極の電位は、前記第1電位よりも低いレベルから前記第1電位よりも高いレベルに変化し、
前記第2時点において、前記第2制御電極の電位は、前記第1電位よりも低いレベルから前記第1電位よりも高いレベルに変化し、
前記第3時点において、前記第3制御電極の電位は、前記第1電位と同じレベルから前記第1電位よりも高いレベルに変化する請求項10記載の制御方法。 - 前記第2時点と前記第5時点との間の期間、および、前記第4時点と前記第5時点との間の期間は、前記第5時点と前記第6時点との間の期間よりも長い請求項1〜11のいずれか1つに記載の制御方法。
- 第1電極と、
前記第1電極に対向する第2電極と、
前記第1電極と前記第2電極との間に設けられた半導体部と、
前記半導体部と前記第1電極との間に設けられ、前記半導体部および前記第1電極から電気的に絶縁され、相互に電気的に分離された第1〜第3制御電極と、
を備え、
前記半導体部は、第1導電形の第1層と、第2導電形の第2層と、前記第1導電形の第3層と、前記第2導電形の第4層と、を含み、
前記第1〜第3制御電極は、前記半導体部の表面側から前記第1層中に延在し、
前記第2層は、前記第1層と前記第1電極との間に設けられ、
前記第3層は、前記第2層と前記第1電極との間に選択的に設けられ、前記第1電極に電気的に接続され、
前記第4層は、前記第1層と前記第2層との間に設けられ、前記第2電極に電気的に接続された半導体装置の制御方法であって、
第1時点において、前記第1制御電極と前記第1電極との間に印加した第1制御電圧を、前記第1制御電極の第1閾値電圧よりも低い第1オフ電圧から前記第1閾値電圧よりも高い第1オン電圧に上昇させ、
第2時点において、前記第2制御電極と前記第1電極との間に印加した第2制御電圧を、前記第2制御電極の第2閾値電圧よりも低い第2オフ電圧から前記第2閾値電圧よりも高い第2オン電圧に上昇させ、
第3時点において、前記第3制御電極と前記第1電極との間に印加した第3制御電圧を、前記第3制御電極の第3閾値電圧よりも低い第3オフ電圧から前記第2閾値電圧よりも高い第3オン電圧に上昇させ、
前記第1〜第3時点よりも後の第4時点において、前記第3制御電圧を前記第3閾値電圧よりも低いレベルに下げ、
前記第1〜第3時点よりも後の第5時点において、前記第2制御電圧を前記第2閾値電圧よりも低いレベルに下げ、
前記第4時点および前記第5時点よりも後の第6時点において、前記第1制御電圧を前記第1閾値電圧よりも低いレベルに下げ、
前記第3オン電圧と前記第3オフ電圧の差は、前記第1オン電圧と前記第1オフ電圧の差、および、前記第2オン電圧と前記第2オフ電圧の差よりも小さい制御方法。 - 前記第4時点において、前記第3制御電圧を前記第3オフ電圧に下げ、
前記第5時点において、前記第2制御電圧を前記第2オフ電圧に下げ、
前記第6時点において、前記第2制御電圧を前記第1オフ電圧に下げる請求項13記載の制御方法。 - 前記第4時点および前記第5時点は同時である請求項13記載の制御方法。
- 前記第3時点は、前記第1時点および前記第2時点の後である請求項13〜15のいずれか1つに記載の制御方法。
- 前記第1オン電圧と前記第1オフ電圧の差、および、前記第2オン電圧と前記第2オフ電圧の差は同一であり、
前記第1時点と前記第2時点は同時である請求項13〜16のいずれか1つに記載の制御方法。 - 前記第1電極は、前記第2電極の第2電位よりも低い第1電位に保持され、
前記第1時点において、前記第1制御電極の電位は、前記第1電位よりも低いレベルから前記第1電位よりも高いレベルに変化し、
前記第2時点において、前記第2制御電極の電位は、前記第1電位よりも低いレベルから前記第1電位よりも高いレベルに変化し、
前記第3時点において、前記第3制御電極の電位は、前記第1電位と同じレベルから前記第1電位よりも高いレベルに変化する請求項13〜17のいずれか1つに記載の制御方法。 - 前記第1〜第3オン電圧は同一である請求項1〜18のいずれか1つに記載の制御方法。
- 前記第1オフ電圧および前記第2オフ電圧は同じである請求項1〜19のいずれか1つに記載の制御方法。
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Citations (3)
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---|---|---|---|---|
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JP2012238715A (ja) * | 2011-05-11 | 2012-12-06 | Mitsubishi Electric Corp | 半導体装置及び半導体素子 |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000101076A (ja) * | 1998-09-25 | 2000-04-07 | Toshiba Corp | 絶縁ゲート型半導体素子とその駆動方法 |
JP2012238715A (ja) * | 2011-05-11 | 2012-12-06 | Mitsubishi Electric Corp | 半導体装置及び半導体素子 |
WO2018109794A1 (ja) * | 2016-12-12 | 2018-06-21 | 三菱電機株式会社 | 半導体装置の駆動方法および駆動回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11955477B2 (en) | 2022-03-22 | 2024-04-09 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor circuit |
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