CN114267732A - 半导体装置以及半导体电路 - Google Patents

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Abstract

实施方式提供降低了关断损失的半导体装置以及半导体电路。半导体装置具备：第一及第二电极；第一及第二栅极电极；及半导体层，具有第一导电型的第一半导体区域、第一半导体区域与第一面之间的与第一栅极电极对置的第二导电型的第二半导体区域、第二半导体区域与第一面之间的与第一电极相接的第一导电型的第三半导体区域、第一半导体区域与第二面之间的与第二栅极电极对置并与第二电极相接的第二导电型的第四半导体区域、第四半导体区域与第二面之间的与第二电极相接的第一导电型的第五半导体区域，包含第一栅极电极的第一晶体管具有第一阈值电压，包含第二栅极电极的第二晶体管具有与第一阈值电压相比正负符号相同且绝对值不同的第二阈值电压。

Description

半导体装置以及半导体电路
相关申请
本申请享受以日本专利申请2020－155896号(申请日：2020年9月16日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
本发明的实施方式涉及半导体装置以及半导体电路。
背景技术
作为功率用的半导体装置的一个例子，有Insulated Gate Bipolar Transistor(IGBT，绝缘栅双极型晶体管)。IGBT例如在集电极电极上设置p型的集电极区域、n型的漂移区域、p型的基极区域。而且，在p型的基极区域上，在中间隔着栅极绝缘膜而设置栅极电极。而且，在p型的基极区域的表面设置与发射极电极连接的n型的发射极区域。
在上述IGBT中，通过向栅极电极施加比阈值电压高的正电压，在p型的基极区域形成沟道。然后，从n型的发射极区域向n型漂移区域注入电子，从p型的集电极区域向n型漂移区域注入空穴。由此，在集电极电极与发射极电极之间流过以电子与空穴为载流子的电流。
为了改善IGBT的特性，如降低接通电阻、降低关断损失、抑制浪涌电压的产生等，进行了各种尝试。例如，为了降低IGBT的关断损失，提出了在集电极电极侧也设置栅极电极。在IGBT关断时，对该栅极电极施加比阈值电压高的电压，抑制从集电极电极注入空穴，缩短关断时间，由此降低关断损失。
发明内容
本发明的实施方式提供一种降低了关断损失的半导体装置以及半导体电路。
实施方式的半导体装置具备：第一电极；第二电极；第一栅极电极；第二栅极电极；以及具有第一面和与所述第一面对置的第二面的半导体层，该半导体层具有：第一导电型的第一半导体区域；第二导电型的第二半导体区域，设于所述第一半导体区域与所述第一面之间，并与所述第一栅极电极对置；第一导电型的第三半导体区域，设于所述第二半导体区域与所述第一面之间，并与所述第一电极相接；第二导电型的第四半导体区域，设于所述第一半导体区域与所述第二面之间，与所述第二栅极电极对置，并与所述第二电极相接；以及第一导电型的第五半导体区域，设于所述第四半导体区域与所述第二面之间，并与所述第二电极相接，第一晶体管具有第一阈值电压，所述第一晶体管包含所述第一栅极电极，控制所述第一半导体区域与所述第三半导体区域之间的导通，第二晶体管具有第二阈值电压，该第二阈值电压的正负符号与所述第一阈值电压的正负符号相同、且绝对值与所述第一阈值电压的绝对值不同，所述第二晶体管包含所述第二栅极电极，控制所述第一半导体区域与所述第五半导体区域之间的导通。
附图说明
图1是第一实施方式的半导体装置的一部分的示意剖面图。
图2是第一实施方式的半导体装置的第一面的示意俯视图。
图3是第一实施方式的半导体装置的第二面的示意俯视图。
图4是第一实施方式的半导体电路的示意图。
图5是第一实施方式的半导体装置的时序图。
图6的(a)、(b)是第一实施方式的半导体装置的变形例的时序图。
图7是第二实施方式的半导体装置的时序图。
图8是第三实施方式的半导体装置的一部分的示意剖面图。
图9是第四实施方式的半导体装置的一部分的示意剖面图。
图10是第四实施方式的半导体电路的示意图。
图11是第四实施方式的半导体装置的时序图。
图12是比较例的半导体装置的时序图。
图13是比较例的半导体装置的时序图。
图14是第四实施方式的半导体装置的时序图。
图15是第五实施方式的半导体装置的一部分的示意剖面图。
图16是第六实施方式的半导体装置的一部分的示意剖面图。
图17是第七实施方式的半导体装置的一部分的示意剖面图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。另外，在以下的说明中，有时对相同及类似的部件等标注相同的附图标记，对说明过一次的部件等适当省略其说明。
在本说明书中，半导体区域的“载流子浓度”是指，热平衡状态下的多数载流子浓度与少数载流子浓度的差分。两个半导体区域的“载流子浓度”的相对大小关系例如能够使用扫描式静电电容显微镜法(Scanning Capacitance Microscopy：SCM)来判定。另外，“载流子浓度”的分布以及绝对值例如能够使用扩展电阻测定法(Spreading ResistanceAnalysis：SRA)来测定。另外，半导体区域的“杂质浓度”的分布以及绝对值例如能够使用二次离子质量分析法(Secondary Ion Mass Spectrometry：SIMS)来测定。
(第一实施方式)
第一实施方式的半导体装置具备：第一电极；第二电极；第一栅极电极；第二栅极电极；以及具有第一面和与第一面对置的第二面的半导体层，该半导体层具有：第一导电型的第一半导体区域；第二导电型的第二半导体区域，设于第一半导体区域与第一面之间，并与第一栅极电极对置；第一导电型的第三半导体区域，设于第二半导体区域与第一面之间，并与第一电极相接；第二导电型的第四半导体区域，设于第一半导体区域与第二面之间，与第二栅极电极对置，并与第二电极相接；以及第一导电型的第五半导体区域，设于第四半导体区域与第二面之间，并与第二电极相接，包含第一栅极电极并控制第一半导体区域与第三半导体区域之间的导通的第一晶体管具有第一阈值电压，包含第二栅极电极并控制第一半导体区域与第五半导体区域之间的导通的第二晶体管具有第二阈值电压，该第二阈值电压的正负符号与第一阈值电压的正负符号相同、且绝对值与第一阈值电压的绝对值不同。而且，第二阈值电压的绝对值比第一阈值电压的绝对值小。
图1是第一实施方式的半导体装置的一部分的示意剖面图。图2是第一实施方式的半导体装置的第一面的示意俯视图。图3是第一实施方式的半导体装置的第二面的示意俯视图。以下，以第一导电型为n型、第二导电型为p型的情况为例进行说明。
第一实施方式的半导体装置为IGBT100。第一实施方式的IGBT100具备半导体层10、发射极电极12(第一电极)、集电极电极14(第二电极)、主栅极电极16(第一栅极电极)、控制栅极电极18(第二栅极电极)、第一栅极绝缘膜20、第二栅极绝缘膜22。在半导体层10中形成沟槽50。
第一实施方式的IGBT100具备以主栅极电极16为栅极电极的主晶体管101(第一晶体管)、以及以控制栅极电极18为栅极电极的控制晶体管102(第二晶体管)。
主晶体管101设于半导体层10的表面侧。控制晶体管102设于半导体层10的背面侧。
在半导体层10中，设置n型的背面漏极区域28(第五半导体区域)、p型的集电极区域30(第四半导体区域)、n型的缓冲区域32、n型的漂移区域34(第一半导体区域)、p型的基极区域36(第二半导体区域)、n型的发射极区域38(第三半导体区域)、p型的接触区域40。
半导体层10具有第一面P1、以及与第一面P1对置的第二面P2。第一面P1是半导体层10的表面，第二面P2是半导体层10的背面。半导体层10例如为单晶硅。半导体层10的膜厚例如为40μm以上且700μm以下。
将第一面P1的法线的方向以及第二面P2的法线的方向定义为第一方向。将与第一面P1以及第二面P2平行的一个方向定义为第二方向。将与第一面P1以及第二面P2平行且与第二方向垂直的方向定义为第三方向。
发射极电极12设于半导体层10的第一面P1侧。发射极电极12的至少一部分与半导体层10的第一面P1相接。发射极电极12例如为金属。对发射极电极12施加发射极电压(Ve)。发射极电压例如为0V。
集电极电极14设于半导体层10的第二面P2侧。集电极电极14的至少一部分与半导体层10的第二面P2相接。集电极电极14例如为金属。
对集电极电极14施加集电极电压(Vc)。集电极电压例如为200V以上且6500V以下。
主栅极电极16设于半导体层10的第一面P1侧。主栅极电极16的至少一部分设置在形成于半导体层10的第一面P1侧的沟槽50之中。主栅极电极16在半导体层10的第一面P1上沿第三方向延伸。
主栅极电极16例如是包含n型杂质或者p型杂质的多晶硅。对主栅极电极16施加第一栅极电压(Vg1)。第一栅极电压(Vg1)是以发射极电压(Ve)为基准的电压。
第一栅极绝缘膜20设于主栅极电极16与半导体层10之间。第一栅极绝缘膜20的至少一部分设于沟槽50之中。第一栅极绝缘膜20例如为氧化硅膜。
控制栅极电极18设于半导体层10的第二面P2侧。控制栅极电极18在半导体层10的第二面P2上沿第三方向延伸。
控制栅极电极18例如是包含n型杂质或者p型杂质的多晶硅。对控制栅极电极18施加第二栅极电压(Vg2)。第二栅极电压(Vg2)是以集电极电压(Vc)为基准的电压。
第二栅极绝缘膜22设于控制栅极电极18与半导体层10之间。第二栅极绝缘膜22例如为氧化硅膜。
p型的集电极区域30设于漂移区域34与第二面P2之间的一部分。集电极区域30的一部分与第二面P2相接。
集电极区域30的一部分在中间隔着第二栅极绝缘膜22而与控制栅极电极18对置。集电极区域30在第二面P2上沿第三方向延伸。在与控制栅极电极18对置的集电极区域30，形成由控制栅极电极18控制的控制晶体管102的沟道。
集电极区域30与集电极电极14电连接。集电极区域30的一部分与集电极电极14相接。
n型的背面漏极区域28设于集电极区域30与第二面P2之间的一部分。背面漏极区域28的一部分在中间隔着第二栅极绝缘膜22而与控制栅极电极18对置。在背面漏极区域28与缓冲区域32之间设置集电极区域30。
n型的背面漏极区域28的一部分与集电极电极14相接。背面漏极区域28在第二面P2上沿第三方向延伸。背面漏极区域28作为控制晶体管102的漏极发挥功能。
背面漏极区域28的n型杂质浓度比漂移区域34的n型杂质浓度高。
n型的漂移区域34设于集电极区域30与第一面P1之间。漂移区域34设于集电极区域30与基极区域36之间。
漂移区域34在IGBT100为接通状态时成为接通电流的路径。漂移区域34具有在IGBT100为断开状态时耗尽、并维持IGBT100的耐压的功能。
n型的缓冲区域32设于漂移区域34与集电极区域30之间。缓冲区域32的一部分与第二面P2相接。缓冲区域32的一部分在中间隔着第二栅极绝缘膜22而与控制栅极电极18对置。
缓冲区域32的n型杂质浓度比漂移区域34的n型杂质浓度高。
缓冲区域32的电阻比漂移区域34的电阻低。通过设置缓冲区域32，在控制晶体管102成为接通状态时，促进电子从漂移区域34经由控制晶体管102向集电极电极14的排出。另外，缓冲区域32还具有在IGBT100为断开状态时抑制耗尽层的延伸的功能。另外，也能够采用不设置缓冲区域32的构成。
p型的基极区域36设于漂移区域34与第一面P1之间。基极区域36的一部分在之间隔着第一栅极绝缘膜20而与主栅极电极16对置。在与主栅极电极16对置的基极区域36，形成由主栅极电极16控制的主晶体管101的沟道。
n型的发射极区域38设于基极区域36与第一面P1之间。发射极区域38的一部分在之间隔着第一栅极绝缘膜20而与主栅极电极16对置。发射极区域38在第一面P1上沿第三方向延伸。
发射极区域38与发射极电极12电连接。发射极区域38的一部分与发射极电极12相接。
发射极区域38的n型杂质浓度比漂移区域34的n型杂质浓度高。发射极区域38在IGBT100为接通状态时成为电子的供给源。
p型的接触区域40设于基极区域36与第一面P1之间。接触区域40在第一面P1上沿第三方向延伸。
接触区域40与发射极电极12电连接。接触区域40与发射极电极12相接。
接触区域40的p型杂质浓度比基极区域36的p型杂质浓度高。
主晶体管101是在沟槽之中具备主栅极电极的沟槽栅极型晶体管。主晶体管101为常关的n沟道型晶体管。主晶体管101通过在基极区域36形成沟道，来控制发射极区域38与漂移区域34之间的载流子的导通。主晶体管101具有第一阈值电压(Vth1)。第一阈值电压(Vth1)为正电压。
控制晶体管102为平面栅极型晶体管。控制晶体管102为常关的n沟道型晶体管。控制晶体管102通过在集电极区域30形成沟道，来控制缓冲区域32或者漂移区域34与背面漏极区域28之间的载流子的导通。控制晶体管102具有第二阈值电压(Vth2)。
控制晶体管102的第二阈值电压(Vth2)与主晶体管101的第一阈值电压(Vth1)的正负符号相同。控制晶体管102的第二阈值电压(Vth2)的绝对值比主晶体管101的第一阈值电压(Vth1)的绝对值小。第二阈值电压(Vth2)的绝对值例如为第一阈值电压(Vth1)的绝对值的0.2倍以上且小于1倍。
在第一实施方式的IGBT100中，第一阈值电压(Vth1)以及第二阈值电压(Vth2)的符号均为正。即，第一阈值电压(Vth1)以及第二阈值电压(Vth2)均为正电压。因而，第二阈值电压(Vth2)比第一阈值电压(Vth1)低。
例如，通过使与控制栅极电极18对置的集电极区域30的p型杂质浓度比与主栅极电极16对置的基极区域36的p型杂质浓度低，能够使第二阈值电压(Vth2)比第一阈值电压(Vth1)低。另外，例如，通过使第二栅极绝缘膜22的膜厚比第一栅极绝缘膜20的膜厚薄，能够使第二阈值电压(Vth2)比第一阈值电压(Vth1)低。
另外，在进行第一阈值电压(Vth1)与第二阈值电压(Vth2)的大小比较时，决定阈值电压时的偏置条件在主晶体管101与控制晶体管102之间设为相同的条件。
图4是第一实施方式的半导体电路的示意图。第一实施方式的半导体电路1000具备第一实施方式的IGBT100和控制电路150。半导体电路1000例如是安装有IGBT100和控制电路150的半导体模块。
IGBT100具备晶体管区域100a、表面栅极电极焊盘100b、背面栅极电极焊盘100c。背面栅极电极焊盘100c相对于表面栅极电极焊盘100b位于半导体芯片的相反面侧。
表面栅极电极焊盘100b与主栅极电极16电连接。背面栅极电极焊盘100c与控制栅极电极18电连接。
对表面栅极电极焊盘100b施加第一栅极电压(Vg1)。对背面栅极电极焊盘100c施加第二栅极电压(Vg2)。
控制电路150控制IGBT100。控制电路150例如为栅极驱动电路。栅极驱动电路控制施加于表面栅极电极焊盘100b以及背面栅极电极焊盘100c的电压。栅极驱动电路控制施加于主栅极电极16的第一栅极电压(Vg1)以及施加于控制栅极电极18的第二栅极电压(Vg2)。
栅极驱动电路对主栅极电极16施加第一导通电压(Von1)，对控制栅极电极18施加与第一导通电压(Von1)不同的第二导通电压(Von2)。第二导通电压(Von2)的绝对值比第一导通电压(Von1)的绝对值小。
第一导通电压(Von1)以及第二导通电压(Von2)为正电压。因而，第二导通电压(Von2)比第一导通电压(Von1)低。
接下来，对IGBT100的动作进行说明。
图5是第一实施方式的半导体装置的时序图。图5示出了第一栅极电压(Vg1)以及第二栅极电压(Vg2)的动作定时。
在IGBT100的断开状态下，对发射极电极12施加发射极电压(Ve)。例如，在时刻t0，对发射极电极12施加发射极电压(Ve)。发射极电压(Ve)例如为0V。对集电极电极14施加集电极电压(Vc)。集电极电压(Vc)例如为200V以上且6500V以下。施加于集电极电极14与发射极电极12之间的集电极－发射极间电压(Vce)例如为200V以上且6500V以下。
另外，第一栅极电压(Vg1)是以发射极电压(Ve)为基准的电压。另外，第二栅极电压(Vg2)是以集电极电压(Vc)为基准的电压。
在IGBT100的断开状态下，作为第一栅极电压(Vg1)施加第一关断电压(Voff1)。第一关断电压(Voff1)是指，主晶体管101不成为接通状态的第一阈值电压(Vth1)以下的电压。第一关断电压(Voff1)例如为0V或负电压。
在IGBT100的断开状态下，作为第二栅极电压(Vg2)施加第二关断电压(Voff2)。第二关断电压(Voff2)是指，控制晶体管102不成为接通状态的第二阈值电压(Vth2)以下的电压。第二关断电压(Voff2)例如为0V或负电压。
在时刻t1使IGBT100进行导通动作。在使IGBT100进行导通动作而成为接通状态时，作为第一栅极电压(Vg1)，对主栅极电极16施加第一导通电压(Von1)。第一导通电压(Von1)是超过以主栅极电极16为栅极电极的主晶体管101的第一阈值电压(Vth1)的正电压。第一导通电压(Von1)例如为15V。
通过对主栅极电极16施加第一导通电压(Von1)，在p型的基极区域36的与第一栅极绝缘膜20的界面附近形成n型反转层。通过形成n型反转层，电子从n型的发射极区域38通过n型反转层注入到n型的漂移区域34。注入到n型的漂移区域34的电子对由n型的缓冲区域32与p型的集电极区域30形成的pn结进行正向偏置。电子到达集电极电极14，并且引起空穴从p型的集电极区域30的注入。IGBT100成为接通状态。
在IGBT100的接通状态时，第二栅极电压(Vg2)为第二关断电压(Voff2)。
在时刻t2使IGBT100进行关断动作。在使IGBT100进行关断动作而成为断开状态时，作为第一栅极电压(Vg1)，对主栅极电极16施加第一关断电压(Voff1)。
通过对主栅极电极16施加第一关断电压(Voff1)，在p型的基极区域36的与第一栅极绝缘膜20的界面附近形成的n型反转层消失。因此，电子从n型的发射极区域38向n型的漂移区域34的注入停止。IGBT100转移至断开状态。
在对主栅极电极16施加第一关断电压(Voff1)之前的时刻tx，作为第二栅极电压(Vg2)，对控制栅极电极18施加第二导通电压(Von2)。第二导通电压(Von2)是超过以控制栅极电极18为栅极电极的控制晶体管102的第二阈值电压(Vth2)的正电压。
第二导通电压(Von2)的绝对值比第一导通电压(Von1)的绝对值小。第二导通电压(Von2)的绝对值例如为第一导通电压(Von1)的绝对值的0.2倍以上且小于1倍。第二导通电压(Von2)例如为5V。
对控制栅极电极18施加第二导通电压(Von2)，使控制晶体管102成为接通状态。在p型的集电极区域30的与第二栅极绝缘膜22的界面附近形成n型反转层，使控制晶体管102成为接通状态。
通过在p型的集电极区域30的与第二栅极绝缘膜22的界面附近形成n型反转层，形成电子从n型的缓冲区域32通过n型反转层、n型的背面漏极区域28向集电极电极14排出的路径。即，产生n型的缓冲区域32与集电极电极14短路的状态、即所谓的阳极短路。
由于产生阳极短路，阻碍电子从n型的缓冲区域32通过p型的集电极区域30到达集电极电极14。因此，抑制了空穴从p型的集电极区域30向漂移区域34的注入。
在IGBT100的关断动作时，通过抑制空穴的注入，能够减小关断动作时的尾电流。因而，IGBT100的关断时间变短。由此，IGBT100的关断损失降低。
之后，在时刻t3，对控制栅极电极18施加第二关断电压(Voff2)，使控制晶体管102成为断开状态。
接下来，对第一实施方式的半导体装置的作用以及效果进行说明。
第一实施方式的IGBT100在半导体层10的背面侧设置控制晶体管102。由此，在关断动作时，抑制空穴向n型的漂移区域34的注入。通过抑制空穴的注入，关断损失降低。由此，能够实现IGBT100的功耗的降低。
在第一实施方式的IGBT100中，控制晶体管102的第二阈值电压(Vth2)比主晶体管101的第一阈值电压(Vth1)低。因而，能够使第二导通电压(Von2)比第一导通电压(Von1)低。由此，与第二导通电压(Von2)和第一导通电压(Von1)相等的情况相比，能够实现IGBT100的功耗的降低。
另外，通过将第二阈值电压(Vth2)设定得比第一阈值电压(Vth1)低，IGBT100的制造变得容易。例如，能够减薄控制晶体管102的第二栅极绝缘膜22的膜厚。因而，第二栅极绝缘膜22的形成变得容易。另外，能够缩短通过热氧化形成第二栅极绝缘膜22的情况下的热处理时间。通过缩短热处理时间，例如可抑制形成于半导体层10的半导体区域之中的导电性杂质的扩散。因而，即使在制作表面图案后制作背面图案，半导体区域的杂质分布也稳定。
图6是第一实施方式的半导体装置的变形例的时序图。图6的(a)表示第一变形例，图6的(b)表示第二变形例。
图6的(a)所示的第一变形例与图5所示的第一实施方式的情况的不同之处在于，在对主栅极电极16施加第一关断电压(Voff1)之后，对控制栅极电极18施加第二导通电压(Von2)。即，在施加第二导通电压(Von2)的时刻tx为对主栅极电极16施加第一关断电压(Voff1)的时刻t2之后这一点上与图5所示的第一实施方式的情况不同。
图6的(b)所示的第二变形例与图5所示的第一实施方式的情况的不同之处在于，在对主栅极电极16施加第一关断电压(Voff1)的同时，对控制栅极电极18施加第二导通电压(Von2)。即，在施加第二导通电压(Von2)的时刻tx与对主栅极电极16施加第一关断电压(Voff1)的时刻t2相同这一点上与图5所示的第一实施方式的情况不同。
通过调整对控制栅极电极18施加第二导通电压(Von2)的时刻，能够考虑IGBT100的各特性，在最佳条件下实现关断损失的降低。
第二阈值电压(Vth2)的绝对值优选为第一阈值电压(Vth1)的绝对值的0.2倍以上且小于1倍，更优选为0.3倍以上且0.6倍以下。若超过上述下限值，则抑制由主晶体管的动作噪声等引起的控制晶体管102的误动作。另外，若低于上述上限值，则功耗进一步降低。另外，若低于上述上限值，则IGBT100的制造变得更加容易。
第二导通电压(Von2)的绝对值优选为第一导通电压(Von1)的绝对值的0.2倍以上且小于1倍，更优选为0.3倍以上且0.6倍以下。若超过上述下限值，则抑制控制晶体管102的误动作。另外，若低于上述上限值，则功耗进一步降低。另外，若低于上述上限值，则IGBT100的制造变得更加容易。
以上，根据第一实施方式的半导体装置以及半导体电路，能够降低IGBT的关断损失。因而，能够实现IGBT的低功耗化。
(第二实施方式)
第二实施方式的半导体装置以及半导体电路与第一实施方式的半导体装置以及半导体电路的不同之处在于，第二阈值电压的绝对值比第一阈值电压的绝对值大。
以下，对于与第一实施方式重复的内容，有时省略一部分记述。
第二实施方式的半导体装置为IGBT200。第二实施方式的IGBT200的结构与图1至图3所示的第一实施方式的IGBT100相同。另外，第二实施方式的半导体电路的结构与图4所示的第一实施方式的半导体电路的结构相同。以下，参照图1至图4进行说明。
主晶体管101是在沟槽之中具备主栅极电极的沟槽栅极型晶体管。主晶体管101为常关的n沟道型晶体管。主晶体管101具有第一阈值电压(Vth1)。第一阈值电压(Vth1)为正电压。
控制晶体管102为平面栅极型晶体管。控制晶体管102为常关的n沟道型晶体管。控制晶体管102具有第二阈值电压(Vth2)。
控制晶体管102的第二阈值电压(Vth2)的绝对值比主晶体管101的第一阈值电压(Vth1)的绝对值大。第二阈值电压(Vth2)的绝对值例如比第一阈值电压(Vth1)的绝对值的1倍大且为5倍以下。
在第二实施方式的IGBT200中，第一阈值电压(Vth1)以及第二阈值电压(Vth2)均为正电压。因而，第二阈值电压(Vth2)比第一阈值电压(Vth1)高。
例如，通过使与控制栅极电极18对置的集电极区域30的p型杂质浓度比与主栅极电极16对置的基极区域36的p型杂质浓度高，能够使第二阈值电压(Vth2)比第一阈值电压(Vth1)高。另外，例如，通过使第二栅极绝缘膜22的膜厚比第一栅极绝缘膜20的膜厚厚，能够使第二阈值电压(Vth2)比第一阈值电压(Vth1)高。
控制电路150控制IGBT200。控制电路150是栅极驱动电路。栅极驱动电路控制施加于表面栅极电极焊盘100b以及背面栅极电极焊盘100c的电压。栅极驱动电路控制施加于主栅极电极16的第一栅极电压(Vg1)以及施加于控制栅极电极18的第二栅极电压(Vg2)。
栅极驱动电路对主栅极电极16施加第一导通电压(Von1)，对控制栅极电极18施加与第一导通电压(Von1)不同的第二导通电压(Von2)。第二导通电压(Von2)的绝对值比第一导通电压(Von1)的绝对值大。
图7是第二实施方式的半导体装置的时序图。图7示出了第一栅极电压(Vg1)以及第二栅极电压(Vg2)的动作定时。
在第二实施方式的IGBT200中，第二阈值电压(Vth2)比第一阈值电压(Vth1)高。而且，第二导通电压(Von2)的绝对值比第一导通电压(Von1)的绝对值大。第二导通电压(Von2)的绝对值例如比第一导通电压(Von1)的绝对值的1倍大且为5倍以上。
第一导通电压(Von1)例如为5V。第二导通电压(Von2)例如为15V。
第二实施方式的IGBT200的导通动作以及关断动作的定时与图5所示的第一实施方式的情况相同。
第二实施方式的IGBT200与第一实施方式的IGBT100同样地，在半导体层10的背面侧设置控制晶体管102。由此，在关断动作时，抑制空穴向n型的漂移区域34的注入。通过抑制空穴的注入，关断损失降低。由此，能够实现IGBT200的功耗的降低。
另外，通过将第二阈值电压(Vth2)设定得比第一阈值电压(Vth1)高，使得IGBT200的制造变得容易。半导体层10的背面侧的图案的形成在形成半导体层10的表面侧的图案之后进行。因此，在半导体层10的背面侧反映半导体层10的表面侧的凹凸。因而，难以在半导体层10的背面侧形成加工尺寸较小的图案、或控制性良好地形成薄膜。
在第二实施方式的IGBT200中，例如由于第二阈值电压(Vth2)较高，因此能够增大形成于半导体层10的背面侧的图案的加工尺寸。另外，例如能够加厚控制晶体管102的第二栅极绝缘膜22的膜厚。
另外，通过将第二阈值电压(Vth2)设定得比第一阈值电压(Vth1)高，能够抑制控制晶体管102的误动作。
第二阈值电压(Vth2)的绝对值优选比第一阈值电压(Vth1)的绝对值的1倍大且为5倍以下，更优选为1.5倍以上且3倍以下。若超过上述下限值，则进一步抑制控制晶体管102的误动作。另外，若低于上述上限值，则IGBT200的制造变得更加容易。
第二导通电压(Von2)的绝对值优选比第一导通电压(Von1)的绝对值的1倍大且为5倍以下，更优选为1.5倍以上且3倍以下。若超过上述下限值，则进一步抑制控制晶体管102的误动作。另外，若低于上述上限值，则IGBT200的制造变得更加容易。
以上，根据第二实施方式的半导体装置以及半导体电路，与第一实施方式相同，能够降低IGBT的关断损失。因而，能够实现IGBT的低功耗化。
(第三实施方式)
第三实施方式的半导体装置以及半导体电路与第一实施方式以及第二实施方式的半导体装置以及半导体电路的不同之处在于，第一晶体管为平面栅极型晶体管。以下，对于与第一实施方式以及第二实施方式重复的内容，有时省略一部分记述。
图8是第三实施方式的半导体装置的一部分的示意剖面图。以下，以第一导电型为n型、第二导电型为p型的情况为例进行说明。
第三实施方式的半导体装置为IGBT300。第三实施方式的IGBT300具备半导体层10、发射极电极12(第一电极)、集电极电极14(第二电极)、主栅极电极16(第一栅极电极)、控制栅极电极18(第二栅极电极)、第一栅极绝缘膜20、第二栅极绝缘膜22。
第三实施方式的IGBT300具备以主栅极电极16为栅极电极的主晶体管101(第一晶体管)、以及以控制栅极电极18为栅极电极的控制晶体管102(第二晶体管)。
主晶体管101设于半导体层10的表面侧。控制晶体管102设于半导体层10的背面侧。
在半导体层10中，设置n型的背面漏极区域28(第五半导体区域)、p型的集电极区域30(第四半导体区域)、n型的缓冲区域32、n型的漂移区域34(第一半导体区域)、p型的基极区域36(第二半导体区域)、n型的发射极区域38(第三半导体区域)、p型的接触区域40。
主晶体管101为平面栅极型晶体管。主晶体管101为常关的n沟道型晶体管。主晶体管101具有第一阈值电压(Vth1)。第一阈值电压(Vth1)为正电压。
控制晶体管102为平面栅极型晶体管。控制晶体管102为常关的n沟道型晶体管。控制晶体管102具有第二阈值电压(Vth2)。
控制晶体管102的第二阈值电压(Vth2)的绝对值与主晶体管101的第一阈值电压(Vth1)的绝对值不同。第二阈值电压(Vth2)的绝对值例如为第一阈值电压(Vth1)的绝对值的0.2倍以上且5倍以下。
对第三实施方式的IGBT300的主栅极电极16施加第一导通电压(Von1)。对控制栅极电极18施加与第一导通电压(Von1)不同的第二导通电压(Von2)。第二导通电压(Von2)的绝对值与第一导通电压(Von1)的绝对值不同。例如，第二导通电压(Von2)的绝对值为第一导通电压(Von1)的绝对值的0.2倍以上且5倍以下。
以上，根据第三实施方式的半导体装置以及半导体电路，与第一实施方式以及第二实施方式相同，能够降低IGBT的关断损失。因而，能够实现IGBT的低功耗化。
(第四实施方式)
第四实施方式的半导体装置以及半导体电路与第一实施方式的半导体装置以及半导体电路的不同之处在于，还具备第三栅极电极，第四半导体区域与第三栅极电极对置，包含第三栅极电极的第三晶体管具有正负符号与第一阈值电压的正负符号相同、且绝对值与第二阈值电压的绝对值不同的第三阈值电压。而且，与第二栅极电极对置的第四半导体区域的第一部分的导电型杂质的浓度和与第三栅极电极对置的第四半导体区域的第二部分的导电型杂质的浓度不同。以下，对于与第一实施方式重复的内容，有时省略一部分记述。
图9是第四实施方式的半导体装置的一部分的示意剖面图。以下，以第一导电型为n型、第二导电型为p型的情况为例进行说明。
第四实施方式的半导体装置为IGBT400。第四实施方式的IGBT400具备半导体层10、发射极电极12(第一电极)、集电极电极14(第二电极)、主栅极电极16(第一栅极电极)、第一控制栅极电极18a(第二栅极电极)、第二控制栅极电极18b(第三栅极电极)、第一栅极绝缘膜20、第二栅极绝缘膜22、第三栅极绝缘膜23。在半导体层10形成沟槽50。
第四实施方式的IGBT400具备以主栅极电极16为栅极电极的主晶体管101(第一晶体管)、以第一控制栅极电极18a为栅极电极的第一控制晶体管102(第二晶体管)以及以第二控制栅极电极18b为栅极电极的第二控制晶体管103(第三晶体管)。
主晶体管101设于半导体层10的表面侧。第一控制晶体管102设于半导体层10的背面侧。第二控制晶体管103设于半导体层10的背面侧。
在半导体层10中，设置n型的背面漏极区域28(第五半导体区域)、p型的集电极区域30(第四半导体区域)、n型的缓冲区域32、n型的漂移区域34(第一半导体区域)、p型的基极区域36(第二半导体区域)、n型的发射极区域38(第三半导体区域)、p型的接触区域40。
半导体层10具有第一面P1、以及与第一面P1对置的第二面P2。第一面P1为半导体层10的表面，第二面P2为半导体层10的背面。半导体层10例如为单晶硅。半导体层10的膜厚例如为40μm以上且700μm以下。
将第一面P1的方向以及第二面P2的法线的方向定义为第一方向。将与第一面P1以及第二面P2平行的一个方向定义为第二方向。将与第一面P1以及第二面P2平行、且与第二方向垂直的方向定义为第三方向。
发射极电极12设于半导体层10的第一面P1侧。发射极电极12的至少一部分与半导体层10的第一面P1相接。发射极电极12例如为金属。对发射极电极12施加发射极电压(Ve)。发射极电压例如为0V。
集电极电极14设于半导体层10的第二面P2侧。集电极电极14的至少一部分与半导体层10的第二面P2相接。集电极电极14例如为金属。
对集电极电极14施加集电极电压(Vc)。集电极电压例如为200V以上且6500V以下。
主栅极电极16设于半导体层10的第一面P1侧。主栅极电极16的至少一部分设置在形成于半导体层10的第一面P1侧的沟槽50之中。主栅极电极16在半导体层10的第一面P1上沿第三方向延伸。
主栅极电极16例如是包含n型杂质或者p型杂质的多晶硅。对主栅极电极16施加第一栅极电压(Vg1)。第一栅极电压(Vg1)是以发射极电压(Ve)为基准的电压。
第一栅极绝缘膜20设于主栅极电极16与半导体层10之间。第一栅极绝缘膜20的至少一部分设于沟槽50之中。第一栅极绝缘膜20例如为氧化硅膜。
第一控制栅极电极18a设于半导体层10的第二面P2侧。第一控制栅极电极18a在半导体层10的第二面P2上沿第三方向延伸。
第一控制栅极电极18a例如是包含n型杂质或者p型杂质的多晶硅。对第一控制栅极电极18a施加第二栅极电压(Vg2)。第二栅极电压(Vg2)是以集电极电压(Vc)为基准的电压。
第二栅极绝缘膜22设于第一控制栅极电极18a与半导体层10之间。第二栅极绝缘膜22例如为氧化硅膜。
第二控制栅极电极18b设于半导体层10的第二面P2侧。第二控制栅极电极18b在半导体层10的第二面P2上沿第三方向延伸。
第二控制栅极电极18b例如是包含n型杂质或者p型杂质的多晶硅。对第二控制栅极电极18b施加第二栅极电压(Vg2)。第二栅极电压(Vg2)是以集电极电压(Vc)为基准的电压。
第三栅极绝缘膜23设于第二控制栅极电极18b与半导体层10之间。第三栅极绝缘膜23的材料与第二栅极绝缘膜22的材料相同。第三栅极绝缘膜23例如为氧化硅膜。
p型的集电极区域30设于漂移区域34与第二面P2之间的一部分。集电极区域30的一部分与第二面P2相接。
集电极区域30的第一部分30a在之间隔着第二栅极绝缘膜22而与第一控制栅极电极18a对置。集电极区域30的第二部分30b在之间隔着第三栅极绝缘膜23而与第二控制栅极电极18b对置。集电极区域30在第二面P2上沿第三方向延伸。
在与第一控制栅极电极18a对置的集电极区域30的第一部分30a，形成由第一控制栅极电极18a控制的第一控制晶体管102的沟道。在与第二控制栅极电极18b对置的集电极区域30的第二部分30b，形成由第二控制栅极电极18b控制的第二控制晶体管103的沟道。
与第二控制栅极电极18b对置的集电极区域30的第二部分30b的p型杂质浓度比与第一控制栅极电极18a对置的集电极区域30的第一部分30a的p型杂质浓度高。
集电极区域30与集电极电极14电连接。集电极区域30的一部分与集电极电极14相接。
n型的背面漏极区域28设于集电极区域30与第二面P2之间的一部分。背面漏极区域28的一部分在中间隔着第二栅极绝缘膜22而与第一控制栅极电极18a对置。背面漏极区域28的另一部分在中间隔着第三栅极绝缘膜23而与第二控制栅极电极18b对置。
n型的背面漏极区域28的一部分与集电极电极14相接。背面漏极区域28在第二面P2上沿第三方向延伸。背面漏极区域28作为第一控制晶体管102的漏极发挥功能。背面漏极区域28作为第二控制晶体管103的漏极发挥功能。
背面漏极区域28的n型杂质浓度比漂移区域34的n型杂质浓度高。
n型的漂移区域34设于集电极区域30与第一面P1之间。漂移区域34设于集电极区域30与基极区域36之间。
漂移区域34在IGBT400为接通状态时成为接通电流的路径。漂移区域34具有在IGBT400为断开状态时耗尽、并维持IGBT400的耐压的功能。
n型的缓冲区域32设于漂移区域34与集电极区域30之间。缓冲区域32的一部分与第二面P2相接。缓冲区域32的一部分在中间隔着第二栅极绝缘膜22而与第一控制栅极电极18a对置。缓冲区域32的另一部分在中间隔着第三栅极绝缘膜23而与第二控制栅极电极18b对置。
缓冲区域32的n型杂质浓度比漂移区域34的n型杂质浓度高。
缓冲区域32的电阻比漂移区域34的电阻低。通过设置缓冲区域32，在第一控制晶体管102以及第二控制晶体管103成为接通状态时，促进电子从漂移区域34经由第一控制晶体管102以及第二控制晶体管103向集电极电极14的排出。另外，缓冲区域32还具有在IGBT400为断开状态时抑制耗尽层的延伸的功能。另外，也能够采用不设置缓冲区域32的构成。
p型的基极区域36设于漂移区域34与第一面P1之间。基极区域36的一部分在中间隔着第一栅极绝缘膜20而与主栅极电极16对置。在与主栅极电极16对置的基极区域36，形成由主栅极电极16控制的主晶体管101的沟道。
n型的发射极区域38设于基极区域36与第一面P1之间。发射极区域38的一部分在中间隔着第一栅极绝缘膜20而与主栅极电极16对置。发射极区域38在第一面P1上沿第三方向延伸。
发射极区域38与发射极电极12电连接。发射极区域38的一部分与发射极电极12相接。
发射极区域38的n型杂质浓度比漂移区域34的n型杂质浓度高。发射极区域38在IGBT400为接通状态时成为电子的供给源。
p型的接触区域40设于基极区域36与第一面P1之间。接触区域40在第一面P1上沿第三方向延伸。
接触区域40与发射极电极12电连接。接触区域40与发射极电极12相接。
接触区域40的p型杂质浓度比基极区域36的p型杂质浓度高。
主晶体管101是在沟槽之中具备主栅极电极的沟槽栅极型晶体管。主晶体管101为常关的n沟道型晶体管。主晶体管101具有第一阈值电压(Vth1)。第一阈值电压(Vth1)为正电压。
第一控制晶体管102为平面栅极型晶体管。控制晶体管102为常关的n沟道型晶体管。控制晶体管102具有第二阈值电压(Vth2)。
控制晶体管102的第二阈值电压(Vth2)与主晶体管101的第一阈值电压(Vth1)的正负符号相同。控制晶体管102的第二阈值电压(Vth2)的绝对值例如与主晶体管101的第一阈值电压(Vth1)的绝对值不同。
例如，控制晶体管102的第二阈值电压(Vth2)的绝对值比主晶体管101的第一阈值电压(Vth1)的绝对值小。第二阈值电压(Vth2)的绝对值例如为第一阈值电压(Vth1)的绝对值的0.2倍以上且小于1倍。
在第四实施方式的IGBT400中，第一阈值电压(Vth1)以及第二阈值电压(Vth2)的符号均为正。即，第一阈值电压(Vth1)以及第二阈值电压(Vth2)均为正电压。因而，第二阈值电压(Vth2)比第一阈值电压(Vth1)低。
第二控制晶体管103为平面栅极型晶体管。第二控制晶体管103为常关的n沟道型晶体管。第二控制晶体管103具有第三阈值电压(Vth3)。
第二控制晶体管103的第三阈值电压(Vth3)与第一控制晶体管102的第二阈值电压(Vth2)的正负符号相同。第二控制晶体管103的第三阈值电压(Vth3)的绝对值与第一控制晶体管102的第二阈值电压(Vth2)的绝对值不同。
例如，第二控制晶体管103的第三阈值电压(Vth3)的绝对值比第一控制晶体管102的第二阈值电压(Vth2)的绝对值大。第三阈值电压(Vth3)的绝对值例如为第二阈值电压(Vth2)的绝对值的1.5倍以上且3以下。
在第四实施方式的IGBT400中，第三阈值电压(Vth3)以及第二阈值电压(Vth2)符号均为正。即，第三阈值电压(Vth3)以及第二阈值电压(Vth2)均为正电压。因而，第三阈值电压(Vth3)比第二阈值电压(Vth2)高。
在第四实施方式的IGBT400中，第三阈值电压(Vth3)的绝对值例如比第一阈值电压(Vth1)的绝对值大。第三阈值电压(Vth3)以及第一阈值电压(Vth1)的符号均为正。即，第三阈值电压(Vth3)以及第一阈值电压(Vth1)均为正电压。因而，第三阈值电压(Vth3)比第一阈值电压(Vth1)高。
与第二控制栅极电极18b对置的集电极区域30的第二部分30b的p型杂质浓度比与第一控制栅极电极18a对置的集电极区域30的第一部分30a的p型杂质浓度高。因而，第三阈值电压(Vth3)比第二阈值电压(Vth2)高。
另外，例如，通过使与第一控制栅极电极18a对置的集电极区域30的第一部分30a的p型杂质浓度比与主栅极电极16对置的基极区域36的p型杂质浓度低，能够使第二阈值电压(Vth2)比第一阈值电压(Vth1)低。
图10是第四实施方式的半导体电路的示意图。第四实施方式的半导体电路2000具备第四实施方式的IGBT400和控制电路150。半导体电路2000例如是安装有IGBT400和控制电路150的半导体模块。
IGBT400具备晶体管区域100a、表面栅极电极焊盘100b、背面栅极电极焊盘100c。背面栅极电极焊盘100c相对于表面栅极电极焊盘100b位于半导体芯片的相反面侧。
表面栅极电极焊盘100b与主栅极电极16电连接。背面栅极电极焊盘100c与第一控制栅极电极18a以及第二控制栅极电极18b电连接。
对表面栅极电极焊盘100b施加第一栅极电压(Vg1)。对背面栅极电极焊盘100c施加第二栅极电压(Vg2)。
控制电路150控制IGBT400。控制电路150为栅极驱动电路。栅极驱动电路控制施加于表面栅极电极焊盘100b以及背面栅极电极焊盘100c的电压。栅极驱动电路控制施加于主栅极电极16的第一栅极电压(Vg1)以及施加于第一控制栅极电极18a及第二控制栅极电极18b的第二栅极电压(Vg2)。
接下来，对IGBT400的动作进行说明。
图11是第四实施方式的半导体装置的时序图。图11示出了第一栅极电压(Vg1)以及第二栅极电压(Vg2)的动作定时。
在IGBT400的断开状态下，对发射极电极12施加发射极电压(Ve)。例如，在时刻t0，对发射极电极12施加发射极电压(Ve)。发射极电压(Ve)例如为0V。对集电极电极14施加集电极电压(Vc)。集电极电压(Vc)例如为200V以上且6500V以下。施加于集电极电极14与发射极电极12之间的集电极－发射极间电压(Vce)例如为200V以上且6500V以下。
另外，第一栅极电压(Vg1)是以发射极电压(Ve)为基准的电压。另外，第二栅极电压(Vg2)是以集电极电压(Vc)为基准的电压。
在IGBT400的断开状态下，作为第一栅极电压(Vg1)施加第一关断电压(Voff1)。第一关断电压(Voff1)是指，主晶体管101不成为接通状态的第一阈值电压(Vth1)以下的电压。第一关断电压(Voff1)例如为0V或负电压。
在IGBT400的断开状态下，作为第二栅极电压(Vg2)施加第二关断电压(Voff2)。第二关断电压(Voff2)是指，第一控制晶体管102以及第二控制晶体管103不成为接通状态的第二阈值电压(Vth2)以及第三阈值电压(Vth3)以下的电压。第二关断电压(Voff2)例如为0V或负电压。
在时刻t1使IGBT400进行导通动作。在使IGBT400进行导通动作而成为接通状态时，作为第一栅极电压(Vg1)，对主栅极电极16施加第一导通电压(Von1)。第一导通电压(Von1)是超过以主栅极电极16为栅极电极的主晶体管101的第一阈值电压(Vth1)的正电压。第一导通电压(Von1)例如为15V。
通过对主栅极电极16施加第一导通电压(Von1)，在p型的基极区域36的与第一栅极绝缘膜20的界面附近形成n型反转层。通过形成n型反转层，电子从n型的发射极区域38通过n型反转层注入到n型的漂移区域34。注入到n型的漂移区域34的电子对由n型的缓冲区域32与p型的集电极区域30形成的pn结进行正向偏置。电子到达集电极电极14，并且引起空穴从p型的集电极区域30的注入。IGBT400成为接通状态。
当IGBT400为接通状态时，第二栅极电压(Vg2)为第二关断电压(Voff2)。
在时刻t2使IGBT400进行关断动作。在使IGBT400进行关断动作而成为断开状态时，作为第一栅极电压(Vg1)，对主栅极电极16施加第一关断电压(Voff1)。
通过对主栅极电极16施加第一关断电压(Voff1)，在p型的基极区域36的与第一栅极绝缘膜20的界面附近形成的n型反转层消失。因此，电子从n型的发射极区域38向n型的漂移区域34的注入停止。IGBT400转移至断开状态。
在对主栅极电极16施加第一关断电压(Voff1)之前的时刻tx，作为第二栅极电压(Vg2)，对第一控制栅极电极18a施加第二导通电压的第一步骤电压(Von2a)。第二导通电压的第一步骤电压(Von2a)是超过以第一控制栅极电极18a为栅极电极的第一控制晶体管102的第二阈值电压(Vth2)的正电压。第二导通电压的第一步骤电压(Von2a)是不超过以第二控制栅极电极18b为栅极电极的第二控制晶体管103的第三阈值电压(Vth3)的正电压。
对第一控制栅极电极18a施加第二导通电压的第一步骤电压(Von2a)，使第一控制晶体管102成为接通状态。在p型的集电极区域30的与第二栅极绝缘膜22的界面附近形成n型反转层，第一控制晶体管102成为接通状态。
通过在p型的集电极区域30的与第二栅极绝缘膜22的界面附近形成n型反转层，形成电子从n型的缓冲区域32通过n型反转层、n型的背面漏极区域28向集电极电极14排出的路径。即，产生n型的缓冲区域32与集电极电极14短路的状态、即所谓的阳极短路。
由于产生阳极短路，阻碍电子从n型的缓冲区域32通过p型的集电极区域30到达集电极电极14，抑制空穴从p型的集电极区域30向漂移区域34的注入。
然后，在对主栅极电极16施加第一关断电压(Voff1)之后的时刻ty，作为第二栅极电压(Vg2)，对第二控制栅极电极18b施加第二导通电压的第二步骤电压(Von2b)。第二导通电压的第二步骤电压(Von2b)是超过以第二控制栅极电极18b为栅极电极的第二控制晶体管103的第二阈值电压(Vth3)的正电压。
对第二控制栅极电极18b施加第二导通电压的第二步骤电压(Von2b)，使第二控制晶体管103成为接通状态在。在p型的集电极区域30的与第三栅极绝缘膜23的界面附近形成n型反转层，使第二控制晶体管103成为接通状态。
通过在p型的集电极区域30的与第三栅极绝缘膜23的界面附近形成n型反转层，形成电子从n型的缓冲区域32通过n型反转层、n型的背面漏极区域28向集电极电极14排出的路径。
进一步阻碍电子从n型的缓冲区域32通过p型的集电极区域30到达集电极电极14，进一步抑制空穴从p型的集电极区域30向漂移区域34的注入。
在IGBT400的关断动作时，通过抑制空穴的注入，能够减小关断动作时的尾电流。因而，IGBT400的关断时间变短。由此，IGBT400的关断损失降低。
之后，在时刻t3，对第一控制栅极电极18a以及第二控制栅极电极18b施加第二关断电压(Voff2)。由此，使第一控制晶体管102以及第二控制晶体管103成为断开状态。
接下来，对第四实施方式的半导体装置的作用以及效果进行说明。
第四实施方式的IGBT400通过在半导体层10的背面侧设置第一控制晶体管102以及第二控制晶体管103，在关断动作时，抑制空穴向n型的漂移区域34的注入。通过抑制空穴的注入，关断损失降低。由此，能够实现功耗的降低。
图12是比较例的半导体装置的时序图。图12示出了第一栅极电压(Vg1)以及第二栅极电压(Vg2)的动作定时。
比较例的半导体装置为IGBT。比较例的IGBT在不具备第二控制晶体管103这一点上与第四实施方式的IGBT400不同。
比较例的IGBT的半导体层10的背面侧的控制晶体管的阈值电压全部相同。
在比较例的IGBT中，如图12所示，在对主栅极电极施加第一关断电压(Voff1)之前的时刻tx，作为第二栅极电压(Vg2)，对控制栅极电极施加第二导通电压(Von2)。在该时刻，半导体层10的背面侧的控制晶体管全部成为接通状态。
在比较例的IGBT中，在关断动作时，抑制空穴向n型的漂移区域的注入。通过抑制空穴的注入，关断损失降低。
但是，若阻断空穴向n型的漂移区域的注入，则存在n型的漂移区域过渡性地从背面侧急剧地耗尽的隐患。在该情况下，由于从表面侧延伸的耗尽层与从背面侧延伸的耗尽层穿通，因此存在产生较大的浪涌电压的隐患。存在因较大的浪涌电压而破坏IGBT的隐患。另外，存在因较大的浪涌电压而产生由高频电压振动引起的Electro MagneticInterference(EMI，电磁干扰)的隐患。
图13是比较例的半导体装置的时序图。图13除了第一栅极电压(Vg1)以及第二栅极电压(Vg2)的动作定时之外，还示出了集电极－发射极间电压(Vce)以及集电极－发射极间电流(Ice)。
如图13所示，在时刻tx，作为第二栅极电压(Vg2)，对第一控制栅极电极18a施加第二导通电压(Von2)。在该时刻，半导体层10的背面侧的控制晶体管全部成为接通状态，因此n型的漂移区域34从第二面P2侧急剧地耗尽。
在从表面侧延伸的耗尽层与从背面侧延伸的耗尽层穿通的情况下，如图13所示，集电极－发射极间电压(Vce)大幅跳变而产生浪涌电压。因此，存在破坏IGBT、或者产生EMI的隐患。因而，IGBT的可靠性降低。
图14是第四实施方式的半导体装置的时序图。图14除了第一栅极电压(Vg1)以及第二栅极电压(Vg2)的动作定时之外，还示出了集电极－发射极间电压(Vce)以及集电极－发射极间电流(Ice)。
在第四实施方式的IGBT400中，首先，使第一控制晶体管102为接通状态，之后，隔开时间而使第二控制晶体管103成为接通状态。因此，阶段性地发生空穴的注入的阻断。因而，难以产生耗尽层的穿通。由此，抑制了浪涌电压的产生，可靠性提高。
优选在集电极－发射极间电压(Vce)达到IGBT400的电源电压之后，使第二控制晶体管103成为接通状态。在使第二控制晶体管103成为接通状态之后，耗尽层不再从第二面P2侧延伸，进而难以产生耗尽层的穿通。
另外，对第一控制栅极电极18a施加第二导通电压(Von2)的时刻tx并不一定在对主栅极电极16施加第一关断电压(Voff1)的时刻t2之前。时刻tx既可以在时刻t2之后，也可以与时刻t2同时。
另外，以第二阈值电压(Vth2)＜第一阈值电压(Vth1)＜第三阈值电压(Vth3)的情况为例进行了说明，但第一阈值电压(Vth1)、第二阈值电压(Vth2)以及第三阈值电压(Vth3)的大小关系并不限于上述不等式的关系。例如，也可以是第二阈值电压(Vth2)以及第三阈值电压(Vth3)中的某一方与第一阈值电压(Vth1)相同。
以上，根据第四实施方式的半导体装置以及半导体电路，与第一至第三实施方式相同，能够降低IGBT的关断损失。因而，能够实现IGBT的低功耗化。另外，抑制了IGBT的浪涌电压的产生，IGBT的可靠性提高。
(第五实施方式)
第五实施方式的半导体装置以及半导体电路与第四实施方式的半导体装置以及半导体电路的不同之处在于，第三栅极绝缘膜的膜厚比第二栅极绝缘膜的膜厚厚。以下，对于与第四实施方式重复的内容，有时省略一部分记述。
图15是第五实施方式的半导体装置的一部分的示意剖面图。以下，以第一导电型为n型、第二导电型为p型的情况为例进行说明。
第五实施方式的半导体装置为IGBT500。第五实施方式的IGBT500具备半导体层10、发射极电极12(第一电极)、集电极电极14(第二电极)、主栅极电极16(第一栅极电极)、第一控制栅极电极18a(第二栅极电极)、第二控制栅极电极18b(第三栅极电极)、第一栅极绝缘膜20、第二栅极绝缘膜22、第三栅极绝缘膜23。在半导体层10形成沟槽50。
第五实施方式的IGBT500具备以主栅极电极16为栅极电极的主晶体管101(第一晶体管)、以第一控制栅极电极18a为栅极电极的第一控制晶体管102(第二晶体管)以及以第二控制栅极电极18b为栅极电极的第二控制晶体管103(第三晶体管)。
主晶体管101设于半导体层10的表面侧。第一控制晶体管102设于半导体层10的背面侧。第二控制晶体管103设于半导体层10的背面侧。
第二栅极绝缘膜22的材料与第三栅极绝缘膜23的材料相同。第二栅极绝缘膜22以及第三栅极绝缘膜23例如为氧化硅膜。
第三栅极绝缘膜23的膜厚比第二栅极绝缘膜22的膜厚厚。第三栅极绝缘膜23的膜厚例如为第二栅极绝缘膜22的膜厚的1.5倍以上且5倍以下。
通过使第三栅极绝缘膜23的膜厚比第二栅极绝缘膜22的膜厚厚，使得第二控制晶体管103的第三阈值电压(Vth3)比第一控制晶体管102的第二阈值电压(Vth2)高。
以上，根据第五实施方式的半导体装置以及半导体电路，与第一至第四实施方式相同，能够降低IGBT的关断损失。因而，能够实现IGBT的低功耗化。另外，与第四实施方式相同，抑制了IGBT的浪涌电压的产生，IGBT的可靠性提高。
(第六实施方式)
第六实施方式的半导体装置以及半导体电路与第四实施方式的半导体装置以及半导体电路的不同之处在于，第三栅极绝缘膜的材料是与第二栅极绝缘膜的材料不同的材料。以下，对于与第四实施方式重复的内容，有时省略一部分记述。
图16是第六实施方式的半导体装置的一部分的示意剖面图。以下，以第一导电型为n型、第二导电型为p型的情况为例进行说明。
第六实施方式的半导体装置为IGBT600。第六实施方式的IGBT600具备半导体层10、发射极电极12(第一电极)、集电极电极14(第二电极)、主栅极电极16(第一栅极电极)、第一控制栅极电极18a(第二栅极电极)、第二控制栅极电极18b(第三栅极电极)、第一栅极绝缘膜20、第二栅极绝缘膜22、第三栅极绝缘膜23。在半导体层10形成沟槽50。
第六实施方式的IGBT600具备以主栅极电极16为栅极电极的主晶体管101(第一晶体管)、以第一控制栅极电极18a为栅极电极的第一控制晶体管102(第二晶体管)以及以第二控制栅极电极18b为栅极电极的第二控制晶体管103(第三晶体管)。
主晶体管101设于半导体层10的表面侧。第一控制晶体管102设于半导体层10的背面侧。第二控制晶体管103设于半导体层10的背面侧。
第三栅极绝缘膜23的材料与第二栅极绝缘膜22的材料不同。例如，第三栅极绝缘膜23的材料的介电常数比第二栅极绝缘膜22的材料的介电常数低。
例如，第三栅极绝缘膜23的材料为氧化硅，第二栅极绝缘膜22的材料为介电常数比氧化硅的介电常数高的高电介质材料。高电介质材料例如为氧化铪、氧化锆、或者氧化铝。
通过在第二栅极绝缘膜22的材料中使用高电介质材料，使得第二控制晶体管103的第三阈值电压(Vth3)比第一控制晶体管102的第二阈值电压(Vth2)高。
以上，根据第六实施方式的半导体装置以及半导体电路，与第一至第五实施方式相同，能够降低IGBT的关断损失。因而，能够实现IGBT的低功耗化。另外，与第四实施方式相同，抑制了IGBT的浪涌电压的产生，IGBT的可靠性提高。
(第七实施方式)
第七实施方式的半导体装置以及半导体电路与第四实施方式的半导体装置以及半导体电路的不同之处在于，第二栅极电极与第三栅极电极连续。以下，对于与第四实施方式重复的内容，有时省略一部分记述。
图17是第七实施方式的半导体装置的一部分的示意剖面图。以下，以第一导电型为n型、第二导电型为p型的情况为例进行说明。
第七实施方式的半导体装置为IGBT700。第七实施方式的IGBT700具备半导体层10、发射极电极12(第一电极)、集电极电极14(第二电极)、主栅极电极16(第一栅极电极)、第一控制栅极电极18a(第二栅极电极)、第二控制栅极电极18b(第三栅极电极)、第一栅极绝缘膜20、第二栅极绝缘膜22、第三栅极绝缘膜23。在半导体层10形成沟槽50。
第七实施方式的IGBT700具备以主栅极电极16为栅极电极的主晶体管101(第一晶体管)、以第一控制栅极电极18a为栅极电极的第一控制晶体管102(第二晶体管)以及以第二控制栅极电极18b为栅极电极的第二控制晶体管103(第三晶体管)。
主晶体管101设于半导体层10的表面侧。第一控制晶体管102设于半导体层10的背面侧。第二控制晶体管103设于半导体层10的背面侧。
第一控制栅极电极18a与第二控制栅极电极18b连续。另外，第二栅极绝缘膜22与第三栅极绝缘膜23连续。
与第二控制栅极电极18b对置的集电极区域30的第二部分30b的p型杂质浓度比与第一控制栅极电极18a对置的集电极区域30的第一部分30a的p型杂质浓度高。因而，第二控制晶体管103的第三阈值电压(Vth3)比第一控制晶体管102的第二阈值电压(Vth2)高。
以上，根据第七实施方式的半导体装置以及半导体电路，与第一至第六实施方式相同，能够降低IGBT的关断损失。因而，能够实现IGBT的低功耗化。另外，与第四实施方式相同，抑制了IGBT的浪涌电压的产生，IGBT的可靠性提高。
在第一至第七实施方式中，以半导体层为单晶硅的情况为例进行了说明，但半导体层并不限于单晶硅。例如，也可以是单晶碳化硅等其他单晶半导体。
在第一至第七实施方式中，以控制晶体管为平面栅极型的情况为例进行了说明，但控制晶体管也可以是沟槽栅极型。
在第一至第七实施方式中，以第一导电型为n型、第二导电型为p型的情况为例进行了说明，但也可以将第一导电型设为p型，将第二导电型设为n型。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更。例如，也可以将一实施方式的构成要素置换或变更为其他实施方式的构成要素。这些实施方式及其变形包含在发明的范围、主旨中，并且包含在权利要求书所记载的发明及其等效的范围中。

Claims (9)

1.一种半导体装置，具备：
第一电极；
第二电极；
第一栅极电极；
第二栅极电极；以及
具有第一面和与所述第一面对置的第二面的半导体层，该半导体层具有：
第一导电型的第一半导体区域；
第二导电型的第二半导体区域，设于所述第一半导体区域与所述第一面之间，并与所述第一栅极电极对置；
第一导电型的第三半导体区域，设于所述第二半导体区域与所述第一面之间，并与所述第一电极相接；
第二导电型的第四半导体区域，设于所述第一半导体区域与所述第二面之间，与所述第二栅极电极对置，并与所述第二电极相接；以及
第一导电型的第五半导体区域，设于所述第四半导体区域与所述第二面之间，并与所述第二电极相接，
所述半导体装置的第一晶体管具有第一阈值电压，所述第一晶体管包含所述第一栅极电极，控制所述第一半导体区域与所述第三半导体区域之间的导通，
所述半导体装置的第二晶体管具有第二阈值电压，该第二阈值电压的正负符号与所述第一阈值电压的正负符号相同，且绝对值与所述第一阈值电压的绝对值不同，所述第二晶体管包含所述第二栅极电极，控制所述第一半导体区域与所述第五半导体区域之间的导通。
2.如权利要求1所述的半导体装置，其中，
所述第二阈值电压的绝对值为所述第一阈值电压的绝对值的0.2倍以上且5倍以下。
3.如权利要求1或2所述的半导体装置，其中，
所述第二阈值电压的绝对值比所述第一阈值电压的绝对值小。
4.如权利要求1或2所述的半导体装置，其中，
所述第二阈值电压的绝对值比所述第一阈值电压的绝对值大。
5.如权利要求1或2所述的半导体装置，其中，
所述半导体装置还具备第三栅极电极，
所述第四半导体区域与所述第三栅极电极对置，
所述半导体装置的第三晶体管具有第三阈值电压，该第三阈值电压的正负符号与所述第一阈值电压的正负符号相同、且绝对值与所述第二阈值电压的绝对值不同，所述第三晶体管包含所述第三栅极电极。
6.如权利要求5所述的半导体装置，其中，
与所述第二栅极电极对置的所述第四半导体区域的第一部分的导电型杂质的浓度和与所述第三栅极电极对置的所述第四半导体区域的第二部分的导电型杂质的浓度不同。
7.一种半导体电路，具备：
第一电极；
第二电极；
第一栅极电极；
第二栅极电极；
具有第一面和与所述第一面对置的第二面的半导体层，该半导体层具有：
第一导电型的第一半导体区域；
第二导电型的第二半导体区域，设于所述第一半导体区域与所述第一面之间，并与所述第一栅极电极对置；
第一导电型的第三半导体区域，设于所述第二半导体区域与所述第一面之间，并与所述第一电极相接；
第二导电型的第四半导体区域，设于所述第一半导体区域与所述第二面之间，与所述第二栅极电极对置，并与所述第二电极相接；以及
第一导电型的第五半导体区域，设于所述第四半导体区域与所述第二面之间，并与所述第二电极相接；以及
控制电路，对所述第一栅极电极施加第一导通电压，对所述第二栅极电极施加第二导通电压，该第二导通电压的绝对值与所述第一导通电压的绝对值不同。
8.如权利要求7所述的半导体电路，其中，
所述第二导通电压的绝对值比所述第一导通电压的绝对值小。
9.如权利要求7所述的半导体电路，其中，
所述第二导通电压的绝对值比所述第一导通电压的绝对值大。
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