CN113497133B - 半导体装置以及半导体电路 - Google Patents

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Abstract

本发明提供一种能够减少损失的半导体装置以及半导体电路。实施方式的半导体装置具备：半导体层，具有第一面与第二面，并且包括：第一面侧的第一沟槽；第二面侧的第二沟槽；第一导电型的第一半导体区域；第一半导体区域与第一面之间的第二导电型的第二半导体区域；第二半导体区域与第一面之间的第一导电型的第三半导体区域；第三半导体区域与第一面之间的第二导电型的第四半导体区域；以及第一导电型的第五半导体区域，设于第二沟槽与第三半导体区域之间，与第三半导体区域及第一半导体区域分离，并与第二沟槽相接；第一沟槽的中的第一栅极电极；第二沟槽的中的第二栅极电极；半导体层的第一面侧的第一电极；以及半导体层的第二面的第二电极。

Description

半导体装置以及半导体电路
相关申请
本申请享受以日本专利申请2020－50275号(申请日：2020年3月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置以及半导体电路。
背景技术
作为电力用的半导体装置的一个例子，有沟槽栅极构造的Insulated GateBipolar Transistor(IGBT：绝缘栅双极型晶体管)。沟槽栅极构造的IGBT例如在集电极电极上设置p型的集电极区域、n型的漂移区域、p型的基极区域。然后，在贯通p型的基极区域且到达n型的漂移区域的沟槽内，将栅极绝缘膜夹在中间而设置栅极电极。进而，在p型的基极区域表面的与沟槽邻接的区域设置与发射极电极连接的n型的发射极区域。
在上述IGBT中，通过对栅极电极施加比阈值电压高的正电压，在p型的基极区域形成沟道。然后，从n型的发射极区域向n型漂移区域注入电子，从p型的集电极区域向n型漂移区域注入空穴。由此，在集电极电极与发射极电极之间流过以电子与空穴为载流子的接通电流。
为了实现IGBT的低功耗化，期望减少稳态损失、断开损失等损失。
发明内容
本发明提供一种能够减少损失的半导体装置以及半导体电路。
实施方式的半导体装置，具备：半导体层，具有第一面和与所述第一面对置的第二面，并且包括：第一沟槽，设于所述第一面侧；第二沟槽，设于所述第二面侧；第一导电型的第一半导体区域，与所述第二面相接；第二导电型的第二半导体区域，设于所述第一半导体区域与所述第一面之间；第一导电型的第三半导体区域，设于所述第二半导体区域与所述第一面之间；第二导电型的第四半导体区域，设于所述第三半导体区域与所述第一面之间；以及第一导电型的第五半导体区域，设于所述第二沟槽与所述第三半导体区域之间，与所述第三半导体区域及所述第一半导体区域分离，并与所述第二沟槽相接；第一栅极电极，设于所述第一沟槽之中；第一栅极绝缘膜，设于所述第一栅极电极与所述第二半导体区域之间、所述第一栅极电极与所述第三半导体区域之间及所述第一栅极电极与所述第四半导体区域之间；第二栅极电极，设于所述第二沟槽之中；第二栅极绝缘膜，设于所述第二栅极电极与所述第一半导体区域之间及所述第二栅极电极与所述第五半导体区域之间；第一电极，设于所述半导体层的所述第一面侧，并与所述第四半导体区域电连接；以及第二电极，设于所述半导体层的所述第二面侧，并与所述第一半导体区域电连接。
附图说明
图1是第一实施方式的半导体装置的示意图。
图2是第一实施方式的半导体装置的一部分的示意剖面图。
图3是第一实施方式的半导体装置的一部分的示意俯视图。
图4是第一实施方式的半导体装置的一部分的示意俯视图。
图5是第一实施方式的半导体装置的驱动方法的说明图。
图6是第二实施方式的半导体装置的一部分的示意剖面图。
图7是第三实施方式的半导体装置的一部分的示意剖面图。
图8是第三实施方式的半导体装置的一部分的示意俯视图。
图9是第三实施方式的半导体装置的一部分的示意俯视图。
图10是第三实施方式的半导体装置的一部分的示意剖面图。
图11是第四实施方式的半导体装置的一部分的示意剖面图。
图12是第五实施方式的半导体电路的示意图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。另外，在以下的说明中，对相同或者类似的部件等标注相同的附图标记，对已说明过一次的部件等适当省略其说明。
在本说明书中，在有n+型、n型、n－型的标记的情况下，意味着n型的杂质浓度按照n+型、n型、n－型的顺序降低。另外，在有p+型、p型、p－型的标记的情况下，意味着p型的杂质浓度按照p+型、p型、p－型的顺序降低。
在本说明书中，半导体区域的杂质浓度的分布以及绝对值例如能够使用二次离子质谱法(Secondary Ion Mass Spectrometry：SIMS)来测定。另外，两个半导体区域的杂质浓度的相对大小关系例如能够使用扫描型静电电容显微镜法(Scanning CapacitanceMicroscopy：SCM)来判定。另外，杂质浓度的分布以及绝对值例如能够使用扩展电阻测定法(Spreading Resistance Analysis：SRA)来测定。在SCM以及SRA中，求得半导体区域的载流子浓度的相对大小关系、绝对值。通过假定杂质的活化率，能够根据SCM以及SRA的测定结果，求出两个半导体区域的杂质浓度之间的相对大小关系、杂质浓度的分布以及杂质浓度的绝对值。
(第一实施方式)
第一实施方式的半导体装置具备：半导体层，具有第一面和与第一面对置的第二面，并且包括：第一沟槽，设于第一面侧；第二沟槽，设于第二面侧；第一导电型的第一半导体区域，与第二面相接；第二导电型的第二半导体区域，设于第一半导体区域与第一面之间；第一导电型的第三半导体区域，设于第二半导体区域与第一面之间；第二导电型的第四半导体区域，设于第三半导体区域与第一面之间；以及第一导电型的第五半导体区域，设于第二沟槽与第三半导体区域之间，与第三半导体区域及第一半导体区域分离，并与第二沟槽相接；第一栅极电极，设于第一沟槽之中；第一栅极绝缘膜，设于第一栅极电极与第二半导体区域之间、第一栅极电极与第三半导体区域之间及第一栅极电极与第四半导体区域之间；第二栅极电极，设于第二沟槽之中；第二栅极绝缘膜，设于第二栅极电极与第一半导体区域之间及第二栅极电极与第五半导体区域之间；第一电极，设于半导体层的第一面侧，并与第四半导体区域电连接；以及第二电极，设于半导体层的第二面侧，并与第一半导体区域电连接。
第一实施方式的半导体装置是在半导体层的表面以及背面具备栅极电极的两面栅极构造的IGBT100。另外，IGBT100具有表面以及背面的栅极电极设于沟槽中的沟槽栅极构造。以下，以第一导电型为p型、第二导电型为n型的情况为例进行说明。
图1是第一实施方式的半导体装置的示意图。图1是IGBT100的半导体芯片的布局图。IGBT100具备晶体管区域100a、表面栅极电极焊盘100b、背面栅极电极焊盘100c。背面栅极电极焊盘100c相对于表面栅极电极焊盘100b位于半导体芯片的相反面侧。
图2是第一实施方式的半导体装置的一部分的示意剖面图。图3以及图4是第一实施方式的半导体装置的一部分的示意俯视图。图2是图1以及图3的AA’截面。图3是半导体层的表面、即第一面P1的俯视图。图4是半导层的背面、即第二面P2的俯视图。
第一实施方式的IGBT100具备半导体层10、发射极电极12(第一电极)、集电极电极14(第二电极)、表面栅极绝缘膜41(第一栅极绝缘膜)、背面栅极绝缘膜42(第二栅极绝缘膜)、表面栅极电极51(第一栅极电极)、背面栅极电极52(第二栅极电极)、第一层间绝缘层61、第二层间绝缘层62。
在半导体层10中，设置有表面栅极沟槽21(第一沟槽)、背面栅极沟槽22(第二沟槽)、p型集电极区域26(第一半导体区域)、n型集电极区域28(第六半导体区域)、缓冲区域30(第七半导体区域)、漂移区域32(第二半导体区域)、p型浮动区域34(第五半导体区域)、基极区域36(第三半导体区域)、发射极区域38(第四半导体区域)以及接触区域40。
半导体层10具有第一面P1、以及与第一面P1对置的第二面P2。半导体层10例如为单晶硅。半导体层10的膜厚例如为40μm以上且700μm以下。
在本说明书中，将与第一面P1平行的一个方向称作第一方向。另外，将与第一面P1平行且与第一方向正交的方向称作第二方向。
发射极电极12设于半导体层10的第一面P1侧。发射极电极12的至少一部分与半导体层10的第一面P1相接。
发射极电极12作为IGBT100的发射极电极而发挥功能。
发射极电极12例如为金属。发射极电极12例如含有选自由铝(Al)、钛(Ti)、镍(Ni)、钨(W)、金(Au)以及多晶硅(Si)构成的组中的至少一种金属或者半导体。
发射极电极12与发射极区域38电连接。发射极电极12与接触区域40电连接。发射极电极12经由接触区域40与基极区域36电连接。
集电极电极14设于半导体层10的第二面P2侧。集电极电极14的至少一部分与半导体层10的第二面P2相接。
集电极电极14例如为金属。集电极电极14例如含有选自由铝(Al)、钛(Ti)、镍(Ni)、钨(W)、金(Au)以及多晶硅(Si)构成的组中的至少一种金属或者半导体。
集电极电极14与p型集电极区域26以及n型集电极区域28电连接。
表面栅极沟槽21设于半导体层10的第一面P1侧。表面栅极沟槽21与基极区域36相接地设置。
表面栅极沟槽21是设于半导体层10的槽。表面栅极沟槽21是半导体层10的一部分。
如图3所示，表面栅极沟槽21在第一面P1中，沿与第一面P1平行的第一方向延伸。表面栅极沟槽21具有条带形状。多个表面栅极沟槽21在与第一方向正交的第二方向上重复配置。
表面栅极沟槽21贯通基极区域36并到达漂移区域32。表面栅极沟槽21的以第一面P1为基准的深度例如为8μm以下。
背面栅极沟槽22设于半导体层10的第二面P2侧。背面栅极沟槽22与缓冲区域30以及漂移区域32相接地设置。
背面栅极沟槽22是设于半导体层10的槽。背面栅极沟槽22是半导体层10的一部分。
如图4所示，背面栅极沟槽22在第二面P2中，沿与第二面P2平行的第一方向延伸。背面栅极沟槽22具有条带形状。多个背面栅极沟槽22在与第一方向正交的第二方向上重复配置。
背面栅极沟槽22贯通缓冲区域30并到达漂移区域32。背面栅极沟槽22的以第二面P2为基准的深度例如为8μm以下。
背面栅极沟槽22的第二方向的宽度例如比表面栅极沟槽21的第二方向的宽度宽。
p型集电极区域26是p+型的半导体区域。p型集电极区域26与第二面P2相接。p型集电极区域26与集电极电极14电连接。p型集电极区域26与集电极电极14相接。p型集电极区域26在IGBT100的接通状态时成为空穴的供给源。
n型集电极区域28是n+型的半导体区域。n型集电极区域28与第二面P2相接。n型集电极区域28与p型集电极区域26相邻地设置。n型集电极区域28与集电极电极14电连接。n型集电极区域28与集电极电极14相接。n型集电极区域28成为在IGBT100的接通动作时电子从漂移区域32流向集电极电极14的路径。
缓冲区域30是n型的半导体区域。缓冲区域30设于p型集电极区域26与第一面P1之间。缓冲区域30设于p型集电极区域26与漂移区域32之间。缓冲区域30设于n型集电极区域28与第一面P1之间。缓冲区域30设于n型集电极区域28与漂移区域32之间。
缓冲区域30的n型杂质浓度比漂移区域32的n型杂质浓度高。缓冲区域30的n型杂质浓度比n型集电极区域28的n型杂质浓度低。
缓冲区域30具有在IGBT100的断开状态下，抑制IGBT100成为击穿(punchthrough)状态的功能。从基极区域36侧向漂移区域32延伸的耗尽层的延伸被缓冲区域30抑制。例如，也能够增加漂移区域32的厚度而省略缓冲区域30。
漂移区域32是n－型的半导体区域。漂移区域32设于p型集电极区域26与第一面P1之间。漂移区域32设于缓冲区域30与基极区域36之间。
漂移区域32的n型杂质浓度比缓冲区域30的n型杂质浓度低。
漂移区域32在IGBT100的接通状态时成为接通电流的路径。漂移区域32具有在IGBT100的断开状态时耗尽化而维持IGBT100的耐压的功能。
基极区域36是p型的半导体区域。基极区域36设于漂移区域32与第一面P1之间。基极区域36与漂移区域32相接。
基极区域36的以第一面P1为基准的深度例如为8μm以下。在基极区域36的与表面栅极电极51对置的区域，在IGBT100的接通状态时形成n型反转层。基极区域36作为晶体管的沟道区域而发挥功能。
发射极区域38是n+型的半导体区域。发射极区域38设于基极区域36与第一面P1之间。发射极区域38在第一面P1中沿第一方向延伸。
发射极区域38与表面栅极绝缘膜41相接。
发射极区域38的n型杂质浓度比漂移区域32的n型杂质浓度高。
发射极区域38与发射极电极12电连接。发射极区域38与发射极电极12相接。发射极区域38在IGBT100的接通状态时成为电子的供给源。
接触区域40是p+型的半导体区域。接触区域40设于基极区域36与第一面P1之间。
接触区域40在第一面P1中沿第一方向延伸。接触区域40与发射极电极12电连接。
接触区域40的p型杂质浓度比基极区域36的p型杂质浓度高。
p型浮动区域34是p+型的半导体区域。p型浮动区域34设于背面栅极沟槽22与基极区域36之间。p型浮动区域34设于背面栅极沟槽22与漂移区域32之间。
p型浮动区域34与基极区域36分离。p型浮动区域34与p型集电极区域26分离。
p型浮动区域34与背面栅极沟槽22相接。p型浮动区域34覆盖背面栅极沟槽22的角部。p型浮动区域34与背面栅极沟槽22的底部以及侧面的一部分相接。
p型浮动区域34的p型杂质浓度例如比基极区域36的p型杂质浓度高。
p型浮动区域34在IGBT100的接通状态时成为空穴的供给源的一部分。
表面栅极电极51设于表面栅极沟槽21中。表面栅极电极51例如为半导体或者金属。表面栅极电极51例如是含有n型杂质或p型杂质的非晶硅、或者含有n型杂质或p型杂质的多晶硅。
表面栅极电极51与表面栅极电极焊盘100b电连接。对表面栅极电极焊盘100b施加第一栅极电压(Vg1)。对表面栅极电极51施加第一栅极电压(Vg1)。
表面栅极绝缘膜41设于表面栅极电极51与半导体层10之间。表面栅极绝缘膜41设于表面栅极电极51与漂移区域32之间、表面栅极电极51与基极区域36之间以及表面栅极电极51与发射极区域38之间。表面栅极绝缘膜41与漂移区域32、基极区域36、以及发射极区域38相接。表面栅极绝缘膜41例如为氧化硅。
背面栅极电极52设于背面栅极沟槽22中。背面栅极电极52例如为半导体或者金属。背面栅极电极52例如是含有n型杂质或p型杂质的非晶硅、或者含有n型杂质或p型杂质的多晶硅。
背面栅极电极52与背面栅极电极焊盘100c电连接。对背面栅极电极焊盘100c施加第二栅极电压(Vg2)。对背面栅极电极52施加第二栅极电压(Vg2)。
背面栅极绝缘膜42设于背面栅极电极52与半导体层10之间。背面栅极绝缘膜42设于背面栅极电极52与p型集电极区域26之间、背面栅极电极52与缓冲区域30之间、背面栅极电极52与漂移区域32之间以及背面栅极电极52与p型浮动区域34之间。
背面栅极绝缘膜42与p型集电极区域26、缓冲区域30、漂移区域32、以及p型浮动区域34相接。背面栅极绝缘膜42例如为氧化硅。
第一层间绝缘层61设于表面栅极电极51与发射极电极12之间。第一层间绝缘层61将表面栅极电极51与发射极电极12之间电分离。第一层间绝缘层61例如为氧化硅。
第二层间绝缘层62设于背面栅极电极52与集电极电极14之间。第二层间绝缘层62将背面栅极电极52与集电极电极14之间电分离。第二层间绝缘层62例如为氧化硅。
接下来，对IGBT100的驱动方法进行说明。
图5是第一实施方式的半导体装置的驱动方法的说明图。图5是对表面栅极电极焊盘100b施加的第一栅极电压(Vg1)与对背面栅极电极焊盘100c施加的第二栅极电压(Vg2)的时序图。
以下，为了便于动作说明，采用具有表面栅极电极51的晶体管这一记述。
在IGBT100的断开状态下，例如对发射极电极12施加发射极电压。发射极电压例如为0V。对集电极电极14施加集电极电压。集电极电压例如为200V以上且6500V以下。
在IGBT100的断开状态下，对表面栅极电极焊盘100b施加断开电压(Voff)。第一栅极电压(Vg1)成为断开电压(Voff)。因而，对表面栅极电极51也施加断开电压(Voff)。
断开电压(Voff)是小于具有表面栅极电极51的晶体管不会成为接通状态的阈值电压的电压，例如为0V或者负电压。
在断开状态下，在与表面栅极电极51对置且与表面栅极绝缘膜41相接的基极区域36不形成n型反转层。
在IGBT100的断开状态下，对背面栅极电极焊盘100c施加初始电压(V0)。第二栅极电压(Vg2)成为初始电压(V0)。因而，对背面栅极电极52也施加初始电压(V0)。
初始电压(V0)例如为在与背面栅极电极52对置且与背面栅极绝缘膜42相接的缓冲区域30以及漂移区域32不形成p型反转层的电压。初始电压(V0)是比在缓冲区域30以及漂移区域32形成p型反转层的阈值电压高的电压。初始电压(V0)例如为0V或者正电压。
在断开状态下，在与背面栅极绝缘膜42相接的缓冲区域30以及漂移区域32不形成p型反转层。因此，p型集电极区域26与p型浮动区域34被电分离。因此，p型浮动区域34的电位浮动。
在IGBT100的断开状态下，在集电极电极14与发射极电极12之间不流过电流。
在使IGBT100为接通状态时(图5的时刻t1)，对表面栅极电极焊盘100b施加接通电压(Von)。第一栅极电压(Vg1)成为接通电压(Von)。对表面栅极电极51也施加接通电压(Von)。
接通电压(Von)是指，超过具有表面栅极电极51的晶体管的阈值电压的正电压。接通电压(Von)例如为15V。通过对表面栅极电极51施加接通电压(Von)，具有表面栅极电极51的晶体管成为接通状态。
在使IGBT100为接通状态时(图5的时刻t1)，对背面栅极电极焊盘100c施加第一电压(V1)。第二栅极电压(Vg2)成为第一电压(V1)。因而，对背面栅极电极52也施加第一电压(V1)。
另外，在图5中，例示了对表面栅极电极焊盘100b施加接通电压(Von)的时刻与对背面栅极电极焊盘100c施加第一电压(V1)的时刻相同的情况，但两个时刻也可以不一定相同。一方的时刻也可以在另一方的时刻之前。
第一电压(V1)是在与背面栅极电极52对置且与背面栅极绝缘膜42相接的缓冲区域30以及漂移区域32形成p型反转层的电压。第一电压(V1)为负电压。第一电压(V1)例如为－15V以上且小于0V。
通过对背面栅极电极52施加第一电压(V1)，在与背面栅极绝缘膜42相接的缓冲区域30以及漂移区域32形成p型反转层。因而，p型集电极区域26与p型浮动区域34被电连接。
在IGBT100的接通状态下，p型集电极区域26与p型浮动区域34被电连接。因此，p型浮动区域34的电位成为与p型集电极区域26的电位相同的电位。
因而，p型浮动区域34也与p型集电极区域相同，作为空穴注入区域而发挥功能。在IGBT100的接通状态下，在集电极电极14与发射极电极12之间，接通电流也与p型集电极区域26一同流过p型浮动区域34。
在使IGBT100为断开状态时(图5的时刻t3)，对表面栅极电极焊盘100b施加断开电压(Voff)。第一栅极电压(Vg1)成为断开电压(Voff)。对表面栅极电极51也施加断开电压(Voff)。
例如，在使第一栅极电压(Vg1)从接通电压(Von)变为断开电压(Voff)之前、即时刻t3之前，使第二栅极电压(Vg2)从第一电压(V1)变为第二电压(V2)。使对背面栅极电极焊盘100c施加的电压在时刻t2从第一电压(V1)变为第二电压(V2)。
第二电压(V2)是初始电压(V0)。对背面栅极电极52也施加初始电压(V0)。初始电压(V0)是比在缓冲区域30以及漂移区域32形成p型反转层的阈值电压高的电压。初始电压(V0)例如为0V或者正电压。
通过对背面栅极电极52施加0V或者正电压，形成于与背面栅极绝缘膜42相接的漂移区域32的p型反转层消失。因而，p型集电极区域26与p型浮动区域34被电分离。
另外，在图5中，例示了时刻t2为时刻t3之前的情况，但时刻t2也可以与时刻t3相同。另外，时刻t2也可以在时刻t3之后。
时刻t2与时刻t3之间例如为20微秒以下。
接下来，对第一实施方式的半导体装置的作用以及效果进行说明。
为了实现IGBT的低功耗化，期望减少稳态损失、断开损失等损失。为了减少稳态损失，需要减少IGBT的接通电阻。例如，为了减少接通电阻，考虑减薄漂移区域的厚度。但是，在该情况下，IGBT的耐压会降低。即，接通电阻与耐压处于权衡关系。
另外，为了减少接通电阻，例如考虑使用沟槽栅极构造。通过使用沟槽构造，能够在漂移区域高效地蓄积载流子，降低接通电阻。但是，在充分地蓄积载流子而实现低接通电阻的情况下，在IGBT的断开时应从漂移区域排出的载流子的量变多。因此，断开时间变长，断开损失变大。即，接通电阻与断开损失处于权衡关系。
第一实施方式的IGBT100在断开状态下，在与背面栅极绝缘膜42相接的缓冲区域30以及漂移区域32不形成p型反转层。因此，p型集电极区域26与p型浮动区域34被电分离。因而，漂移区域的有效厚度与基极区域36和p型集电极区域26之间的距离相等。
另一方面，在IGBT100的接通状态下，在与背面栅极绝缘膜42相接的缓冲区域30以及漂移区域32形成p型反转层。因此，p型集电极区域26与p型浮动区域34被电连接，p型浮动区域34也与p型集电极区域相同，作为空穴注入区域而发挥功能。因而，漂移区域的有效厚度与基极区域36和p型浮动区域34之间的距离相等，与断开状态的情况相比变短。
IGBT100在断开状态的情况和接通状态的情况下，漂移区域的有效厚度发生变化。接通状态的情况与断开状态的情况相比，漂移区域的有效厚度变薄。因而，改善了接通电阻与耐压的权衡关系。由此，能够降低IGBT100的接通电阻，减少稳态损失。
在使IGBT100为断开状态时，形成于与背面栅极绝缘膜42相接的漂移区域32的p型反转层消失。因此，p型集电极区域26与p型浮动区域34被电分离。
p型浮动区域34被电分离，从而使得电子从漂移区域32通过缓冲区域30以及n型集电极区域28向集电极电极14排出的路径发挥作用。即，n型的漂移区域32与集电极电极14短路的阳极·短路的效果变强。
可促进载流子从漂移区域32的排出。因此，断开时间变短。即，改善了接通电阻与断开损失的权衡关系。由此，能够减少IGBT100的断开损失。
在IGBT100中，从基极区域36到p型浮动区域34的距离比从基极区域36到n型集电极区域28的距离短。换言之，p型浮动区域34与n型集电极区域28相分离。因而，也不易产生因设有n型集电极区域28而引起的接通电流的上升电压的增加。由此，接通时间变短，能够减少接通损失。
另外，在IGBT100中，p型浮动区域34覆盖背面栅极沟槽22的角部。因而，在IGBT100的断开状态时，对背面栅极沟槽22的角部的背面栅极绝缘膜42施加的电场强度被缓和。因而，提高了背面栅极绝缘膜42的可靠性。
从容易形成背面栅极沟槽22的观点出发，优选背面栅极沟槽22的以第二面P2为基准的深度比表面栅极沟槽21的以第一面P1为基准的深度浅。
另一方面，从降低IGBT100的接通电阻的观点出发，优选背面栅极沟槽22的以第二面P2为基准的深度比表面栅极沟槽21的以第一面P1为基准的深度深。
从增加IGBT100为接通状态时的从p型浮动区域34的空穴注入量的观点出发，优选p型浮动区域34的p型杂质浓度比基极区域36的p型杂质浓度高。
以上，根据第一实施方式，能够实现可以减少稳态损失以及断开损失的半导体装置。
(第二实施方式)
第二实施方式的半导体装置在如下方面与第一实施方式的半导体装置不同，即，半导体层不包含与第二面相接且与第二电极电连接的第二导电型的第六半导体区域。以下，对于与第一实施方式重复的内容，有时省略一部分的记述。
第二实施方式的半导体装置是在半导体层的表面以及背面具备栅极电极的两面栅极构造的IGBT200。另外，IGBT200具有表面以及背面的栅极电极设于沟槽中的沟槽栅极构造。以下，以第一导电型为p型、第二导电型为n型的情况为例进行说明。
图6是第二实施方式的半导体装置的一部分的示意剖面图。图6是与第一实施方式的图1对应的图。
第二实施方式的IGBT200具备半导体层10、发射极电极12(第一电极)，集电极电极14(第二电极)、表面栅极绝缘膜41(第一栅极绝缘膜)、背面栅极绝缘膜42(第二栅极绝缘膜)、表面栅极电极51(第一栅极电极)、背面栅极电极52(第二栅极电极)、第一层间绝缘层61、第二层间绝缘层62。
在半导体层10中，设置有表面栅极沟槽21(第一沟槽)、背面栅极沟槽22(第二沟槽)、p型集电极区域26(第一半导体区域)、缓冲区域30(第七半导体区域)、漂移区域32(第二半导体区域)、p型浮动区域34(第五半导体区域)、基极区域36(第三半导体区域)、发射极区域38(第四半导体区域)以及接触区域40。
IGBT200的半导体层10不具有第一实施方式的IGBT100的半导体层10所具有的n型集电极区域28(第六半导体区域)。
根据第二实施方式的IGBT200，与第一实施方式相同，在断开状态的情况和接通状态的情况下，漂移区域的有效厚度发生变化。在接通状态的情况下，与断开状态的情况相比，漂移区域的有效厚度变薄。因而，改善了接通电阻与耐压的权衡关系。由此，能够降低IGBT200的接通电阻，减少稳态损失。
以上，根据第二实施方式，能够实现可以减少稳态损失的半导体装置。
(第三实施方式)
第三实施方式的半导体装置在如下方面与第一实施方式的半导体装置不同，即，第一沟槽在第一面中沿与第一面平行的第一方向延伸，第二沟槽在第二面中沿与第一面平行且与第一方向正交的第二方向延伸。以下，对于与第一实施方式重复的内容，有时省略一部分的记述。
第三实施方式的半导体装置是在半导体层的表面以及背面具备栅极电极的两面栅极构造的IGBT300。另外，IGBT300具有表面以及背面的栅极电极设于沟槽中的沟槽栅极构造。以下，以第一导电型为p型、第二导电型为n型的情况为例进行说明。
图7是第三实施方式的半导体装置的一部分的示意剖面图。图8以及图9是第三实施方式的半导体装置的一部分的示意俯视图。图10是第三实施方式的半导体装置的一部分的示意剖面图。
图7是图9的BB’截面。图8是半导体层的表面、即第一面P1的俯视图。图9是半导层的背面、即第二面P2的俯视图。图10是图9的CC’截面。
第三实施方式的IGBT300具备半导体层10、发射极电极12(第一电极)、集电极电极14(第二电极)、表面栅极绝缘膜41(第一栅极绝缘膜)、背面栅极绝缘膜42(第二栅极绝缘膜)、表面栅极电极51(第一栅极电极)、背面栅极电极52(第二栅极电极)、第一层间绝缘层61、第二层间绝缘层62。
在半导体层10中，设置有表面栅极沟槽21(第一沟槽)、背面栅极沟槽22(第二沟槽)、p型集电极区域26(第一半导体区域)、n型集电极区域28(第六半导体区域)、缓冲区域30(第七半导体区域)、漂移区域32(第二半导体区域)、p型浮动区域34(第五半导体区域)、基极区域36(第三半导体区域)、发射极区域38(第四半导体区域)以及接触区域40。
表面栅极沟槽21在第一面P1中沿与第一面P1平行的第一方向延伸。另外，背面栅极沟槽22在第二面P2中沿与第一面P1平行且与第一方向正交的第二方向延伸。背面栅极沟槽22沿与表面栅极沟槽21正交的方向延伸。
通过背面栅极沟槽22沿与表面栅极沟槽21正交的方向延伸，使得IGBT300的接通电流的流动均匀化。因而，不易产生局部的接通电流的集中。因而，提高了IGBT300的可靠性以及破坏耐量。
以上，根据第三实施方式，与第一实施方式相同，能够实现可以减少稳态损失以及断开损失的半导体装置。而且，能够实现提高了可靠性以及破坏耐量的半导体装置。
(第四实施方式)
第四实施方式的半导体装置在如下方面与第一实施方式的半导体装置不同，即，还包括设于第一面侧的第三沟槽，且还具备：导电层，设于第三沟槽中，并与第一电极电连接；以及绝缘膜，设于导电层与第二半导体区域之间及导电层与第三半导体区域之间。以下，对于与第一实施方式重复的内容，有时省略一部分的记述。
第四实施方式的半导体装置是在半导体层的表面以及背面具备栅极电极的两面栅极构造的IGBT400。另外，IGBT400具有表面以及背面的栅极电极设于沟槽中的沟槽栅极构造。以下，以第一导电型为p型、第二导电型为n型的情况为例进行说明。
图11是第四实施方式的半导体装置的一部分的示意剖面图。图11第一实施方式的图1对应的图。
第四实施方式的IGBT400具备半导体层10、发射极电极12(第一电极)、集电极电极14(第二电极)、表面栅极绝缘膜41(第一栅极绝缘膜)、背面栅极绝缘膜42(第二栅极绝缘膜)、虚设栅极绝缘膜43(绝缘膜)、表面栅极电极51(第一栅极电极)、背面栅极电极52(第二栅极电极)、虚设栅极电极53(导电层)、第一层间绝缘层61、第二层间绝缘层62。
在半导体层10中，设置有表面栅极沟槽21(第一沟槽)、背面栅极沟槽22(第二沟槽)、虚设栅极沟槽23(第三沟槽)、p型集电极区域26(第一半导体区域)、n型集电极区域28(第六半导体区域)、缓冲区域30(第七半导体区域)、漂移区域32(第二半导体区域)、p型浮动区域34(第五半导体区域)、基极区域36(第三半导体区域)、发射极区域38(第四半导体区域)以及接触区域40。
虚设栅极沟槽23设于半导体层10的第一面P1侧。虚设栅极沟槽23与基极区域36相接地设置。
虚设栅极沟槽23是设于半导体层10的槽。虚设栅极沟槽23是半导体层10的一部分。
虚设栅极沟槽23在第一面P1中沿与第一面P1平行的第一方向延伸。虚设栅极沟槽23具有条带形状。多个虚设栅极沟槽23沿与第一方向正交的第二方向重复配置。
虚设栅极沟槽23被夹在2个表面栅极沟槽21之间而设置。
虚设栅极沟槽23贯通基极区域36并到达漂移区域32。虚设栅极沟槽23的以第一面P1为基准的深度例如为8μm以下。
虚设栅极电极53设于虚设栅极沟槽23中。虚设栅极电极53例如为半导体或者金属。虚设栅极电极53例如是含有n型杂质或p型杂质的非晶硅、或者含有n型杂质或p型杂质的多晶硅。
虚设栅极电极53与发射极电极12电连接。虚设栅极电极53与发射极电极12为相同的电位。
虚设栅极绝缘膜43设于虚设栅极电极53与半导体层10之间。虚设栅极绝缘膜43设于虚设栅极电极53与漂移区域32之间、虚设栅极电极53与基极区域36之间以及虚设栅极电极53与接触区域40之间。虚设栅极绝缘膜43与漂移区域32、基极区域36、以及接触区域40相接。虚设栅极绝缘膜43与发射极区域38分离。虚设栅极绝缘膜43例如为氧化硅。
第四实施方式的IGBT400通过设置虚设栅极沟槽23、虚设栅极绝缘膜43、以及虚设栅极电极53，能够在接通状态时，增加蓄积于漂移区域的载流子的量。由此，能够降低IGBT400的接通电阻，减少稳态损失。
以上，根据第四实施方式，第一实施方式相同，能够实现可以减少稳态损失以及断开损失的半导体装置。而且，能够降低接通电阻，减少稳态损失。
(第五实施方式)
第五实施方式的半导体电路在如下方面与第一实施方式的半导体装置不同，即，具备以如下方式控制半导体装置的控制电路：在对第一栅极电极施加了接通电压时，在第一导电型为p型的情况下，对第二栅极电极施加负电压，在第一导电型为n型的情况下，对第二栅极电极施加正电压。以下，对于与第一实施方式重复的内容，有时省略一部分的记述。
图12是第五实施方式的半导体电路的示意图。第五实施方式的半导体电路500具备第一实施方式的IGBT100与控制电路150。半导体电路500例如是安装有IGBT100与控制电路150的半导体模块。
IGBT100具备晶体管区域100a、表面栅极电极焊盘100b、背面栅极电极焊盘100c。背面栅极电极焊盘100c相对于表面栅极电极焊盘100b位于半导体芯片的相反面侧。
控制电路150控制IGBT100。控制电路150为栅极驱动电路。栅极驱动电路控制对表面栅极电极焊盘100b以及背面栅极电极焊盘100c施加的电压。栅极驱动电路控制对表面栅极电极51施加的第一栅极电压(Vg1)以及对背面栅极电极52施加的第二栅极电压(Vg2)。
在对表面栅极电极51施加了接通电压(Von)时，栅极驱动电路控制第一栅极电压(Vg1)与第二栅极电压(Vg2)，以对背面栅极电极52施加负电压。
以上，根据第五实施方式，能够实现可以减少稳态损失以及断开损失的半导体电路。
在第一至第四实施方式中，以半导体层为单晶硅的情况为例进行了说明，但半导体层并不限定于单晶硅。例如，也可以是单晶碳化硅等其他单晶半导体。
在第一、第二以及第四实施方式中，以表面栅极沟槽21以及背面栅极沟槽22均为条带形状的情况为例进行了说明，但表面栅极沟槽21以及背面栅极沟槽22的形状并不限定于条带形状。例如，也可以是表面栅极沟槽21以及背面栅极沟槽22中某一方、或者两方为多边形状等条带形状以外的形状。
在第一至第五实施方式中，以第一导电型为p型、第二导电型为n型的情况为例进行了说明，但也能够将第一导电型设为n型、第二导电型设为p型。在将第一导电型设为n型、第二导电型设为p型的情况下，例如第二电压(V2)为正电压。
在第一至第四实施方式中，以缓冲区域30与基极区域36之间的距离比p型浮动区域34与基极区域36之间的距离长的情况为例进行了说明，但也能够使缓冲区域30与基极区域36之间的距离比p型浮动区域34与基极区域36之间的距离短。在该情况下，p型浮动区域34被缓冲区域30包围。
在第五实施方式中，以半导体装置为第一实施方式的半导体装置的情况为例进行了说明，但半导体装置也可以是第一至第四实施方式的半导体装置。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式来实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更。例如，也可以将一实施方式的构成要素置换或者变更为其他实施方式的构成要素。这些实施方式及其变形包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其等效的范围内。

Claims (8)

1.一种半导体装置，具备：
半导体层，具有第一面和与所述第一面对置的第二面，并且包括：
第一沟槽，设于所述第一面侧；
第二沟槽，设于所述第二面侧；
第一导电型的第一半导体区域，与所述第二面相接；
第二导电型的第二半导体区域，设于所述第一半导体区域与所述第一面之间；
第一导电型的第三半导体区域，设于所述第二半导体区域与所述第一面之间；
第二导电型的第四半导体区域，设于所述第三半导体区域与所述第一面之间；以及
第一导电型的第五半导体区域，设于所述第二沟槽与所述第三半导体区域之间，与所述第三半导体区域及所述第一半导体区域分离，并与所述第二沟槽相接；
第一栅极电极，设于所述第一沟槽中；
第一栅极绝缘膜，设于所述第一栅极电极与所述第二半导体区域之间、所述第一栅极电极与所述第三半导体区域之间及所述第一栅极电极与所述第四半导体区域之间；
第二栅极电极，设于所述第二沟槽中；
第二栅极绝缘膜，设于所述第二栅极电极与所述第一半导体区域之间及所述第二栅极电极与所述第五半导体区域之间；
第一电极，设于所述半导体层的所述第一面侧，并与所述第四半导体区域电连接；以及
第二电极，设于所述半导体层的所述第二面侧，并与所述第一半导体区域电连接，
所述半导体层还包含第二导电型的第六半导体区域，该第六半导体区域与所述第二面相接，电连接于所述第二电极，以与所述第二半导体区域之间不夹着第一导电型的半导体区域的方式与所述第二半导体区域电连接。
2.如权利要求1所述的半导体装置，
所述第一沟槽在所述第一面中，沿与所述第一面平行的第一方向延伸，
所述第二沟槽在所述第二面中，沿与所述第一面平行且与所述第一方向正交的第二方向延伸。
3.如权利要求1或2所述的半导体装置，
所述半导体层还包括第三沟槽，该第三沟槽设于所述第一面侧，
所述半导体装置还具备：
导电层，设于所述第三沟槽中，并与所述第一电极电连接；以及
绝缘膜，设于所述导电层与所述第二半导体区域之间及所述导电层与所述第三半导体区域之间。
4.如权利要求1或2所述的半导体装置，
所述半导体层还包括第二导电型的第七半导体区域，该第七半导体区域设于所述第一半导体区域与所述第二半导体区域之间，与所述第二半导体区域相比第二导电型杂质浓度更高。
5.如权利要求4所述的半导体装置，
所述第五半导体区域被所述第七半导体区域包围。
6.如权利要求1或2所述的半导体装置，
所述第五半导体区域的第一导电型杂质浓度比所述第三半导体区域的第一导电型杂质浓度高。
7.如权利要求1或2所述的半导体装置，
所述第一半导体区域与所述第二沟槽相接。
8.一种半导体电路，具备：
权利要求1至7中任一项所述的半导体装置；以及
控制电路，以如下方式控制所述半导体装置：在对所述第一栅极电极施加了接通电压时，在第一导电型为p型的情况下，对所述第二栅极电极施加负电压，在第一导电型为n型的情况下，对所述第二栅极电极施加正电压。
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