JP2021150544A - 半導体装置及び半導体回路 - Google Patents

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Abstract

【課題】損失の低減を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の面と第２の面を有する半導体層であって、第１の面の側の第１のトレンチと、第２の面の側の第２のトレンチと、第１導電形の第１の半導体領域と、第１の半導体領域と第１の面との間の第２導電形の第２の半導体領域と、第２の半導体領域と第１の面との間の第１導電形の第３の半導体領域と、第３の半導体領域と第１の面との間の第２導電形の第４の半導体領域と、第２のトレンチと第３の半導体領域との間に設けられ、第３の半導体領域及び第１の半導体領域と離間し、第２のトレンチに接する第１導電形の第５の半導体領域と、を含む半導体層と、第１のトレンチの中の第１のゲート電極と、第２のトレンチの中の第２のゲート電極と、半導体層の第１の面の側の第１の電極と、半導体層の第２の面の第２の電極とを、備える。【選択図】図２

Description

本発明の実施形態は、半導体装置及び半導体回路に関する。
電力用の半導体装置の一例として、トレンチゲート構造のＩｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）がある。トレンチゲート構造のＩＧＢＴは、例えば、コレクタ電極上に、ｐ形のコレクタ領域、ｎ形のドリフト領域、ｐ形のベース領域が設けられる。そして、ｐ形のベース領域を貫通し、ｎ形のドリフト領域に達するトレンチ内に、ゲート絶縁膜を間に挟んでゲート電極が設けられる。さらに、ｐ形のベース領域表面のトレンチに隣接する領域に、エミッタ電極に接続されるｎ形のエミッタ領域が設けられる。
上記ＩＧＢＴでは、ゲート電極に閾値電圧より高い正電圧が印加されることにより、ｐ形のベース領域にチャネルが形成される。そして、ｎ形のエミッタ領域からｎ形ドリフト領域に電子が注入され、ｐ形のコレクタ領域からｎ形ドリフト領域に正孔が注入される。これにより、コレクタ電極とエミッタ電極との間に電子と正孔をキャリアとするオン電流が流れる。
ＩＧＢＴの低消費電力化を実現するために、定常損失やターンオフ損失等の損失を低減することが望まれる。
特開平１−５７６７４号公報
本発明が解決しようとする課題は、損失の低減を可能とする半導体装置及び半導体回路を提供することにある。
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、前記第１の面の側に設けられた第１のトレンチと、前記第２の面の側に設けられた第２のトレンチと、前記第２の面に接する第１導電形の第１の半導体領域と、前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、前記第３の半導体領域と前記第１の面との間に設けられた第２導電形の第４の半導体領域と、前記第２のトレンチと前記第３の半導体領域との間に設けられ、前記第３の半導体領域及び前記第１の半導体領域と離間し、前記第２のトレンチに接する第１導電形の第５の半導体領域と、を含む半導体層と、前記第１のトレンチの中に設けられた第１のゲート電極と、前記第１のゲート電極と前記第２の半導体領域との間、前記第１のゲート電極と前記第３の半導体領域との間、及び、前記第１のゲート電極と前記第４の半導体領域との間に設けられた第１のゲート絶縁膜と、前記第２のトレンチの中に設けられた第２のゲート電極と、前記第２のゲート電極と前記第１の半導体領域との間、及び、前記第２のゲート電極と前記第５の半導体領域との間に設けられた第２のゲート絶縁膜と、前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域に電気的に接続された第１の電極と、前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域に電気的に接続された第２の電極と、を備える。
第１の実施形態の半導体装置の模式図。 第１の実施形態の半導体装置の一部の模式断面図。 第１の実施形態の半導体装置の一部の模式平面図。 第１の実施形態の半導体装置の一部の模式平面図。 第１の実施形態の半導体装置の駆動方法の説明図。 第２の実施形態の半導体装置の一部の模式断面図。 第３の実施形態の半導体装置の一部の模式断面図。 第３の実施形態の半導体装置の一部の模式平面図。 第３の実施形態の半導体装置の一部の模式平面図。 第３の実施形態の半導体装置の一部の模式断面図。 第４の実施形態の半導体装置の一部の模式断面図。 第５の実施形態の半導体回路の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
本明細書中、ｎ＋形、ｎ形、ｎ−形との表記がある場合、ｎ＋形、ｎ形、ｎ−形の順でｎ形の不純物濃度が低くなっていることを意味する。また、ｐ＋形、ｐ形、ｐ−形の表記がある場合、ｐ＋形、ｐ形、ｐ−形の順で、ｐ形の不純物濃度が低くなっていることを意味する。
本明細書中、半導体領域の不純物濃度の分布及び絶対値は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）を用いて測定することが可能である。また、２つの半導体領域の不純物濃度の相対的な大小関係は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）を用いて判定することが可能である。また、不純物濃度の分布及び絶対値は、例えば、拡がり抵抗測定法（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ａｎａｌｙｓｉｓ：ＳＲＡ）を用いて測定することが可能である。ＳＣＭ及びＳＲＡでは、半導体領域のキャリア濃度の相対的な大小関係や絶対値が求まる。不純物の活性化率を仮定することで、ＳＣＭ及びＳＲＡの測定結果から、２つの半導体領域の不純物濃度の間の相対的な大小関係、不純物濃度の分布、及び、不純物濃度の絶対値を求めることが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層であって、第１の面の側に設けられた第１のトレンチと、第２の面の側に設けられた第２のトレンチと、第２の面に接する第１導電形の第１の半導体領域と、第１の半導体領域と第１の面との間に設けられた第２導電形の第２の半導体領域と、第２の半導体領域と第１の面との間に設けられた第１導電形の第３の半導体領域と、第３の半導体領域と第１の面との間に設けられた第２導電形の第４の半導体領域と、第２のトレンチと第３の半導体領域との間に設けられ、第３の半導体領域及び第１の半導体領域と離間し、第２のトレンチに接する第１導電形の第５の半導体領域と、を含む半導体層と、第１のトレンチの中に設けられた第１のゲート電極と、第１のゲート電極と第２の半導体領域との間、第１のゲート電極と第３の半導体領域との間、及び、第１のゲート電極と第４の半導体領域との間に設けられた第１のゲート絶縁膜と、第２のトレンチの中に設けられた第２のゲート電極と、第２のゲート電極と第１の半導体領域との間、及び、第２のゲート電極と第５の半導体領域との間に設けられた第２のゲート絶縁膜と、半導体層の第１の面の側に設けられ、第４の半導体領域に電気的に接続された第１の電極と、半導体層の第２の面の側に設けられ、第１の半導体領域に電気的に接続された第２の電極と、を備える。
第１の実施形態の半導体装置は、半導体層の表面及び裏面にゲート電極を備える両面ゲート構造のＩＧＢＴ１００である。また、ＩＧＢＴ１００は、表面及び裏面のゲート電極がトレンチの中に設けられたトレンチゲート構造を有する。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。
図１は、第１の実施形態の半導体装置の模式図である。図１は、ＩＧＢＴ１００の半導体チップのレイアウト図である。ＩＧＢＴ１００は、トランジスタ領域１００ａ、表面ゲート電極パッド１００ｂ、裏面ゲート電極パッド１００ｃを備える。裏面ゲート電極パッド１００ｃは、表面ゲート電極パッド１００ｂに対して半導体チップの反対面側に位置する。
図２は、第１の実施形態の半導体装置の一部の模式断面図である。図３及び図４は、第１の実施形態の半導体装置の一部の模式平面図である。図２は、図１及び図３のＡＡ’断面である。図３は、半導体層の表面、すなわち、第１の面Ｐ１における平面図である。図４は、半導層の裏面、すなわち、第２の面Ｐ２における平面図である。
第１の実施形態のＩＧＢＴ１００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、表面ゲート絶縁膜４１（第１のゲート絶縁膜）、裏面ゲート絶縁膜４２（第２のゲート絶縁膜）、表面ゲート電極５１（第１のゲート電極）、裏面ゲート電極５２（第２のゲート電極）、第１の層間絶縁層６１、第２の層間絶縁層６２を備える。
半導体層１０の中には、表面ゲートトレンチ２１（第１のトレンチ）、裏面ゲートトレンチ２２（第２のトレンチ）、ｐ形コレクタ領域２６（第１の半導体領域）、ｎ形コレクタ領域２８（第６の半導体領域）、バッファ領域３０（第７の半導体領域）、ドリフト領域３２（第２の半導体領域）、ｐ形フローティング領域３４（第５の半導体領域）、ベース領域３６（第３の半導体領域）、エミッタ領域３８（第４の半導体領域）、及び、コンタクト領域４０が設けられる。
半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、４０μｍ以上７００μｍ以下である。
本明細書中、第１の面Ｐ１に平行な一方向を第１の方向と称する。また、第１の面Ｐ１に平行で第１の方向に直交する方向を第２の方向と称する。
エミッタ電極１２は、半導体層１０の第１の面Ｐ１の側に設けられる。エミッタ電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。
エミッタ電極１２は、ＩＧＢＴ１００のエミッタ電極として機能する。
エミッタ電極１２は、例えば、金属である。エミッタ電極１２は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、及び、多結晶シリコン（Ｓｉ）からなる群から選ばれる少なくとも一つの金属又は半導体を含む。
エミッタ電極１２は、エミッタ領域３８に電気的に接続される。エミッタ電極１２は、コンタクト領域４０に電気的に接続される。エミッタ電極１２は、コンタクト領域４０を介してベース領域３６に電気的に接続される。
コレクタ電極１４は、半導体層１０の第２の面Ｐ２の側に設けられる。コレクタ電極１４の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。
コレクタ電極１４は、例えば、金属である。コレクタ電極１４は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、及び、多結晶シリコン（Ｓｉ）からなる群から選ばれる少なくとも一つの金属又は半導体を含む。
コレクタ電極１４は、ｐ形コレクタ領域２６及びｎ形コレクタ領域２８に電気的に接続される。
表面ゲートトレンチ２１は、半導体層１０の第１の面Ｐ１の側に設けられる。表面ゲートトレンチ２１は、ベース領域３６に接して設けられる。
表面ゲートトレンチ２１は、半導体層１０に設けられた溝である。表面ゲートトレンチ２１は、半導体層１０の一部である。
表面ゲートトレンチ２１は、図３に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。表面ゲートトレンチ２１は、ストライプ形状を有する。複数の表面ゲートトレンチ２１は、第１の方向に直交する第２の方向に繰り返し配置される。
表面ゲートトレンチ２１は、ベース領域３６を貫通し、ドリフト領域３２に達する。表面ゲートトレンチ２１の第１の面Ｐ１を基準とする深さは、例えば、８μｍ以下である。
裏面ゲートトレンチ２２は、半導体層１０の第２の面Ｐ２の側に設けられる。裏面ゲートトレンチ２２は、バッファ領域３０及びドリフト領域３２に接して設けられる。
裏面ゲートトレンチ２２は、半導体層１０に設けられた溝である。裏面ゲートトレンチ２２は、半導体層１０の一部である。
裏面ゲートトレンチ２２は、図４に示すように、第２の面Ｐ２において、第２の面Ｐ２に平行な第１の方向に延伸する。裏面ゲートトレンチ２２は、ストライプ形状を有する。複数の裏面ゲートトレンチ２２は、第１の方向に直交する第２の方向に繰り返し配置される。
裏面ゲートトレンチ２２は、バッファ領域３０を貫通し、ドリフト領域３２に達する。裏面ゲートトレンチ２２の第２の面Ｐ２を基準とする深さは、例えば、８μｍ以下である。
裏面ゲートトレンチ２２の第２の方向の幅は、例えば、表面ゲートトレンチ２１の第２の方向の幅よりも広い。
ｐ形コレクタ領域２６は、ｐ＋形の半導体領域である。ｐ形コレクタ領域２６は、第２の面Ｐ２に接する。ｐ形コレクタ領域２６は、コレクタ電極１４に電気的に接続される。ｐ形コレクタ領域２６は、コレクタ電極１４に接する。ｐ形コレクタ領域２６は、ＩＧＢＴ１００のオン状態の際にホールの供給源となる。
ｎ形コレクタ領域２８は、ｎ＋形の半導体領域である。ｎ形コレクタ領域２８は、第２の面Ｐ２に接する。ｎ形コレクタ領域２８は、ｐ形コレクタ領域２６に隣り合って設けられる。ｎ形コレクタ領域２８は、コレクタ電極１４に電気的に接続される。ｎ形コレクタ領域２８は、コレクタ電極１４に接する。ｎ形コレクタ領域２８は、ＩＧＢＴ１００のターンオン動作の際に電子がドリフト領域３２からコレクタ電極１４に流れる経路となる。
バッファ領域３０は、ｎ形の半導体領域である。バッファ領域３０は、ｐ形コレクタ領域２６と第１の面Ｐ１との間に設けられる。バッファ領域３０は、ｐ形コレクタ領域２６とドリフト領域３２との間に設けられる。バッファ領域３０は、ｎ形コレクタ領域２８と第１の面Ｐ１との間に設けられる。バッファ領域３０は、ｎ形コレクタ領域２８とドリフト領域３２との間に設けられる。
バッファ領域３０のｎ形不純物濃度は、ドリフト領域３２のｎ形不純物濃度より高い。バッファ領域３０のｎ形不純物濃度は、ｎ形コレクタ領域２８のｎ形不純物濃度より低い。
バッファ領域３０は、ＩＧＢＴ１００のオフ状態において、ＩＧＢＴ１００がパンチスルー状態になることを抑制する機能を有する。ベース領域３６の側からドリフト領域３２に伸びる空乏層の伸びが、バッファ領域３０で抑制される。例えば、ドリフト領域３２の厚さを厚くして、バッファ領域３０を省略することも可能である。
ドリフト領域３２は、ｎ−形の半導体領域である。ドリフト領域３２は、ｐ形コレクタ領域２６と第１の面Ｐ１との間に設けられる。ドリフト領域３２は、バッファ領域３０とベース領域３６との間に設けられる。
ドリフト領域３２のｎ形不純物濃度は、バッファ領域３０のｎ形不純物濃度より低い。
ドリフト領域３２は、ＩＧＢＴ１００のオン状態の際にオン電流の経路となる。ドリフト領域３２は、ＩＧＢＴ１００のオフ状態の際に空乏化し、ＩＧＢＴ１００の耐圧を維持する機能を有する。
ベース領域３６は、ｐ形の半導体領域である。ベース領域３６は、ドリフト領域３２と第１の面Ｐ１との間に設けられる。ベース領域３６は、ドリフト領域３２に接する。
ベース領域３６の第１の面Ｐ１を基準とする深さは、例えば、８μｍ以下である。ベース領域３６の表面ゲート電極５１と対向する領域には、ＩＧＢＴ１００のオン状態の際にｎ形反転層が形成される。ベース領域３６はトランジスタのチャネル領域として機能する。
エミッタ領域３８は、ｎ＋形の半導体領域である。エミッタ領域３８は、ベース領域３６と第１の面Ｐ１との間に設けられる。エミッタ領域３８は、第１の面Ｐ１において、第１の方向に延びる。
エミッタ領域３８は、表面ゲート絶縁膜４１に接する。
エミッタ領域３８のｎ形不純物濃度は、ドリフト領域３２のｎ形不純物濃度より高い。
エミッタ領域３８は、エミッタ電極１２に電気的に接続される。エミッタ領域３８は、エミッタ電極１２に接する。エミッタ領域３８は、ＩＧＢＴ１００のオン状態の際に電子の供給源となる。
コンタクト領域４０は、ｐ＋形の半導体領域である。コンタクト領域４０は、ベース領域３６と第１の面Ｐ１との間に設けられる。
コンタクト領域４０は、第１の面Ｐ１において、第１の方向に延伸する。コンタクト領域４０は、エミッタ電極１２に電気的に接続される。
コンタクト領域４０のｐ形不純物濃度は、ベース領域３６のｐ形不純物濃度よりも高い。
ｐ形フローティング領域３４は、ｐ＋形の半導体領域である。ｐ形フローティング領域３４は、裏面ゲートトレンチ２２とベース領域３６との間に設けられる。ｐ形フローティング領域３４は、裏面ゲートトレンチ２２と、ドリフト領域３２との間に設けられる。
ｐ形フローティング領域３４は、ベース領域３６と離間する。ｐ形フローティング領域３４は、ｐ形コレクタ領域２６と離間する。
ｐ形フローティング領域３４は、裏面ゲートトレンチ２２に接する。ｐ形フローティング領域３４は、裏面ゲートトレンチ２２の角部を覆う。ｐ形フローティング領域３４は、裏面ゲートトレンチ２２の底部及び側面の一部に接する。
ｐ形フローティング領域３４のｐ形不純物濃度は、例えば、ベース領域３６のｐ形不純物濃度よりも高い。
ｐ形フローティング領域３４は、ＩＧＢＴ１００のオン状態の際にホールの供給源の一部となる。
表面ゲート電極５１は、表面ゲートトレンチ２１の中に設けられる。表面ゲート電極５１は、例えば、半導体又は金属である。表面ゲート電極５１は、例えば、ｎ形不純物又はｐ形不純物を含むアモルファスシリコン、又は、ｎ形不純物又はｐ形不純物を含む多結晶シリコンである。
表面ゲート電極５１は、表面ゲート電極パッド１００ｂに電気的に接続される。表面ゲート電極パッド１００ｂには、第１のゲート電圧（Ｖｇ１）が印加される。表面ゲート電極５１には、第１のゲート電圧（Ｖｇ１）が印加される。
表面ゲート絶縁膜４１は、表面ゲート電極５１と半導体層１０との間に設けられる。表面ゲート絶縁膜４１は、表面ゲート電極５１とドリフト領域３２との間、表面ゲート電極５１とベース領域３６との間、及び、表面ゲート電極５１とエミッタ領域３８との間に設けられる。表面ゲート絶縁膜４１は、ドリフト領域３２、ベース領域３６、及び、エミッタ領域３８に接する。表面ゲート絶縁膜４１は、例えば、酸化シリコンである。
裏面ゲート電極５２は、裏面ゲートトレンチ２２の中に設けられる。裏面ゲート電極５２は、例えば、半導体又は金属である。裏面ゲート電極５２は、例えば、ｎ形不純物又はｐ形不純物を含むアモルファスシリコン、又は、ｎ形不純物又はｐ形不純物を含む多結晶シリコンである。
裏面ゲート電極５２は、裏面ゲート電極パッド１００ｃに電気的に接続される。裏面ゲート電極パッド１００ｃには、第２のゲート電圧（Ｖｇ２）が印加される。裏面ゲート電極５２には、第２のゲート電圧（Ｖｇ２）が印加される。
裏面ゲート絶縁膜４２は、裏面ゲート電極５２と半導体層１０との間に設けられる。裏面ゲート絶縁膜４２は、裏面ゲート電極５２とｐ形コレクタ領域２６との間、裏面ゲート電極５２とバッファ領域３０との間、裏面ゲート電極５２とドリフト領域３２との間、及び、裏面ゲート電極５２とｐ形フローティング領域３４との間に設けられる。
裏面ゲート絶縁膜４２は、ｐ形コレクタ領域２６、バッファ領域３０、ドリフト領域３２、及び、ｐ形フローティング領域３４に接する。裏面ゲート絶縁膜４２は、例えば、酸化シリコンである。
第１の層間絶縁層６１は、表面ゲート電極５１とエミッタ電極１２との間に設けられる。第１の層間絶縁層６１は、表面ゲート電極５１とエミッタ電極１２との間を電気的に分離する。第１の層間絶縁層６１は、例えば、酸化シリコンである。
第２の層間絶縁層６２は、裏面ゲート電極５２とコレクタ電極１４との間に設けられる。第２の層間絶縁層６２は、裏面ゲート電極５２とコレクタ電極１４との間を電気的に分離する。第２の層間絶縁層６２は、例えば、酸化シリコンである。
次に、ＩＧＢＴ１００の駆動方法について説明する。
図５は、第１の実施形態の半導体装置の駆動方法の説明図である。図５は、表面ゲート電極パッド１００ｂに印加される第１のゲート電圧（Ｖｇ１）と、裏面ゲート電極パッド１００ｃに印加される第２のゲート電圧（Ｖｇ２）のタイミングチャートである。
以下、動作説明の便宜上、表面ゲート電極５１を有するトランジスタという記述をする。
ＩＧＢＴ１００のオフ状態では、例えば、エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。コレクタ電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
ＩＧＢＴ１００のオフ状態では、表面ゲート電極パッド１００ｂには、ターンオフ電圧（Ｖｏｆｆ）が印加されている。第１のゲート電圧（Ｖｇ１）がターンオフ電圧（Ｖｏｆｆ）となる。したがって、表面ゲート電極５１にもターンオフ電圧（Ｖｏｆｆ）が印加されている。
ターンオフ電圧（Ｖｏｆｆ）は、表面ゲート電極５１を有するトランジスタがオン状態とならない閾値電圧未満の電圧であり、例えば、０Ｖ又は負電圧である。
オフ状態では、表面ゲート電極５１と対向し、表面ゲート絶縁膜４１に接するベース領域３６には、ｎ形反転層は形成されない。
ＩＧＢＴ１００のオフ状態では、裏面ゲート電極パッド１００ｃには、初期電圧（Ｖ０）が印加されている。第２のゲート電圧（Ｖｇ２）が初期電圧（Ｖ０）となる。したがって、裏面ゲート電極５２にも、初期電圧（Ｖ０）が印加される。
初期電圧（Ｖ０）は、例えば、裏面ゲート電極５２と対向し、裏面ゲート絶縁膜４２に接するバッファ領域３０及びドリフト領域３２にｐ形反転層が形成されない電圧である。初期電圧（Ｖ０）は、バッファ領域３０及びドリフト領域３２にｐ形反転層が形成される閾値電圧より高い電圧である。初期電圧（Ｖ０）は、例えば、０Ｖ又は正電圧である。
オフ状態では、裏面ゲート絶縁膜４２に接するバッファ領域３０及びドリフト領域３２にｐ形反転層が形成されない。このため、ｐ形コレクタ領域２６とｐ形フローティング領域３４が電気的に分離されている。このため、ｐ形フローティング領域３４の電位はフローティングである。
ＩＧＢＴ１００のオフ状態では、コレクタ電極１４とエミッタ電極１２との間には、電流は流れない。
ＩＧＢＴ１００をオン状態にする際（図５の時刻ｔ１）に、表面ゲート電極パッド１００ｂにターンオン電圧（Ｖｏｎ）を印加する。第１のゲート電圧（Ｖｇ１）がターンオン電圧（Ｖｏｎ）となる。表面ゲート電極５１にもターンオン電圧（Ｖｏｎ）が印加される。
ターンオン電圧（Ｖｏｎ）とは、表面ゲート電極５１を有するトランジスタの閾値電圧を超える正電圧である。ターンオン電圧（Ｖｏｎ）は、例えば、１５Ｖである。表面ゲート電極５１へのターンオン電圧（Ｖｏｎ）の印加により、表面ゲート電極５１を有するトランジスタがオン状態になる。
ＩＧＢＴ１００をオン状態にする際（図５の時刻ｔ１）、裏面ゲート電極パッド１００ｃに、第１の電圧（Ｖ１）を印加する。第２のゲート電圧（Ｖｇ２）が第１の電圧（Ｖ１）となる。したがって、裏面ゲート電極５２にも、第１の電圧（Ｖ１）が印加される。
なお、図５では、表面ゲート電極パッド１００ｂにターンオン電圧（Ｖｏｎ）を印加する時刻と、裏面ゲート電極パッド１００ｃに第１の電圧（Ｖ１）が印加される時刻が同じ場合を例示したが、２つの時刻は必ずしも同じでなくとも構わない。一方の時刻が、他方の時刻の前であっても構わない。
第１の電圧（Ｖ１）は、裏面ゲート電極５２と対向し、裏面ゲート絶縁膜４２に接するバッファ領域３０及びドリフト領域３２にｐ形反転層が形成される電圧である。第１の電圧（Ｖ１）は、負電圧である。第１の電圧（Ｖ１）は、例えば、−１５Ｖ以上０Ｖ未満である。
裏面ゲート電極５２に、第１の電圧（Ｖ１）が印加されることで、裏面ゲート絶縁膜４２に接するバッファ領域３０及びドリフト領域３２にｐ形反転層が形成される。したがって、ｐ形コレクタ領域２６とｐ形フローティング領域３４が電気的に接続される。
ＩＧＢＴ１００のオン状態では、ｐ形コレクタ領域２６とｐ形フローティング領域３４が電気的に接続される。このため、ｐ形フローティング領域３４の電位は、ｐ形コレクタ領域２６の電位と同電位となる。
したがって、ｐ形フローティング領域３４もｐ形コレクタ領域と同様に、ホール注入領域として機能する。ＩＧＢＴ１００のオン状態では、コレクタ電極１４とエミッタ電極１２との間に、ｐ形コレクタ領域２６と共にｐ形フローティング領域３４を通ってもオン電流が流れる。
ＩＧＢＴ１００をオフ状態にする際（図５の時刻ｔ３）に、表面ゲート電極パッド１００ｂにターンオフ電圧（Ｖｏｆｆ）を印加する。第１のゲート電圧（Ｖｇ１）がターンオフ電圧（Ｖｏｆｆ）となる。表面ゲート電極５１にもターンオフ電圧（Ｖｏｆｆ）が印加される。
例えば、第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる前、すなわち時刻ｔ３の前に、第２のゲート電圧（Ｖｇ２）を第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる。裏面ゲート電極パッド１００ｃに印加する電圧を時刻ｔ２に、第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる。
第２の電圧（Ｖ２）は、初期電圧（Ｖ０）である。裏面ゲート電極５２にも、初期電圧（Ｖ０）が印加される。初期電圧（Ｖ０）は、バッファ領域３０及びドリフト領域３２にｐ形反転層が形成される閾値電圧より高い電圧である。初期電圧（Ｖ０）は、例えば、０Ｖ又は正電圧である。
裏面ゲート電極５２に、０Ｖ又は正電圧が印加されることで、裏面ゲート絶縁膜４２に接するドリフト領域３２に形成されていたｐ形反転層が消滅する。したがって、ｐ形コレクタ領域２６とｐ形フローティング領域３４が電気的に分離される。
なお、図５では、時刻ｔ２が時刻ｔ３の前となる場合を例示したが、時刻ｔ２は時刻ｔ３と同じであっても構わない。また、時刻ｔ２は時刻ｔ３の後であっても構わない。
時刻ｔ２と時刻ｔ３の間は、例えば、２０マイクロ秒以下である。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
ＩＧＢＴの低消費電力化を実現するために、定常損失やターンオフ損失等の損失の低減することが望まれる。定常損失を低減するためには、ＩＧＢＴのオン抵抗の低減が必要となる。例えば、オン抵抗を低減するためにドリフト領域の厚さを薄くすることが考えられる。しかし、この場合、ＩＧＢＴの耐圧が低下することになる。つまり、オン抵抗と耐圧はトレードオフの関係にある。
また、オン抵抗を低減するために、例えば、トレンチゲート構造を用いることが考えられる。トレンチ構造を用いることで、ドリフト領域にキャリアを効率良く蓄積し、オン抵抗が低減できる。しかし、キャリアを十分蓄積して低いオン抵抗を実現する場合、ＩＧＢＴのターンオフ時にドリフト領域から排出すべきキャリアの量が多くなる。このため、ターンオフ時間が長くなり、ターンオフ損失が大きくなる。つまり、オン抵抗とターンオフ損失はトレードオフの関係にある。
第１の実施形態のＩＧＢＴ１００は、オフ状態では、裏面ゲート絶縁膜４２に接するバッファ領域３０及びドリフト領域３２にｐ形反転層が形成されない。このため、ｐ形コレクタ領域２６とｐ形フローティング領域３４が電気的に分離されている。したがって、ドリフト領域の実効的な厚さは、ベース領域３６とｐ形コレクタ領域２６との間の距離に等しくなる。
一方、ＩＧＢＴ１００のオン状態では、裏面ゲート絶縁膜４２に接するバッファ領域３０及びドリフト領域３２にｐ形反転層が形成される。このため、ｐ形コレクタ領域２６とｐ形フローティング領域３４が電気的に接続され、ｐ形フローティング領域３４もｐ形コレクタ領域と同様にホール注入領域として機能する。したがって、ドリフト領域の実効的な厚さは、ベース領域３６とｐ形フローティング領域３４との間の距離に等しくなり、オフ状態の場合に比べて短くなる。
ＩＧＢＴ１００は、オフ状態の場合とオン状態の場合で、ドリフト領域の実効的な厚さが変化する。オン状態の場合が、オフ状態の場合に比べて、ドリフト領域の実効的な厚さが短くなる。したがって、オン抵抗と耐圧のトレードオフの関係が改善する。よって、ＩＧＢＴ１００のオン抵抗を低減し、定常損失を低減することが可能となる。
ＩＧＢＴ１００をオフ状態にする際、裏面ゲート絶縁膜４２に接するドリフト領域３２に形成されていたｐ形反転層が消滅する。このため、ｐ形コレクタ領域２６とｐ形フローティング領域３４が電気的に分離される。
ｐ形フローティング領域３４が電気的に分離されることで、電子がドリフト領域３２から、バッファ領域３０及びｎ形コレクタ領域２８を通ってコレクタ電極１４へと排出される経路が機能する。つまり、ｎ形のドリフト領域３２とコレクタ電極１４とが短絡しているアノード・ショートの効果が強くなる。
ドリフト領域３２からのキャリアの排出が促進される。このため、ターンオフ時間が短くなる。つまり、オン抵抗とターンオフ損失のトレードオフの関係が改善する。よって、ＩＧＢＴ１００のターンオフ損失を低減することが可能となる。
ＩＧＢＴ１００では、ベース領域３６からｐ形フローティング領域３４までの距離が、ベース領域３６からｎ形コレクタ領域２８までの距離よりも短い。言い換えれば、ｐ形フローティング領域３４とｎ形コレクタ領域２８が離れている。したがって、ｎ形コレクタ領域２８が設けられたことによるターンオン電流の立ち上がり電圧の増加も生じにくい。よって、ターンオン時間が短くなりターンオン損失が低減できる。
また、ＩＧＢＴ１００では、ｐ形フローティング領域３４が、裏面ゲートトレンチ２２の角部を覆う。したがって、ＩＧＢＴ１００のオフ状態の際に、裏面ゲートトレンチ２２の角部の裏面ゲート絶縁膜４２に印加される電界強度が緩和される。したがって、裏面ゲート絶縁膜４２の信頼性が向上する。
裏面ゲートトレンチ２２の形成を容易にする観点から、裏面ゲートトレンチ２２の第２の面Ｐ２を基準とする深さは、表面ゲートトレンチ２１の第１の面Ｐ１を基準とする深さよりも浅いことが好ましい。
一方、ＩＧＢＴ１００のオン抵抗を低減する観点から、裏面ゲートトレンチ２２の第２の面Ｐ２を基準とする深さは、表面ゲートトレンチ２１の第１の面Ｐ１を基準とする深さよりも深いことが好ましい。
ＩＧＢＴ１００がオン状態の際の、ｐ形フローティング領域３４からのホール注入量を増加させる観点から、ｐ形フローティング領域３４のｐ形不純物濃度は、ベース領域３６のｐ形不純物濃度よりも高いことが好ましい。
以上、第１の実施形態によれば、定常損失及びターンオフ損失の低減を可能とする半導体装置が実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、半導体層は、第２の面に接し、第２の電極に電気的に接続された第２導電形の第６の半導体領域を含まない点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する場合がある。
第２の実施形態の半導体装置は、半導体層の表面及び裏面にゲート電極を備える両面ゲート構造のＩＧＢＴ２００である。また、ＩＧＢＴ２００は、表面及び裏面のゲート電極がトレンチの中に設けられたトレンチゲート構造を有する。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。
図６は、第２の実施形態の半導体装置の一部の模式断面図である。図６は、第１の実施形態の図１に対応する図である。
第２の実施形態のＩＧＢＴ２００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、表面ゲート絶縁膜４１（第１のゲート絶縁膜）、裏面ゲート絶縁膜４２（第２のゲート絶縁膜）、表面ゲート電極５１（第１のゲート電極）、裏面ゲート電極５２（第２のゲート電極）、第１の層間絶縁層６１、第２の層間絶縁層６２を備える。
半導体層１０の中には、表面ゲートトレンチ２１（第１のトレンチ）、裏面ゲートトレンチ２２（第２のトレンチ）、ｐ形コレクタ領域２６（第１の半導体領域）、バッファ領域３０（第７の半導体領域）、ドリフト領域３２（第２の半導体領域）、ｐ形フローティング領域３４（第５の半導体領域）、ベース領域３６（第３の半導体領域）、エミッタ領域３８（第４の半導体領域）、及び、コンタクト領域４０が設けられる。
ＩＧＢＴ２００の半導体層１０は、第１の実施形態のＩＧＢＴ１００の半導体層１０が有するｎ形コレクタ領域２８（第６の半導体領域）を有しない。
第２の実施形態のＩＧＢＴ２００によれば、第１の実施形態と同様、オフ状態の場合とオン状態の場合で、ドリフト領域の実効的な厚さが変化する。オン状態の場合が、オフ状態の場合に比べて、ドリフト領域の実効的な厚さが短くなる。したがって、オン抵抗と耐圧のトレードオフの関係が改善する。よって、ＩＧＢＴ２００のオン抵抗を低減し、定常損失を低減することが可能となる。
以上、第２の実施形態によれば、定常損失の低減を可能とする半導体装置が実現できる。
（第３の実施形態）
第３の実施形態の半導体装置は、第１のトレンチは、第１の面において、第１の面に平行な第１の方向に延び、第２のトレンチは、第２の面において、第１の面に平行で、第１の方向に直交する第２の方向に延びる点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する場合がある。
第３の実施形態の半導体装置は、半導体層の表面及び裏面にゲート電極を備える両面ゲート構造のＩＧＢＴ３００である。また、ＩＧＢＴ３００は、表面及び裏面のゲート電極がトレンチの中に設けられたトレンチゲート構造を有する。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。
図７は、第３の実施形態の半導体装置の一部の模式断面図である。図８及び図９は、第３の実施形態の半導体装置の一部の模式平面図である。図１０は、第３の実施形態の半導体装置の一部の模式断面図である。
図７は、図９のＢＢ’断面である。図８は、半導体層の表面、すなわち、第１の面Ｐ１における平面図である。図９は、半導層の裏面、すなわち、第２の面Ｐ２における平面図である。図１０は、図９のＣＣ’断面である。
第３の実施形態のＩＧＢＴ３００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、表面ゲート絶縁膜４１（第１のゲート絶縁膜）、裏面ゲート絶縁膜４２（第２のゲート絶縁膜）、表面ゲート電極５１（第１のゲート電極）、裏面ゲート電極５２（第２のゲート電極）、第１の層間絶縁層６１、第２の層間絶縁層６２を備える。
半導体層１０の中には、表面ゲートトレンチ２１（第１のトレンチ）、裏面ゲートトレンチ２２（第２のトレンチ）、ｐ形コレクタ領域２６（第１の半導体領域）、ｎ形コレクタ領域２８（第６の半導体領域）、バッファ領域３０（第７の半導体領域）、ドリフト領域３２（第２の半導体領域）、ｐ形フローティング領域３４（第５の半導体領域）、ベース領域３６（第３の半導体領域）、エミッタ領域３８（第４の半導体領域）、及び、コンタクト領域４０が設けられる。
表面ゲートトレンチ２１は、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延びる。また、裏面ゲートトレンチ２２は、第２の面Ｐ２において、第１の面Ｐ１に平行で、第１の方向に直交する第２の方向に延びる。裏面ゲートトレンチ２２は、表面ゲートトレンチ２１と直交する方向に延びる。
裏面ゲートトレンチ２２が、表面ゲートトレンチ２１と直交する方向に延びることで、ＩＧＢＴ３００のオン電流の流れが均一化する。したがって、局所的なオン電流の集中が生じにくい。したがって、ＩＧＢＴ３００の信頼性及び破壊耐量が向上する。
以上、第３の実施形態によれば、第１の実施形態と同様、定常損失及びターンオフ損失の低減を可能とする半導体装置が実現できる。更に、信頼性及び破壊耐量が向上する半導体装置が実現できる。
（第４の実施形態）
第４の実施形態の半導体装置は、第１の面の側に設けられた第３のトレンチを、更に含み、第３のトレンチの中に設けられ、第１の電極に電気的に接続された導電層と、導電層と第２の半導体領域との間、及び、導電層と第３の半導体領域との間、に設けられた絶縁膜とを、更に備える点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する場合がある。
第４の実施形態の半導体装置は、半導体層の表面及び裏面にゲート電極を備える両面ゲート構造のＩＧＢＴ４００である。また、ＩＧＢＴ４００は、表面及び裏面のゲート電極がトレンチの中に設けられたトレンチゲート構造を有する。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。
図１１は、第４の実施形態の半導体装置の一部の模式断面図である。図１１は、第１の実施形態の図１に対応する図である。
第４の実施形態のＩＧＢＴ４００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、表面ゲート絶縁膜４１（第１のゲート絶縁膜）、裏面ゲート絶縁膜４２（第２のゲート絶縁膜）、ダミーゲート絶縁膜４３（絶縁膜）、表面ゲート電極５１（第１のゲート電極）、裏面ゲート電極５２（第２のゲート電極）、ダミーゲート電極５３（導電層）、第１の層間絶縁層６１、第２の層間絶縁層６２を備える。
半導体層１０の中には、表面ゲートトレンチ２１（第１のトレンチ）、裏面ゲートトレンチ２２（第２のトレンチ）、ダミーゲートトレンチ２３（第３のトレンチ）、ｐ形コレクタ領域２６（第１の半導体領域）、ｎ形コレクタ領域２８（第６の半導体領域）、バッファ領域３０（第７の半導体領域）、ドリフト領域３２（第２の半導体領域）、ｐ形フローティング領域３４（第５の半導体領域）、ベース領域３６（第３の半導体領域）、エミッタ領域３８（第４の半導体領域）、及び、コンタクト領域４０が設けられる。
ダミーゲートトレンチ２３は、半導体層１０の第１の面Ｐ１の側に設けられる。ダミーゲートトレンチ２３は、ベース領域３６に接して設けられる。
ダミーゲートトレンチ２３は、半導体層１０に設けられた溝である。ダミーゲートトレンチ２３は、半導体層１０の一部である。
ダミーゲートトレンチ２３は、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。ダミーゲートトレンチ２３は、ストライプ形状を有する。複数のダミーゲートトレンチ２３は、第１の方向に直交する第２の方向に繰り返し配置される。
ダミーゲートトレンチ２３は、２個の表面ゲートトレンチ２１の間に挟まれて設けられる。
ダミーゲートトレンチ２３は、ベース領域３６を貫通し、ドリフト領域３２に達する。ダミーゲートトレンチ２３の第１の面Ｐ１を基準とする深さは、例えば、８μｍ以下である。
ダミーゲート電極５３は、ダミーゲートトレンチ２３の中に設けられる。ダミーゲート電極５３は、例えば、半導体又は金属である。ダミーゲート電極５３は、例えば、ｎ形不純物又はｐ形不純物を含むアモルファスシリコン、又は、ｎ形不純物又はｐ形不純物を含む多結晶シリコンである。
ダミーゲート電極５３は、エミッタ電極１２に電気的に接続される。ダミーゲート電極５３は、エミッタ電極１２と同電位である。
ダミーゲート絶縁膜４３は、ダミーゲート電極５３と半導体層１０との間に設けられる。ダミーゲート絶縁膜４３は、ダミーゲート電極５３とドリフト領域３２との間、ダミーゲート電極５３とベース領域３６との間、及び、ダミーゲート電極５３とコンタクト領域４０との間に設けられる。ダミーゲート絶縁膜４３は、ドリフト領域３２、ベース領域３６、及び、コンタクト領域４０に接する。ダミーゲート絶縁膜４３は、エミッタ領域３８と離間する。ダミーゲート絶縁膜４３は、例えば、酸化シリコンである。
第４の実施形態のＩＧＢＴ４００は、ダミーゲートトレンチ２３、ダミーゲート絶縁膜４３、及び、ダミーゲート電極５３を設けることで、オン状態の際に、ドリフト領域に蓄積されるキャリアの量を増加させることができる。よって、ＩＧＢＴ４００のオン抵抗を低減し、定常損失を低減することが可能となる。
以上、第４の実施形態によれば、第１の実施形態と同様、定常損失及びターンオフ損失の低減を可能とする半導体装置が実現できる。更に、オン抵抗を低減し、定常損失を低減することが可能となる。
（第５の実施形態）
第５の実施形態の半導体回路は、第１のゲート電極にターンオン電圧が印加されている際に、第２のゲート電極には、第１導電形がｐ形の場合には負電圧が印加され、第１導電形がｎ形の場合には正電圧が印加されるように半導体装置を制御する制御回路と、を備える点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する場合がある。
図１２は、第５の実施形態の半導体回路の模式図である。第５の実施形態の半導体回路５００は、第１の実施形態のＩＧＢＴ１００と制御回路１５０を備える。半導体回路５００は、例えば、ＩＧＢＴ１００と制御回路１５０が実装された半導体モジュールである。
ＩＧＢＴ１００は、トランジスタ領域１００ａ、表面ゲート電極パッド１００ｂ、裏面ゲート電極パッド１００ｃを備える。裏面ゲート電極パッド１００ｃは、表面ゲート電極パッド１００ｂに対して半導体チップの反対面側に位置する。
制御回路１５０は、ＩＧＢＴ１００を制御する。制御回路１５０は、ゲートドライバ回路である。ゲートドライバ回路は、表面ゲート電極パッド１００ｂ、及び、裏面ゲート電極パッド１００ｃに印加する電圧を制御する。ゲートドライバ回路は、表面ゲート電極５１に印加する第１のゲート電圧（Ｖｇ１）、及び、裏面ゲート電極５２に印加する第２のゲート電圧（Ｖｇ２）を制御する。
ゲートドライバ回路は、表面ゲート電極５１にターンオン電圧（Ｖｏｎ）が印加されている際に、裏面ゲート電極５２には、負電圧が印加されるように、第１のゲート電圧（Ｖｇ１）と第２のゲート電圧（Ｖｇ２）を制御する。
以上、第５の実施形態によれば、定常損失及びターンオフ損失の低減を可能とする半導体回路が実現できる。
第１ないし第４の実施形態においては、半導体層が単結晶シリコンである場合を例に説明したが、半導体層は単結晶シリコンに限られることはない。例えば、単結晶炭化珪素など、その他の単結晶半導体であっても構わない。
第１、第２、及び、第４の実施形態においては、表面ゲートトレンチ２１及び裏面ゲートトレンチ２２が、いずれもストライプ形状である場合を例に説明したが、表面ゲートトレンチ２１及び裏面ゲートトレンチ２２の形状はストライプ形状に限定されるものではない。例えば、表面ゲートトレンチ２１及び裏面ゲートトレンチ２２のいずれか一方、又は、両方が、多角形状等、ストライプ形状以外の形状であっても構わない。
第１ないし第５の実施形態においては、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明したが、第１導電形をｎ形、第２導電形をｐ形とすることも可能である。第１導電形をｎ形、第２導電形をｐ形とする場合、例えば、第２の電圧（Ｖ２）は正電圧となる。
第１ないし第４の実施形態においては、バッファ領域３０とベース領域３６との間の距離が、ｐ形フローティング領域３４とベース領域３６との間の距離よりも長い場合を例に説明したが、バッファ領域３０とベース領域３６との間の距離を、ｐ形フローティング領域３４とベース領域３６との間の距離よりも短くすることも可能である。この場合、ｐ形フローティング領域３４は、バッファ領域３０に囲まれることになる。
第５の実施形態においては、半導体装置が第１の実施形態の半導体装置である場合を例に説明したが、半導体装置は、第１ないし第４の実施形態の半導体装置であっても構わない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ エミッタ電極（第１の電極）
１４ コレクタ電極（第２の電極）
２１ 表面ゲートトレンチ（第１のトレンチ）
２２ 裏面ゲートトレンチ（第２のトレンチ）
２３ ダミーゲートトレンチ（第３のトレンチ）
２６ ｐ形コレクタ領域（第１の半導体領域）
２８ ｎ形コレクタ領域（第６の半導体領域）
３０ バッファ領域（第７の半導体領域）
３２ ドリフト領域（第２の半導体領域）
３４ ｐ形フローティング領域（第５の半導体領域）
３６ ベース領域（第３の半導体領域）
３８ エミッタ領域（第４の半導体領域）
４１ 表面ゲート絶縁膜（第１のゲート絶縁膜）
４２ 裏面ゲート絶縁膜（第２のゲート絶縁膜）
４３ ダミーゲート絶縁膜（絶縁膜）
５１ 表面ゲート電極（第１のゲート電極）
５２ 裏面ゲート電極５２（第２のゲート電極）
５３ ダミーゲート電極（導電層）
１００ ＩＧＢＴ（半導体装置）
１５０ 制御回路
２００ ＩＧＢＴ（半導体装置）
３００ ＩＧＢＴ（半導体装置）
４００ ＩＧＢＴ（半導体装置）
５００ 半導体回路
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (9)

  1. 第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、
    前記第１の面の側に設けられた第１のトレンチと、
    前記第２の面の側に設けられた第２のトレンチと、
    前記第２の面に接する第１導電形の第１の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、
    前記第３の半導体領域と前記第１の面との間に設けられた第２導電形の第４の半導体領域と、
    前記第２のトレンチと前記第３の半導体領域との間に設けられ、前記第３の半導体領域及び前記第１の半導体領域と離間し、前記第２のトレンチに接する第１導電形の第５の半導体領域と、
    を含む半導体層と、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第１のゲート電極と前記第２の半導体領域との間、前記第１のゲート電極と前記第３の半導体領域との間、及び、前記第１のゲート電極と前記第４の半導体領域との間に設けられた第１のゲート絶縁膜と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第２のゲート電極と前記第１の半導体領域との間、及び、前記第２のゲート電極と前記第５の半導体領域との間に設けられた第２のゲート絶縁膜と、
    前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域に電気的に接続された第１の電極と、
    前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域に電気的に接続された第２の電極と、
    を備える半導体装置。
  2. 前記半導体層は、前記第２の面に接し、前記第２の電極に電気的に接続された第２導電形の第６の半導体領域を、更に含む
    請求項１記載の半導体装置。
  3. 前記第１のトレンチは、前記第１の面において、前記第１の面に平行な第１の方向に延び、
    前記第２のトレンチは、前記第２の面において、前記第１の面に平行で、前記第１の方向に直交する第２の方向に延びる請求項１又は請求項２記載の半導体装置。
  4. 前記半導体層は、前記第１の面の側に設けられた第３のトレンチを、更に含み、
    前記第３のトレンチの中に設けられ、前記第１の電極に電気的に接続された導電層と、
    前記導電層と前記第２の半導体領域との間、及び、前記導電層と前記第３の半導体領域との間、に設けられた絶縁膜とを、
    更に備える請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記半導体層は、前記第１の半導体領域と前記第２の半導体領域との間に設けられ、前記第２の半導体領域よりも第２導電形不純物濃度の高い第２導電形の第７の半導体領域を、更に含む請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第５の半導体領域は、前記第７の半導体領域に囲まれる請求項５記載の半導体装置。
  7. 前記第５の半導体領域の第２導電形不純物濃度は、前記第３の半導体領域の第２導電形不純物濃度よりも高い請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記第１の半導体領域は前記第２のトレンチに接する請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 請求項１ないし請求項８いずれか一項記載の半導体装置と、
    前記第１のゲート電極にターンオン電圧が印加されている際に、前記第２のゲート電極には、第１導電形がｐ形の場合には負電圧が印加され、第１導電形がｎ形の場合には正電圧が印加されるように前記半導体装置を制御する制御回路と、
    を備える半導体回路。
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