JP2017054968A - 半導体装置及びその駆動方法 - Google Patents

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Abstract

【課題】電流の制御性を向上可能な半導体装置及びその駆動方法を提供する。【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第１導電形の第３半導体層と、第２導電形の第４半導体層と、前記第２半導体層及び前記第４半導体層に接続された第１電極と、絶縁膜を介して前記第２半導体層に向かい合う第２電極と、第２導電形の第５半導体層と、第１導電形の第６半導体層と、第２導電形の第７半導体層と、前記第５半導体層及び前記第７半導体層に接続された第３電極と、絶縁膜を介して前記第５半導体層に向かい合う第４電極と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置及びその駆動方法に関する。
近年、電力制御用の半導体装置として、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）、スーパージャンクション型ＭＯＳＦＥＴ、ＩＧＢＴ（insulated gate bipolar transistor：絶縁ゲートバイポーラトランジスタ）及びＩＥＧＴ（Injection Enhanced Gate Transistor：注入促進型絶縁ゲートトランジスタ）等が用いられている。ＩＧＢＴ及びＩＥＧＴは、キャリアとして電子及び正孔の双方を用いるバイポーラ型の半導体装置であるため、ユニポーラ型のＭＯＳＦＥＴに比べてより大きな電流を制御することができる。しかしながら、このような電力制御用の半導体装置においても、より一層の大電流の制御が要求されている。
特許第３２８１１９４号公報
実施形態の目的は、電流の制御性を向上可能な半導体装置及びその駆動方法を提供することである。
実施形態に係る半導体装置は、第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２半導体層と、前記第２半導体層上に設けられ、第１導電形であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第３半導体層と、前記第２半導体層上に設けられ、第２導電形であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高い第４半導体層と、前記第２半導体層及び前記第４半導体層に接続された第１電極と、絶縁膜を介して前記第２半導体層に向かい合う第２電極と、前記第１半導体層の下に設けられた第２導電形の第５半導体層と、前記第５半導体層の下に設けられ、第１導電形であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第６半導体層と、前記第５半導体層の下に設けられ、第２導電形であり、キャリア濃度が前記第５半導体層のキャリア濃度よりも高い第７半導体層と、前記第５半導体層及び前記第７半導体層に接続された第３電極と、絶縁膜を介して前記第５半導体層に向かい合う第４電極と、を備える。
第１の実施形態に係る半導体装置を示す斜視断面図である。 （ａ）及び（ｂ）は、横軸に時間をとり、縦軸にゲート電位をとって、第１の実施形態に係る半導体装置の動作を示すグラフ図であり、（ａ）はＭＯＳＦＥＴモードを示し、（ｂ）はＩＥＧＴモードを示す。 横軸にコレクタ電圧をとり、縦軸にコレクタ電流密度をとって、第１の実施形態に係る半導体装置のコレクタ電圧とコレクタ電流密度との関係を示すグラフ図である。 （ａ）は第１の実施形態に係る半導体装置を模式的に示す図であり、（ｂ）は縦軸に位置をとり、横軸に過剰（Ｅｘｃｅｓｓ）キャリア濃度をとって、ＩＥＧＴモードのオン状態における高抵抗層内の過剰キャリア濃度分布を示すグラフ図である。 横軸に時間をとり、縦軸にゲート電位をとって、第１の実施形態に係る半導体装置のターンオン動作を示すグラフ図である。 （ａ）は第１の実施形態に係る半導体装置を模式的に示す図であり、（ｂ）〜（ｄ）は縦軸にＺ方向の位置をとり、横軸に過剰キャリア濃度をとって、半導体装置内の過剰キャリア分布を示す図であり、（ｂ）はＩＥＧＴモードのオン状態を示し、（ｃ）はＩＥＧＴモードでコレクタ側が低注入になった場合を示し、（ｄ）はＭＯＳＦＥＴモードのオン状態を示し、（ｅ）はオフ状態を示す。 横軸に時間をとり、縦軸にゲート電位をとって、第１の実施形態に係る半導体装置のターンオフ動作を示すグラフ図である。 （ａ）は第１の実施形態のＤＣ−ＤＣコンバータを示す回路図であり、（ｂ）は、横軸に時間をとり、縦軸にゲート電位をとって、ＤＣ−ＤＣコンバータの動作を示すグラフ図である。 第２の実施形態に係る半導体装置を示す断面図である。 第３の実施形態に係る半導体装置を示す断面図である。 第４の実施形態に係る半導体装置を示す断面図である。 第５の実施形態に係る半導体装置を示す斜視断面図である。 第５の実施形態の第１の変形例に係る半導体装置を示す断面図である。 第５の実施形態の第２の変形例に係る半導体装置を示す断面図である。 第５の実施形態の第３の変形例に係る半導体装置を示す断面図である。 第５の実施形態の第４の変形例に係る半導体装置を示す断面図である。 第５の実施形態の第５の変形例に係る半導体装置を示す断面図である。 第５の実施形態の第６の変形例に係る半導体装置を示す断面図である。 第５の実施形態の第７の変形例に係る半導体装置を示す断面図である。 第５の実施形態の第８の変形例に係る半導体装置を示す断面図である。 第５の実施形態の第９の変形例に係る半導体装置を示す断面図である。 第５の実施形態の第１０の変形例に係る半導体装置を示す断面図である。 第５の実施形態の第１１の変形例に係る半導体装置を示す断面図である。 第５の実施形態の第１２の変形例に係る半導体装置を示す断面図である。 第６の実施形態に係る半導体装置を示す断面図である。 第７の実施形態に係る半導体装置を示す斜視断面図である。 第７の実施形態の第１の変形例に係る半導体装置を示す斜視断面図である。 第７の実施形態の第２の変形例に係る半導体装置を示す斜視断面図である。 第７の実施形態の第３の変形例に係る半導体装置を示す斜視断面図である。 第７の実施形態の第４の変形例に係る半導体装置を示す斜視断面図である。 第７の実施形態の第５の変形例に係る半導体装置を示す斜視断面図である。 第７の実施形態の第６の変形例に係る半導体装置を示す斜視断面図である。 第８の実施形態に係る半導体装置を示す斜視断面図である。 第９の実施形態に係る半導体装置を示す断面図である。 第１０の実施形態に係る半導体装置を示す斜視断面図である。 第１１の実施形態に係る半導体装置を示す斜視断面図である。 第１２の実施形態に係る半導体装置を示す斜視断面図である。 第１３の実施形態に係る半導体装置を示す斜視断面図である。 第１４の実施形態に係る半導体装置を示す斜視断面図である。 第１５の実施形態に係るパッケージを示す断面図である。 第１６の実施形態に係るパッケージを示す断面図である。 第１７の実施形態に係るパッケージを示す断面図である。 第１８の実施形態に係るパッケージを示す断面図である。 第１９の実施形態に係るパッケージを示す断面図である。 第２０の実施形態に係るパッケージを示す断面図である。 第２１の実施形態に係る半導体装置の製造方法を示す断面図である。 第２１の実施形態に係る半導体装置の製造方法を示す断面図である。 第２１の実施形態に係る半導体装置の製造方法を示す断面図である。 第２１の実施形態に係る半導体装置の製造方法を示す断面図である。 第２１の実施形態に係る半導体装置の製造方法を示す断面図である。 第２１の実施形態に係る半導体装置の製造方法を示す断面図である。 第２１の実施形態に係る半導体装置の製造方法を示す断面図である。 第２１の実施形態に係る半導体装置の製造方法を示す断面図である。 第２１の実施形態の変形例に係る半導体装置の製造方法を示す断面図である。 第２２の実施形態に係る半導体装置の製造方法を示す断面図である。 第２２の実施形態に係る半導体装置の製造方法を示す断面図である。 第２２の実施形態に係る半導体装置の製造方法を示す断面図である。 第２２の実施形態に係る半導体装置の製造方法を示す断面図である。 第２２の実施形態に係る半導体装置の製造方法を示す断面図である。 第２３の実施形態に係る半導体装置の製造方法を示す断面図である。 第２３の実施形態に係る半導体装置の製造方法を示す断面図である。 第２３の実施形態に係る半導体装置の製造方法を示す断面図である。 第２３の実施形態に係る半導体装置の製造方法を示す断面図である。 第２３の実施形態に係る半導体装置の製造方法を示す断面図である。
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す斜視断面図である。
図１に示すように、本実施形態に係る半導体装置は、上下面にトレンチゲート電極が設けられたＩＥＧＴである。
図１に示すように、本実施形態に係る半導体装置１においては、導電形がｎ−形のｎ−形高抵抗層２０が設けられている。なお、本明細書において、例えば「ｎ−形高抵抗層２０」との表記は、その層の導電形がｎ形であることを示す。また、導電形を表す「ｐ」及び「ｎ」の文字に付した上付きの「＋」及び「−」の文字は、キャリア濃度を相対的に表している。例えば、導電形がｎ形の領域に関しては、キャリア濃度が高い順に、「ｎ＋＋形」、「ｎ＋形」、「ｎ形」、「ｎ−形」と表記する。ｐ形についても同様である。キャリア濃度は実効的な不純物濃度とみなす。「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、ある部分がドナーとなる不純物及びアクセプタとなる不純物の双方を含む場合は、それらの相殺分を除いた濃度をいう。
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。ｎ−形高抵抗層２０の上面に対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、上面に対して垂直な方向を「Ｚ方向」とする。「Ｚ方向」は、後述するコレクタ電極とエミッタ電極を繋ぐ方向である。本明細書においては、説明の便宜上、エミッタ電極側を「上」といい、コレクタ電極側を「下」というが、これらの表記は重力の方向とは無関係である。
ｎ−形高抵抗層２０の上面上には、Ｙ方向に延びるエミッタ側トレンチゲート電極３１ａ及び３１ｂが設けられている。エミッタ側トレンチゲート電極３１ａ（以下、単に「電極３１ａ」ともいう。他の電極についても同様である）及び３１ｂはＸ方向に沿って交互に且つ離隔して配列されている。電極３１ａ及び３１ｂは、例えばポリシリコンにより形成されている。電極３１ａのＺ方向の長さは、電極３１ｂのＺ方向の長さよりも長い。Ｚ方向において、電極３１ａの下端と電極３１ｂの下端は略同じ位置にある。一方、電極３１ａの上端は電極３１ｂの上端よりも上方にある。電極３１ａの周囲には絶縁膜３２ａが設けられている。電極３１ｂの周囲には絶縁膜３２ｂが設けられている。
電極３１ａと電極３１ｂとの間には、Ｙ方向に延びるｎ形ベース層３３が設けられている。ｎ形ベース層３３の下面はｎ−形高抵抗層２０の上面に接している。また、ｎ形ベース層３３のＸ方向に向いた側面は、絶縁膜３２ａ及び絶縁膜３２ｂによって覆われている。ｎ形ベース層３３上には、Ｙ方向に延びるｐ形ベース層３４が設けられている。ｐ形ベース層３４の下面はｎ形ベース層３３の上面に接している。また、ｐ形ベース層３４のＸ方向に向いた一方の側面は絶縁膜３２ａによって覆われており、他方の側面の下部は絶縁膜３２ｂによって覆われている。ｐ形ベース層３４上には、ｎ＋＋形コンタクト層３５及びｐ＋＋形コンタクト層３６が設けられている。ｎ＋＋形コンタクト層３５及びｐ＋＋形コンタクト層３６はＹ方向に沿って交互に配列されている。ｎ＋＋形コンタクト層３５の下面及びｐ＋＋形コンタクト層３６の下面はｐ形ベース層３４の上面に接しており、Ｘ方向に向いた一方の側面は絶縁膜３２ａによって覆われている。
これにより、電極３１ａは絶縁膜３２ａを介して、ｎ−形高抵抗層２０、ｎ形ベース層３３、ｐ形ベース層３４、ｎ＋＋形コンタクト層３５及びｐ＋＋形コンタクト層３６に向かい合っている。また、電極３１ｂは絶縁膜３２ｂを介して、ｎ−形高抵抗層２０、ｎ形ベース層３３及びｐ形ベース層３４の下部に向かい合っている。
そして、エミッタ側トレンチゲート電極３１ａ及び３１ｂ、絶縁膜３２ａ及び３２ｂ、ｎ形ベース層３３、ｐ形ベース層３４、ｎ＋＋形コンタクト層３５及びｐ＋＋形コンタクト層３６の上方には、これらを覆うように、例えば金属からなるエミッタ電極３９が設けられている。エミッタ電極３９は、絶縁膜３２ａの上面、絶縁膜３２ｂの上面、ｐ形ベース層３４のＸ方向に向いた一側面の上部、ｎ＋＋形コンタクト層３５のＸ方向に向いた一側面及び上面、並びに、ｐ＋＋形コンタクト層３６のＸ方向に向いた一側面及び上面に接している。
コレクタ側の構成は、エミッタ側の構成を上下反転させた構成である。すなわち、ｎ−形高抵抗層２０の下面上には、Ｙ方向に延びるコレクタ側トレンチゲート電極４１ａ及び４１ｂが設けられている。コレクタ側トレンチゲート電極４１ａ及び４１ｂはＸ方向に沿って交互に且つ離隔して配列されている。電極４１ａ及び４１ｂは、例えばポリシリコンにより形成されている。電極４１ａのＺ方向の長さは、電極４１ｂのＺ方向の長さよりも長い。Ｚ方向において、電極４１ａの上端と電極４１ｂの上端は略同じ位置にある。一方、電極４１ａの下端は電極４１ｂの下端よりも下方にある。電極４１ａの周囲には絶縁膜４２ａが設けられている。電極４１ｂの周囲には絶縁膜４２ｂが設けられている。
電極４１ａと電極４１ｂとの間には、Ｙ方向に延びるｎ形ベース層４３が設けられている。ｎ形ベース層４３の上面はｎ−形高抵抗層２０の下面に接している。また、ｎ形ベース層４３のＸ方向に向いた側面は、絶縁膜４２ａ及び絶縁膜４２ｂによって覆われている。ｎ形ベース層４３の下には、Ｙ方向に延びるｐ形ベース層４４が設けられている。ｐ形ベース層４４の上面はｎ形ベース層４３の下面に接している。また、ｐ形ベース層４４のＸ方向に向いた一方の側面は絶縁膜４２ａによって覆われており、他方の側面の上部は絶縁膜４２ｂによって覆われている。ｐ形ベース層４４の下には、ｎ＋＋形コンタクト層４５及びｐ＋＋形コンタクト層４６が設けられている。ｎ＋＋形コンタクト層４５及びｐ＋＋形コンタクト層４６はＹ方向に沿って交互に配列されている。ｎ＋＋形コンタクト層４５の上面及びｐ＋＋形コンタクト層４６の上面はｐ形ベース層４４の下面に接しており、Ｘ方向に向いた一方の側面は絶縁膜４２ａによって覆われている。
そして、コレクタ側トレンチゲート電極４１ａ及び４１ｂ、絶縁膜４２ａ及び４２ｂ、ｎ形ベース層４３、ｐ形ベース層４４、ｎ＋＋形コンタクト層４５及びｐ＋＋形コンタクト層４６の下方には、これらを覆うように、例えば金属からなるコレクタ電極４９が設けられている。コレクタ電極４９は、絶縁膜４２ａの下面、絶縁膜４２ｂの下面、ｐ形ベース層４４のＸ方向に向いた一側面の下部、ｎ＋＋形コンタクト層４５のＸ方向に向いた一側面及び下面、並びに、ｐ＋＋形コンタクト層４６のＸ方向に向いた一側面及び下面に接している。
これにより、電極４１ａは絶縁膜４２ａを介して、ｎ−形高抵抗層２０、ｎ形ベース層４３、ｐ形ベース層４４、ｎ＋＋形コンタクト層４５及びｐ＋＋形コンタクト層４６に向かい合っている。また、電極４１ｂは絶縁膜４２ｂを介して、ｎ−形高抵抗層２０、ｎ形ベース層４３及びｐ形ベース層４４の下部に向かい合っている。
ｎ−形高抵抗層２０、ｎ形ベース層３３、ｐ形ベース層３４、ｎ＋＋形コンタクト層３５、ｐ＋＋形コンタクト層３６、ｎ形ベース層４３、ｐ形ベース層４４、ｎ＋＋形コンタクト層４５及びｐ＋＋形コンタクト層４６を、総称して半導体部分５０という。半導体部分５０は、例えば、単結晶のシリコンにより一体的に形成されている。また、絶縁膜３２ａ、３２ｂ、４２ａ及び４２ｂは、例えば、シリコン酸化物により形成されている。なお、図１においては、図を見やすくするために、エミッタ電極３９及びコレクタ電極４９は二点鎖線で描いている。
また、Ｘ方向において、エミッタ側トレンチゲート電極３１ａの幅をＷＥ３とし、エミッタ側トレンチゲート電極３１ｂの幅をＷＥ２とし、電極３１ａと電極３１ｂとの間の距離、すなわち、エミッタ側のｎ形ベース層３３、ｐ形ベース層３４、ｎ＋＋形コンタクト層３５及びｐ＋＋形コンタクト層３６の幅をＷＥ１とすると、電子ＩＥ効果によりエミッタ側の電子（ｎ形キャリア）の注入をより促進するためには、幅ＷＥ１を狭く設計することが効果的であり、例えば、１μｍ以下とすることが好ましい。また、幅ＷＥ２及び幅ＷＥ３を幅ＷＥ１よりも広く設計することにより、電子ＩＥ効果をより増大させることが可能である。
例えば、
ＷＥ２＞２×ＷＥ１
ＷＥ３＞２×ＷＥ１
であることが好ましく、
ＷＥ２＞１０×ＷＥ１
ＷＥ３＞１０×ＷＥ１
であることが、より好ましい。
幅ＷＥ２及び幅ＷＥ３は、単一の幅の広いトレンチ溝（図２７等参照）又は複数の分割されたトレンチ溝で構成されていてもよい。
コレクタ側についても同様である。コレクタ側トレンチゲート電極４１ａの幅をＷＣ３とし、コレクタ側トレンチゲート電極４１ｂの幅をＷＣ２とし、電極４１ａと電極４１ｂとの間の距離、すなわち、コレクタ側のｎ形ベース層４３、ｐ形ベース層４４、ｎ＋＋形コンタクト層４５及びｐ＋＋形コンタクト層４６の幅をＷＣ１とすると、正孔ＩＥ効果によりコレクタ側の正孔（ｐ形キャリア）の注入をより促進するためには、幅ＷＣ１を狭く設計することが効果的であり、例えば、１μｍ以下とすることが好ましい。また、幅ＷＣ２及び幅ＷＣ３を幅ＷＣ１よりも広く設計することにより、正孔ＩＥ効果をより増大させることが可能である。
例えば、
ＷＣ２＞２×ＷＣ１
ＷＣ３＞２×ＷＣ１
であることが好ましく、
ＷＣ２＞１０×ＷＣ１
ＷＣ３＞１０×ＷＣ１
であることが、より好ましい。
幅ＷＣ２及び幅ＷＣ３は、単一の幅の広いトレンチ溝（図２７等参照）又は複数の分割されたトレンチ溝で構成されていてもよい。
次に、本実施形態に係る半導体装置の動作、すなわち、本実施形態に係る半導体装置の駆動方法について説明する。
先ず、基本的な駆動方法について説明する。
図２（ａ）及び（ｂ）は、横軸に時間をとり、縦軸にゲート電位をとって、本実施形態に係る半導体装置の動作を示すグラフ図であり、（ａ）はＭＯＳＦＥＴモードを示し、（ｂ）はＩＥＧＴモードを示す。
図３は、横軸にコレクタ電圧をとり、縦軸にコレクタ電流密度をとって、本実施形態に係る半導体装置のコレクタ電圧とコレクタ電流密度との関係（Ｖ−Ｊ特性）を示すグラフ図である。
図４（ａ）は本実施形態に係る半導体装置を模式的に示す図であり、（ｂ）は縦軸に位置をとり、横軸に過剰キャリア濃度をとって、ＩＥＧＴモードのオン状態における高抵抗層内の過剰キャリア濃度分布を示すグラフ図である。
なお、図４（ａ）においては、図１と比較して、半導体装置の構成を簡略化して描いている。また、図４（ｂ）の縦軸が表す位置は、図４（ａ）と対応している。また、ｎ形の過剰キャリア濃度とｐ形の過剰キャリア濃度は相互に等しい。
図１に示すように、エミッタ電極３９とコレクタ電極４９との間に、エミッタ電極３９を負極とし、コレクタ電極４９を正極としたコレクタ電圧を印加する。エミッタ電極３９には、例えば接地電位を印加する。
そして、図２（ａ）に示すように、コレクタ側トレンチゲート電極４１ａ及び４１ｂの電位（以下、「コレクタ側ゲート電位」ともいう）をコレクタ電極４９の電位（コレクタ電位）に対して正電位とし、コレクタ電圧Ｖｃをビルトイン電圧Ｖｂｉよりも低くすると、コレクタ電極４９からの正孔の流入を阻止する一方、ｐ形ベース層４４に反転層が形成されて、ｎ−形高抵抗層２０からコレクタ電極４９に流れる電子の抵抗が減少し、ｎ＋＋形コンタクト層４５、ｐ形ベース層４４の反転層、ｎベース層４３の経路で電子が注入される。これにより、半導体装置１は電子のみをキャリアとするユニポーラ型のＭＯＳＦＥＴとして動作する。
この状態で、エミッタ側トレンチゲート電極３１ａ及び３１ｂの電位（以下、「エミッタ側ゲート電位」ともいう）を負電位とすると、ｐ形ベース層３４に反転層が形成されず、ｐ形ベース層３４とｎ形ベース層３３との間のｐｎ界面に逆バイアスが印加されるため、電子電流が遮断され、半導体装置１はオフ状態となる。
一方、エミッタ側ゲート電位を正電位とすると、ｐ形ベース層３４に反転層が形成されて、ｎ＋＋形コンタクト層３５、ｐ形ベース層３４の反転層及びｎ形ベース層３３の経路で電子が注入される。これにより、半導体部分５０内に電子電流が流れるようになり、半導体装置１はオン状態となる。
また、図２（ｂ）に示すように、コレクタ側ゲート電位をコレクタ電位に対して負電位とすると、ｎ形ベース層４３に反転層が形成されて、コレクタ電圧Ｖｃを印加することにより、ｐ＋＋形コンタクト層４６、ｐ形ベース層４４、ｎ形ベース層４３の反転層の経路で正孔が注入されるようになる。これにより、コレクタ電極４９からｎ−形高抵抗層２０に注入される正孔が増加し、半導体装置１は電子及び正孔をキャリアとするＩＧＢＴ（ＩＥＧＴ）として機能する。
この状態で、エミッタ側ゲート電位を負電位とするとｐ形ベース層３４に反転層が形成されず、半導体装置１はオフ状態となる。一方、エミッタ側ゲート電位を正電位とすると、ｐ形ベース層３４に反転層が形成されて、電子が注入される。これにより、半導体装置１は電子及び正孔をキャリアとするバイポーラ型のＩＥＧＴとして、オン状態になる。
このようにして、本実施形態に係る半導体装置１においては、コレクタ側ゲート電位を制御することにより半導体部分５０内に注入させるキャリアを選択し、ＭＯＳＦＥＴモードとＩＥＧＴモードを切り替えることができる。なお、ＭＯＳＦＥＴモードとＩＥＧＴモードの中間のモードとすることもできる。また、ダイオードモードとすることもできる。そして、エミッタ側ゲート電位を制御することにより、オン状態とオフ状態とを切り替えることができる。
図１に示す半導体装置１においては、エミッタとコレクタの電位及びゲートの電位を反転させれば、上述の制御方法と組み合わせることにより、単一のＩＥＧＴにおいて、双方向に電流を流し（オン）、且つ、阻止（オフ）する機能を持たせることもできる。
一般に、ＭＯＳＦＥＴ等のユニポーラデバイスにはビルトイン電圧は無く、低い印加電圧（ほぼ０Ｖ）から電流が流れるが、印加電圧がビルトイン電圧以上の領域における通電能力は、ＩＧＢＴ、ＩＥＧＴ、サイリスタ、ＧＣＴ（Gate Commutated Turn-off thyristor：ゲート転流型ターンオフサイリスタ）等のバイポーラデバイスにはるかに及ばない。バイポーラデバイスは、印加電圧がビルトイン電圧以上の領域での通電能力は優れるが、印加電圧がビルトイン電圧未満では電流が流れない。なお、シリコン（Ｓｉ）のビルトイン電圧は０．５Ｖ程度であり、シリコン炭化物（ＳｉＣ）のビルトイン電圧は３．５Ｖ程度である。
図３に示すように、本実施形態に係る半導体装置１においても、コレクタ電圧、すなわち、コレクタ電極４９とエミッタ電極３９との電圧が比較的低い場合は、ＩＥＧＴよりもＭＯＳＦＥＴの方がコレクタ電流密度、すなわち、コレクタ電極４９からエミッタ電極３９に流れる電流の密度が高い。一方、コレクタ電圧が比較的高い場合は、ＭＯＳＦＥＴよりもＩＥＧＴの方が、コレクタ電流密度が高い。このため、半導体装置１においては、コレクタ電圧に応じて動作モードを切り替えることにより、広い範囲のコレクタ電圧において、コレクタ電流密度を高めることができる。
また、図４（ａ）及び（ｂ）に示すように、半導体装置１においては、エミッタ側にはエミッタ側トレンチゲート電極３１ａ及び３１ｂが設けられているため、半導体部分５０からエミッタ電極３９への正孔の排出が規制される。これにより、エミッタ電極３９から半導体部分５０内への電子の注入が促進される。すなわち、電子のＩＥ（Injection Enhanced）効果が得られる。一方、コレクタ側にはコレクタ側トレンチゲート電極４１ａ及び４１ｂが設けられているため、半導体部分５０からコレクタ電極４９への電子の排出が規制される。これにより、コレクタ電極４９から半導体部分５０内への正孔の注入が促進される。すなわち、正孔のＩＥ効果が得られる。この結果、半導体部分５０のｎ−形高抵抗層２０内に、キャリアを高密度で蓄積させることができる。ｎ−形高抵抗層２０におけるキャリア濃度の最大値Ｃｍａｘは、例えば、１×１０１３〜１×１０１９ｃｍ−３である。これにより、オン抵抗を低減し、コレクタ電流をより一層増大させることができる。
次に、応用的な駆動方法について説明する。
本実施形態によれば、動作モードの切り替えとオン／オフの切り替えのタイミングを調整することにより、様々な動作が可能となる。
図５は、横軸に時間をとり、縦軸にゲート電位をとって、本実施形態に係る半導体装置のターンオン動作を示すグラフ図である。
図６（ａ）は本実施形態に係る半導体装置を模式的に示す図であり、（ｂ）〜（ｄ）は縦軸にＺ方向の位置をとり、横軸に過剰キャリア濃度をとって、半導体装置内の過剰キャリア分布を示す図であり、（ｂ）はＩＥＧＴモードのオン状態を示し、（ｃ）はＩＥＧＴモードのオン状態においてコレクタ側が低注入になった場合を示し、（ｄ）はＭＯＳＦＥＴモードのオン状態を示し、（ｅ）はオフ状態を示す。
なお、図６（ｂ）〜（ｅ）の縦軸が表す位置は、図６（ａ）と対応している。
図５に示すように、本動作においては、ＭＯＳＦＥＴモードでターンオンし、その後、ＩＥＧＴモードのオン状態に移行する。ＭＯＳＦＥＴモードのオン状態は、正孔の流入が規制され、電子電流のみが流れる状態であるため、過剰キャリア濃度分布は、図６（ｃ）に示すように、エミッタ側が高くコレクタ側が低い分布となる。また、ＩＥＧＴモードのオン状態は、正孔及び電子が共に流入される状態であるため、過剰キャリア濃度分布は、図６（ｂ）に示すように、エミッタ側及びコレクタ側が共に高い分布となる。なお、図６（ｂ）の破線は、ｎ−形高抵抗層２０におけるキャリアのライフタイムが長い場合の過剰キャリア濃度分布を示す。
図７は、横軸に時間をとり、縦軸にゲート電位をとって、本実施形態に係る半導体装置のターンオフ動作を示すグラフ図である。
図７に示すように、本動作においては、ＩＥＧＴモードのオン状態からＭＯＳＦＥＴモードのオン状態に移行し、その後、ＭＯＳＦＥＴモードでターンオフする。ＩＥＧＴモードのオン状態では、過剰キャリア濃度分布は図６（ｂ）に示すように両極側が高い分布である。この状態から、コレクタ側トレンチゲート電極４１ａ及び４１ｂの電位を低下させると、正孔の流入が停止し、半導体部分５０内の正孔が排出されるため、過剰キャリア濃度分布は、図６（ｃ）に示すようにエミッタ側が低下した分布になる。そして、半導体装置１が完全にＭＯＳＦＥＴモードに移行すると、図６（ｄ）に示すように、半導体部分５０内の過剰キャリア濃度がほぼゼロになる。その後ターンオフしても、図６（ｅ）に示すように、半導体部分５０内の過剰キャリアはほとんどゼロのままである。このような手順で動作させることにより、ターンオフ時の過剰キャリアを低減し、過剰キャリアに起因した電流のテール部分を抑制することができる。この結果、ターンオフ損失を低減することができる。
なお、図５では、半導体装置１がＭＯＳＦＥＴモードのオン状態を経て、ＩＥＧＴモードのオン状態に移行する動作の例を示し、図７では、半導体装置１がＩＥＧＴモードのオン状態からＭＯＳＦＥＴモードのオン状態に移行した後、オフ状態になる動作の例を示したが、これには限定されない。エミッタ側トレンチゲート電極３１ａ及び３１ｂの電位変化とコレクタ側トレンチゲート電極４１ａ及び４１ｂの電位変化とのタイミングを異ならせることによって、様々な動作が可能となる。例えば、半導体装置１をオフ状態から、ＭＯＳＦＥＴモードに移行せずに、いきなりＩＥＧＴモードでオン状態になるように制御することも可能である。
また、本実施形態においては、図７に示す動作の変形例として、ターンオフ損失又はターンオン損失が可及的に少なくなるように、コレクタ側のゲートの印加電圧とそのタイミング、及び、エミッタ側のゲートの印加電圧とそのタイミングを制御することができる。
例えば、オフ状態のときに主接合となる側の逆側から空乏層又は強い空間電荷領域が広がってしまうと、通常の動作時よりも大きな損失が発生するが、本実施形態においては、適切なゲート制御により、このような異常な動作を効果的に回避することができる。
同様に、各々のゲート印加電圧とそのタイミングを制御することで、半導体装置１の動作中に生じる素子破壊や発熱の原因となる異常な動作、及び素子内部キャリアの望ましくない挙動を防止することが可能である。
更に、エミッタ側トレンチゲート電極３１ａの電位と電極３１ｂの電位を相互に独立に制御してもよい。例えば、電極３１ａ及び３１ｂのうちの一方の電位を、エミッタ電極３９の電位、若しくは、コレクタ電極４９の電位と同じにしてもよい。又は、コレクタ側トレンチゲート電極４１ａの電位と電極４１ｂの電位を相互に独立に制御してもよい。例えば、電極４１ａ及び４１ｂのうちの一方の電位を、エミッタ電極３９の電位、若しくは、コレクタ電極４９の電位と同じにしてもよい。このように設定することにより、トレンチゲート電極の静電容量を低減することができ、半導体装置１の高速且つ安定した動作が可能となる。
次に、本実施形態に係る半導体装置を用いてＤＣ−ＤＣコンバータを構成した例について説明する。
図８（ａ）は、本実施形態のＤＣ−ＤＣコンバータを示す回路図であり、（ｂ）は、横軸に時間をとり、縦軸にゲート電位をとって、ＤＣ−ＤＣコンバータの動作を示すグラフ図である。
図８（ａ）に示すように、本実施形態のＤＣ−ＤＣコンバータ１０１においては、高電位側電源配線ＶＤＤと低電位側電源配線ＧＮＤとの間に、半導体装置１及び半導体装置１３が直列に接続されている。半導体装置１は高電位側電源電位ＶＤＤに接続されている。半導体装置１３は低電位側電源配線ＧＮＤに接続されている。半導体装置１３はｐｎダイオードである。半導体装置１３の構成は、第１３の実施形態（図２０参照）において後述する。半導体装置１と半導体装置１３との接続点には、インダクタ１１０の一方の端子が接続されている。インダクタ１１０の他方の端子は、負荷（図示せず）に接続されている。
図８（ｂ）に示すように、低電位側の半導体装置１３をオン状態とし、高電位側の半導体装置１をオフ状態とするときは、半導体装置１はＭＯＳＦＥＴモードとする。そして、半導体装置１３をオフ状態とした後、半導体装置１をＩＥＧＴモードに移行させて、半導体装置１をオン状態とする。
同様に、半導体装置１３と半導体装置１の各々のゲート印加電圧とそのタイミングを制御することで、半導体装置１３及び半導体装置１に、低速ダイオード、高速ダイオード、ＭＯＳＦＥＴ、保護機能付きＭＯＳＦＥＴ、ＩＥＧＴ（ＩＧＢＴ）、保護機能付きＩＥＧＴ（ＩＧＢＴ）、それぞれの逆阻止型などの機能を持たせることができる。半導体装置１３及び半導体装置１の持つこれらの機能は、応用装置の動作中及び非動作中のどのタイミングでも、各々のゲート印加電圧とそのタイミングを制御することで実現できる。このように、一つの半導体装置に多数の機能を持たせ、かつ各機能の最適動作ができることから、応用装置の部品点数は飛躍的に少なくなり、信頼性が増し、性能も飛躍的に向上する。
次に、本実施形態の効果について説明する。
上述の如く、本実施形態によれば、低いオン抵抗と低いターンオフ損失を両立させることができる。また、目的に応じて動作モードとオン／オフ制御のタイミングを選択することにより、より安定した動作が可能となる。また、本実施形態によれば、エミッタ側の電子及び正孔の注入効率、並びに、コレクタ側の電子及び正孔の注入効率を自由に制御することができる。この結果、半導体装置１及びＤＣ−ＤＣコンバータ１０１において、大きな電流を効率よく制御することができる。
なお、本実施形態においては、半導体部分５０をシリコンにより形成する例を示したが、これには限定されず、シリコン炭化物（ＳｉＣ）、ガリウム窒化物（ＧａＮ）又はダイヤモンド等のシリコンよりもバンドギャップが大きな半導体材料により形成してもよい。
また、コレクタ側トレンチゲート電極４１ａ及び４１ｂ等の幾何学的形状又は拡散層の配置を最適化することによって、ｎ−形高抵抗層２０からコレクタ電極４９へ流れる電子電流の比率を下げることができる。これにより、正孔のＩＥ効果が更に増大し、より多くの正孔をｎ−形高抵抗層２０に注入することができる。この結果、半導体装置１のオン抵抗をより一層低減することができる。
（第２の実施形態）
次に、第２の実施形態について説明する。
図９は、本実施形態に係る半導体装置を示す断面図である。
図９に示すように、本実施形態に係る半導体装置２においては、半導体部分５０がシリコン炭化物（ＳｉＣ）により形成されている。また、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、コレクタ側トレンチゲート電極３１ｂ及びエミッタ側トレンチゲート電極４１ｂが設けられていない。また、ｎ−形高抵抗層２０と絶縁膜３２ａとの間、及び、ｎ−形高抵抗層２０と絶縁膜４２ａとの間にｐ形層５１が形成されている。
Ｚ方向におけるｎ−形高抵抗層２０の厚さをＤ（ｃｍ）とし、ｎ−形高抵抗層２０の比抵抗をＲ（Ω・ｃｍ）としたとき、以下の関係になることが好ましい。
Ｒ／Ｄ＞１０４
本実施形態によれば、半導体部分５０をシリコンよりもバンドギャップが大きなシリコン炭化物によって形成することにより、低いオン抵抗と高いスイッチング速度を両立させることができる。また、ｎ−形高抵抗層２０と絶縁膜３２ａ及び４２ａとの間にｐ形層５１を設けることにより、シリコン炭化物からなるｎ−形高抵抗層２０と、シリコン酸化物からなる絶縁膜３２ａ及び４２ａとの界面に印加される電界を緩和することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
（第３の実施形態）
次に、第３の実施形態について説明する。
図１０は、本実施形態に係る半導体装置を示す断面図である。
但し、図示の便宜上、図１０の一部は斜視図として描かれている。
図１０に示すように、本実施形態に係る半導体装置３は、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、電極３１ｂ及び４１ｂのＺ方向における長さが短い点、ｎ形ベース層３３及びｎ形ベース層４３が設けられていない点、電極３１ｂ間にｐ形バッファ層５２が設けられている点、電極４１ｂ間にｐ形バッファ層５４が設けられている点が異なっている。ｐ形バッファ層５２の上部はエミッタ電極３９内に位置しており、ｐ形バッファ層５２とエミッタ電極３９との間には、絶縁膜５３が設けられている。同様に、ｐ形バッファ層５４の下部はコレクタ電極４９内に位置しており、ｐ形バッファ層５４とコレクタ電極４９との間には、絶縁膜５５が設けられている。
本実施形態によれば、ｐ形バッファ層５２及び絶縁膜５３を設けることにより、半導体部分５０とエミッタ電極３９との接続部分を間引いている。これにより、半導体部分５０におけるエミッタ側に正孔が蓄積され、電子のＩＥ効果をより高めることができる。同様に、ｐ形バッファ層５４及び絶縁膜５５を設けることにより、半導体部分５０とコレクタ電極４９との接続部分を間引いている。これにより、半導体部分５０におけるコレクタ側に電子が蓄積され、正孔のＩＥ効果をより高めることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
（第４の実施形態）
次に、第４の実施形態について説明する。
図１１は、本実施形態に係る半導体装置を示す断面図である。
但し、図示の便宜上、図１１の一部は斜視図として描かれている。
図１１に示すように、本実施形態に係る半導体装置４においては、前述の第３の実施形態に係る半導体装置３の構成に加えて、ｎ形ベース層４３が設けられている。ｎ形ベース層４３を設けることにより、正孔の排出がより一層抑制される。このため、ｎ形ベース層４３、ｐ形ベース層４４、ｎ＋＋形コンタクト層４５及びｐ＋＋形コンタクト層４６のＸ方向における長さＷを大きくすることができ、形成が容易である。
本実施形態における上記以外の構成、動作及び効果は、前述の第３の実施形態と同様である。
（第５の実施形態）
次に、第５の実施形態について説明する。
図１２は、本実施形態に係る半導体装置を示す斜視断面図である。
図１２においては、図１と同様に、エミッタ電極３９及びコレクタ電極４９を二点鎖線で示している。
図１２に示すように、本実施形態に係る半導体装置５は、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、スーパージャンクション構造が形成されている点が異なっている。すなわち、半導体装置５においては、ｎ−形高抵抗層２０の替わりに、複数のｎ形ドリフト層５７及び複数のｐ形ドリフト層５８が設けられている。ｎ形ドリフト層５７及びｐ形ドリフト層５８はＹ方向に延び、Ｘ方向に沿って交互に配列されている。交互に配列されたｎ形ドリフト層５７及びｐ形ドリフト層５８により、スーパージャンクション構造を持つ複合層が構成されている。本実施形態は、Ｘ方向におけるｐ形ドリフト層５８の幅Ｗｐがｎ形ドリフト層５７の幅Ｗｎよりも広い場合を示しているが、幅Ｗｐと幅Ｗｎは、その素子が目指す最終的な特性に合わせて、同じ、若しくは、幅Ｗｎを幅Ｗｐよりも広くする場合もありうる。
また、半導体装置５においては、半導体装置１と比較して、エミッタ側トレンチゲート電極３１ｂ及びその周囲の絶縁膜３２ｂ、並びに、コレクタ側トレンチゲート電極４１ｂ及びその周囲の絶縁膜４２ｂが設けられていない。これにより、Ｘ方向において隣り合うエミッタ側トレンチゲート電極３１ａ間に、ｎ形ベース層３３及びｐ形ベース層３４が連続して設けられている。また、Ｘ方向において隣り合うコレクタ側トレンチゲート電極４１ａ間に、ｎ形ベース層４３及びｐ形ベース層４４が連続して設けられている。なお、前述の第１の実施形態に係る半導体装置１（図１参照）と同様に、コレクタ側トレンチゲート電極４１ａはエミッタ側トレンチゲート電極３１ａの直下域に配置されている。
ｎ形ドリフト層５７は、ｎ形ベース層３３のＸ方向中央部とｎ形ベース層４３のＸ方向中央部との間に配置されている。ｐ形ドリフト層５８は、エミッタ側トレンチゲート電極３１ａの全体及びｎ形ベース層３３のＸ方向両端部と、コレクタ側トレンチゲート電極４１ａの全体及びｎ形ベース層４３のＸ方向両端部との間に配置されている。これにより、ｎ形ベース層３３及びｎ形ベース層４３はｎ形ドリフト層５７及びｐ形ドリフト層５８の双方に接続され、ｎ形ドリフト層５７及びｐ形ドリフト層５８により、スーパージャンクション構造が実現される。
本実施形態によれば、スーパージャンクション構造が実現されるため、オン抵抗をより一層低減すると共に、耐圧をより一層向上させることができる。
また、本実施形態においては、前述の第１の実施形態におけるｎ−形高抵抗層２０を、縦方向（Ｚ方向）において半導体装置５の大部分を縦断するｎ形ドリフト層５７及びｐ形ドリフト層５８からなるスーパージャンクション構造に置き換えている。これにより、ｎ形ドリフト層５７により電子の移動経路が確保され、ｐ形ドリフト層５８によって正孔の移動経路が確保される。この結果、エミッタ電極３９から半導体装置５の内部への電子の注入（蓄積）及びエミッタ電極３９への電子の排出（引出）、並びに、コレクタ電極４９から半導体装置５の内部への正孔の注入（蓄積）及びコレクタ電極４９への正孔の排出（引出）を、高速且つ高精度に制御することができる。また、エミッタ電極３９から半導体装置５の内部への電子の注入（蓄積）及びコレクタ電極４９への電子の排出（引出）、並びに、コレクタ電極４９から半導体装置５の内部への正孔の注入（蓄積）及びエミッタ電極３９への正孔の排出（引出）を、高速且つ高精度に制御することができる。これにより、スイッチング動作を高速化できると共に、オン特性及びオフ特性を向上させることができる。
本実施形態に係る上記以外の構成、基本動作及び効果は、前述の第１の実施形態と同様である。
（第５の実施形態の第１の変形例）
次に、第５の実施形態の第１の変形例について説明する。
図１３は、本変形例に係る半導体装置を示す断面図である。
但し、図示の便宜上、図１３の一部は斜視図として描かれている。後述する図１４〜図２４についても同様である。
図１３に示すように、本変形例に係る半導体装置５ａは、前述の第５の実施形態に係る半導体装置５（図１２参照）と比較して、ｎ形ベース層４３が絶縁膜４２ａの上面を覆っている点、及び、コレクタ側トレンチゲート電極４１ａ及び絶縁膜４２ａがｎ形ドリフト層５７の直下域に配置されている点が異なっている。すなわち、エミッタ側トレンチゲート電極３１ａとコレクタ側トレンチゲート電極４１ａは、Ｘ方向において互い違いに配置されている。
本変形例における上記以外の構成、動作及び効果は、前述の第５の実施形態と同様である。
（第５の実施形態の第２の変形例）
次に、第５の実施形態の第２の変形例について説明する。
図１４は、本変形例に係る半導体装置を示す断面図である。
図１４に示すように、本変形例に係る半導体装置５ｂは、前述の第１の変形例に係る半導体装置５ａ（図１３参照）と比較して、ｐ形ベース層４４の替わりに、ｎ形ベース層４７が設けられている点が異なっている。
本変形例に係る上記以外の構成、動作及び効果は、前述の第１の変形例と同様である。
（第５の実施形態の第３の変形例）
次に、第５の実施形態の第３の変形例について説明する。
図１５は、本変形例に係る半導体装置を示す断面図である。
図１５に示すように、本変形例に係る半導体装置５ｃは、前述の第２の変形例に係る半導体装置５ｂ（図１４参照）と比較して、コレクタ側トレンチゲート電極４１ａ及び絶縁膜４２ａが、ｐ形ドリフト層５８の直下域に配置されている点が異なっている。すなわち、エミッタ側トレンチゲート電極３１ａとコレクタ側トレンチゲート電極４１ａは、Ｘ方向において同じ位置に配置されている。また、ｐ形ベース層３４の下面と絶縁膜３２ａの下面との距離Ｄは、ｎ形ベース層４７の上面と絶縁膜４２ａの上面との距離Ｄに等しい。
本変形例における上記以外の構成、動作及び効果は、前述の第２の変形例と同様である。
（第５の実施形態の第４の変形例）
次に、第５の実施形態の第４の変形例について説明する。
図１６は、本変形例に係る半導体装置を示す断面図である。
図１６に示すように、本変形例に係る半導体装置５ｄは、前述の第３の変形例に係る半導体装置５ｃ（図１５参照）と比較して、ｎ形ベース層４７の替わりにｐ形ベース層４４が設けられている点が異なっている。
本変形例に係る上記以外の構成、動作及び効果は、前述の第３の変形例と同様である。
（第５の実施形態の第５の変形例）
次に、第５の実施形態の第５の変形例について説明する。
図１７は、本変形例に係る半導体装置を示す断面図である。
図１７に示すように、本変形例に係る半導体装置５ｅは、前述の第１の変形例に係る半導体装置５ａ（図１３参照）と比較して、ｎ形ドリフト層５７とｐ形ドリフト層５８が入れ替わっている点、及び、ｎ形ベース層３３が設けられていない点が異なっている。半導体装置５ｅにおいては、ｎ形ドリフト層５７及びｐ形ドリフト層５８がｐ形ベース層３４に接している。また、Ｘ方向におけるｎ形ドリフト層５７の幅Ｗｎは、ｐ形ドリフト層５８の幅Ｗｐよりも広い。
本変形例における上記以外の構成、動作及び効果は、前述の第１の変形例と同様である。
（第５の実施形態の第６の変形例）
次に、第５の実施形態の第６の変形例について説明する。
図１８は、本変形例に係る半導体装置を示す断面図である。
図１８に示すように、本変形例に係る半導体装置５ｆは、前述の第５の変形例に係る半導体装置５ｅ（図１７参照）と比較して、ｐ形ベース層４４の替わりに、ｎ形ベース層４７が設けられている点が異なっている。
本変形例における上記以外の構成、動作及び効果は、前述の第５の変形例と同様である。
（第５の実施形態の第７の変形例）
次に、第５の実施形態の第７の変形例について説明する。
図１９は、本変形例に係る半導体装置を示す断面図である。
図１９に示すように、本変形例に係る半導体装置５ｇは、前述の第２の変形例に係る半導体装置５ｂ（図１４参照）と比較して、隣り合う電極３１ａの間に電極３１ｂが設けられており、隣り合う電極４１ａの間に電極４１ｂが設けられており、ｎ形ドリフト層５７の直上域に電極３１ａ又は電極３１ｂが配置されており、ｐ形ドリフト層５８の直下域に電極４１ａ又は電極４１ｂが配置されている点、及び、ｎ形ベース層３３の替わりにｐ形ベース層４８が設けられている点が異なっている。また、幅Ｗｐと幅Ｗｎは同程度である。
本変形例によれば、前述の第２の変形例に係る半導体装置５ｂ（図１４参照）と比較して、電極３１ｂ及び４１ｂを設けることにより、トレンチゲート電極間の間隔を短縮することができる。これにより、電子ＩＥ効果及び正孔ＩＥ効果をより一層高めることができる。また、本変形例によれば、エミッタ側及びコレクタ側のチャネル長が長くなるため、オフ状態時におけるリーク電流を抑制することができる。
本変形例における上記以外の構成、動作及び効果は、前述の第２の変形例と同様である。
（第５の実施形態の第８の変形例）
次に、第５の実施形態の第８の変形例について説明する。
図２０は、本変形例に係る半導体装置を示す断面図である。
図２０に示すように、本変形例に係る半導体装置５ｈは、前述の第７の変形例に係る半導体装置５ｇ（図１９参照）と比較して、ｎ形ベース層４３の上面が絶縁膜４２ａ及び４２ｂの上面よりも低い位置にあり、ｎ形ベース層４３が絶縁膜４２ａ及び４２ｂの上面を覆っていない点が異なっている。
本変形例によれば、ｎ形ドリフト層５７及びｐ形ドリフト層５８がコレクタ側の電極４１ａ及び４１ｂに接しているため、スーパージャンクション構造に対してより高速にキャリアの注入（蓄積)及び排出（引出）を行うことができる。この結果、スイッチング特性をより高速化できると共に、オン特性及びオフ特性をより向上させることができる。
本変形例における上記以外の構成、基本動作及び効果は、前述の第７の変形例と同様である。
（第５の実施形態の第９の変形例）
次に、第５の実施形態の第９の変形例について説明する。
図２１は、本変形例に係る半導体装置を示す断面図である。
図２１に示すように、本変形例に係る半導体装置５ｉは、前述の第８の変形例に係る半導体装置５ｈ（図２０参照）と比較して、ｎ形ベース層４３及びｎ形ベース層４７の替わりに、ｐ形ベース層５６及びｐ形ベース層４４が設けられている点が異なっている。
本変形例における上記以外の構成、動作及び効果は、前述の第８の変形例と同様である。
（第５の実施形態の第１０の変形例）
次に、第５の実施形態の第１０の変形例について説明する。
図２２は、本変形例に係る半導体装置を示す断面図である。
図２２に示すように、本変形例に係る半導体装置５ｊにおいては、前述の第９の変形例に係る半導体装置５ｉ（図２１参照）と比較して、ｎ形ドリフト層５７とｐ形ドリフト層５８が入れ替わっている。すなわち、ｎ形ドリフト層５７はエミッタ側のｐ形ベース層４８に接しており、ｐ形ドリフト層５８はコレクタ側のｐ形ベース層５６に接している。
本変形例における上記以外の構成、動作及び効果は、前述の第９の変形例と同様である。
（第５の実施形態の第１１の変形例）
次に、第５の実施形態の第１１の変形例について説明する。
図２３は、本変形例に係る半導体装置を示す断面図である。
図２３に示すように、本変形例に係る半導体装置５ｋは、前述の第１０の変形例に係る半導体装置５ｊ（図２２参照）と比較して、ｐ形ベース層５６及びｐ形ベース層４４の替わりに、ｎ形ベース層４３及びｎ形ベース層４７が設けられている点が異なっている。換言すれば、半導体装置５ｋは、前述の第８の変形例に係る半導体装置５ｈ（図２０参照）と比較して、ｎ形ドリフト層５７とｐ形ドリフト層５８が入れ替わっている。
本変形例における上記以外の構成、動作及び効果は、前述の第１０の変形例と同様である。
（第５の実施形態の第１２の変形例）
次に、第５の実施形態の第１２の変形例について説明する。
図２４は、本変形例に係る半導体装置を示す断面図である。
図２４に示すように、本変形例に係る半導体装置５ｍは、前述の第８の変形例に係る半導体装置５ｈ（図２０参照）と比較して、ｎ形ベース層４７の替わりにｐ形ベース層４４が設けられている点が異なっている。
本変形例における上記以外の構成、動作及び効果は、前述の第８の変形例と同様である。
なお、エミッタ側トレンチゲート電極３１ａ及び３１ｂと、コレクタ側トレンチゲート電極４１ａ及び４１ｂとの位置関係は、前述の第５の実施形態のように上下で一致している場合、並びに、前述の第５の実施形態の第１の変形例のように上下で互い違いの場合に限定されず、任意の位置関係とすることが可能である。例えば、電極３１ａ及び３１ｂとゲート電極４１ａ及び４１ｂとは、ＸＹ平面において、相互に異なる方向に沿って配列されていてもよい。
（第６の実施形態）
次に、第６の実施形態について説明する。
図２５は、本実施形態に係る半導体装置を示す断面図である。
但し、図示の便宜上、図２５の一部は斜視図として描かれている。
図２５に示すように、本実施形態に係る半導体装置６においては、エミッタ側のみにトレンチゲート電極が設けられており、コレクタ側にはトレンチゲート電極は設けられていない。
半導体装置６において、エミッタ側の構成は、前述の第３の実施形態に係る半導体装置３（図１０参照）のエミッタ側の構成と同じである。但し、Ｙ方向におけるｎ＋＋形コンタクト層３５の長さをＷｎ＋＋とし、Ｙ方向におけるｐ＋＋形コンタクト層３６の長さをＷｐ＋＋とするとき、これらの長さの関係は、
Ｗｐ＋＋＞３×Ｗｎ＋＋
であることが好ましく、
Ｗｐ＋＋＞４×Ｗｎ＋＋
であることがより好ましい。
また、エミッタ電極３９とｎ＋＋形コンタクト層３５との接触面積をＳｎ＋＋とし、エミッタ電極３９とｐ＋＋形コンタクト層３６との接触面積をＳｐ＋＋とし、エミッタ電極３９とｐ形ベース層３４との接触面積をＳｐｂとするとき、これらの面積の関係は、
Ｓｐｂ＋Ｓｐ＋＋＞３×Ｓｎ＋＋
であることが好ましく、
Ｓｐｂ＋Ｓｐ＋＋＞４×Ｓｎ＋＋
であることがより好ましい。
一方、コレクタ側においては、Ｘ方向に沿って交互に周期的に配列されたｎ形層６１とｐ形層６２からなるブロック６３が複数設けられている。ｎ形層６１及びｐ形層６２はＹ方向に延びている。ブロック６３は、Ｘ方向に沿って相互に離隔して配列されている。ブロック６３間には、ｎ形層６４が設けられている。Ｘ方向において、ｎ形層６４の幅はｎ形層６１及びｐ形層６２の幅よりも太い。ｎ形層６１、ｐ形層６２及びｎ形層６４は、コレクタ電極４９に接している。ブロック６３上には、ｐ形層６５が設けられている。また、ｎ形層６４及びｐ形層６５を覆うように、ｎ形層６６が設けられている。ｎ形層６６の上面はｎ−形高抵抗層２０の下面に接している。
本実施形態によれば、ｎ＋＋形コンタクト層３５及びｐ＋＋形コンタクト層３６のサイズが上記数式を満たすことにより、オン抵抗をより低減することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第３の実施形態と同様である。
（第７の実施形態）
次に、第７の実施形態について説明する。
図２６は、本実施形態に係る半導体装置を示す斜視断面図である。
なお、図２６においては、図示の便宜上、エミッタ電極３９（図１参照）を省略している。
図２６に示すように、本実施形態に係る半導体装置７においては、エミッタ側トレンチゲート電極３１ａ及び３１ｂの形状が櫛状であり、電極３１ｂの直上域に相当する空間、すなわち、エミッタ電極３９が下方に向けて突出している部分のＹ方向の端部が、ｐ＋形コンタクト層３６ａによって３方向、すなわち、Ｘ方向両側及びＹ方向の一方側から囲まれている。
また、Ｘ方向におけるｎ形ベース層３３の幅をＷ１とし、Ｘ方向における電極３１ｂの幅をＷ２とすると、電子ＩＥ効果により、エミッタ側の電子の注入をより促進するためには、幅Ｗ１を狭く設計することが効果的であり、例えば、１μｍ以下とすることが好ましい。また、幅Ｗ２を幅Ｗ１よりも広く設計することにより、電子ＩＥ効果を増大させることが可能である。
幅Ｗ１と幅Ｗ２の関係は、例えば、
Ｗ２＞２×Ｗ１
であることが好ましく、
Ｗ２＞１０×Ｗ１
であることがより好ましい。
幅Ｗ２は、単一の広いトレンチ溝又は複数の分割されたトレンチ溝で構成されていてもよい。
一方、半導体装置７のコレクタ側の構成は、プレナー型である。すなわち、コレクタ電極４９上には、平板状のコンタクト層６９が設けられており、その上にはｎ−形ドリフト層７０が設けられている。ｎ−形ドリフト層７０の上面はｎ−形高抵抗層２０の下面に接している。コンタクト層６９の導電形はｎ＋形でもよく、ｐ＋形でもよく、ｎ＋形の部分とｐ＋形の部分の双方が設けられていてもよい。
本実施形態によれば、電極３１ｂの直上域におけるＹ方向の端部を囲むようにｐ＋形コンタクト層６８が設けられているため、半導体装置７のＹ方向の端部から電子が注入されることを抑制できる。この結果、Ｙ方向の端部の耐圧が向上し、全体として耐圧が高い半導体装置を得ることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
（第７の実施形態の第１の変形例）
次に、第７の実施形態の第１の変形例について説明する。
図２７は、本変形例に係る半導体装置を示す斜視断面図である。
図２７に示すように、本変形例に係る半導体装置７ａにおいては、前述の第７の実施形態に係る半導体装置７（図２６参照）と比較して、エミッタ側トレンチゲート電極３１ｂのＸ方向における幅Ｗ１３が、エミッタ側トレンチゲート電極３１ａのＸ方向における幅Ｗ１１よりも広く、また、ｎ形ベース層３３のＸ方向における幅Ｗ１２よりも広い。
電子ＩＥ効果により、エミッタ側の電子の注入をより促進するためには、幅Ｗ１２を狭く設計することが効果的であり、例えば、１μｍ以下とすることが好ましい。また、幅Ｗ１１及び幅Ｗ１３を幅Ｗ１２よりも広く設計することにより、電子ＩＥ効果を増大させることが可能である。
例えば、
Ｗ１１＞２×Ｗ１２
Ｗ１３＞２×Ｗ１２
であることが好ましく、
Ｗ１１＞１０×Ｗ１２
Ｗ１３＞１０×Ｗ１２
であることが、より好ましい。
幅Ｗ１１及び幅Ｗ１３は、単一の幅の広いトレンチ溝又は複数の分割されたトレンチ溝で構成されていてもよい。
本変形例における上記以外の構成、動作及び効果は、前述の第７の実施形態と同様である。
（第７の実施形態の第２の変形例）
次に、第７の実施形態に第２の変形例について説明する。
図２８は、本変形例に係る半導体装置を示す斜視断面図である。
図２８に示すように、本変形例に係る半導体装置７ｂにおいては、エミッタ側トレンチゲート電極３１ｂ（図２７参照）の替わりに、電極３１ｃが設けられている。電極３１ｃは、電極３１ａに接続されていてもよく、エミッタ電極３９（図１参照）に接続されていてもよく、電極３１ａ及びエミッタ電極３９に対して独立に制御される制御電極であってもよい。又は、これらの組合せでもよい。例えば、半導体装置７ｂに複数設けられた電極３１ｃが３つのグループに分けられており、第１グループの電極３１ｃは電極３１ａに接続されており、第２グループの電極３１ｃはエミッタ電極３９に接続されており、第３のグループの電極３１ｃは独立に制御されてもよい。
本変形例における上記以外の構成、動作及び効果は、前述の第７の実施形態の第１の変形例と同様である。
（第７の実施形態の第３の変形例）
次に、第７の実施形態の第３の変形例について説明する。
図２９は、本変形例に係る半導体装置を示す斜視断面図である。
図２９に示すように、本変形例に係る半導体装置７ｃにおいては、電極３１ｃの上面上から絶縁膜３２ｂが除去されており、電極３１ｃがエミッタ電極３９（図１参照）に接している。
本変形例における上記以外の構成、動作及び効果は、前述の第７の実施形態の第２の変形例と同様である。
（第７の実施形態の第４の変形例）
次に、第７の実施形態の第４の変形例について説明する。
図３０は、本変形例に係る半導体装置を示す斜視断面図である。
図３０に示すように、本変形例に係る半導体装置７ｄにおいては、電極３１ｃ上に引出電極３７が設けられている。引出電極３７は電極３１ｃのＹ方向端部に接続されており、電極３１ｃを外部に引き出している。なお、図３０においては、引出電極３７の一部のみが示されている。実際には、引出電極３７は半導体装置７ｄのエミッタ側の表面全体にわたってＸ方向に延びている。
（第７の実施形態の第５の変形例）
次に、第７の実施形態の第５の変形例について説明する。
図３１は、本変形例に係る半導体装置を示す斜視断面図である。
図３１に示すように、本変形例に係る半導体装置７ｅにおいては、エミッタ側トレンチゲート電極３１ａ上に引出電極３８が設けられている。引出電極３８は電極３１ａに接続されており、電極３１ａを外部に引き出している。
本変形例における上記以外の構成、動作及び効果は、前述の第７の実施形態の第４の変形例と同様である。
（第７の実施形態の第６の変形例）
次に、第７の実施形態の第６の変形例について説明する。
図３２は、本変形例に係る半導体装置を示す斜視断面図である。
図３２に示すように、本変形例に係る半導体装置７ｆにおいては、電極３１ａのＹ方向両側の端部を、電極３１ｃが囲んでいる。
本変形例における上記以外の構成、動作及び効果は、前述の第７の実施形態の第５の変形例と同様である。
（第８の実施形態）
次に、第８の実施形態について説明する。
図３３は、本実施形態に係る半導体装置を示す斜視断面図である。
図３３に示すように、本実施形態に係る半導体装置８においては、コレクタ電極４９上にｎ＋形コンタクト層７１及びｐ＋形コンタクト層７２がＸ方向に沿って交互に配列されている。ｎ＋形コンタクト層７１及びｐ＋形コンタクト層７２の上には、ｎ＋形バッファ層７３が設けられており、その上にはｎ形バッファ層７４が設けられている。ｎ形バッファ層７４の上面はｎ−形高抵抗層２０の下面に接している。また、半導体装置８には、エミッタ側のｎ形ベース層３３（図１参照）が設けられていない。
そして、半導体装置８においては、絶縁膜３２ａが下方に延出しており、その下端はｎ＋形バッファ層７３とｎ形バッファ層７４の界面７５のやや下方に位置している。また、絶縁膜３２ｂも下方に延出しており、その下端はｐ＋形コンタクト層７２とｎ＋形バッファ層７３との界面７６のやや上方に位置している。
本実施形態によれば、絶縁膜３２ａ及び３２ｂを下方に延出させることにより、ｐ形ベース層３４とｎ−形高抵抗層２０とのｐｎ界面の面積を低減すると共に、ｎ−形高抵抗層２０側に延びる空乏層の体積を低減することができる。これにより、ｎ−形高抵抗層２０内におけるキャリアのライフタイムを長くすることができる。
一般に、半導体装置の温度が上昇すると、結晶欠陥において電子と正孔が結合しやすくなり、漏れ電流が増加する。本実施形態においては、キャリアのライフタイムを長くすることにより、半導体装置８を高温で動作させたときの漏れ電流を抑制することができる。このため、半導体装置８は、高温、例えば２００℃における動作特性が良好である。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
（第９の実施形態）
次に、第９の実施形態について説明する。
図３４は、本実施形態に係る半導体装置を示す断面図である。
図３４に示すように、本実施形態に係る半導体装置９の形状はチップ状である。半導体装置９の半導体部分は、シリコン炭化物（ＳｉＣ）又はガリウム窒化物（ＧａＮ）により形成されている。半導体装置９においては、ｎ−形高抵抗層２０が設けられている。半導体装置９の終端部には、ｎ−形高抵抗層２０の端部を囲むように、ｐ＋形ガードリング層７８が設けられている。
半導体装置９の終端部を除く部分（以下、「セル部」という）においては、ｎ−形高抵抗層２０上にｐ形ベース層３４が設けられており、ｐ形ベース層３４の上部の一部には、Ｙ方向に延びるｎ形ベース層３３が設けられている。ｎ形ベース層３３及びｐ形ベース層３４に隣接して、複数本のエミッタ側トレンチゲート電極３１ａが設けられている。電極３１ａはＹ方向に延び、Ｘ方向に沿って周期的に配列されている。電極３１ａの下端部は、ｎ−形高抵抗層２０内に配置されている。電極３１ａの周囲には、絶縁膜３２ａが設けられている。ｐ＋形ガードリング層７８のセル部側の端部、ｐ形ベース層３４、ｎ形ベース層３３及びエミッタ側トレンチゲート電極３１ａの上には、エミッタ電極３９が設けられており、ｐ＋形ガードリング層７８、ｐ形ベース層３４及びｎ形ベース層３３に接続されている。
セル部のＸ方向中央部において、ｎ−形高抵抗層２０の下方にはｎ＋形層７９が設けられており、ｎ＋形層７９の下方にはｐ形層８０が設けられている。ｐ形層８０の側面及び上面はｎ＋形層７９によって覆われている。ｐ形層８０の下面はコレクタ電極４９に接続されている。また、ｎ−形高抵抗層２０の下面であってｐ＋形ガードリング層７８とｎ＋形層７９の間には、Ｙ方向に延びる複数本のｐ形トレンチ層８１が設けられている。ｐ＋形ガードリング層７８及びｐ形トレンチ層８１により、半導体装置９の終端構造が形成されている。
本実施形態においては、ｐ＋形ガードリング層７８及びｐ形トレンチ層８１を設けることにより、終端部における耐圧を高めることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
（第１０の実施形態）
次に、第１０の実施形態について説明する。
図３５は、本実施形態に係る半導体装置を示す斜視断面図である。
図３５に示すように、本実施形態に係る半導体装置１０は、横型のダブルトレンチゲート構造を持つＩＥＧＴである。
半導体装置１０においては、エミッタ側の構造とコレクタ側の構造が共にｎ−形高抵抗層２０の上面に形成されている。また、エミッタ電極３９及びコレクタ電極４９もｎ−形高抵抗層２０の上面上に相互に離隔して配置されている。また、前述の第７の実施形態（図２６参照）と同様に、エミッタ形トレンチゲート電極３１ｂのＹ方向の端部の直上域は、ｐ＋形コンタクト層３６ａによって３方向を囲まれている。同様に、コレクタ形トレンチゲート電極３１ｂのＹ方向の端部の直上域は、ｐ＋形コンタクト層４６ａによって３方向を囲まれている。
そして、エミッタ側のトレンチゲート間隔、すなわち、Ｘ方向におけるｎ形ベース層３３の幅をＷＥ１とし、電極３１ａの幅をＷＥ３とし、電極３１ｂの幅をＷＥ２とし、コレクタ側のトレンチゲート間隔、すなわち、Ｘ方向におけるｎ形ベース層４３の幅をＷＣ１とし、電極４１ａの幅をＷＣ３とし、電極４１ｂの幅をＷＣ２とするとき、電子ＩＥ効果によりエミッタ側の電子の注入を促進するためには、幅ＷＥ１を狭くすることが効果的であり、幅ＷＥ２及び幅ＷＥ３を幅ＷＥ１よりも広くすることが効果的である。また、正孔ＩＥ効果により、コレクタ側の正孔の注入を促進するためには、幅ＷＣ１を狭くすることが効果的であり、幅ＷＣ２及び幅ＷＣ３を幅ＷＣ１よりも広くすることが効果的である。例えば、幅ＷＥ１及び幅ＷＣ１は、１μｍ以下とすることが好ましい。幅ＷＥ２及び幅ＷＥ３は、幅が広い単一のトレンチ溝又は複数の分割されたトレンチ溝で構成されていてもよい。幅ＷＣ２及び幅ＷＣ３についても同様である。
例えば、
ＷＥ２＞２×ＷＥ１
ＷＥ３＞２×ＷＥ１
ＷＣ２＞２×ＷＣ１
ＷＣ３＞２×ＷＣ１
であることが好ましく、
ＷＥ２＞１０×ＷＥ１
ＷＥ３＞１０×ＷＥ１
ＷＣ２＞１０×ＷＣ１
ＷＣ３＞１０×ＷＣ１
であることが、より好ましい。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
（第１１の実施形態）
次に、第１１の実施形態について説明する。
図３６は、本実施形態に係る半導体装置を示す斜視断面図である。
図３６に示すように、本実施形態に係る半導体装置１１においては、前述の第１０の実施形態に係る半導体装置１０（図３５参照）の構成に加えて、ｎ−形高抵抗層２０の下面上に絶縁膜８３が設けられている。これにより、ｎ−形高抵抗層２０の下面を介したリーク電流を確実に遮断することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１０の実施形態と同様である。
なお、絶縁膜８３の下方にはシリコン基板（図示せず）が設けられていてもよい。これにより、ＳＯＩ（silicon on insulator）基板のシリコン層にＩＥＧＴを形成することができるため、高速スイッチング動作に有利である。
（第１２の実施形態）
次に、第１２の実施形態について説明する。
図３７は、本実施形態に係る半導体装置を示す斜視断面図である。
図３７に示すように、本実施形態に係る半導体装置１２は横型のＭＯＳＦＥＴである。
図３７に示すように、半導体装置１２のソース側の構成は、前述の第１０の実施形態に係る半導体装置（図３５参照）のエミッタ側の構成と同様である。ｐ形ベース層３４、ｎ＋形コンタクト層３５ａ及びｐ＋形コンタクト層３６ａは、ソース電極８４に接続されている。
一方、半導体装置１２のドレイン側においては、ｎ−形高抵抗層２０上にｎ形ドリフト層８５が設けられており、ｎ形ドリフト層８５上にはｐ＋形ドレイン層８６が設けられている。ｐ＋形ドレイン層８６はｎ形ドリフト層８５によってｎ−形高抵抗層２０から離隔されている。また、ｐ＋形ドレイン層８６はドレイン電極８７に接続されている。
半導体装置１２においては、ｐ形ベース層３４、ｎ−形高抵抗層２０、ｎ形ドリフト層８５及びｐ＋形ドレイン層８６により、ｐｎｐ形電界効果トランジスタが形成される。
本実施形態における上記以外の構成、動作及び効果は、前述の第１０の実施形態と同様である。
（第１３の実施形態）
次に、第１３の実施形態について説明する。
図３８は、本実施形態に係る半導体装置を示す斜視断面図である。
図３８に示すように、本実施形態に係る半導体装置１３は横型のｐｎダイオードである。
図３８に示すように、半導体装置１３のアノード側の構成は、前述の第１０の実施形態に係る半導体装置（図３５参照）のエミッタ側の構成と同様である。ｐ形ベース層３４、ｎ＋形コンタクト層３５ａ及びｐ＋形コンタクト層３６ａは、アノード電極８８に接続されている。
一方、半導体装置１３のカソード側においては、ｎ−形高抵抗層２０上にｎ形ドリフト層８５が設けられており、ｎ形ドリフト層８５上にはｎ＋形カソード層８９が設けられている。ｎ＋形カソード層８９はｎ形ドリフト層８５によってｎ−形高抵抗層２０から離隔されている。また、ｎ＋形カソード層８９はカソード電極９０に接続されている。
半導体装置１３においては、ｐ形ベース層３４、ｎ−形高抵抗層２０、ｎ形ドリフト層８５及びｎ＋形カソード層８９により、ｐｎダイオードが形成される。
本実施形態における上記以外の構成、動作及び効果は、前述の第１０の実施形態と同様である。
（第１４の実施形態）
次に、第１４の実施形態について説明する。
図３９は、本実施形態に係る半導体装置を示す斜視断面図である。
図３９に示すように、本実施形態に係る半導体装置１４においては、前述の第１３の実施形態に係る半導体装置１３の構成に加えて、アノード側からカソード側に向かってＸ方向に延びるｎ形層９２及びｐ形層９３が設けられている。ｎ形層９２及びｐ形層９３はＹ方向に沿って交互に配列されている。
本実施形態によれば、ｎ形層９２及びｐ形層９３によってスーパージャンクション構造が形成されるため、オン電流の増加と耐圧の増加を両立させることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１３の実施形態と同様である。
（第１５の実施形態）
次に、第１５の実施形態について説明する。
図４０は、本実施形態に係るパッケージを示す断面図である。
図４０に示すように、本実施形態は、半導体装置が搭載されたパッケージの例である。
図４０に示すように、本実施形態に係るパッケージ１２０においては、エミッタ側電極板１２１とコレクタ側電極板１２２が設けられており、その間に半導体装置１が設けられている。半導体装置１の構成は、前述の第１の実施形態に係る半導体装置１（図１参照）と同様である。
エミッタ側電極板１２１及びコレクタ側電極板１２２の形状は共に板状であり、Ｚ方向から見て、その外縁は半導体装置１の外縁の外側にある。また、パッケージ１２０には、接続部材１２３及び１２４が設けられており、エミッタ側電極板１２１は接続部材１２３を介して半導体装置１のエミッタ電極３９に接続されており、コレクタ側電極板１２２は接続部材１２４を介して半導体装置１のコレクタ電極４９に接続されている。
また、半導体装置１の終端部の表面には、フィールドプレート電極１２５が設けられており、終端部全体を覆っている。また、パッケージ１２０においては、キャップ材１２６が設けられており、フィールドプレート電極１２５を覆っている。キャップ材１２６は、例えば、半絶縁性多結晶珪素層（サイポス）により形成されている。キャップ材１２６は、エミッタ側電極板１２１及びコレクタ側電極板１２２からは所定の距離を隔てて離隔している。なお、キャップ材１２６は、ノンドープのポリシリコンにより形成してもよい。
このように、本実施形態に係るパッケージ１２０においては、半導体装置１からなるチップの終端部をフィールドプレート電極１２５で覆い、その外側を半絶縁性のキャップ材１２６で覆うことにより、終端部における電界の集中を緩和し、終端部の耐圧を高めることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
（第１６の実施形態）
次に、第１６の実施形態について説明する。
図４１は、本実施形態に係るパッケージを示す断面図である。
図４１に示すように、本実施形態に係るパッケージ１３０は、前述の第１５の実施形態に係るパッケージ１２０（図４０参照）と比較して、半導体装置１の替わりに半導体装置１６が設けられている点が異なっている。
半導体装置１６においては、終端部にエミッタ側トレンチゲート電極３１ａ及びコレクタ側トレンチゲート電極４１ａが設けられておらず、その替わりに、ｐ形リサーフ層９４及びｎ＋形リサーフ層９５が設けられている。ｐ形リサーフ層９４はチップ表面から離隔した位置に配置されており、ｎ＋形リサーフ層９５はチップの角部に配置されており、フィールドプレート電極１２５に接している。
本実施形態によれば、半導体装置１６の終端部にｐ形リサーフ層９４及びｎ＋形リサーフ層９５を設けることにより、空乏層が終端部まで到達することを抑制できる。これにより、終端部の耐圧がより一層向上する。
本実施形態における上記以外の構成、動作及び効果は、前述の第１５の実施形態と同様である。
（第１７の実施形態）
次に、第１７の実施形態について説明する。
図４２は、本実施形態に係るパッケージを示す断面図である。
図４２に示すように、本実施形態に係るパッケージ１４０においては、絶縁性の筒状の筐体１４１が設けられており、筐体１４１の下端部及び上端部には、それぞれ、外部電極１４２及び１４３がはめ込まれている。筐体１４１内であって、外部電極１４２と外部電極１４３との間には、複数個の半導体装置９（図３４参照）が並列に接続されている。上述の如く、半導体装置９の半導体部分は、シリコン炭化物（ＳｉＣ）又はガリウム窒化物（ＧａＮ）により形成されている。
パッケージ１４０には、接続部材１４４及び１４５が設けられている。外部電極１４２は接続部材１４４を介して半導体装置９のエミッタ電極３９（図３４参照）に接続されている。外部電極１４２と接続部材１４４、接続部材１４４とエミッタ電極３９とは、半田付けにより接合されている。外部電極１４３は接続部材１４５を介して半導体装置９のコレクタ電極４９（図３４参照）に接続されている。外部電極１４３と接続部材１４５、接続部材１４５とコレクタ電極４９とは、半田付けにより接合されている。外部電極１４２から接続部材１４４を介してエミッタ電極３９に至る電流経路、及び、外部電極１４３から接続部材１４５を介してコレクタ電極４９に至る電流経路は、それぞれ直線状である。
また、隣り合う半導体装置９のエミッタ側トレンチゲート電極３１ａ（図３４参照）同士は、ゲート配線１５０によって接続されている。ゲート配線１５０においては、エミッタ側トレンチゲート電極３１ａに接続された芯配線１５１が設けられており、芯配線１５１の周囲は絶縁層１５２によって被覆されている。絶縁層１５２の周囲には、パイプ状のシールド配線１５３が設けられている。シールド配線１５３には固定電位が印加されており、例えば、エミッタ電極３９に接続されて接地電位が印加されている。
本実施形態によれば、半導体装置９のエミッタ側トレンチゲート電極３１ａ同士をゲート配線１５０によって接続している。ゲート配線１５０においては、芯配線１５１の周囲を、固定電位を印加したシールド配線１５３によって覆っている。これにより、ゲート配線１５０のインダクタンスを低減し、並列に接続した複数の半導体装置９のアクティブ制御及びスイッチング動作の高速化が可能となる。この結果、シリコン炭化物（ＳｉＣ）又はガリウム窒化物（ＧａＮ）等のワイドギャップ半導体により形成された半導体装置９自体の高速動作特性を損なうことなく、複数の半導体装置９を並列に動作させることができる。
また、本実施形態に係るパッケージ１４０においては、複数の半導体装置９を接続部材１４４及び１４５を介して共通の外部電極１４２及び１４３に直線的に接続している。これにより、半導体装置９と外部電極１４２及び１４３との間の熱抵抗が低いと共に、半導体装置９の両面から排熱することができる。このため、半導体装置９の冷却性能が高い。
このように、本実施形態によれば、冷却性能を損なうことなく、並列に接続された複数の半導体装置９を高速で動作させることができる。この結果、シリコン炭化物又はガリウム窒化物等のバンドギャップが広い半導体材料により形成された半導体装置９の高速動作特性を有効に利用しつつ、パッケージ１４０全体を高速で動作させることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第９の実施形態と同様である。
（第１８の実施形態）
次に、第１８の実施形態について説明する。
図４３は、本実施形態に係るパッケージを示す断面図である。
図４３に示すように、本実施形態に係るパッケージ１６０は、前述の第１７の実施形態に係るパッケージ１４０（図４２参照）と比較して、接続部材１４４及び１４５、並びにシールド配線１５３が設けられておらず、その替わりに、スペーサ電極１６１及び導電ペースト１６２が設けられている。そして、半導体装置９におけるエミッタ側の表面と外部電極１４２との間に、スペーサ電極１６１及び導電ペースト１６２が充填されている。導電ペースト１６２は例えば半田ペーストである。
スペーサ電極１６１及び導電ペースト１６２は、外部電極１４２に印加されたエミッタ電位をエミッタ電極３９に伝える伝導材及び芯配線１５１に対するシールド材として機能する。また、スペーサ電極１６１及び導電ペースト１６２は、半導体装置９が発した熱を外部電極１４２に伝達する熱伝達材として機能する。これにより、本実施形態に係るパッケージ１６０は、前述の第１７の実施形態に係るパッケージ１４０と比較して、エミッタ側の配線抵抗及びインダクタンスが低く、熱伝導性が高い。
本実施形態における上記以外の構成、動作及び効果は、前述の第１７の実施形態と同様である。
（第１９の実施形態）
次に、第１９の実施形態について説明する。
図４４は、本実施形態に係る半導体パッケージを示す断面図である。
図４４に示すように、本実施形態に係るパッケージ１７０においては、前述の第１７の実施形態に係るパッケージ１４０（図４２参照）の構成に加えて、絶縁部材１７１が設けられている。絶縁部材１７１は、半導体装置９におけるエミッタ側の表面と外部電極１４２との間に埋め込まれている。
本実施形態によれば、接続部材１４４及び１４５に加えて、絶縁部材１７１も熱を伝達するため、冷却性能が高い。
本実施形態における上記以外の構成、動作及び効果は、前述の第１７の実施形態と同様である。
（第２０の実施形態）
次に、第２０の実施形態について説明する。
図４５は、本実施形態に係る半導体パッケージを示す断面図である。
図４５に示すように、本実施形態に係るパッケージ１８０においては、前述の第１９の実施形態に係るパッケージ１７０（図３７参照）と比較して、片面トレンチゲート型の半導体装置９（図３４参照）ではなく、両面トレンチゲート型の半導体装置１（図１参照）が設けられている。
半導体装置１のエミッタ電極３９（図１参照）は接続部材１４４及びスペーサ電極１６１を介して外部電極１４２に接続されている。コレクタ電極４９（図１参照）は接続部材１４５及びスペーサ電極１６１を介して外部電極１４３に接続されている。また、隣り合う半導体装置１のエミッタ側トレンチゲート電極３１ａ及び３１ｂ同士は、ゲート配線１５０によって接続されている。同様に、隣り合う半導体装置１のコレクタ側トレンチゲート電極４１ａ及び４１ｂ同士は、ゲート配線１５０によって接続されている。更に、半導体装置１と外部電極１４２との間、及び、半導体装置１と外部電極１４３との間には、絶縁部材１７１が埋め込まれている。
本実施形態によれば、両面トレンチゲート型の半導体装置についても、第１９の実施形態と同様なパッケージを構成することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１９の実施形態と同様である。
（第２１の実施形態）
次に、第２１の実施形態について説明する。
本実施形態は、前述の第１の実施形態に係る半導体装置１（図４参照）の第１の製造方法を概略的に説明する実施形態である。
図４６〜図５３は、本実施形態に係る半導体装置の製造方法を示す断面図である。
先ず、図４６に示すように、ｎ−形高抵抗ウェーハ２０ｗを用意する。ｎ−形高抵抗ウェーハ２０ｗの厚さは、例えば、数百μｍである。以下、説明の便宜上、ｎ−形高抵抗ウェーハ２０ｗの一方の面を面Ａとし、他方の面を面Ｂとする。面Ａはエミッタ側（カソード側）となる面であり、面Ｂはコレクタ側（アノード側）となる面である。
以下に示す図では、常に面Ａを上側、面Ｂを下側として表記するが、実際のプロセスでは必要に応じてウェーハが裏返される。例えば、面Ｂを加工する工程では、通常、面Ｂが上側になるようにウェーハが保持される。また、以下の説明では、半導体装置の主要部分の形成方法のみを概略的に説明するが、実際のプロセスでは、以下に説明する工程の間、又は前後に、種々の工程が適宜挿入される。例えば、終端構造の形成工程等が挿入される。
図４７に示すように、ｎ−形高抵抗ウェーハ２０ｗの面Ａに対してアクセプタとなる不純物をイオン注入することにより、ｎ−形高抵抗ウェーハ２０ｗにおける面Ａ側の部分に、ｐ形ベース層３４を形成する。次に、面Ａに対してドナーとなる不純物を選択的にイオン注入することにより、ベース層３４の上層部分の一部に複数のｎ＋＋形コンタクト層３５を形成する。また、面Ａに対してアクセプタとなる不純物を選択的にイオン注入することにより、ベース層３４の上層部分の一部に複数のｐ＋＋形コンタクト層３６（図１参照）を形成する。ｎ＋＋形コンタクト層３５及びｐ＋＋コンタクト層３６は、Ｙ方向に沿って交互に配列されるように形成する。
次に、図４８に示すように、面Ａにトレンチ２０１ａを形成する。トレンチ２０１ａはＹ方向に延び、ｎ＋＋形コンタクト層３５、ｐ＋＋形コンタクト層３６及びｐ形ベース層３４を貫通し、ｎ−形高抵抗ウェーハ２０ｗの上部に進入するように形成する。次に、トレンチ２０１ａの内面上に絶縁膜３２ｂを形成し、トレンチ２０１ａの内部に電極３１ｂを形成する。これにより、面Ａにエミッタ側のゲート構造を形成する。次に、面Ａ上に、層間絶縁膜２０２ａを形成する。
次に、図４９に示すように、ｎ−形高抵抗ウェーハ２０ｗの周辺部分を除く部分を、面Ｂ側から研磨又はエッチングする。これにより、ｎ−形高抵抗ウェーハ２０ｗにおける周辺部分を除く部分が所定の厚さまで減厚される。この減厚処理は、半導体装置１におけるｎ−形高抵抗層２０の厚さを調整するために行う。次に、両面アライナーにより、面Ａ及び加工後の面Ｂに、合わせマーク（図示せず）を形成する。ｎ−形高抵抗ウェーハ２０ｗの周辺部分は、以後の工程において、ｎ−形高抵抗ウェーハ２０ｗを補強する部分として機能する。
次に、図５０に示すように、ｎ−形高抵抗ウェーハ２０ｗの面Ｂに、上述の面Ａと同様な方法により、ｎ形ベース層４３、ｐ＋＋形コンタクト層４６及びｎ＋＋形コンタクト層４５（図１参照）を形成する。このとき、ｐ＋＋形コンタクト層４６及びｎ＋＋形コンタクト層４５は、Ｙ方向に沿って交互に配列させる。
次に、図５１に示すように、面ＢにＹ方向に延びるトレンチ２０１ｂを形成する。トレンチ２０１ｂは、ｎ＋＋形コンタクト層４５、ｐ＋＋形コンタクト層４６及びｎ形ベース層４３を貫通し、ｎ−形高抵抗ウェーハ２０ｗの下部に進入するように形成する。次に、トレンチ２０１ｂの内面上に絶縁膜４２ｂを形成し、トレンチ２０１ｂの内部に電極４１ｂを形成する。これにより、面Ｂにコレクタ側のゲート構造を形成する。次に、面Ｂ上に、層間絶縁膜２０２ｂを形成する。次に、イオン注入した不純物を拡散させ活性化させるために熱処理を行う。この熱処理の温度は例えば９００〜１２００℃とし、時間は例えば数十分〜数時間とする。
次に、図５２に示すように、面Ａ上において層間絶縁膜２０２ａを選択的に除去することにより、電極３１ｂの直上域及びその周辺に層間絶縁膜２０２ａを残留させ、それ以外の部分を除去する。これにより、面Ａの一部が露出する。また、面Ｂ上において層間絶縁膜２０２ｂを選択的に除去することにより、電極４１ｂの直下域及びその周辺に層間絶縁膜２０２ｂを残留させ、それ以外の部分を除去する。これにより、面Ｂの一部が露出する。
次に、図５３に示すように、例えばスパッタ法によりアルミニウムを堆積させることにより、面Ａ上にエミッタ電極３９を形成する。同様にして、面Ｂ上にコレクタ電極４９を形成する。なお、アルミニウムの堆積に先立ち、半導体部分の最表面に不純物を追加でイオン注入し、６００〜９００℃程度の温度で熱処理することにより、半導体部分と電極との接合性を向上させてもよい。次に、ｎ−形高抵抗ウェーハ２０ｗを、その面Ａ上及び面Ｂ上に形成された構造体と共にダイシングして個片化する。これにより、ｎ−形高抵抗ウェーハ２０ｗがｎ−形高抵抗層２０となり、図４に示す半導体装置１が製造される。なお、図１及び図４においては、層間絶縁膜２０２ａ及び２０２ｂは、それぞれ、絶縁膜３２ａ及び３２ｂの一部として描かれている。
（第２１の実施形態の変形例）
次に、第２１の実施形態の変形例について説明する。
本変形例は、前述の第５の実施形態に係る半導体装置５（図１２参照）の製造方法を概略的に説明する実施形態である。
図５４は、本変形例に係る半導体装置の製造方法を示す断面図である。
先ず、図５４に示すように、ｎ−形高抵抗ウェーハ２０ｗ上に、複数のｎ形ドリフト層５７及び複数のｐ形ドリフト層５８からなるスーパージャンクション構造が設けられたウェーハ２０ｓを作製する。ｎ形ドリフト層５７及びｐ形ドリフト層５８はＸ方向に沿って交互に配列されており、それぞれはＹ方向に延びている。ｎ形ドリフト層５７及びｐ形ドリフト層５８は、例えば、ｎ−形高抵抗ウェーハ２０ｗの面Ａ上にシリコン層をエピタキシャル成長させることにより形成する。又は、ｎ−形高抵抗ウェーハ２０ｗの面Ａに対してドナーとなる不純物を導入してｎ形ドリフト層５７を形成し、ｎ形ドリフト層５７を貫通するようにＹ方向に延びる複数本のトレンチを等間隔で形成し、トレンチ内にｐ形シリコンを埋め込んでｐ形ドリフト層５８を形成する。このようにして、ウェーハ２０ｓが作製される。
次に、図４７〜図５３に示す工程を実施する。また、これらの工程の間に、ｎ形ベース層３３（図１２参照）を形成する工程、ｐ形ベース層４４（図１２参照）を形成する工程、面Ａ及び面ＢにＹ方向に延びるトレンチを形成する工程を実施する。これにより、前述の第５の実施形態に係る半導体装置５（図１２参照）を製造することができる。
（第２２の実施形態）
次に、第２２の実施形態について説明する。
本実施形態は、前述の第１の実施形態に係る半導体装置１（図４参照）の第２の製造方法を概略的に説明する実施形態である。
図５５〜図５９は、本実施形態に係る半導体装置の製造方法を示す断面図である。
先ず、図４６に示すように、ｎ−形高抵抗ウェーハ２０ｗを用意する。
図４７に示すように、前述の第２１の実施形態と同様な方法により、ｎ−形高抵抗ウェーハ２０ｗの面Ａに、ｐ形ベース層３４、ｎ＋＋形コンタクト層３５及びｐ＋＋形コンタクト層３６（図１参照）を形成する。
次に、図５５に示すように、面Ａ上に例えばシリコン酸化物を堆積させて、保護膜２０３を形成する。保護膜２０３は、以下の工程において面Ｂを加工する際に、面Ａを保護する。
次に、図５６に示すように、ｎ−形高抵抗ウェーハ２０ｗの周辺部分を除く部分を、面Ｂ側から研磨又はエッチングする。次に、両面アライナーにより、面Ａ及び加工後の面Ｂに、合わせマーク（図示せず）を形成する。
次に、図５７に示すように、ｎ−形高抵抗ウェーハ２０ｗにおける面Ｂ側の部分に、上述の面Ａと同様な方法により、ｎ形ベース層４３、ｐ＋＋形コンタクト層４６及びｎ＋＋形コンタクト層４５（図１参照）を形成する。次に、イオン注入した不純物を拡散させ活性化させるための熱処理を行う。この熱処理の温度は例えば９００〜１２００℃とし、時間は例えば数十分〜数時間とする。
次に、図５８に示すように、面Ｂにトレンチ２０１ｂを形成し、トレンチ２０１ｂの内面上に絶縁膜４２ｂを形成し、トレンチ２０１ｂの内部に電極４１ｂを形成する。これにより、面Ｂにコレクタ側のゲート構造を形成する。次に、面Ｂ上にシリコン酸化物を堆積させて、層間絶縁膜２０２ｂを形成する。
次に、図５９に示すように、面Ａにトレンチ２０１ａを形成し、トレンチ２０１ａの内面上に絶縁膜３２ｂを形成し、トレンチ２０１ａの内部に電極３１ｂを形成する。これにより、面Ａにエミッタ側のゲート構造を形成する。次に、面Ａ上に、シリコン酸化物を追加的に堆積させて、層間絶縁膜２０２ａを形成する。このとき、保護膜２０３の残留部分は層間絶縁膜２０２ａの一部となる。
次に、図５３に示すように、層間絶縁膜２０２ａ及び２０２ｂを選択的に除去する。次に、面Ａ上にエミッタ電極３９を形成すると共に、面Ｂ上にコレクタ電極４９を形成する。次に、ｎ−形高抵抗ウェーハ２０ｗを、その面Ａ上及び面Ｂ上に形成された構造体と共にダイシングして個片化する。これにより、ｎ−形高抵抗ウェーハ２０ｗがｎ−形高抵抗層２０となり、図４に示す半導体装置１が製造される。本実施形態における上記以外の構成及び製造方法は、前述の第２１の実施形態と同様である。
なお、本実施形態においても、前述の第２１の実施形態の変形例と同様に、ｎ−形高抵抗ウェーハ２０ｗの替わりに、面Ａ側にスーパージャンクション構造が設けられたウェーハ２０ｓを使用することにより、前述の第５の実施形態に係る半導体装置５（図１２参照）を製造することができる。
（第２３の実施形態）
次に、第２３の実施形態について説明する。
本実施形態は、前述の第１の実施形態に係る半導体装置１（図４参照）の第３の製造方法を概略的に説明する実施形態である。
図６０〜図６４は、本実施形態に係る半導体装置の製造方法を示す断面図である。
先ず、図４６に示すように、ｎ−形高抵抗ウェーハ２０ｗを用意する。
次に、図４７に示すように、前述の第１の実施形態と同様な方法により、面Ａ側にベース層３４、ｎ＋＋形コンタクト層３５及びｐ＋＋形コンタクト層３６（図１参照）を形成する。次に、アライナーにより、面Ａに合わせマーク（図示せず）を形成する。
次に、図６０に示すように、面Ａ上にシリコン酸化膜を形成する。一方、表面にシリコン酸化膜が形成された支持基板２０５を用意する。支持基板２０５もシリコンウェーハである。次に、シリコン酸化膜同士を接合させることにより、ｎ−形高抵抗ウェーハ２０ｗの面Ａに、シリコン酸化膜２０４を介して、支持基板２０５を接合する。
次に、図６１に示すように、ｎ−形高抵抗ウェーハ２０ｗの周辺部分を除く部分を、面Ｂ側から研磨又はエッチングする。これにより、ｎ−形高抵抗ウェーハ２０ｗにおける周辺部分を除く部分が所定の厚さまで減厚される。このとき支持基板２０５がｎ−形高抵抗ウェーハ２０ｗを支持する。次に、加工後の面Ｂに、面Ａに形成した合わせマークに合わせて、合わせマーク（図示せず）を形成する。支持基板２０５及びｎ−形高抵抗ウェーハ２０ｗの周辺部分は、以後の工程において、ｎ−形高抵抗ウェーハ２０ｗを補強する部分として機能する。
次に、図６２に示すように、前述の第２１の実施形態と同様な方法により、ｎ−形高抵抗ウェーハ２０ｗにおける面Ｂ側の部分に、ｎ形ベース層４３、ｐ＋＋形コンタクト層４６及びｎ＋＋形コンタクト層４５（図１参照）を形成する。次に、イオン注入した不純物を拡散させ活性化させるために熱処理を行う。この熱処理の温度は例えば９００〜１２００℃とし、時間は例えば数十分〜数時間とする。
次に、図６３に示すように、面Ｂにトレンチ２０１ｂを形成し、トレンチ２０１ｂの内面上に絶縁膜４２ｂを形成し、トレンチ２０１ｂの内部に電極４１ｂを形成する。これにより、面Ｂにコレクタ側のゲート構造を形成する。次に、面Ｂ上に、層間絶縁膜２０２ｂｗｐ形成する。
次に、図６４に示すように、シリコン酸化膜２０４をエッチングして除去することにより、ｎ−形高抵抗ウェーハ２０ｗから、支持基板２０５（図６３参照）を取り外す。
次に、図５９に示すように、前述の第２２の実施形態と同様な方法により、面Ａにエミッタ側のゲート構造を形成する。次に、面Ａ上に、層間絶縁膜２０２ａを形成する。
以後の方法は、前述の第２１の実施形態と同様である。すなわち、図５２に示すように、層間絶縁膜２０２ａ及び２０２ｂを選択的に除去する。次に、図５３に示すように、面Ａ上にエミッタ電極３９を形成すると共に、面Ｂ上にコレクタ電極４９を形成する。次に、ｎ−形高抵抗ウェーハ２０ｗ等をダイシングして個片化する。これにより、図４に示す半導体装置１が製造される。
本実施形態によれば、前述の第２１の実施形態と比較して、図６０に示す工程において、ｎ−形高抵抗ウェーハ２０ｗに支持基板２０５を接合しているため、図６２に示す工程にいて、支持基板２０５によりｎ−形高抵抗ウェーハ２０ｗを支持しつつ、熱処理を施すことができる。このため、熱処理時のハンドリング性が高い。また、面Ａ側及び面Ｂ側にゲート構造を形成する前に、熱処理を施すことができるため、熱処理によりゲート構造にダメージを与えることがない。本実施形態における上記以外の構成及び製造方法は、前述の第２１の実施形態と同様である。
なお、本実施形態においても、前述の第２１の実施形態の変形例と同様に、ｎ−形高抵抗ウェーハ２０ｗの替わりに、面Ａ側にスーパージャンクション構造が設けられたウェーハ２０ｓを使用することにより、前述の第５の実施形態に係る半導体装置５（図１２参照）を製造することができる。
以上説明した実施形態によれば、電流の制御性を向上可能な半導体装置及びその駆動方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、１ａ、１ｂ、２、３、４、５、５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆ、５ｇ、５ｈ、５ｉ、５ｊ、５ｋ、５ｍ、６、７、７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、８、９、１０、１１、１２、１３、１４、１６：半導体装置、２０：ｎ−形高抵抗層、２０ｓ：ウェーハ、２０ｗ：ｎ−形高抵抗ウェーハ、３１ａ、３１ｂ：エミッタ側トレンチゲート電極、３１ｃ：電極、３２ａ、３２ｂ：絶縁膜、３３：ｎ形ベース層、３４：ｐ形ベース層、３５：ｎ＋＋形コンタクト層、３５ａ：ｎ＋形コンタクト層、３６：ｐ＋＋形コンタクト層、３６ａ：ｐ＋形コンタクト層、３７、３８：引出電極、３９：エミッタ電極、４１ａ、４１ｂ：コレクタ側トレンチゲート電極、４２ａ、４２ｂ：絶縁膜、４３：ｎ形ベース層、４４：ｐ形ベース層、４５：ｎ＋＋形コンタクト層、４５ａ：ｎ＋形コンタクト層、４６：ｐ＋＋形コンタクト層、４６ａ：ｐ＋形コンタクト層、４７：ｎ形ベース層、４８：ｐ形ベース層、４９：コレクタ電極、５０：シリコン部分、５１：ｐ形層、５２：ｐ形バッファ層、５３：絶縁膜、５４：ｐ形バッファ層、５５：絶縁膜、５６：ｐ形ベース層、５７：ｎ形ドリフト層、５８：ｐ形ドリフト層、６１：ｎ形層、６２：ｐ形層、６３：ブロック、６４：ｎ形層、６５：ｐ形層、６６：ｎ形層、６９：コンタクト層、７０：ｎ−形ドリフト層、７１：ｎ＋形コンタクト層、７２：ｐ＋形コンタクト層、７３：ｎ＋形バッファ層、７４：ｎ形バッファ層、７５、７６：界面、７８：ｐ＋形ガードリング層、７９：ｎ＋形層、８０：ｐ形層、８１：ｐ形トレンチ層、８３：絶縁膜、８４：ソース電極、８５：ｎ形ドリフト層、８６：ｐ＋形ドレイン層、８７：ドレイン電極、８８：アノード電極、８９：ｎ＋形カソード層、９０：カソード電極、９２：ｎ形層、９３：ｐ形層、９４：ｐ形リサーフ層、９５：ｎ＋形リサーフ層、１０１：ＤＣ−ＤＣコンバータ、１１０：インダクタ、１２０：パッケージ、１２１：エミッタ側電極板、１２２：コレクタ側電極板、１２３、１２４：接続部材、１２５：フィールドプレート電極、１２６：キャップ材、１３０：パッケージ、１４０：パッケージ、１４１：筐体、１４２、１４３：外部電極、１４４、１４５：接続部材、１５０：ゲート配線、１５１：芯配線、１５２：絶縁層、１５３：シールド配線、１６０：パッケージ、１６１：スペーサ電極、１６２：導電ペースト、１７０：パッケージ、１７１：絶縁部材、１８０：パッケージ、２０１ａ、２０１ｂ：トレンチ、２０２ａ、２０２ｂ：層間絶縁膜、２０３：保護膜、３０４：シリコン酸化膜：２０５：支持基板、Ａ、Ｂ：面

Claims (20)

  1. 第１導電形の第１半導体層と、
    前記第１半導体層上に設けられた第２導電形の第２半導体層と、
    前記第２半導体層上に設けられ、第１導電形であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第３半導体層と、
    前記第２半導体層上に設けられ、第２導電形であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高い第４半導体層と、
    前記第２半導体層及び前記第４半導体層に接続された第１電極と、
    絶縁膜を介して前記第２半導体層に向かい合う第２電極と、
    前記第１半導体層の下に設けられた第２導電形の第５半導体層と、
    前記第５半導体層の下に設けられ、第１導電形であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第６半導体層と、
    前記第５半導体層の下に設けられ、第２導電形であり、キャリア濃度が前記第５半導体層のキャリア濃度よりも高い第７半導体層と、
    前記第５半導体層及び前記第７半導体層に接続された第３電極と、
    絶縁膜を介して前記第５半導体層に向かい合う第４電極と、
    を備えた半導体装置。
  2. 前記第２電極は、前記半導体装置がオン状態であるときに、前記第１半導体層から前記第１電極への第２導電形キャリアの流出を抑制するように配置されており、
    前記第４電極は、前記半導体装置がオン状態であるときに、前記第１半導体層から前記第３電極への第１導電形キャリアの流出を抑制するように配置されている請求項１記載の半導体装置。
  3. ２つの前記第２電極が前記第２半導体層を挟む位置に配置されており、
    前記２つの第２電極のうちの一方に、前記第１電極と同じ電位が印加される請求項１または２に記載の半導体装置。
  4. ２つの前記第４電極が前記第５半導体層を挟む位置に配置されており、
    前記２つの第４電極のうちの一方に、前記第１電極と同じ電位が印加される請求項１または２に記載の半導体装置。
  5. 前記第３半導体層及び前記第４半導体層は、前記第３電極から前記第１電極に向かう第１方向に対して交差した第２方向に沿って交互に配列されており、
    前記第１電極は、前記第２半導体層の側面の上部、前記第３半導体層の側面及び上面、前記第４半導体層の側面及び上面に接触し、
    前記第６半導体層及び前記第７半導体層は、前記第２方向に沿って交互に配列されており、
    前記第３電極は、前記第５半導体層の側面の下部、前記第６半導体層の側面及び下面、前記第７半導体層の側面及び下面に接触している請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第２方向における前記第４半導体層の長さは、前記第２方向における前記第３半導体層の長さの３倍以上であり、
    前記第２方向における前記第７半導体層の長さは、前記第２方向における前記第６半導体層の長さの３倍以上である請求項５記載の半導体装置。
  7. 前記第２電極は、前記第１方向及び前記第２方向に対して交差した第３方向に沿って配列されており、
    前記第３方向における前記第２電極の幅は、前記第２電極間の距離の２倍以上であり、
    前記第４電極は、前記第３方向に沿って配列されており、
    前記第３方向における前記第４電極の幅は、前記第４電極間の距離の２倍以上である請求項５または６に記載の半導体装置。
  8. 少なくとも１つの前記第２電極の前記第２方向における端部の直上域は、前記第４半導体層によって３方向から囲まれている請求項５〜７のいずれか１つに記載の半導体装置。
  9. 前記第２電極と前記第４電極との間に配置され、前記第１半導体層と交互に配列された第２導電形の第８半導体層をさらに備えた請求項１〜８のいずれか１つに記載の半導体装置。
  10. 前記第１〜第７半導体層は、シリコンよりもバンドギャップが大きい半導体材料によって形成されている請求項１〜９のいずれか１つに記載の半導体装置。
  11. 第１導電形の第１半導体層と、
    前記第１半導体層上に設けられた第２導電形の第２半導体層と、
    前記第２半導体層上に設けられ、第１導電形であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第３半導体層と、
    前記第２半導体層上に設けられ、第２導電形であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高い第４半導体層と、
    前記第２半導体層の側面の上部、前記第３半導体層の側面及び上面、前記第４半導体層の側面及び上面に接触した第１電極と、
    絶縁膜を介して前記第２半導体層に向かい合う第２電極と、
    前記第１半導体層上であって前記第２半導体層から離隔された位置に配置された第３電極と、
    を備えた半導体装置。
  12. 前記第３半導体層及び前記第４半導体層は、前記第１半導体層から前記第２半導体層に向かう第１方向に対して交差した第２方向に沿って交互に配列されており、
    前記第２電極は、前記第１方向及び前記第２方向に対して交差した第３方向に沿って配列されており、
    前記第３電極は前記第１電極から見て前記第３方向に位置する請求項１１記載の半導体装置。
  13. 前記第１半導体層上に設けられた第２導電形の第５半導体層と、
    前記第５半導体層上に設けられ、第１導電形であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第６半導体層と、
    前記第５半導体層上に設けられ、第２導電形であり、キャリア濃度が前記第５半導体層のキャリア濃度よりも高い第７半導体層と、
    絶縁膜を介して前記第５半導体層に向かい合う第４電極と、
    をさらに備え、
    前記第３電極は、前記第５半導体層の側面の上部、前記第６半導体層の側面及び上面、前記第７半導体層の側面及び上面に接触した請求項１２記載の半導体装置。
  14. 前記第１〜第４半導体層は、シリコンよりもバンドギャップが大きい半導体材料によって形成されている請求項１１〜１３のいずれか１つに記載の半導体装置。
  15. 第１方向に沿って交互に配列された第１導電形の第１半導体層及び第２導電形の第２半導体層と、
    前記第１半導体層及び前記第２半導体層からなる複合膜上に設けられた第２導電形の第３半導体層と、
    前記第３半導体層上に設けられ、第１導電形であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第４半導体層と、
    前記第３半導体層上に設けられ、第２導電形であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高い第５半導体層と、
    前記第３半導体層、前記第４半導体層及び前記第５半導体層に接続された第１電極と、
    絶縁膜を介して前記第３半導体層に向かい合う第２電極と、
    前記複合層の下に設けられ、第１導電形又は第２導電形である第６半導体層と、
    前記第６半導体層の下に設けられ、第１導電形であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第７半導体層と、
    前記第６半導体層の下に設けられ、第２導電形であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高い第８半導体層と、
    前記第６半導体層、前記第７半導体層及び前記第８半導体層に接続された第３電極と、
    絶縁膜を介して前記第６半導体層に向かい合う第４電極と、
    を備えた半導体装置。
  16. 前記第４電極は前記第２電極の直下域に配置されている請求項１５記載の半導体装置。
  17. 前記第２電極は、前記第１半導体層及び前記第２半導体層のうちの一方の直上域に配置されており、前記第４電極は、前記第１半導体層及び前記第２半導体層のうちの他方の直下域に配置されている請求項１５記載の半導体装置。
  18. ｎ形の第１半導体層、前記第１半導体層上に設けられたｐ形の第２半導体層、前記第２半導体層上に設けられ、ｎ形であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第３半導体層、前記第２半導体層上に設けられ、ｐ形であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高い第４半導体層、前記第２半導体層、前記第３半導体層及び前記第４半導体層に接続された第１電極、絶縁膜を介して前記第２半導体層に向かい合う第２電極、前記第１半導体層の下に設けられたｐ形の第５半導体層、前記第５半導体層の下に設けられ、ｎ形であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第６半導体層、前記第５半導体層の下に設けられ、ｐ形であり、キャリア濃度が前記第５半導体層のキャリア濃度よりも高い第７半導体層、前記第５半導体層、前記第６半導体層及び前記第７半導体層に接続された第３電極、並びに、絶縁膜を介して前記第５半導体層に向かい合う第４電極を含む半導体装置の駆動方法であって、
    前記第３電極に前記第５半導体層に反転層が形成されるような電位を印加することによって第１モードとし、
    前記第３電極に前記第１半導体層に反転層が形成されるような電位を印加することにより第２モードとし、
    前記第１電極に前記第２半導体層に反転層が形成されるような正電位を印加することによってオン状態とし、
    前記第１電極に前記第２半導体層に反転層が形成されないような負電位を印加することによってオフ状態とする半導体装置の駆動方法。
  19. 前記第１モードにおいて前記オフ状態から前記オン状態に移行する工程と、
    前記オン状態のまま、前記第１モードから前記第２モードに移行する工程と、
    を備えた請求項１８記載の半導体装置の駆動方法。
  20. 前記第２モードにおいて前記オン状態から前記オフ状態に移行する工程と、
    前記オフ状態のまま、前記第２モードから前記第１モードに移行する工程と、
    を備えた請求項１８記載の半導体装置の駆動方法。
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