JP2007266622A - 高耐圧半導体装置およびその製造方法 - Google Patents

高耐圧半導体装置およびその製造方法 Download PDF

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Akio Uenishi
明夫 上西
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Abstract

【課題】トレンチゲート間に絶縁層を埋込むことにより、エミッタ側のキャリア密度を増加させて、高耐圧半導体装置の特性の向上を図ることを目的とする。
【解決手段】所定のピッチで配置されたゲートトレンチ70の間のn-シリコン基板1の領域に、絶縁層15が埋込まれている。この構造により、エミッタ側のキャリア密度を増加させ、ゲートトレンチ型高耐圧IGBTの特性を向上させる。
【選択図】図1

Description

この発明は、高耐圧半導体装置およびその製造方法に関し、より特定的には、高電圧インバータなどに使用される高耐圧半導体装置およびその製造方法に関するものである。

近年、高電圧インバータなどに使用される高耐圧半導体装置は、高電圧インバータの動作効率や動作制御性能を向上させるために、高速動作、低オン電圧の向上が求められている。従来、数千ボルトクラスの領域においては、主としてGTO(Gate Turn-Off)サイリスタ素子が使用されていた。しかし、近年、装置の高速化が可能なIGBT(Insulated Gate Bipolar Transistor)素子の高耐圧化が検討されるようになってきている。

最近は、微細加工によって電子の供給能力を高めることのできるゲートトレンチタイプのIGBT素子の開発が進められている。しかし、高速動作、低オン電圧を実現させると、耐圧が低下するなどの問題があり、この限界をさらに高める必要がある。

ここで、図49を参照して、従来検討されてきたゲートトレンチ型高耐圧IGBTの構造について説明する。

なお、図49は、ゲートトレンチ型高耐圧IGBTの概略断面図である。このゲートトレンチ型高耐圧IGBTの構造は、低不純物濃度のn-シリコン基板1と、このn-シリコン基板1の第1の主面(図中においては上側の面)に設けられたp型の不純物拡散領域からなるpウェル4とを有している。pウェル4からn-シリコン基板1にかけて、その深さと同程度のピッチで第1の主面側から設けられたゲートトレンチ溝7aと、そのゲートトレンチ溝7aの内部表面に設けられた酸化膜などのゲート絶縁膜7と、さらにゲート絶縁膜7の内側に設けられたゲート電極8とからなるゲートトレンチ70が設けられている。

ゲートトレンチ70の第1の主面に接するpウェル4には、n型の高濃度不純物拡散領域からなるn+エミッタ領域5が設けられている。

ゲートトレンチ70のゲート電極8とゲート絶縁膜7との第1の主面に露出した部分を覆うように、シリケートガラス膜19が設けられている。さらに、第1の主面の表面全面を覆うように、かつn+エミッタ領域5およびpウェル4と電気的に接続される金属膜などからなるエミッタ電極10が形成されている。

一方、n-シリコン基板1の第2の主面(図中では下側の面)には、n+の不純物拡散領域からなるnバッファ層2が設けられ、このnバッファ層2の表面に、p+型の不純物拡散領域からなるpコレクタ領域3が形成されている。さらに、このpコレクタ領域3の表面には、金属膜などからなるコレクタ電極11が設けられている。なお、nバッファ層2は、いわゆるパンチスルータイプの設計として半導体装置の性能を高めるために導入されるもので、必ずしも設ける必要はない。

次に、上記構造よりなるゲートトレンチ型高耐圧IGBTの動作について以下説明する。まず、オフ状態動作について説明する。ゲート電極8とエミッタ電極10との間にゲートしきい値電圧よりも十分低い電圧を印加した状態で、コレクタ電極11とエミッタ電極10との間に電圧を印加する。これにより、n-シリコン基板1とpウェル4との接合が逆バイアス状態になり、主にn-シリコン基板1側に空乏層が広がる。pウェル4のゲートトレンチ70に接した面は、ゲート電位が低いことから、pウェル4内のホールが引きつけられて蓄積し、ゲートトレンチチャネルはオフ状態となる。

次に、オン状態動作について説明する。ゲート電極7とエミッタ電極10との間にゲートしきい値電圧よりも十分高い電圧を印加した状態で、コレクタ電極11とエミッタ電極10との間に電圧を印加する。これにより、pウェル4のゲートトレンチ70に接した面は、ゲート電位が高いことからpウェル4内の電子が引きつけられて、n反転し、トレンチチャネルが形成される。これによって、n+エミッタ領域5からトレンチチャネルを通ってn-シリコン基板1内に電子が供給され、正電位のpコレクタ層3に向かって電子が流れる。

電子がpコレクタ層3に流れ込むと、pコレクタ層3からnバッファ層2にホールが注入される。このホールは、n-シリコン基板1内で伝導率変調を起こすとともに、n-シリコン基板1内のライフタイムが十分長いと、トレンチチャネルの近傍まで到達し、電位の低いpウェル4に吸い込まれることになる。

次に、上記のようなオン状態からオフ状態に移行する際のいわゆるターンオフ状態について説明する。このような高耐圧スイッチング素子の代表的な応用であるインバータ回路においては、誘導性負荷を制御する場合が多い。図50は、従来のゲートトレンチ型高耐圧IGBTにおける誘導性負荷を制御した場合のターンオフ動作を評価した結果を示したものである。

ゲート容量に蓄えられた電荷が減少し、ゲート電圧が低下して、ゲートトレンチ型高耐圧IGBTが負荷電流を十分に流せなくなると、コレクタ電圧が上昇する。コレクタ電圧が、インバータ回路における母線電圧の3000Vを超えると、母線回路に負荷電流がバイパスして、ゲートトレンチ型高耐圧IGBTのコレクタ電流が減少する。オン状態のときに、ゲートトレンチ型高耐圧IGBTのn-シリコン基板1やnバッファ層2に蓄えられていた過剰キャリアが掃き出されると、ゲートトレンチ型高耐圧IGBTのコレクタ電流が流れなくなり、ターンオフ動作が完了する。

上述した、ゲートトレンチ型高耐圧IGBTにおいて、まずオフ状態においては、以下に示す問題を有している。コレクタ電極11とエミッタ電極10との間には、空乏層内部から発生するわずかな漏れ電流が流れるだけで、高いインピーダンスを示す。

コレクタ電圧を増していくと、空乏層がさらに広がってnバッファ層2に達する。電圧の上昇に伴ってIGBT内部の電界が強くなるが、ゲートトレンチ70の底部の電位はほぼゲート電極8と同じ電位であるのに対して、これと同じ深さ位置におけるpウェル4下方のn-シリコン基板1の電位は、その位置からpウェル4までの間のドナーイオンによって、pウェル4の電位(エミッタ電位)より上昇する。特に、ゲートトレンチ70の底部コーナーの電界が強くなりやすい。

このとき、IGBTの内部の電界が臨界電界を超えてインパクト発生が強く起こるようになると、コレクタ電極11とエミッタ電極10との間に急激に漏れ電流が増加して、IGBTが降伏してしまう。

したがって、IGBTに高耐圧を得るためには、臨界電界に達するまでに空乏層の中に存在する電圧降下を大きくする必要がある。そのために、n-シリコン基板1の厚みを厚くして、不純物濃度を下げるようにしたり、ゲートトレンチ70の下部コーナーの電界を緩和して、臨界電界を高めるために、ゲートトレンチ70の下部コーナーに丸みを持たせたり、ゲートトレンチ70の間隔を狭めたりすることが行なわれている(下記非特許文献1参照)。

しかしながら、ゲートトレンチ70の間隔を狭める方法は、単位面積当りのゲートトレンチ70の面積が増加するために、ゲート容量が増加する問題や、IGBTの製造上の加工限界の問題が顕在化してしまう。

次に、オン状態における問題点について説明する。n-シリコン基板1内の電子とホール密度が高められて、コレクタ電極11とエミッタ電極10との間は低いインピーダンスを示すが、pウェル4に吸い込まれるホールがかなりあるため、トレンチチャネルからn-シリコン基板1への電子の注入が多少制限されることになる。

実用的なものとして検討されている従来のIGBTでは、図51に示すように、エミッタ電極側よりもコレクタ電極側の方が高いキャリア密度分布を示している。

ここで、オン電圧を下げるためには、n-シリコン基板1の伝導率変調を強くすればよく、n-シリコン基板1内におけるキャリアのライフタイムが長く、トレンチチャネル側からの電子の供給が多いほど、また、pコレクタ層3側からのホールの供給が多いほどオン電圧は低くなる。しかし、特に数千ボルト級のIGBTでは、pコレクタ層3からのホールの供給をあまり多くすることは問題があるため、できるだけトレンチチャネル側からの電子の供給を多くするような設計をする必要がある。

ここで、トレンチチャネル側からの電子の供給を多くするには、pウェル4に流れ込むホールの量を減らす必要がある。その解決策として、従来は、
(i)ゲートトレンチのピッチを狭める構造(非特許文献2参照)
(ii)ゲートトレンチを深く形成する構造(非特許文献2参照)
(iii)図49に示すIGBTの構造において、pウェル4の下に、不純物濃度の高いn型層を設ける構造
(iv)pウェル4のエミッタコンタクトやnエミッタ領域5のないゲートトレンチ70の部分を通常のトレンチIGBT部分の間に挿入した構造(図52参照:非特許文献2,特許文献1参照)などの構造が提案されている。

しかしながら、これらの方針でIGBTの設計を進めていくと、(i)、(ii)、(iv)の構造では、ゲート容量が増加し、(ii)、(iii)の構造では、降伏電圧が低下するという問題が生じてしまう。ここで、前者の問題については、幾何学的に、ゲート絶縁膜の面積比率が高くなることから自明である。後者の問題の例としては、たとえば(iii)の構造の可能性を調べるため、pウェル4の下に、不純物濃度の高いn型層の不純物濃度とその深さ位置とを各種変えて、4500ボルト級のIGBTとして降伏電圧と飽和電圧とを評価した結果を、図53に示す。なお、このときの基準IGBTの構造パラメータは、n-シリコン基板1の不純物濃度が、1.3e13/cm3、厚さ625μmとし、ゲートトレンチ70のピッチが5μm、深さを5μmとした。

図53に示すように、基準のIGBT(表中基準TIGBTと示す)に比べ、飽和電圧は確かに減少するが、その飽和電圧の減少が大きいほど、降伏電圧の減少も大きくなってしまい、実用的なn型層の不純物濃度とその位置との条件を見出すことができない。

次に、図50を再び参照して、ターンオフ動作における問題点について以下説明する。コレクタ電圧(VCE)が一旦1200V程度まで速やかに上昇した後3000V程度まで緩やかな上昇に変化する領域がある(図中Zで示す領域)。破線で示したスイッチング損失(EOFF)の積算波形を参照すると、ターンオン損失の大部分が、このZに示す領域で消費されていることがわかる。

なお、図50に示すIGBTの特性として、飽和電圧が約3Vになるようにpコレクタ層3からのホールの注入を制御した素子の波形を示している。IGBTの構造パラメータは、シリコン基板の不純物濃度が1.0e13/cm3、厚さ425μm、ゲートトレンチピッチ5.3μm、深さ5μm、幅1μmである。

この現象は、デバイスシミュレーションを用いたIGBTの内部状態の解析によって、IGBT内部に蓄積されたキャリアが掃き出されてコレクタ電圧が上昇するときに、n-シリコン基板1のコレクタ電極側の中性領域に多量にキャリアが蓄積されていると、エミッタ電極側からの空乏層の延びが遅れて、コレクタ電圧の上昇が緩やかになるものと解明している。

また、このとき空乏層内の電界が電流を構成するホールと電子との電荷密度の差で変調を受けて強化され、インパクト発生したキャリアが過渡的に電子電流を供給してターンオフを遅らせる現象も起こっている。

この現象を抑制して、ターンオフ損失を低減するためには、オン状態におけるn-シリコン基板1のコレクタ電極側の中性領域への過剰なキャリア蓄積を避けるための設計をする必要がある。しかし、単に、pコレクタ層3からのホールの注入を抑制するだけでは、飽和電圧が上昇してしまい、オン状態損失が増加するという問題がある。
特開平7−50405号公報 K Matsushita. I Omura and T Ogura." Blocking Voltage DesignConsideration for Deep Trench MOS Gate High Powr Devices "Proc. ISPSD'95 pp 256-260 M Kitagawa. A Nakagawa. K Matsushita. S Hasegawa. T Inoue. A Yahata and H Takenaka"4500V IEGTs having Switching Characteristics Superior to GTO"Proc. ISPSD' 95 pp 486-491

この発明の1つの目的は、ゲートトレンチ型高耐圧IGBTのオフ状態時に、ゲート容量を増加せずに高耐圧を得ることのできる高耐圧半導体装置およびその製造方法を提供することにある。

この発明の他の目的は、ゲートトレンチ型高耐圧IGBTのオン状態において、降伏電圧を減少させずに飽和電圧を減少させることのできる高耐圧半導体装置およびその製造方法を提供することにある。

この発明のさらに他の目的は、ゲートトレンチ型高耐圧IGBTのターンオフ動作において、ターンオフ損失を低減させることのできる高耐圧半導体装置およびその製造方法を提供することにある。

この発明に基づいた高耐圧半導体装置の1つの局面においては、第1の主面と第2の主面とを有する第1導電型の半導体基板と、第1の主面に形成された第2導電型の第1不純物層と、この第1不純物層から半導体基板にかけて形成された溝部、この溝部の内表面を覆うように形成されたゲート絶縁膜およびこの溝部を充填するように導電体によって形成されたゲート電極を有するゲートトレンチと、第1不純物層の表面近傍において、ゲートトレンチを挟むように形成された1対の第1導電型の不純物領域と、第1の主面を覆うように形成され、ゲートトレンチに対して絶縁膜を介在して、不純物領域と第1不純物層とに電気的に接続された第1主電極層と、第2の主面に形成された第2導電型の第2不純物層と、第2不純物層の表面に形成された第2主電極層と、を備えている。さらに、ゲートトレンチは、所定のピッチで複数設けられ、半導体基板のゲートトレンチによって挟まれた位置には、絶縁層が設けられている。

次に、この発明に基づいた高耐圧半導体装置の製造方法の1つの局面においては、主表面に絶縁層が形成された第1導電型の第1半導体基板が準備される。その後、絶縁層の上に第1導電型の第2半導体基板が貼り合されて、絶縁層が内部に挟み込まれた第1の主面と第2の主面とを有する半導体基板が形成される。

次に、この半導体基板の第1の主面に第2導電型の第1不純物層が形成される。その後、この第1不純物層の表面の所定の領域に第1導電型の不純物領域が形成される。

次に、第2の主面に第2導電型の第2不純物層が形成される。その後、不純物領域において、絶縁層に通ずる溝部が形成される。

次に、溝部に露出した絶縁層が除去される。その後、溝部の内部表面にエピタキシャル成長法により半導体基板と同じ不純物濃度を有するエピタキシャル成長層が形成される。

次に、溝部の内部のエピタキシャル成長層の表面にゲート絶縁膜が形成される。その後、溝部内部に導電体を充填し、ゲート電極が形成される。

次に、ゲート電極の前記第1の主面に露出した部分が絶縁膜で覆われる。その後、第1不純物層と前記不純物領域とに電気的に接続するように、第1の主面を覆うように第1主電極層が形成される。さらに、その後、第2の主面に第2主電極層が形成される。

次に、この発明に基づいた高耐圧半導体装置の製造方法の他の局面においては、主表面の上に所定のピッチで絶縁層が形成された第1導電型の第1半導体基板が形成される。その後、主表面に絶縁層が設けられたピッチで、かつ、絶縁層と同じ幅と厚さの凹部が形成された第1導電型の第2半導体基板が形成される。

次に、第1半導体基板の主表面と第2半導体基板の主表面とを貼り合せて、絶縁層が所定のピッチで挟み込まれた、第1の主面と第2の主面とを有する半導体基板が形成される。その後、半導体基板の第1の主面に第2導電型の第1不純物層が形成される。

次に、第1不純物層の表面の所定の領域に第1導電型の不純物領域が形成される。その後、第2の主面に第2導電型の第2不純物層が形成される。

次に、不純物領域において、絶縁層の間の領域を通過するように半導体基板に通ずる溝部が形成される。その後、溝部の内部表面に高抵抗の導電帯膜が形成され、加熱処理を行なうことにより高抵抗導電帯膜が形成される。

次に、溝部内部に導電体を充填し、ゲート電極が形成される。その後、ゲート電極の第1の主面に露出した部分が絶縁膜で覆われる。

次に、第1不純物層と不純物領域とに電気的に接続するように、第1の主面を覆うように第1主電極層が形成される。その後、第2の主面に第2主電極層が形成される。

上述した高耐圧半導体装置およびその製造方法によれば、半導体基板のゲートトレンチの間の位置に、絶縁層が設けられることになる。

これにより、高耐圧半導体装置のオフ状態においては、この絶縁層が一種のキャパシタとして動作する。絶縁層の上側の表面には、電子が吸い寄せられて、強い負の空間電荷を形成する。半導体基板の下方からドナーイオンによって次第に強くなって本来第1不純物層に押し寄せる電界がこの強い負の空間電荷によって遮断され、絶縁層と第1不純物層との間の電界がほとんどない状態になる。これによって、絶縁層の上側の面の電位は、第1不純物層に接続された第1主電極とほぼ同電位まで低下する。

一方、ゲートトレンチの中は、第1主電極電位以下の低い電位になっており、ゲートトレンチ底のコーナー部で電界が強まっているものの、絶縁層の端が、ゲートトレンチ底のコーナー部に近いと、絶縁層下の電位が低下していることから、これらの間の電位差が減少して電界が緩和される結果、降伏電圧を改善させることが可能となる。

次に、高耐圧半導体装置のオン状態においては、絶縁層はホールが第1不純物層に吸い込まれるのを防ぐ働きをする。ゲートトレンチは強く正バイアスされているので、電子がゲートトレンチの壁に吸いつけられるとともに、ホールは跳ね返されるためゲートトレンチの壁面と絶縁層との間の隙間を通ることが難しく、第1不純物層に到達しにくい状況になる。このため、ホール電流が減少して、トレンチチャネルからの電子の注入効率が高くなり、半導体基板に多量の電子とホールとが供給されて伝導度が向上し、飽和電圧を減少させることが可能となる。

また、たとえばこの高耐圧半導体装置をIGBTとして用いた場合、オン状態における第1導電型の半導体基板内のキャリア密度が増加すると、この半導体基板の導電率が増大して飽和電圧が低下するが、このとき第2導電型不純物層からのホール供給を減らして飽和電圧を元に戻すと、第2主電極側よりも第1主電極側の方がキャリア密度が高いような分布を示すようになる。

次に、高耐圧半導体装置のターンオフ時においては、ゲート電圧が低下して、チャネルが十分な電子を供給できなくなり、第2主電極層の電圧が上昇し始めたとき、半導体基板に蓄えられていた過剰なホールは、低電圧なゲートトレンチに向かって吸い寄せられ、ゲートトレンチの壁に沿って第1不純物層に到達し、第1主電極層に流出する。

したがって、もともとターンオフ時には、第1不純物層の下のゲートトレンチに囲まれた部分には大きな電流は流れないので、絶縁層がその箇所にあっても特に障害とはならない。次に、オン状態のときに、たとえばキャリア分布を持った素子をターンオフした場合、第1主電極層側に多く存在したホールは、第1主電極側から掃き出されるので、ターンオフ初期にはホールが掃き出された後にできる空乏層は緩やかにしか延びず、第2主電極電圧はやや緩やかに上昇を始める。

しかし、ある程度第2主電極電圧が上昇して空乏層が延びると、初期に蓄積されたキャリアの少ない領域に空乏層先端が進み、ホールの掃き出しによる空乏層の延びが速やかになる。これにより、ターンオフの最後まで速やかにコレクタ電圧が上昇するようになる。その結果、ターンオフ損失が減少するとともに、これに伴なう高耐圧半導体装置の内部の温度上昇も低く抑えることが可能となる。

次に、この発明に基づいた高耐圧半導体装置の他の局面においては、 第1の主面と第2の主面とを有する第1導電型の半導体基板と、第1の主面の所定の領域において、第1の主面から半導体基板の深さ方向にかけて形成された第1溝部、第1溝部の内表面を覆うように形成されたゲート絶縁膜および溝部を充填するように導電体によって形成された電極を有するゲートトレンチと、第1の主面の近傍において、ゲートトレンチに近接するように形成された第1導電型の不純物領域と、第1の主面を覆うように形成され、ゲートトレンチに対して絶縁膜を介在して、不純物領域と半導体基板とに電気的に接続された第1主電極層と、第2の主面に形成された第2導電型の第2不純物層と、第2不純物層の表面に形成された第2主電極層とを備えている。

さらに、ゲートトレンチは所定のピッチで複数配置され、ゲートトレンチによって挟まれた位置には、第1の主面から半導体基板の深さ方向にかけて形成された第2溝部と、第2溝部の内表面を覆うように形成された絶縁膜と、第2溝部を充填し、第1主電極層と電気的に接続された第2電極とを有するエミッタトレンチを所定のピッチで複数含んでいる。

次に、この発明に基づいた高耐圧半導体装置の製造方法のさらに他の局面においては、第1の主面と第2の主面とを有する第1導電型の半導体基板が準備される。その後、半導体基板の第1の主面に第2導電型の第1不純物層が形成される。

次に、第1不純物層の表面の所定の領域に第1導電型の不純物領域が複数形成される。その後、第2の主面に第2導電型の第2不純物層が形成される。

次に、不純物領域において、半導体基板に通ずる第1溝部が形成される。その後、第2不純物層に挟まれた第1不純物層において半導体基板に通ずる第2溝部が形成される。

次に、第1溝部と第2溝部の内部表面に第1絶縁膜が形成される。その後、第1溝部および第2溝部内部に導電体が充填され、埋込ゲート電極および埋込エミッタ電極が形成される。

次に、埋込ゲート電極および埋込エミッタ電極の第1の主面に露出した部分が第2絶縁膜で覆われる。その後、埋込エミッタ電極の上に形成された第2絶縁膜に埋込エミッタ電極に通ずるコンタクトホールが開口される。

次に、第1不純物層と不純物領域と埋込エミッタ電極とに電気的に接続するように、第1の主面を覆うように第1主電極層が形成される。その後、第2の主面に第2主電極層が形成される。

上述した高耐圧半導体装置およびその製造方法においては、ゲートトレンチの間に、第1主電極の電位と同電位に設定されるエミッタトレンチが設けられている。

この構造を用いることによって、さらに飽和電圧を減少させて、半導体基板へのキャリア注入を増加させることが可能となり、また降伏電圧においても、若干降伏電圧を増加させて、高耐圧半導体装置の性能を向上させることが可能となる。

また、本構造においては、エミッタトレンチが第1主電極の電位と同電位に設定されているため、ゲートトレンチの単位面積が減少するため、ゲート容量を大幅に減らせることが可能となる。特に、ゲートトレンチと第2主電極層間の容量(帰還容量)が小さくなることで、スイッチングが高速にできるようになり、スイッチング損失を減少させる効果を得ることが可能になる。このことは、大電力を扱うことが目的の高耐圧半導体装置においては、回路の動作および応答時間の向上の簡素化のために強く求められており、この点は極めて重要となる。

次に、この発明に基づいた高耐圧半導体装置のさらに他の局面においては、第1の主面と第2の主面とを有する第1導電型の半導体基板と、第1の主面の所定の領域に形成された第2導電型の第1不純物層と、第1不純物層が形成された領域において、第1不純物層から半導体基板にかけて形成された第1溝部と、第1溝部の内表面を覆うように形成されたゲート絶縁膜と、第1溝部を充填するように導電体によって形成された電極とを有するゲートトレンチと、第1不純物層の表面近傍において、ゲートトレンチを挟むように形成された1対の第1導電型の不純物領域と、ゲートトレンチに対して絶縁膜を介在して、不純物領域と第1不純物層とに電気的に接続された第1の主面を覆うように形成された第1主電極層と、第2の主面に形成された第2導電型の第2不純物層と、第2不純物層の表面に形成された第2主電極層とを備えている。さらに、ゲートトレンチは所定のピッチで複数配置され、ゲートトレンチによって挟まれた位置には、第1不純物層から半導体基板にかけて形成された第2溝部と、第2溝部の内表面を覆うように形成された絶縁膜と、第2溝部を充填し第1主電極層と電気的に接続された第2電極とを有するエミッタトレンチが所定のピッチで複数設けられている。

次に、この発明に基づいた高耐圧半導体装置の製造方法のさらに他の局面においては、まず第1の主面と第2の主面とを有する第1導電型の半導体基板が準備される。

次に、第1の主面の所定の領域に第1導電型の不純物領域が形成される。その後、第2の主面に第2導電型の第2不純物層が形成される。次に、不純物領域の所定位置に、半導体基板に通ずる第1溝部が形成される。その後、第1不純物層に挟まれた半導体基板に、第2溝部が複数形成される。

次に、第1溝部と第2溝部との内部表面に第1絶縁膜を形成される。その後、第1溝部および第2溝部の内部に導電体が充填され、埋込ゲート電極および埋込エミッタ電極が形成される。

次に、埋込ゲート電極および埋込エミッタ電極の第1の主面に露出した部分が第2絶縁膜で覆われる。その後、埋込エミッタ電極の上に形成された第2絶縁膜に、埋込エミッタ電極に通ずるコンタクトホールが開口される。

次に、半導体基板と不純物領域と埋込エミッタ電極とに電気的に接続するように、第1の主面を覆うように第1主電極層が形成される。その後、第2の主面に第2主電極層が形成される。

上述した高耐圧半導体装置およびその製造方法によれば、ゲートトレンチの間に、第1主電極層と同電位に設定されたエミッタトレンチが複数配置されている。この構造を用いることによって、たとえばゲートトレンチとエミッタトレンチの形状が同じであっても、ゲートトレンチとエミッタトレンチとの間隔をゲートトレンチのピッチに対する比率を必要な値まで減少させることができるため、容易に製造することが可能となる。

この発明に基づいた高耐圧半導体装置およびその製造方法のある局面によれば、半導体基板のゲートトレンチの間の位置に、絶縁層が設けられることになる。

これにより、高耐圧半導体装置のオフ状態においては、この絶縁層が一種のキャパシタとして動作する。絶縁層の上側の表面には、電子が吸い寄せられて、強い負の空間電荷を形成する。半導体基板の下方からドナーイオンによって次第に強くなって本来第1不純物層に押し寄せる電界がこの強い負の空間電荷によって遮断され、絶縁層と第1不純物層との間の電界がほとんどない状態になる。これによって、絶縁層の上側の面の電位は、第1不純物層に接続された第1主電極とほぼ同電位まで低下する。

一方、ゲートトレンチの中は、第1主電極電位以下の低い電位になっており、ゲートトレンチ底のコーナー部で電界が強まっているものの、絶縁層の端が、ゲートトレンチ底のコーナー部に近いと、絶縁層下の電位が低下していることから、これらの間の電位差が減少して電界が緩和される結果、降伏電圧を改善させることが可能となる。

次に、高耐圧半導体装置のオン状態においては、絶縁層はホールが第1不純物層に吸い込まれるのを防ぐ働きをする。ゲートトレンチは強く正バイアスされているので、電子がゲートトレンチの壁に吸いつけられるとともに、ホールは跳ね返されるためゲートトレンチの壁面と絶縁層との間の隙間を通ることが難しく、第1不純物層に到達しにくい状況になる。このため、ホール電流が減少して、トレンチチャネルからの電子の注入効率が高くなり、半導体基板に多量の電子とホールとが供給されて伝導度が向上し、飽和電圧を減少させることが可能となる。

次に、高耐圧半導体装置のターンオフ時においては、ゲート電圧が低下して、チャネルが十分な電子を供給できなくなり、第2主電極層の電圧が上昇し始めたとき、半導体基板に蓄えられていた過剰なホールは、低電圧なゲートトレンチに向かって吸い寄せられ、ゲートトレンチの壁に沿って第1不純物層に到達し、第1主電極層に流出する。

したがって、もともとターンオフ時には、第1不純物層の下のゲートトレンチに囲まれた部分には大きな電流は流れないので、絶縁層がその箇所にあっても特に障害とはならない。次に、オン状態のときに、たとえば図48の実線で示したキャリア分布を持った素子をターンオフした場合、第1主電極層側に多く存在したホールは、第1主電極側から掃き出されるので、ターンオフ初期にはホールが掃き出された後にできる空乏層は緩やかにしか延びず、第二主電極電圧はやや緩やかに上昇を始める。

しかし、ある程度第2主電極電圧が上昇して空乏層が延びると、初期に蓄積されたキャリアの少ない領域に空乏層先端が進み、ホールの掃き出しによる空乏層の延びが速やかになる。これにより、ターンオフの最後まで速やかにコレクタ電圧が上昇するようになる。その結果、ターンオフ損失が減少するとともに、これに伴なう高耐圧半導体装置の内部の温度上昇も低く抑えることが可能となる。

次に、この発明に基づいた高耐圧半導体装置およびその製造方法の他の局面によれば、飽和電圧を減少させて、半導体基板へのキャリア注入を増加させることが可能となり、また降伏電圧においても、若干降伏電圧を増加させて、高耐圧半導体装置の性能を向上させることが可能となる。

また、本構造においては、エミッタトレンチが第1主電極の電位と同電位に設定されているため、ゲートトレンチの単位面積が減少するため、ゲート容量を大幅に減らせることが可能となる。このことは、大電力を扱うことが狙いの高耐圧半導体装置においては、ゲート容量の低減が高耐圧半導体装置の簡素化のために強く求められており、この点は極めて重要となる。特に、ゲートトレンチと第2主電極層間の容量(帰還容量)が小さくなることで、スイッチングが高速にできるようになり、スイッチング損失を減少させる効果を得ることが可能になる。

次に、この発明に基づいた高耐圧半導体装置およびその製造方法のさらに他の局面によれば、ゲートトレンチの間に、第1主電極層と同電位に設定されたエミッタトレンチが複数配置されている。この構造をもちいることによって、たとえばゲートトレンチとエミッタトレンチの形状が同じであっても、ゲートトレンチとエミッタトレンチとの間隔をゲートトレンチのピッチに対する比率を必要な値まで減少させることができるため、容易に製造することが可能となる。

(実施の形態1)
以下、この発明に基づいた実施の形態1における高耐圧半導体装置およびその製造方法について説明する。

まず、図1を参照して、本実施の形態1における高耐圧半導体装置としてのゲートトレンチ型高耐圧IGBTの断面構造について説明する。このゲートトレンチ型高耐圧IGBT(以下単にIGBTと称す。)は、低不純物濃度のn-シリコン基板1と、その第1の主面(図1では上側の面)に、p型の不純物拡散領域からなるpウェル4が形成されている。

また、n-シリコン基板1には、pウェル4を若干超える深さで、かつ、またその深さと同程度のピッチで第1の主面側から設けられたゲートトレンチ溝7aと、そのゲートトレンチ溝7aの内部表面に設けられた酸化膜などからなるゲート絶縁膜7と、さらにそのゲート絶縁膜7の内側に設けられたゲート電極8とからなるゲートトレンチ70が所定のピッチで設けられている。

また、ゲートトレンチ70の第1の主面に接するpウェル4の表面には、高不純物濃度のn型の不純物拡散領域からなるn+エミッタ領域5が形成されている。ゲート電極8と絶縁膜7との第1の主面に露出した部分を覆うように酸化膜などからなる層間絶縁膜19が設けられている。さらに、エミッタ領域5とpウェル4とに電気的に接続され、第1の主面を覆うように金属膜などからなるエミッタ電極10が設けられている。

一方、シリコン基板1の第2の主面(図では下側の面)に設けられたn型の不純物拡散領域からなるnバッファ層2と、このnバッファ層2の表面に設けられたp型の不純物拡散領域からなるpコレクタ層3が形成されている。さらに、pコレクタ層3の表面には、金属膜などからなるコレクタ電極11が形成されている。なお、nバッファ層2は、いわゆるパンチスルータイプの設計として性能を高めるために導入されるものであって、必ずしも設けなければならないものではない。

さらに、本実施の形態1におけるIGBTの構造の特徴として、ゲートトレンチ70によって挟まれるn-シリコン基板1の領域には、シリコン酸化膜などからなる絶縁層15が設けられている。

なお、図1に示すIGBTの構造パラメータは、n-シリコン基板1の不純物濃度は1.0e13/cm3、n-シリコン基板の厚さ(D)は425μmであり、ゲートトレンチ70のピッチは5.3μm、深さ(d)は5μm、幅(W)は1μmである。

ここで、絶縁層15の厚さ(Y′)や位置(dx)はIGBTの特性を決定付ける重要な要素となる。

まず、絶縁層15の縦方向の位置(Y)を変化させて、降伏電圧と飽和電圧とがどのように変化するかを評価した結果を、図2に示す。なお、図2において、基準TIGBTと示しているものは、図47で示した絶縁層15が設けられていないIGBTの場合を示している。

図2に示されるように、絶縁層15を設けることにより、飽和電圧は減少するが、この飽和電圧の点からは、絶縁層15の縦方向の配置位置(Y)は、ゲートトレンチ70の底よりも浅くする方がよいことがわかる。

一方、降伏電圧の点では、絶縁層15の厚さ(Y′)を0.3μm以下程度に薄くすると、従来のIGBTの構造のものよりも改善されることがわかる。

絶縁層15の厚さ(Y′)に関しては、降伏電圧と飽和電圧との間に多少トレードオフの関係が見られるが、IGBTにおいては、降伏電圧を優先させるため、絶縁層15の厚さは薄い方がよいといえる。

なお、図2に示すデータにおいては、ゲートトレンチ70のゲート絶縁膜7の厚さを0.075μmとしたので、ゲート絶縁膜7と絶縁層15との膜厚との関係は、ゲート絶縁膜7の厚さの4倍以下程度が適当であるといえる。なお、この例においては、ゲートトレンチ70の壁面から絶縁層15までの距離(dx)を0.2μmとした。

次に、絶縁層15の横方向の配置位置(X)を変えて、降伏電圧と飽和電圧とがどのように変化するかを評価した結果を図3に示す。図3に示すデータより、ゲートトレンチ70の壁面から絶縁層15までの距離(dx)は短い方が飽和電圧の減少効果が大きくなり、降伏電圧は、わずかな変化ではあるが、dxが0.2μm程度で極大値を示していることがわかる。

次に、図47に示す従来のIGBTの構造と、図1に示す本実施の形態1におけるIGBTの構造とにおいて、ゲートトレンチ70のピッチを変えた場合に、降伏電圧と飽和電圧とがどのように変化するかを評価した結果について、図4に示す。図4において、2×TIGBTは、図47に示す従来の構造のIGBTのトレンチゲート70のピッチを2倍にした場合を示し、2×B.O.TIGBTは、図1に示すIGBTのピッチを2倍にした場合を示している。

図4から、従来の構造のIGBTにおいては、ゲートトレンチ70のピッチを広げると飽和電圧が増加し、降伏電圧が低下して、IGBTの性能が悪化することがわかる。一方、本実施の形態におけるIGBTの構造では、降伏電圧はピッチを広げた方が若干であるが改善し、飽和電圧は10倍(本実施の形態においては53μm)程度までは減少し、20倍にすると増加に転ずることがわかる。

なお、絶縁層15とn-シリコン基板1との界面再結合速度が大きいと、飽和電圧が極小になるピッチは狭くなるとともに、飽和電圧の低減効果も少ないことがわかっている。

次に、ゲートトレンチ70のピッチと、ゲートトレンチ70の側壁から絶縁層15までの距離(dx)を組合せて変化させた場合の降伏電圧と飽和電圧との変化についての評価を図5に示す。

図5より、ゲートトレンチ70のピッチが5.3μmの場合、dxを1μmまで大きくすると、飽和電圧が増加するが、ゲートトレンチ70のピッチを4倍に広げることで、飽和電圧をピッチが5.3μm、dx=0.2μmの場合と同程度まで改善させることが可能であることがわかる。

したがって、IGBTの製法において、ゲートトレンチ70と絶縁層15とを非自己整合的に作る場合、dxを大きくする必要が出てくる場合があるが、このような場合でも、dx=1μm程度までならば、IGBTの性能を保証することができる。

以上のように、ゲートトレンチ70の壁面と絶縁層15との間隔dxは、キャリア密度向上のためには、ゲートトレンチ70のピッチに対して十分短いことが必要で、20分の1程度にすると大きな効果が得られるが、加工精度の観点から、dxを小さくできない場合では、10分の1程度以下でも十分な効果が得られることがわかる。

次に、上記本実施の形態におけるIGBTの特性を踏まえて、降伏電圧と飽和電圧とを最適化したパラメータの組合せの1つを用いて構成したゲートトレンチ型高耐圧IGBTの飽和電圧特性を、従来構造のIGBTと比較した場合について図6中に○印付き波形に示す。本実施の形態におけるIGBTにおいては、トレンチゲート70のピッチが5.3μm、深さが5μm、幅が1μmであり、またX=0.7μm、dx=0.2μmまた絶縁層の厚さ(Y′)は0.2μmであり、その深さ(Y)は、3.5μmの場合を示している。また、コレクタ電流密度100A/cm2における飽和電圧が約3Vになるように、pコレクタ層3からのホール注入を制御している。

図6からわかるように、本実施の形態におけるIGBTによれば、低い電流密度で低飽和電圧になり、実際の回路への応用で問題になる実用電流密度(定格より低い)でのオン状態損失が低くなる利点がある。

また、上述したIGBTを用いて、誘導負荷のターンオフ動作を評価した結果について図7に示す。従来構造における図48に示した評価と比較して、飽和電圧がほぼ同じであるにもかかわらず、ターンオフ損失が約40%まで減少していることがわかる。

特に、従来構造において問題であったコレクタ電圧(Vce)が1200Vを超えたあたりからの電圧上昇の遅延がほぼ解消している。なお、オン状態がターンオフ完了までの内部温度上昇を計算した結果によれば、本実施の形態におけるIGBTの方が、40%ほど温度上昇が少ないことも明らかになった。

次に、上述した実施の形態1におけるIGBTの製造方法の第1の具体例について図9〜図20を参照して説明する。なお図9〜図20は、図1に示すIGBTの断面構造に従った工程図である。

まず図9を参照して、不純物濃度が200〜1000Ω・cmのn-シリコン基板(厚さ400〜630μm)1Aの上に、厚さtOXの酸化膜からなる絶縁層15を形成する。なおこの絶縁層15は、820〜1215℃の条件で、ウエットまたはドライ酸化によって形成される。また、絶縁層15の膜厚tOXは、ゲートトレンチ70内部に形成されるゲート絶縁膜7の膜厚の4倍以下であることが好ましい。

一方、n-シリコン基板1Aと同じ不純物濃度を有するn-型のシリコン基板(厚さ3〜50μm)1Bを準備する。

次に、図10を参照して、n-シリコン基板1Aの上の絶縁層15の上にシリコン基板1Bを貼り合せて、n-シリコン基板1を完成させる。

なお、以下n-シリコン基板1の上側の面を第1の主面、下側の面を第2の主面と称する。

次に、図11を参照して、シリコン基板1の第1の主面に、深さ1.5〜4.0μm、p型の不純物のピーク濃度が1×1015〜5×1018cm-3のpウェル4を形成する。さらに、pウェル4の表面の所定の領域に、深さ0.8〜2.0μm、表面不純物濃度1×1019〜1×1020cm-3のn+エミッタ領域5を形成する。

一方、n-シリコン基板1の第2の主面側には、深さ10〜30μm、不純物のピーク濃度が1×1014〜1×1018cm-3のn+バッファ層2と、深さ3〜10μm、不純物のピーク濃度がnバッファ層2よりも高いp+コレクタ層3を形成する。

次に、図12を参照して、pウェル4の上に所定のパターンを有する酸化膜26を形成し、この酸化膜26をマスクにして、異方性ドライエッチングにより、絶縁層15に通ずるゲートトレンチ溝7aを開孔する。このとき、ゲートトレンチ溝7aの幅(tW)は、0.8〜3.0μm程度とし、ゲートトレンチ溝7aの深さは、3.0〜15.0μm程度に形成する。なお、ゲートトレンチ溝7aの深さは絶縁層15の厚さ(tOX)により決定されるパラメータである。

次に、図13を参照して、図12に示すゲートトレンチ溝7aを形成した後、ゲートトレンチ溝7aに生成されるデポジション膜(図示せず)を除去する。このとき、同時に、絶縁層15が、横方向に距離dxだけ酸化膜が除去される。

次に、図14を参照して、ゲートトレンチ溝7aの内部に、エピタキシャル成長法により、厚さdx、n-シリコン基板1と同じ不純物濃度を有するシリコン膜16を形成する。このとき、図15に示すように、エピタキシャル成長時における熱処理により、n+エミッタ領域5およびpウェル4の不純物が、シリコン層16に拡散される。

なお、上述したエピタキシャル成長により形成したシリコン膜16に代わって、n-シリコン基板1と同じ高抵抗のポリシリコンを用いても構わない。

次に、図16を参照して、ゲートトレンチ溝7aの内部に、熱酸化法などを用いて、ゲート絶縁膜7を形成する。このゲート絶縁膜7の膜厚と、絶縁層15との膜厚の関係については、上述したように、絶縁層15の膜厚が、ゲート絶縁膜7の膜厚の4倍以下程度になることが好ましい。

なお、ゲート絶縁膜7を形成する前に、ゲートトレンチ溝7aを形成した後、等方性プラズマエッチングおよび犠牲酸化膜などの処理を行なうことで、トレンチMOSの特性およびゲート絶縁膜7の特性を向上させることができる。これは、ゲートトレンチ溝7aの開口部や、底部が角張っていると、ゲート酸化膜7の局所的な薄膜化や、電界集中が発生するためで、ゲートトレンチ溝7aの開口部および底部を図16に示すように丸めることで、電界集中の緩和を図ることが可能となる。

次に、図17を参照して、ゲートトレンチ溝7aの内部に、たとえばn型にドープしたポリシリコンなどの導電性材料8aをCVD法等を用いて充填する。その後、図18に示すように、n+エミッタ領域5およびpウェル4が露出するように、導電性材料8aおよびゲート絶縁膜7をパターニングする。これにより、ゲートトレンチ溝7a、ゲート絶縁膜7およびゲート電極8からなるトレンチゲート70が完成する。

その後、図19を参照して、被覆性の良好なボロンおよびリンを含むシリケートガラス(BPSG)膜19およびCVD酸化膜20を形成する。その後、n+エミッタ領域5およびpウェル4が露出するように、シリケートガラス膜19およびCVD酸化膜20のエッチングを行ない、コンタクトホール20Aを形成する。

次に、図20を参照して、コンタクトホール20Aを形成した後、n-シリコン基板1の第1の主面側全面に、n+エミッタ領域5およびpウェル4に電気的に接続するエミッタ電極10を成膜する。

一方、シリコン基板1の第2の主面側においても、pコレクタ層3の上に、コレクタ電極11を形成する。以上により、図1に示す本実施の形態1におけるIGBTが完成する。

次に、本実施の形態1におけるIGBTの製造方法の第2具体例について、図21〜図29を参照して説明する。

まず図21(a)を参照して、不純物濃度が200〜1000Ω・cm程度のn-シリコン基板1Aの上に、幅がtW+2dxの絶縁層15からなるパターンを形成し、この絶縁層15を用いて図22(a)に示すようにn-シリコン基板1Aのパターニングを行ない、深さtOXの凹部1Cを形成する。

一方、図21(b)を参照して、シリコン基板1Aと同じ不純物濃度のn-シリコン基板1Bの上に酸化膜などからなる絶縁層15を膜厚tOX堆積し、絶縁層15の上に開孔幅tw+2dxのパターンを有するレジスト膜22を形成して、この絶縁層15のパターニングを行ない、その後、図22(b)に示すようにレジスト膜22の除去を行なう。

次に、図23を参照して、n-シリコン基板1Aの絶縁層15を除去した後、n-シリコン基板1Aおよび1Bを洗浄し、図23に示すように貼り合せた後、O2雰囲気中において、850〜1100℃の加熱処理を行なう。

次に、図24を参照して、上述した具体例1の図11に示す工程と同一の工程を用いることによって、pウェル4、n+エミッタ領域5、nバッファ層2およびpコレクタ層3を形成する。なお、nバッファ層2およびpコレクタ層3は、予めn-シリコン基板1Bに形成しておいても構わない。

さらに、pコレクタ層3をn-シリコン基板1の第2の主面全面に形成しているが、一部分にn型もしくは低不純物濃度のp-拡散層を設けることで、IGBTの特性を向上させることができる。

次に、図25を参照して、pウェル4上に、所定の開口パターンを有するCVD酸化膜26を形成し、この酸化膜26をマスクにして、絶縁層15の間を通過するように、ゲートトレンチ溝7aを開口する。本実施の形態においては、ゲートトレンチ溝7aの幅(tW)は0.8〜3.0μm程度に形成し、ゲートトレンチ溝7aの深さは3.0〜15.0μm程度に形成している。ここで、ゲートトレンチ溝7aの深さは、絶縁層15の厚みにより決定されるパラメータである。また、ゲートトレンチ溝7aと絶縁層15との間隔はdxである。

次に、図26を参照して、ゲートトレンチ溝7aの内部に、ゲート絶縁膜7を形成する。ここで、上述した具体例1と同様に、ゲート絶縁膜7を形成する前に、ゲートトレンチ溝7aを形成した後、等方性プラズマエッチング、犠牲的酸化等の処理を行なうことで、ゲートトレンチ溝7aの開口部と底部は丸くなり、かつゲートトレンチ溝7aの側壁の凹凸が平坦化されるため、トレンチMOSの特性およびゲート絶縁膜7の特性を向上させることが可能となる。

次に、図27を参照して、ゲートトレンチ溝7aの内部に、たとえばn型にドープしたポリシリコンなどからなる導電性材料8aを堆積する。その後、図28を参照して、導電性材料8aおよびゲート絶縁膜7を所定の形状にパターニングし、ゲート電極8を完成させることによって、ゲートトレンチ溝7a、ゲート絶縁膜7およびゲート電極8からなるトレンチゲート70を完成させる。その後、トレンチゲート70のみを覆うようにシリケートガラス膜19およびCVD酸化膜20を形成するとともに、コンタクトホール20Aを形成する。

次に、図29を参照して、n-シリコン基板1の第1の主面側に、n+エミッタ領域5およびpウェル4に電気的に接続されるエミッタ電極10を形成するとともに、n-シリコン基板1の第2の主面側のpコレクタ層3の表面側に、コレクタ電極11を形成する。以上により、この第2実施例においても、図1に示すIGBTを形成することが可能となる。

以上、本実施の形態1におけるIGBTにおいては、まずオフ状態にあっては、絶縁層15は一種のキャパシタとして動作する。絶縁層15の上側の表面に電子が吸い寄せられて強い負の空間電荷を形成する。n-シリコン基板1の下方からドナーイオンによって次第に強くなって本来pウェル4に押し寄せる電界が、この強い負の空間電荷によって遮断され、絶縁層15とpウェル4との間の電界がほとんどない状態になる。これによって、絶縁層15の上側の面の電位は、pウェル4に接続されたエミッタ領域5以下とほぼ同電位まで低下する。

絶縁層15の下側の面の電位は、絶縁層15の中での電圧降下の分だけ上昇するが、この電位上昇はほぼ絶縁層15の厚さに比例するので、絶縁層15を十分薄くすればわずかのものになる。一方、ゲートトレンチ70の中は、エミッタ電位以下の低い電位になっており、ゲートトレンチ70底のコーナー部で電界が強まっているが、絶縁層15の端がトレンチ底コーナー部に近いと絶縁層15下の電位が低下していることから、これらの間の電位差が減少して、電界が緩和される結果、降伏電圧を改善することができる。

このように、絶縁層15下の電位がトレンチゲート70の電位に近づくように、絶縁層15の厚さは薄い方が降伏電圧の点では有利になるが、評価結果では、ゲートトレンチ70のゲート絶縁膜7の厚さの4倍程度以下が最適であると考えられる。

また、ゲートトレンチ70の壁面と絶縁層15との距離dxについては、絶縁層15の厚さ程度が最適であり、あまり近づけてもかえって降伏電圧は低下する。また、絶縁層15の深さ位置については、ゲートトレンチ70の深さと同程度にあるのが降伏電圧の点で望ましい。

次に、IGBTのオン状態においては、絶縁層15は、ホールがpウェル4に吸い込まれるのを防ぐ働きをする。ゲートトレンチ70は、強く正バイアスされているため、電子がゲートトレンチ70の壁に吸い付けられるとともに、ホールは跳ね返されるため、ゲートトレンチ70の壁面と絶縁層15との間の隙間(dx)を通ることが難しく、pウェル4に到達しにくい状況となる。

このため、エミッタ側のホール電流が減少して、トレンチチャネルからの電子の注入効率が高くなり、n-シリコン基板1に多量の電子とホールが供給されて伝導度が向上し飽和電圧が減少する。したがって、この方法で飽和電圧を低くするためには、ゲートトレンチ70の壁面と絶縁層15の間の隙間を狭くする必要があり、かつ、そのため、絶縁層15は、ゲートトレンチ70より浅めに配置する必要がある。

また、ゲートトレンチ70のピッチを広くすればピッチに対するdxの比率が低くなり、さらにホールがpウェル4に到達しにくくなるのでキャリア密度が増加する。しかし、ピッチをあまり広くすると、その間で再結合によりホールが消滅するようになってかえってキャリア密度が低下するようになる。

以上のように、IGBTのオン状態におけるエミッタ側のn-シリコン基板1内のキャリア密度が増加すると、n-シリコン基板1の導電率が増大して飽和電圧が低下するが、このときpコレクタ3からのホール供給を減らして飽和電圧を元に戻すと、図8に示すように、コレクタ電極側よりもエミッタ電極側の方がキャリア密度が高いような分布を示すようになる。

次に、IGBTのターンオフ時の動作について検討する。一般に、IGBTでは、ゲート電圧が低下してチャネルが十分な電子を供給できなくなり、コレクタ電圧が上昇し始めると、n-シリコン基板1に蓄えられていた過剰なホールは低電圧なゲートトレンチ70に向かって吸い寄せられていく。その結果、ホールは、ゲートトレンチ70の壁に沿ってpウェル4に到達する。

したがって、もともとターンオフ時には、pウェル4の下のゲートトレンチ70に囲まれた部分には大きな電流は流れないため、絶縁層15がその箇所にあっても特に障害とはならない。

さて、オン状態のときに、図8に示したようなキャリア分布を持ったIGBTをターンオフすると、エミッタ電極側に多く存在したホールはエミッタ電極側から掃き出されるため、ターンオフ初期にはホールが掃き出された後にできる空乏層は緩やかにしか延びず、コレクタ電圧はやや緩やかに上昇を始める。

しかし、ある程度コレクタ電圧が上昇して空乏層が延びると、初期に蓄積されたキャリアの少ない領域に空乏層先端が進むため、ホールの掃き出しによる空乏層の延びが速やかになる。

また、従来の構造のIGBTと同様に、空乏層内の電界が電流を構成するホールと電子の電荷密度の差で変調を受けて強化され、インパクト発生したキャリアが過渡的に電子電流を供給してターンオフを遅らせる減少も起こるが、この場合、ホールと電子の密度差が若干少なくなるので、程度は弱くなっている。

その結果、ターンオフの最後まで速やかにコレクタ電圧が上昇するようになる。したがって、図7で示したように、ターンオフ損失が減少するとともに、これに伴なうIGBT内部の温度上昇も低く抑えることができる。

また、図7においては、ゲートトレンチピッチを基準の4倍に広くしているので、単位面積当りのゲートトレンチ数が低下した分、ゲート容量が4分の1に減少している。ターンオフ動作を評価するときのゲート駆動抵抗は、従来の図48に示した基準IGBTの場合の4倍に増やしているが、ターンオフは図7の本実施の形態によるものの方が若干早くなっており、ゲート容量の低減効果を見ることができる。

また、本実施の形態においては、ゲートゲートトレンチ溝のピッチを広くしても性能向上させることが可能となる。

また、本実施の形態における性能改善のポイントは、薄い絶縁層をゲートトレンチの底部コーナーに近づけて配置し、絶縁層の上側電位を低く保つことであることがわかる。このような条件は平面的に埋込んだ絶縁層でなくても実現可能であり、以下に示す実施の形態2および実施の形態3に示す応用的実施が可能となる。

(実施の形態2)
以下この発明に基づいた実施の形態2における高耐圧半導体装置およびその製造方法について説明する。

まず、図30を参照して、本実施の形態2における高耐圧半導体装置としてのゲートトレンチ型高耐圧IGBTの断面構造について説明する。なお、実施の形態1と同一符号は、同一の機能を有する。

実施の形態1におけるIGBTの構造と比較した場合、本実施の形態2におけるIGBTの構造によれば、ゲートトレンチ70の間に、エミッタトレンチ80が設けられている。

このエミッタトレンチ80は、ゲートトレンチ70のゲートトレンチ溝7aと同じ深さを有するエミッタトレンチ溝80aと、このエミッタトレンチ溝80aの内表面を覆うように形成されたエミッタ絶縁膜80bと、エミッタトレンチ溝80aを充填するようにドープドポリシリコンなどからなるエミッタトレンチ電極80cとを有している。また、エミッタトレンチ電極80cは、エミッタ電極10と電気的に接続されている。

上述した構造よりなるIGBTにおいて、ゲートトレンチ70とエミッタトレンチ80との間の距離dxを0.2μmとした場合に、ゲートトレンチ70のピッチを標準の5.3μmと、2.4μmとし、従来技術の構造で、降伏電圧と飽和電圧とを比較した結果について、図31に示す。(なお、図中本構造によるものは、Dummyの記号で示す。ピッチが5.3μmの標準のTIGBTの場合は、dx=4.3μmに相当する。)
標準のIGBTに比べて、dxを0.2μmとしたものは、いずれも飽和電圧が減少して、シリコン基板1へのキャリア注入が増加している。また、降伏電圧も、若干増加して、IGBTの性能が向上していることがわかる。

次に、上記構造よりなる実施の形態2におけるIGBTの製造方法について、図32〜図40を参照して説明する。なお図32〜図40は、図30の断面構造に従った製造工程を示す図である。

まず図32を参照して、不純物濃度が200〜1000Ω・cmのn-シリコン基板1を準備する。

次に、図33を参照して、実施の形態1と同様の要領で、n-シリコン基板1の第1の主面側に、深さ1.5〜4.0μm、不純物ピーク濃度1×1015〜5×1018cm-3のpウェル4と、深さ0.8〜2.0μm、表面不純物濃度1×1019〜1×1020cm-3のn+エミッタ領域5を形成する。

また、n-シリコン基板1の第2の主面側に、深さ10〜30μm、ピーク濃度1×1014〜1×1018cm-3のnバッファ層2と、深さ3〜10μm、不純物ピーク濃度がnバッファ層2よりも高いpコレクタ層3を形成する。

次に、図34を参照して、n+エミッタ領域5の位置に、ゲートトレンチ溝7aと、nエミッタ領域5で挟まれた領域に、エミッタトレンチ溝80aを形成する。次に、図35を参照して、ゲートトレンチ溝7aおよびエミッタトレンチ溝80aを形成後、等方性プラズマエッチングおよび犠牲酸化膜などの処理を行なうことで、ゲートトレンチ溝7aの開口部と底部およびエミッタトレンチ溝80aの開口部と底部とは丸くなり、かつゲートトレンチ溝7aと、エミッタトレンチ溝80aの側壁の凹凸が平坦化されるため、ゲートトレンチ溝7aおよびエミッタトレンチ溝80aの内表面に形成される絶縁膜の特性を向上させることが可能となる。

次に、図36を参照して、ゲートトレンチ溝7aおよびエミッタトレンチ溝80aの内部に、ゲート絶縁膜7およびエミッタ絶縁膜80bとなるSiO2などからなる絶縁膜7bを成膜する。

その後、図37を参照して、ゲートトレンチ溝7aおよびエミッタトレンチ溝80aの内部に、たとえばn型にドープしたポリシリコンなどからなる導電性材料8bを埋込む。

次に図38を参照して、絶縁膜7bおよび導電性材料8bを所定の形状にパターニングし、ゲートトレンチ溝7a、ゲート絶縁膜7およびゲート電極8からなるゲートトレンチ70と、エミッタトレンチ溝80a、エミッタ絶縁膜80bおよびエミッタトレンチ電極80cからなるエミッタトレンチ80を完成させる。

次に、図39を参照して、シリケートガラスマーク19およびCVD酸化膜20を形成し、コンタクトホール20A,50を開口する。図41に、この時の上面パターン図を示す。コンタクトホール20は、A〜A’’' およびB〜B’’’で囲む領域内に形成される。また、n型ドープドポリシリコン8bは、A〜A’’’およびB〜B’’’間でエッチングされ電気的にn型ドープドポリシリコン80cと8とは分離される。

その後、図40に示すように、n-シリコン基板1の第1の主面側に、n+エミッタ領域5、pウェル4およびエミッタトレンチ電極80cに電気的に接続されるエミッタ電極10を形成するとともに、シリコン基板1の第2の主面側のpコレクタ層3の表面にも、コレクタ電極11を形成する。これにより、本実施の形態2における図30に示すIGBTが完成する。

なお、図41の平面図に示すように、pウェル4とn+エミッタ領域5とを交互に配置させることによって、微細化したIGBTの構造を実現させることが可能となる。なお、図41に示す構造は、図39の上面パターン図である。

以上、本実施の形態2におけるIGBTにおいても、実施の形態1におけるIGBTと同様の作用効果を得ることができるとともに、さらにキャリア注入を高めかつ降伏電圧を確保するためには、単にdxを短くしておきさえすればよく、すべてのゲートトレンチをゲート電位にする必要がないことがわかる。

また、従来構造においても、ピッチを詰めて、dxを短くすれば、本実施の形態2に示す構造と同様の効果が得られるように見られるが、本実施の形態においては、エミッタトレンチを用いることによって、単位面積当りのゲートトレンチの面積が減少するため、ゲート容量を大幅に減らせることが可能となる。特に、ゲート−コレクタ間の容量(帰還容量)が小さくなることで、スイッチングの高速化が可能となり、スイッチング損失を減少させる効果が得られる。なお、この効果は、本実施の形態に限らず上述した実施の形態1、後述する実施の形態3でも得ることができる。

さらに、大電力を扱うことが狙いの高耐圧半導体装置においては、ゲート容量の低減がシステムの簡素化のために強く求められており、本実施の形態における利点は実用上極めて重要となる。また、エミッタトレンチ構造は、ゲートトレンチとエミッタトレンチの区別が、トレンチ内に埋込まれた電極のとり方だけの違いで構成できるため、実施の形態1に示す構造よりも簡単な方法で製造することが可能となる。

(実施の形態3)
以下、この発明に基づいた実施の形態3における高耐圧半導体装置およびその製造方法について説明する。

まず、図42を参照して、本実施の形態3における高耐圧半導体装置としてのIGBTの断面構造について説明する。なお、図42において、実施の形態2と同一機能を有するものについては同一の符号を示している。また、図42において、エミッタトレンチ80の間にあるpウェル4は、IGBTの動作に関係しないので、必ずしも必要ではなく、n-シリコン基板1のままでも構わない。

本実施の形態3におけるIGBTの構造は、上述した実施の形態2におけるIGBTと比較した場合、ゲートトレンチ70の間に1つのエミッタトレンチ80を配置するのではなく、複数のエミッタトレンチ80を連続して配置し、所定の箇所に、ゲートトレンチ70を配置するようにしたものである。

この場合、ゲートトレンチ70とエミッタトレンチ80とが同じ形状であっても、ゲートトレンチ70とエミッタトレンチの間隔dxのゲートトレンチ70のピッチに対する比率を、必要な値まで減少することができるため、上述した実施の形態2の構造よりもさらに容易に製造することができる利点がある。

たとえば、トレンチ幅とdxとをともに1μmとし、dxのゲートトレンチ70のピッチに対する比率を1:20にしたい場合は、エミッタトレンチの10本おきにゲートトレンチ70を配置すればよいことになる。このような構造を用いることによって、標準のゲートトレンチ型高耐圧IGBTにくらべて、ゲート容量は約4分の1になり、また同一ピッチの従来の図52に示す構造に比べるとゲート容量を10分の1に低減することができる。

次に、上記構造よりなる実施の形態3におけるIGBTの製造方法について、図43〜図46を参照して説明する。なお、図43〜図46は、図42の断面構造に従った製造工程を示す図である。

まず図43を参照して、実施の形態2における図32〜図38に示す工程と同様の工程を用いて、ゲートトレンチ70およびエミッタトレンチ80を形成する。その後、図44を参照して、ゲートトレンチ70のゲート電極8の表面のみを覆うように酸化膜18を形成する。

次に、図45を参照して、ゲートトレンチ70を覆うようにシリケートガラス膜19およびCVD酸化膜20を形成するとともに、エミッタトレンチ間において、露出するpウェルのみを覆うようにシリケートガラス膜10Aを形成する。

次に、図46を参照して、n-シリコン基板1の第1の主面側全面を覆うようにエミッタ電極10を形成するとともに、n-シリコン基板1の第2の主面に形成されたpコレクタ層3を覆うようにコレクタ電極11を形成する。以上により、図42に示す実施の形態3におけるIGBTが完成する。

以上、本実施の形態3におけるIGBTにおいても、実施の形態1および実施の形態2と同様の作用効果を得ることができる。なお、本実施の形態3に示す構造においても、装置の微細化のために、pウェル4とエミッタ領域5とを同一断面上にとることができない場合は、実施の形態2の図41に示す平面構造を採用することは可能である。

ここで、図42に示す断面構造に限らず、図47および図48に示す断面構造を有するIGBTの採用も可能である。図47に示すIGBTは、ゲートトレンチ70を2個連続して設け、その間に挟まれたpウエル4のゲートトレンチ70に接する部分にn+エミッタ領域5を設け、さらに、ゲートトレンチ70の間に、エミッタトレンチ80とpウエル4とを各1個以上挟んで繰り返し設けるようにしたものである。この構造により、pウエル4の露出率が減少し、エミッタトレンチ80からのキャリア供給能力を向上させることができる。また、図48に示すように、エミッタトレンチ80の両端部にpウエル4を設けない構造を採用した場合でも図47と同様の作用を得ることができる。

なお、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。したがって、上述した実施の形態1〜実施の形態3において、トレンチ構造を断面について説明してきたが、直線的なゲートトレンチ溝に限らず、リング状や、セル状のゲートトレンチ溝を用いたものにも適用することができる。

また、n-シリコン基板を用いたnチャネル型IGBTについて説明したが、極性を逆にしたpチャネル型IGBTについても同様に適用することができる。さらに、絶縁ゲートを用いるサイリスタ型の素子についても基板に対するキャリアの注入を増加する手法として利用することもできる。

したがって、本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明に基づく実施の形態1におけるゲートトレンチ型高耐圧IGBTの断面構造図である。 本発明の実施の形態1における絶縁層1の縦方向仕様に対する降伏電圧と飽和電圧との依存性を示す図である。 本発明の実施の形態1における絶縁層の横方向仕様に対する降伏電圧と飽和電圧との依存性を示す図である。 本発明の実施の形態1と従来構造との、IGBTのゲートトレンチピッチ仕様に対する降伏電圧と飽和電圧との依存性を比較する図である。 本発明の実施の形態1におけるゲートトレンチピッチと絶縁層の横方向仕様に対する降伏電圧と飽和電圧との依存性を示す図である。 本発明の実施の形態1に示す構造と従来構造との飽和電圧特性を比較する図である。 本発明の実施の形態1における誘導負荷ターンオフ特性を示す図である。 本発明の実施の形態1における縦方向の電子密度分布を示す図である。 本発明に基づく実施の形態1の実施例1におけるゲートトレンチ型高耐圧IGBTの第1製造工程を示す断面図である。 本発明に基づく実施の形態1の実施例1におけるゲートトレンチ型高耐圧IGBTの第2製造工程を示す断面図である。 本発明に基づく実施の形態1の実施例1におけるゲートトレンチ型高耐圧IGBTの第3製造工程を示す断面図である。 本発明に基づく実施の形態1の実施例1におけるゲートトレンチ型高耐圧IGBTの第4製造工程を示す断面図である。 本発明に基づく実施の形態1の実施例1におけるゲートトレンチ型高耐圧IGBTの第5製造工程を示す断面図である。 本発明に基づく実施の形態1の実施例1におけるゲートトレンチ型高耐圧IGBTの第6製造工程を示す断面図である。 本発明に基づく実施の形態1の実施例1におけるゲートトレンチ型高耐圧IGBTの第7製造工程を示す断面図である。 本発明に基づく実施の形態1の実施例1におけるゲートトレンチ型高耐圧IGBTの第8製造工程を示す断面図である。 本発明に基づく実施の形態1の実施例1におけるゲートトレンチ型高耐圧IGBTの第9製造工程を示す断面図である。 本発明に基づく実施の形態1の実施例1におけるゲートトレンチ型高耐圧IGBTの第10製造工程を示す断面図である。 本発明に基づく実施の形態1の実施例1におけるゲートトレンチ型高耐圧IGBTの第11製造工程を示す断面図である。 本発明に基づく実施の形態1の実施例1におけるゲートトレンチ型高耐圧IGBTの第12製造工程を示す断面図である。 本発明に基づく実施の形態1の実施例2におけるゲートトレンチ型高耐圧IGBTの第1製造工程を示す断面図である。 本発明に基づく実施の形態1の実施例2におけるゲートトレンチ型高耐圧IGBTの第2製造工程を示す断面図である。 本発明に基づく実施の形態1の実施例2におけるゲートトレンチ型高耐圧IGBTの第3製造工程を示す断面図である。 本発明に基づく実施の形態1の実施例2におけるゲートトレンチ型高耐圧IGBTの第4製造工程を示す断面図である。 本発明に基づく実施の形態1の実施例2におけるゲートトレンチ型高耐圧IGBTの第5製造工程を示す断面図である。 本発明に基づく実施の形態1の実施例2におけるゲートトレンチ型高耐圧IGBTの第6製造工程を示す断面図である。 本発明に基づく実施の形態1の実施例2におけるゲートトレンチ型高耐圧IGBTの第7製造工程を示す断面図である。 本発明に基づく実施の形態1の実施例2におけるゲートトレンチ型高耐圧IGBTの第8製造工程を示す断面図である。 本発明に基づく実施の形態1の実施例2におけるゲートトレンチ型高耐圧IGBTの第9製造工程を示す断面図である。 本発明に基づく実施の形態2におけるゲートトレンチ型高耐圧IGBTの断面構造図である。 本発明の実施の形態2におけるIGBTと従来のIGBTよの、ゲートトレンチピッチ仕様に対する降伏電圧と飽和電圧との依存性を比較する図である。 本発明に基づく実施の形態2におけるゲートトレンチ型高耐圧IGBTの第1製造工程を示す断面図である。 本発明に基づく実施の形態2におけるゲートトレンチ型高耐圧IGBTの第2製造工程を示す断面図である。 本発明に基づく実施の形態2におけるゲートトレンチ型高耐圧IGBTの第3製造工程を示す断面図である。 本発明に基づく実施の形態2におけるゲートトレンチ型高耐圧IGBTの第4製造工程を示す断面図である。 本発明に基づく実施の形態2におけるゲートトレンチ型高耐圧IGBTの第5製造工程を示す断面図である。 本発明に基づく実施の形態2におけるゲートトレンチ型高耐圧IGBTの第6製造工程を示す断面図である。 本発明に基づく実施の形態2におけるゲートトレンチ型高耐圧IGBTの第7製造工程を示す断面図である。 本発明に基づく実施の形態2におけるゲートトレンチ型高耐圧IGBTの第8製造工程を示す断面図である。 本発明に基づく実施の形態2におけるゲートトレンチ型高耐圧IGBTの第9製造工程を示す断面図である。 本発明に基づく実施の形態2における図39の上面パターン図である。 本発明に基づく実施の形態3におけるゲートトレンチ型高耐圧IGBTの断面図である。 本発明に基づく実施の形態3におけるゲートトレンチ型高耐圧IGBTの第1製造工程を示す断面図である。 本発明に基づく実施の形態3におけるゲートトレンチ型高耐圧IGBTの第2製造工程を示す断面図である。 本発明に基づく実施の形態3におけるゲートトレンチ型高耐圧IGBTの第3製造工程を示す断面図である。 本発明に基づく実施の形態3におけるゲートトレンチ型高耐圧IGBTの第4製造工程を示す断面図である。 本発明に基づく実施の形態3におけるゲートトレンチ型高耐圧IGBTの他の第1断面図である。 本発明に基づく実施の形態3におけるゲートトレンチ型高耐圧IGBTの他の第2断面図である。 背景技術におけるゲートトレンチ型高耐圧IGBTの断面図である。 背景技術におけるIGBTの誘導負荷ターンオフ特性を示す図である。 背景技術におけるIGBTの縦方向の電子密度分布を示す図である。 背景技術におけるゲートトレンチ型高耐圧IGBTの応用的構造を示す断面図である。 背景技術におけるゲートトレンチ型高耐圧IGBTにおいて、pウェル下にn層を埋込んだ場合のn層仕様に対する降伏電圧と飽和電圧との依存性を示す図である。

符号の説明

1 n-シリコン基板、2 nバッファ層、3 pコレクタ層、4 pウェル、5 n+エミッタ領域、7 ゲート絶縁膜、7a ゲートトレンチ溝、8 ゲート電極、15 絶縁層、18 絶縁膜、19 シリケートガラス膜、20 CVD酸化膜、10 エミッタ電極、11 コレクタ電極、70 ゲートトレンチ、80 エミッタトレンチ、80a エミッタトレンチ溝、80b エミッタ絶縁膜、80c エミッタトレンチ電極。

Claims (16)

  1. 第1の主面と第2の主面とを有する第1導電型の半導体基板と、
    前記第1の主面に形成された第2導電型の第1不純物層と、
    前記第1不純物層から前記半導体基板にかけて形成された溝部、前記溝部の内表面を覆うように形成されたゲート絶縁膜および前記溝部を充填するように導電体によって形成されたゲート電極を有するゲートトレンチと、
    前記第1不純物層の表面近傍において、前記ゲートトレンチを挟むように形成された1対の第1導電型の不純物領域と、
    前記第1の主面を覆うように形成され、前記ゲートトレンチに対して絶縁膜を介在して、前記不純物領域と前記第1不純物層とに電気的に接続された第1主電極層と、
    前記第2の主面に形成された第2導電型の第2不純物層と、前記第2不純物層の表面に形成された第2主電極層と、
    を備え、
    前記ゲートトレンチは、所定のピッチで複数設けられ、前記半導体基板の前記ゲートトレンチによって挟まれた位置には、絶縁層が設けられ、
    オン状態において、前記第1の主表面近傍のキャリア濃度が、前記半導体基板中のキャリアの濃度よりも高濃度化している、高耐圧半導体装置。
  2. 前記ゲートトレンチの前記溝部の壁面から前記絶縁層までの距離は、前記ゲートトレンチが配置されるピッチの10分の1以下である、請求項1に記載の高耐圧半導体装置。
  3. 前記ゲートトレンチの前記溝部の壁面から前記絶縁層までの距離は、前記ゲートトレンチが配置されるピッチの20分の1である、請求項2に記載の高耐圧半導体装置。
  4. 前記絶縁層の厚さは、前記ゲート絶縁膜の厚さの4倍以下である、請求項1に記載の高耐圧半導体装置。
  5. 前記絶縁層の厚さは0.2μmであり、前記ゲート絶縁膜の厚さは0.075μmである、請求項4に記載の高耐圧半導体装置。
  6. 前記絶縁層の深さ方向の位置は、前記ゲートトレンチの前記溝部の底よりも浅い、請求項1に記載の高耐圧半導体装置。
  7. 前記ゲートトレンチのピッチは、53μm以下である、請求項1に記載の高耐圧半導体装置。
  8. 主表面に絶縁層が形成された第1導電型の第1半導体基板を形成する工程と、
    前記絶縁層の上に第1導電型の第2半導体基板を貼り合せて、絶縁層が内部に挟み込まれた第1の主面と第2の主面とを有する半導体基板を形成する工程と、
    前記半導体基板の前記第1の主面に第2導電型の第1不純物層を形成する工程と、
    前記第1不純物層の表面の所定の領域に第1導電型の不純物領域を形成する工程と、
    前記第2の主面に第2導電型の第2不純物層を形成する工程と、
    前記不純物領域において、前記絶縁層に通ずる溝部を形成する工程と、
    前記溝部に露出した絶縁層を除去する工程と、
    前記溝部の内部表面に、エピタキシャル成長法により前記半導体基板と同じ不純物濃度を有するエピタキシャル成長層を形成する工程と、
    前記溝部の内部のエピタキシャル成長層の表面にゲート絶縁膜を形成する工程と、
    前記溝部内部に導電体を充填し、ゲート電極を形成する工程と、
    前記ゲート電極の前記第1の主面に露出した部分を絶縁膜で覆う工程と、
    前記第1不純物層と前記不純物領域とに電気的に接続するように、第1の主面を覆うように第1主電極層を形成する工程と、
    前記第2の主面に第2主電極層を形成する工程と、
    を備えた、高耐圧半導体装置の製造方法。
  9. 前記絶縁層の厚さは、前記ゲート絶縁膜の厚さの4倍以下である、請求項8に記載の高耐圧半導体装置の製造方法。
  10. 前記第2不純物層の前記半導体基板側に、前記半導体基板よりも不純物濃度が高い第1導電型の第3不純物層を形成する工程をさらに含む、請求項8に記載の高耐圧半導体装置の製造方法。
  11. 前記エピタキシャル成長層の厚さは、前記溝部のピッチの10分の1となるように成膜される、請求項8に記載の高耐圧半導体装置の製造方法。
  12. 主表面の上に所定のピッチで絶縁層が形成された第1導電型の第1半導体基板を形成する工程と、
    主表面に前記絶縁層が設けられたピッチで、かつ、前記絶縁層と同じ幅と厚さの凹部が形成された第1導電型の第2半導体基板を形成する工程と、
    前記第1半導体基板の主表面と前記第2半導体基板の主表面とを貼り合せて、前記絶縁層が所定のピッチで挟み込まれた、第1の主面と第2の主面とを有する半導体基板を形成する工程と、
    前記半導体基板の第1の主面に第2導電型の第1不純物層を形成する工程と、
    前記第1不純物層の表面の所定の領域に第1導電型の不純物領域を形成する工程と、
    前記第2の主面に第2導電型の第2不純物層を形成する工程と、
    前記不純物領域において、前記絶縁層の間の領域を通過するように前記半導体基板に通ずる溝部を形成する工程と、
    前記溝部の内部表面に高抵抗の導電帯膜を形成し加熱処理を行なうことによりゲート絶縁膜を形成する工程と、
    前記溝部内部に導電体を充填し、ゲート電極を形成する工程と、
    前記ゲート電極の前記第1の主面に露出した部分を絶縁膜で覆う工程と、
    前記第1不純物層と前記不純物領域とに電気的に接続するように、前記第1の主面を覆うように第1主電極層を形成する工程と、
    前記第2の主面に第2主電極層を形成する工程と、
    を備えた、高耐圧半導体装置の製造方法。
  13. 前記絶縁層の厚さは、前記ゲート絶縁膜の厚さの4倍以下である、請求項12に記載の高耐圧半導体装置の製造方法。
  14. 前記第2不純物層の前記半導体基板側に、前記半導体基板よりも不純物濃度が高い第1導電型の第3不純物層を形成する工程をさらに含む、請求項12に記載の高耐圧半導体装置の製造方法。
  15. 前記ゲート絶縁膜の厚さは、前記溝部のピッチの10分の1となるように成膜される、請求項12に記載の高耐圧半導体装置の製造方法。
  16. 前記溝部を形成する工程は、前記溝部の底部が前記絶縁層よりも深い位置に達するように形成される、請求項12に記載の高耐圧半導体装置の製造方法。
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