JPH05343662A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH05343662A
JPH05343662A JP4143904A JP14390492A JPH05343662A JP H05343662 A JPH05343662 A JP H05343662A JP 4143904 A JP4143904 A JP 4143904A JP 14390492 A JP14390492 A JP 14390492A JP H05343662 A JPH05343662 A JP H05343662A
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JP
Japan
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semiconductor layer
semiconductor
area
main surface
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JP4143904A
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Tsutomu Nakagawa
勉 中川
Futoshi Tokuno
太 徳能
Hiroharu Niinobu
弘治 新居延
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
    • H01L29/7412—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a diode
    • H01L29/7416—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a diode the device being an antiparallel diode, e.g. RCT

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Abstract

(57)【要約】 【目的】 ブレークダウン耐性が高く、かつｐ形ベース
層２とｐ層３との短絡が生じにくい半導体装置を得る。 【構成】 分離部Ｚにはｐ層７が形成される。このｐ層
７の両側にはｎ形ベース層１の部分１ａ，１ｂがある。
ｐ層７の上面とｎ形ベース層１の部分１ａ，１ｂの上面
とは、ｐ層３の上面と同じ平面上にある。 【効果】 ｐ層７の存在によってブレークダウン耐性が
高いとともに、分離部Ｚが段差の下にある場合と比較し
てｐ層２，３，７の形成精度が高く、短絡が生じにく
い。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置とその製造
方法に関するもので、特に、複数の半導体素子が分離領
域を介して電気的に分離されつつ単一の基板上に形成さ
れた複合形の半導体装置についての改良に関する。
【０００２】
【従来の技術】＜１．第１の従来技術＞ ＜構成＞図９は特開平１−３９２２３号公報に開示され
ている従来の逆導通サイリスタ５００を示す断面図であ
る。この逆導通サイリスタ５００においては、サイリス
タ部Ｘとダイオード部Ｙとが分離部Ｚによって電気的に
分離されている。
【０００３】この逆導通サイリスタ５００の半導体基体
５００Ｔにおいては、ｎ形ベース層１（ｎB ）の上面の
うち、サイリスタ部Ｘに相当する領域にはｐ形ベース層
２（ｐB ）が形成されている。また、ダイオード部Ｙに
はｐ層３が形成されている。ｐ形ベース層２の上面には
選択的にｎ形エミッタ層４（ｎE ）が配列している。
【０００４】一方、ｎ形ベース層１の下主面には、電極
層１４とｎ形ベース層１とのオーミック接触をとるため
のｎ形高濃度層６が設けられている。さらに、ｎ形高濃
度層６のうちｎ形エミッタ層４に対向する領域には、ｐ
形エミッタ層５（ｐE ）が設けられている。
【０００５】このような構成を有する半導体基体５００
Ｔには複数の電極層が形成されている。すなわち、ｎ形
エミッタ層４の上にはカソード電極層１１が形成され、
ｐ層３の上に形成された電極層１２と共通接続されてい
る。また、ｐ形ベース層２の上には選択的にゲート電極
層１３が形成されている。これらの電極層１１，１３，
１４に覆われていない上主面は酸化膜２０によって保護
されている。半導体基体５００Ｔの下主面には、アノー
ド電極層１４が設けられている。
【０００６】＜動作＞この逆導通サイリスタ５００にお
いて、アノード電極層１４に正の電圧を、また、カソー
ド電極層１１とｐ層３上の電極層１２に負の電圧を印加
する。このとき、ｎ形ベース層１とｐ形ベース層２との
間のｐｎ接合、およびｎ形ベース層１とｐ層３との間の
ｐｎ接合は逆バイアスとなり、逆導通サイリスタ５００
は阻止状態となる。
【０００７】この状態において、カソード電極層１１に
対して正のゲート電圧をゲート電極層１３に印加する
と、ゲート電極層１３から正孔が注入され、サイリスタ
部Ｘが導通状態となって、逆導通サイリスタ５００はタ
ーンオンする。
【０００８】また、カソード電極層１１に対して負のゲ
ート電圧をゲート電極層１３に与えることによって、逆
導通サイリスタ５００におけるターンオフ時間の制御が
行なわれる。また、この負のゲート電圧を調整すること
によって、直接に逆導通サイリスタ５００をターンオフ
させることも可能である。
【０００９】一方、アノード電極層１４に負の電圧を印
加し、カソード電極層１１と電極層１２とに正の電圧を
印加すると、ダイオード部Ｙが導通状態となる。
【００１０】すなわち、この逆導通サイリスタ５００
は、アノード電極層１４に正の電圧を印加し、カソード
電極層１１と電極層１２とに負の電圧を印加したときに
はサイリスタ特性を有し、アノード電極層１４に負の電
圧を印加し、カソード電極層１１と電極層１２とに正の
電圧を印加したときにはダイオード特性を有する。この
ため、ダイオード部Ｙはフライホイールダイオードとし
て機能する。
【００１１】＜２．第２の従来技術＞図１０は、IEEE P
ESC 88 RECORD （1988年４月）ｐ９０８−９１４に開示
されている従来の逆導通ターンオフサイリスタ（以下、
「逆導通ＧＴＯ」）６００を示す断面図である。この逆
導通ＧＴＯ６００が図９の逆導通サイリスタ５００と異
なる点の主なものは、以下の通りである。
【００１２】この逆導通ＧＴＯ６００では、分離部Ｚに
ｐ層７が形成されている。このｐ層７は逆導通ＧＴＯ６
００のブレークダウン防止のために設けられている。
【００１３】すなわち、アノード電極層１４に正の電圧
を印加し、カソード電極層１１と電極層１２とに負の電
圧を印加すると、ｎ形ベース層１とｐ形ベース層２との
ｐｎ接合、およびｎ形ベース層１とｐ層３とのｐｎ接合
は逆バイアスされ、キャリア濃度が低いｎ形ベース層１
に空乏層が広がる。このとき、ｐ層７が存在しないと半
導体基体６００Ｔの上主面のうち分離部Ｚ付近において
強い電界が生じ、逆導通ＧＴＯ６００のブレークダウン
する。
【００１４】これに対して、ｐ層７が形成されている場
合には、ある程度以上の電圧がアノード電極層１４と電
極層１１，１２との間に印加されると、ｐ層７を介して
サイリスタ部Ｘとダイオード部Ｙとのそれぞれの空乏層
がつながって一体化される（ピンチオフ状態）。このた
め、この一体化された空乏層がｎ形ベース層１のバルク
側に広がり、その結果として、半導体基体６００Ｔの上
主面でのブレークダウンが防止される。
【００１５】一方、この逆導通ＧＴＯ６００では、分離
部Ｚとその両側にまたがって、半導体基体６００Ｔの上
面を掘り下げた段差２１が形成されている。また、ｎ形
エミッタ層４の相互間にも段差２２が形成されている。
したがって、ゲート電極層１３はこれらの段差２１，２
２の底において、ｐ形ベース層２に接触している。段差
２１が形成されていることによって、ｐ形ベース層２お
よびｐ層３のそれぞれの一部のほか、ｐ層７の上部分が
除去されている。
【００１６】このような段差２１，２２は、この逆導通
ＧＴＯ６００を圧接形で使用することと関係している。
すなわち、カソード電極層１１と電極層１２には金属板
を圧接してこれらの電極層１１，１２と外部機器との電
気的接続が達成され、ゲート電極層１３は他の外部電極
部材に接触させて外部の制御回路との電気的接触が達成
される。このため、逆導通ＧＴＯ６００では、電極層１
１，１２とゲート電極層１３とは異なる平面上に配置さ
れる必要があるわけである。
【００１７】さらに、この逆導通ＧＴＯ６００では、ｐ
層７の露出面の周縁部に酸化膜１５が形成され、ｐ層７
の中心部の上には電気的にフロートとされた電極層１６
が形成されている。
【００１８】
【発明が解決しようとする課題】＜各従来技術の問題点
＞ところで、図９の逆導通サイリスタ５００において
は、ｎ形ベース層１とｐ層２，３とのそれぞれのｐｎ接
合におけるブレークダウンを防止のため、ｐ形ベース層
２とｐ層３との間隔Ｄ１（図１１参照）を小さくしなけ
ればばらない。この間隔Ｄ１はたとえば約３０μｍであ
る。
【００１９】しかしながら、この間隔Ｄ１を小さくする
ようにｐ形ベース層２とｐ層３との形成を行なうには精
密な不純物拡散が必要であり、実際にはこの幅Ｄ１に誤
差が生じ易い。それは、不純物拡散にあたっていわゆる
横拡散が発生するため、拡散のためのマスクのパターン
を精密に決定しても、実際の不純物拡散分布に誤差が生
ずるためである。
【００２０】このような誤差が生じると、その結果とし
て間隔Ｄ１が所定の設計間隔よりも小さくなり過ぎると
いう事態が起こる。すると、ｐ形ベース層２とｐ層３と
が短絡し、この逆導通サイリスタ５００が不良品となっ
てしまうという問題がある。
【００２１】一方、図１０の逆導通ＧＴＯ６００の場合
には、ｐ層７が段差２１の底に形成されていることによ
る問題が生じる。すなわち、段差２１を形成した後にｐ
形不純物をｎ形ベース層１の上主面に選択拡散する場合
には、写真製版における転写パターンと、ｎ形ベース層
１の上主面の上に形成される拡散マスク層との間が離れ
ているため、光かぶれ現象などが発生し、ｐ層２，３，
７の相互間隔を正確に制御できない。
【００２２】逆に、ｐ層２，３，７を形成した後に上主
面を選択エッチングして段差２１を形成する場合には、
その選択エッチングによって最終的に定まるｐ層２，
３，７間の相互間隔がばらつき易い。すなわち、図１２
に示すように、選択拡散のためのマスクによって直接に
制御できるのはエッチング前の間隔Ｄ２であるが、上主
面の選択エッチングにおける誤差が生じると、最終的に
定まる相互間隔Ｄ３が所望のものからずれてしまう。こ
のため、ｐ層２，３，７の相互間隔Ｄ３を精密に制御す
ることは困難である。
【００２３】さらに、この方法では、図１０の段差部２
１の底面の上に酸化膜１５やフロート電極層１６を写真
製版によって形成するに際して、転写パターンとマスク
層との間が離れていることになる。したがって、光かぶ
れ現象などによって層１５，１６の形成精度が低下する
という問題がある。
【００２４】＜発明の目的＞この発明は上記のような従
来技術の問題点を解決するためになされたものであり、
分離部付近でのブレークダウンを有効に防止することが
できるとともに、分離部付近での半導体層パターンの精
密な形成が容易であり、不良品の発生を防止できる半導
体装置およびその製造方法を提供することを目的とす
る。
【００２５】
【課題を解決するための手段】この発明の第１の構成の
半導体装置は、(a) 第１と第２の主面を有し、前記第１
の主面において第１と第２のエリアが第３のエリアをは
さんで規定された第１導電形の第１の半導体層と、(b)
前記第１のエリアに形成された第２導電形の第２の半導
体層と、(c) 前記第２のエリアに形成された第２導電形
の第３の半導体層と、(d) 前記第３のエリア内において
選択的に形成され、前記第２と第３の半導体層との間
に、それぞれ前記第１の半導体層の一部を挟んで位置す
る少なくともひとつの第２導電形の第４の半導体層と、
(e) 前記第２の半導体層の上に設けられた第１電極層
と、(f) 前記第３の半導体層の上に設けられた第２電極
層と、(g) 前記第２の主面に電気的に接続された第３電
極層とを備える。
【００２６】そして、前記第３の半導体層と、前記第４
の半導体層と、前記第１の半導体層の前記一部とのそれ
ぞれの露出面が、前記第１の主面において実質的に同一
平面上に存在する。
【００２７】また、この発明の第２の構成の半導体装置
では、(a) 第１と第２の主面とを有し、前記第１の主面
において第１と第２のエリアが第３のエリアをはさんで
規定されるとともに、前記第１のエリアに関して前記第
３のエリアの反対側に第４のエリアが規定された第１導
電形の第１の半導体層と、(b) 前記第１のエリアに形成
された第２導電形の第２の半導体層と、(c) 前記第２の
エリアに形成された第２導電形の第３の半導体層と、
(d) 前記第３のエリア内において選択的に形成され、前
記第２と第３の半導体層との間に、それぞれ前記第１の
半導体層の一部を挟んで位置する少なくともひとつの第
２導電形の第４の半導体層と、(e) 前記第４のエリアに
選択的に形成された少なくともひとつの第２導電形の第
５の半導体層と、(f) 前記第２の半導体層の上に設けら
れた第１電極層と、(g) 前記第３の半導体層の上に設け
られた第２電極層と、(h) 前記第２の主面に電気的に接
続された第３電極層とを備える。
【００２８】そして、第１の構成の半導体装置と同様
に、前記第３の半導体層と、前記第４の半導体層と、前
記第１の半導体層の前記一部とのそれぞれの露出面が、
前記第１の主面において実質的に同一平面上に存在して
いる。
【００２９】この発明はまた、上記の各半導体装置を製
造する方法を提供している。
【００３０】
【作用】第１の構成の半導体装置では、第２の半導体層
と第３の半導体層とが電気的に分離されている。その分
離部には、第４の半導体層と、第１の半導体層の一部と
が存在している。
【００３１】したがって、第１の半導体層と第２および
第３の半導体層との間に形成されるそれぞれのｐｎ接合
が逆バイアスされたとき、そのｐｎ接合から伸びる空乏
層は第４の半導体層の周辺部を介して共通化される。し
たがって、ブレークダウンの防止作用が高い。また、第
４の半導体層が存在するために、第２と第３の半導体層
の相互間隔を比較的多く設定することが可能である。
【００３２】一方、第１の半導体層の上記一部と、第３
および第４の半導体層とが、第１の主面において実質的
に同一平面上に露出している。すなわち、上記分離構造
は段差の中には存在していない。このため、第２から第
４の半導体層の形成において段差の影響を受けることは
なく、これらの半導体層の相互間隔を正確に制御可能で
ある。
【００３３】また、第１の半導体層の上記一部は、第２
と第４の半導体層の間に存在する部分と、第３と第４の
半導体層の間に存在する部分とを含んでいる。したがっ
て、仮に第２と第４の半導体層の間の短絡と、第３と第
４の半導体層の間の短絡とのうちの一方のが生じても、
他方の電気的分離が維持される限り、第２と第３の半導
体層の間の短絡は発生しない。
【００３４】その結果、不良品の発生が特に有効に防止
可能である。
【００３５】好ましくは、複数の第４の半導体層を第２
と第３の半導体層の間に配列する。
【００３６】この発明の第２の構成の半導体装置では、
第５の半導体層はガードリングとして機能する。このた
め、上記作用に加えて、ブレークダウンをいっそう有効
に防止できることになる。したがって、半導体基体の側
面をベベル構造としないような場合でも十分なブレーク
ダウン防止効果がある。
【００３７】また、この発明の製造方法では、上記の機
能を有する半導体装置のそれぞれを製造可能である。
【００３８】
【実施例】＜１．第１の実施例＞ ＜構造＞図１はこの発明の第１の実施例である逆導通Ｇ
ＴＯ１００の断面図である。この図１においては逆導通
ＧＴＯ１００の右半分のみが示されているが、左半分は
一点鎖線に関して右半分と対称である。
【００３９】この逆導通ＧＴＯ１００は、ＧＴＯ部Ｘと
ダイオード部Ｙとが分離部Ｚによって電気的に分離され
ている。
【００４０】この逆導通ＧＴＯ１００の本体に相当する
半導体基体（シリコン基体）１００Ｔの上主面は、これ
らの部分Ｘ，Ｙ，Ｚに対応して、第１、第２および第３
のエリアＡ１，Ａ２，Ａ３へと概念的に区別される。
【００４１】半導体基体１００Ｔにおいては、ｎ形ベー
ス層１（ｎB ）の上主面のうち、第１のエリア（ＧＴＯ
部Ｘ）にはｐ形ベース層２（ｐB ）が形成されている。
また、第２のエリアＡ２（ダイオード部Ｙ）にはｐ層３
が形成されている。ｐ形ベース層２の上面は部分的に除
去されており、段差２３，２４が設けられている。
【００４２】また、これらの段差２３，２４の間には、
ｎ形エミッタ層４（ｎE ）が配列している。これらのｎ
形エミッタ層４の上面はｐ形ベース層２の上面と実質的
に同じ高さにある。
【００４３】ｐ形ベース層２とｐ層３との間の区間、す
なわち第３のエリアＡ３（分離部Ｚ）には、ｐ層７が設
けられている。このｐ層７は、ｐ形ベース層２およびｐ
層３のいずれに対しても間隔を隔てられており、それら
の間にはｎ形ベース層１の部分１ａ，１ｂが存在してい
る。ｐ層２，３，７の深さは実質的に同一であり、たと
えば半導体基体１００Ｔの上主面から８０μｍ〜９０μ
ｍである。
【００４４】ｎ形ベース層１の部分１ａ，１ｂの上に
は、酸化膜１５ａ，１５ｂが形成されている。また、ｐ
形ベース層２の上面のうち、半導体基体１００Ｔの側面
に近い部分には酸化膜１５ｃが形成されている。
【００４５】一方、ｎ形ベース層１の下主面には、電極
層１４とｎ形ベース層１とのオーミック接触をとるため
のｎ形高濃度層６が設けられている。さらに、ｎ形高濃
度層６のうちｎ形エミッタ層４に対向する領域には、ｐ
形エミッタ層５（ｐE ）が設けられている。
【００４６】半導体基体１００Ｔには複数の電極層が形
成されている。ｎ形エミッタ層４の上にはカソード電極
層１１が形成され、ｐ層３の上に形成された電極層１２
と共通接続されている。この電極層１２の端部は第３の
エリアＡ３にまで伸びて酸化膜１５ａの一部を覆ってい
る。
【００４７】また、段差２３，２４のそれぞれの底面の
上にはゲート電極層１３が形成されている。このゲート
電極層１３のうち段差２３の底面２３ｆの上に存在する
ゲート電極層１３ａは、第３のエリアにまで伸びて酸化
膜１５ｂの一部を覆っている。
【００４８】さらに、酸化膜１５ａ，１５ｂの双方にま
たがって電極層１６が形成されている。この電極層１６
は酸化膜１５ａ，１５ｂの間のウインドウを介してｐ層
７と接触している。この電極層１６は電極層１２，１３
のいずれに対しても空間的に分離されており、電気的に
フロート状態とされている。
【００４９】また、半導体基体１００Ｔの下主面には、
アノード電極層１４が形成されている。さらに、半導体
基体１００Ｔの側面にはベベル２５が形成されている。
【００５０】なお、ｐ層７付近の詳細構造とサイズとに
ついては、逆導通ＧＴＯ１００の製造プロセスとともに
後述する。
【００５１】＜動作および特性＞この逆導通ＧＴＯ１０
０の使用にあたっては、図２に部分拡大図として示すよ
うに、カソード電極層１１と電極層１２とにそれぞれ外
部導電ブロック３１，３２を圧接する。外部導電ブロッ
ク３１，３２は相互に短絡接続される。また、図２には
示されていないが、図１のアノード電極層１４にも導電
ブロックを圧接する。ゲート電極層１３には外部ゲート
電極３３を当接し、図示しないバネによって外部ゲート
電極３３をゲート電極層１３に向けて付勢する。
【００５２】このような使用状態において、カソード電
極層１１、電極層１２、ゲート電極層１３、アノード電
極層１４に電圧を印加したときのターンオン／ターンオ
フ動作は、従来の逆導通ＧＴＯとほぼ同様である。
【００５３】すなわち、アノード電極層１４に正の電圧
を、また、カソード電極層１１と電極層１２に負の電圧
を印加し、カソード電極層１１に対して正のゲート電圧
をゲート電極層１３に印加すると、逆導通ＧＴＯ１００
はターンオンする。また、カソード電極層１１に対して
負のゲート電圧をゲート電極層１３に与えることによっ
て、逆導通ＧＴＯはターンオフする。さらに、ダイオー
ド部Ｙはフライホイールダイオードとして機能する。
【００５４】この逆導通ＧＴＯ１００においては、ｎ形
ベース層１とｐ層２，３の間のｐｎ接合が逆バイアスさ
れたときに、このｐｎ接合からｎ形ベース層１へと伸び
るそれぞれの空乏層がｐ層７の周辺において共通化され
る。したがって、ブレークダウンの防止作用が大きい。
【００５５】また、ｐ層３、ｎ形ベース層１の部分１
ａ，１ｂ、ｐベース層２の左端部２ｅ、およびｐ層７の
それぞれが半導体基体１４００Ｔの上主面に露出する面
は、実質的に半導体基板１００Ｔの上主面と平行な同一
の平面上に存在する。したがって、後述する製造プロセ
スから理解できるように、段差を介して写真製版をする
ことなく、分離部Ｚへの不純物導入が可能であり、ｐ層
２，３，７の相互間隔の制御が容易である。
【００５６】さらに、分離部Ｚにおいて写真製版技術を
用いつつ酸化膜１５ａ，１５ｂや電極層１２，１３，１
６を形成する際においても、そのためのマスク層に光か
ぶれは発生しない。
【００５７】仮に、ｐ形ベース層２とｐ層７との間に短
絡が生じてもｐ層３，７の電気的分離が維持される限
り、ｐ形ベース層２とｐ層３との短絡は生じない。同様
に、ｐ層３，７の間に短絡が生じても、ｐ形ベース層２
とｐ層７との間の電気的分離が維持される限り、ｐ形ベ
ース層２とｐ層３との短絡は生じない。これら２つの短
絡が同時に生じる確率は極めて低いため、実質的にｐ形
ベース層２とｐ層３との電気的分離が疎外されることは
ない。また、ｐ層７を介挿させることによって、ｐ形ベ
ース層２とｐ層３との間隔を大きくとることが可能であ
り、それらの間の直接の短絡も防止される。
【００５８】＜製造プロセス＞図３〜図６は逆導通ＧＴ
Ｏ１００の製造プロセスを示す部分拡大断面図である。
【００５９】まず、図３に示すように、ｎ形ベース層１
が形成された半導体ウエハの上主面にボロンを選択拡散
して、ｐ形ベース層２，ｐ層３およびｐ層７を形成す
る。
【００６０】このときの詳細が図４に示されている。な
お、図１などでは図示の関係上、横拡散などによるｐ層
２，３，７の拡散分布の詳細は示されていないが、実際
には図４のような不純物分布形状となる。
【００６１】図４において、まずｎ形ベース層１の上主
面の全面の上にマスク材料を形成し、それを写真製版に
よって選択的にエッチングすることにより、マスクパタ
ーン層３０を得る。このマスクパターン層３０のウイン
ドウ３１，３２のうち、ｐ層７を形成すべき位置の中心
に設けられたウインドウ３１の幅Ｄ１０は、たとえば約
２０μｍである。また、図４中のマスクパターン層３０
の両端３０ｅの相互間隔Ｄは約２６０μｍである。
【００６２】次に、マスクパターン層３０のウインドウ
３１，３２を介してボロンをｎ形ベース層１中に選択拡
散し、ｐ層２，３，７を形成する。このときの拡散深さ
は、たとえば約８０〜９０μｍ程度である。
【００６３】この拡散の際に、ボロンの横拡散が生じ
る。その横拡散によってｐ層２，３，７はたとえばＤ１
１＝Ｄ１３＝約９０μｍだけ横方向に広がり、上主面に
おけるｎ形ベース層１の残留部分１ａ，１ｂのそれぞれ
の幅Ｄ１２は約３０μｍとなる。
【００６４】したがって、ｐ層２，３，７の相互間隔Ｄ
１２は十分に小さく、ｎ形ベース層１とｐ層２，３との
ｐｎ接合から空乏層が伸びても、ｐ層７の周辺を介して
それらを十分に一体化ないしは共通化できる。そして、
パターン幅Ｄはかなり大きいため、パターン設計も容易
となる。
【００６５】さらに、既述したように、マスクパターン
層３０のパターニングにおいてもマスク材料層が段差の
中に存在せず、上主面上に存在しているため、写真製版
における光かぶれは生じない。
【００６６】ブレークダウンを防止するためには、好ま
しくは、幅Ｄ１は約４０μｍ以下、さらに好ましくは約
３０μｍ以下である。図４の例においてはこの条件に合
致している。
【００６７】次の製造ステップ（図５）において、ｎ形
ベース層１の下主面のうちにリンを選択拡散してｎ形高
濃度層６を形成する。また、ｎ形エミッタ層４および分
離部Ｚに対向する部分にボロンを約３０μｍ選択拡散し
てｐ層５Ｚおよびｐ形エミッタ層５を形成する。
【００６８】次に、ｐ形ベース層２の上面にリンを約２
０μｍ選択拡散してｎ形エミッタ層４を形成した後、ｐ
形ベース層２を選択的に約３０μｍエッチングして段差
２３，２４を形成する。
【００６９】次に、図６に示すように、酸化膜１５ａ，
１５ｂ，１５ｃを上主面に選択的に形成する。また、ア
ルミニウム層の形成とその選択的エッチングとを行なっ
て、電極層１１，１２，１３，１４を設ける。これによ
って逆導通ＧＴＯ１００の主要部が完成する。
【００７０】＜２．第２の実施例＞図７はこの発明の第
２の実施例である逆導通ＧＴＯ２００の断面図である。
この逆導通ＧＴＯ２００の半導体基体２００Ｔでは、分
離部Ｚにおいて複数のｐ層７ａ，７ｂが相互に間隔を隔
てて形成されている。各ｐ層７ａ，７ｂの相互間隔は実
質的にｐ層３とｐ層７ａとの間隔、およびｐ形ベース層
２とｐ層７ｂとの相互間隔と等しく、好ましくは約４０
μｍ以下、さらに好ましくは約３０μｍ以下である。
【００７１】これらのｐ層３，７ａ，７ｂ，２の間には
ｎ形ベース層１の部分１ａ，１ｄ，１ｂが存在する。分
離部Ｚの上には酸化膜１５ａ，１５ｄ，１５ｂが形成さ
れ、フロート電極層１５ａ，１５ｂが各ｐ層７ａ，７ｂ
に接続されている。残余の構成は図１の逆導通ＧＴＯ１
００と同様である。
【００７２】この逆導通ＧＴＯ２００においては複数の
ｐ層７ａ，７ｂが存在するために、ｐ形ベース層２とｐ
層３との間の間隔をさらに大きく設定できる。また、ｎ
形ベース層１の部分１ａ，１ｄ，１ｂのすべてにおいて
短絡が発生する確率は図１の逆導通ＧＴＯ１００よりも
さらに低くなる。
【００７３】このため、ｐ層３，７ａ，７ｂ，２による
ピンチオフ現象によってブレークダウン耐性が高くなる
とともに、短絡に関係する不良品の発生がさらに有効に
防止できる。
【００７４】この発明の発明者による実験によれば、こ
のような構成を採用することによって、逆導通ＧＴＯの
耐圧は２５００〜３０００Ｖに達することが確認され
た。
【００７５】なお、逆導通ＧＴＯ２００は、図１の逆導
通ＧＴＯ２００と同様の製造プロセスによって製造する
ことができる。
【００７６】＜３．第３の実施例＞図８はこの発明の第
３の実施例である逆導通ＧＴＯ３００の断面図である。
この逆導通ＧＴＯ３００の半導体基体３００Ｔは、分離
部Ｚにおいて複数のｐ層７ａ，７ｂが相互に間隔を隔て
て形成されている点において、図７の逆導通ＧＴＯ２０
０と同様である。
【００７７】一方、この逆導通ＧＴＯ３００では、第１
のエリアＡ１をはさんで第３のエリアＡ３の反対側に第
４のエリアＡ４が規定されている。この第４のエリアに
は、ｐ形ベース層２は存在せず、ｎ形ベース層１の上主
面に複数のｐ層８が等間隔で配列形成されている。ま
た、この第４のエリアの上には酸化膜の配列１６ｅとフ
ロート電極１６ｅが選択形成されており、ゲート電極層
１３の一部３１ｂは、第４のエリアＡ４の一部にも伸び
ている。
【００７８】これら複数のｐ層８は、ガードリングとし
て機能する。すなわち、ｎ形ベース層１とｐ層２，３と
逆バイアスされたときに発生する空乏層は、ｐ層７ａ，
７ｂ，８を介して共通化され、ブレークダウンを防止す
る。
【００７９】したがって、ガードリング領域Ｗを備えた
この逆導通ＧＴＯ３００では、図１の逆導通ＧＴＯ１０
０や図７の逆導通ＧＴＯ２００のようなポジティブベベ
ル構造２５、あるいはネガティブベベル構造を持たなく
ても耐圧を大きく高めることができる。
【００８０】この逆導通ＧＴＯ３００は図１の逆導通Ｇ
ＴＯ１００と同様の製造プロセスにおいて、ｐ層８をｐ
層２，３，７ａ，７ｂと同時に拡散形成することによっ
て得られる。
【００８１】＜変形例＞ (1) ｐ層２，３，７，８の形成深さは互いに等しくても
よく、異なっていてもよい。同一の深さの場合は既述し
たように単一の拡散ステップにおいてこれらを同時形成
することが可能である。耐圧の最適値を得るために、た
とえばｐ層８の拡散深さをｐ層７（７ａ，７ｂ）の拡散
深さよりも浅くすることも可能である。
【００８２】(2) 分離体Ｚに形成するｐ層７の配列は、
３以上のｐ層を含んでいてもよい。また、図８の場合、
複数のｐ層８を設けることが好ましいが、単一のｐ層８
を設けてもよい。
【００８３】(3) この発明は、逆導通ＧＴＯのみなら
ず、一般のサイリスタ、ゲートターンオフサイリスタ、
絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、大
電力トランジスタなどにおいて、単一半導体基板上に複
数の素子を互いに電気的に分離して並列的に形成する半
導体装置全般に適用可能である。
【００８４】
【発明の効果】以上説明したように、この発明の第１の
構成の半導体装置では、第４の半導体層を設けているこ
とによって、ブレークダウンの防止作用が高い装置とな
っている。
【００８５】また、第４の半導体層が存在するために、
第２と第３の半導体層の相互間隔を比較的多く設定する
ことが可能である。
【００８６】さらに、第１の半導体層の一部と、第３お
よび第４の半導体層とが、第１の主面において実質的に
同一平面上に露出しているため、これらの半導体層の形
成にあたってそれらの相互間隔を正確に制御可能であ
る。
【００８７】その結果、不良品の発生が防止可能であ
る。
【００８８】また、この発明の第２の構成の半導体装置
では、ガードリングとして機能する第５の半導体層をさ
らに設けているため、上記効果に加えて、ブレークダウ
ンをいっそう有効に防止できる効果がある。
【００８９】また、この発明の製造方法では、上記の機
能を有する半導体装置のそれぞれを製造可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施例である逆導通ＧＴＯを
示す断面図である。
【図２】図１の逆導通ＧＴＯにおける外部電極との電気
的接続を示す部分拡大断面図である。
【図３】図１の逆導通ＧＴＯの製造工程を示す部分断面
図である。
【図４】図１の逆導通ＧＴＯにおける分離部の構造の詳
細を示す部分断面図である。
【図５】図１の逆導通ＧＴＯの製造工程を示す部分断面
図である。
【図６】図１の逆導通ＧＴＯの製造工程を示す部分断面
図である。
【図７】この発明の第２の実施例である逆導通ＧＴＯを
示す断面図である。
【図８】この発明の第３の実施例である逆導通ＧＴＯを
示す断面図である。
【図９】従来の逆導通サイリスタを示す断面図である。
【図１０】従来の逆導通ＧＴＯを示す断面図である。
【図１１】図９の逆導通サイリスタの問題点を説明する
ための部分拡大断面図である。
【図１２】図１０の逆導通ＧＴＯの問題点を説明するた
めの部分拡大断面図である。
【符号の説明】
１００，２００，３００ 逆導通ゲートターンオフサイ
リスタ １００Ｔ，２００Ｔ，３００Ｔ 半導体基体 Ｘ ＧＴＯ部（サイリスタ部） Ｙ ダイオード部 Ｚ 分離部 Ａ１ 第１のエリア Ａ２ 第２のエリア Ａ３ 第３のエリア Ａ４ 第４のエリア １ ｎ形ベース層 １ａ，１ｂ ｎ形ベース層の一部分 ２ ｐ形ベース層 ３ ｐ層３ ４ ｎ形エミッタ層 ５ ｐ形エミッタ層 ６ ｎ形高濃度層 ７，７ａ，７ｂ ｐ層 ８ ｐ層 １１ カソード電極層 １２ 電極層 １３ ゲート電極層 １４ アノード電極層 ２３，２４ 段差

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置であって、 (a) 第１と第２の主面を有し、前記第１の主面において
    第１と第２のエリアが第３のエリアをはさんで規定され
    た第１導電形の第１の半導体層と、 (b) 前記第１のエリアに形成された第２導電形の第２の
    半導体層と、 (c) 前記第２のエリアに形成された第２導電形の第３の
    半導体層と、 (d) 前記第３のエリア内において選択的に形成され、前
    記第２と第３の半導体層との間に、それぞれ前記第１の
    半導体層の一部を挟んで位置する少なくともひとつの第
    ２導電形の第４の半導体層と、 (e) 前記第２の半導体層の上に設けられた第１電極層
    と、 (f) 前記第３の半導体層の上に設けられた第２電極層
    と、 (g) 前記第２の主面に電気的に接続された第３電極層
    と、 を備え、 前記第３の半導体層と、前記第４の半導体層と、前記第
    １の半導体層の前記一部とのそれぞれの露出面が、前記
    第１の主面において実質的に同一平面上に存在する半導
    体装置。
  2. 【請求項２】 半導体装置であって、 (a) 第１と第２の主面とを有し、前記第１の主面におい
    て第１と第２のエリアが第３のエリアをはさんで規定さ
    れるとともに、前記第１のエリアに関して前記第３のエ
    リアの反対側に第４のエリアが規定された第１導電形の
    第１の半導体層と、 (b) 前記第１のエリアに形成された第２導電形の第２の
    半導体層と、 (c) 前記第２のエリアに形成された第２導電形の第３の
    半導体層と、 (d) 前記第３のエリア内において選択的に形成され、前
    記第２と第３の半導体層との間に、それぞれ前記第１の
    半導体層の一部を挟んで位置する少なくともひとつの第
    ２導電形の第４の半導体層と、 (e) 前記第４のエリアに選択的に形成された少なくとも
    ひとつの第２導電形の第５の半導体層と、 (f) 前記第２の半導体層の上に設けられた第１電極層
    と、 (g) 前記第３の半導体層の上に設けられた第２電極層
    と、 (h) 前記第２の主面に電気的に接続された第３電極層
    と、 を備え、 前記第３の半導体層と、前記第４の半導体層と、前記第
    １の半導体層の前記一部とのそれぞれの露出面が、前記
    第１の主面において実質的に同一平面上に存在する半導
    体装置。
  3. 【請求項３】 半導体装置の製造方法であって、 (a) 第１と第２の主面を有し、前記第１の主面において
    第１と第２のエリアが第３のエリアをはさんで規定され
    た第１導電形の第１の半導体層を得る工程と、 (b) 前記第１の主面に選択的に第２導電形の不純物を導
    入することによって、 前記第１のエリアに形成された第２導電形の第２の半導
    体層と、 前記第２のエリアに形成された第２導電形の第３の半導
    体層と、 前記第３のエリア内において選択的に形成され、前記第
    ２と第３の半導体層との間に、それぞれ前記第１の半導
    体層の一部を挟んで位置する少なくともひとつの第２導
    電形の第４の半導体層とを、 前記第３の半導体層と、前記第４の半導体層と、前記第
    １の半導体層の前記一部とのそれぞれの露出面が、前記
    第１の主面において実質的に同一平面上に存在するよう
    に形成する工程と、 (c) 前記第２の半導体層の上に第１電極層を形成する工
    程と、 (d) 前記第３の半導体層の上に第２電極層を形成する工
    程と、 (e) 前記第２の主面に電気的に接続された第３電極層を
    形成する工程と、 を備える、半導体装置の製造方法。
  4. 【請求項４】 半導体装置の製造方法であって、 (a) 第１と第２の主面を有し、前記第１の主面において
    第１と第２のエリアが第３のエリアをはさんで規定され
    るとともに、前記第１のエリアに関して前記第３のエリ
    アの反対側に第４のエリアが規定された第１導電形の第
    １の半導体層を得る工程と、 (b) 前記第１の主面に選択的に第２導電形の不純物を導
    入することによって、 前記第１のエリアに形成された第２導電形の第２の半導
    体層と、 前記第２のエリアに形成された第２導電形の第３の半導
    体層と、 前記第３のエリア内において選択的に形成され、前記第
    ２と第３の半導体層との間に、それぞれ前記第１の半導
    体層の一部を挟んで位置する少なくともひとつの第２導
    電形の第４の半導体層と、 前記第４のエリアに選択的に形成された少なくともひと
    つの第２導電形の第５の半導体層とを、 前記第３の半導体層と、前記第４の半導体層と、前記第
    １の半導体層の前記一部とのそれぞれの露出面が、前記
    第１の主面において実質的に同一平面上に存在するよう
    に形成する工程と、 (c) 前記第２の半導体層の上に第１電極層を形成する工
    程と、 (d) 前記第３の半導体層の上に第２電極層を形成する工
    程と、 (e) 前記第２の主面に電気的に接続された第３電極層を
    形成する工程と、 を備える、半導体装置の製造方法。
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