JPS5976466A - プレ−ナ形半導体装置 - Google Patents
プレ−ナ形半導体装置Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は少なくとも１本のガードリングで囲まれたＰ
−Ｎ主接合を有する逆阻止電圧の高いプレーナ形半導体
装置に関するものである。
−Ｎ主接合を有する逆阻止電圧の高いプレーナ形半導体
装置に関するものである。
従来、プレーナ形半導体装置はメサ形半導体装置に比べ
て、高い逆阻止電圧が得られにくいとされてきた。そこ
で、このプレーナ形半導体装置を高耐圧化するためには
（Ａ＞ガードリングを設ける方法、（Ｂ）フィールドプ
レートを設ける方法などが提案されてきたが、近年とみ
に需要の高くなった１、０００ Ｖ以上の高耐圧素子の
モールドパッケージ化においては実際に重要なことは耐
圧の限界値ではなく、安定した特性を大量生産に適した
形で得ることおよび信頼性であった。そして、このプレ
ーナ形半導体装置はこの２つの点でメサ形半導体装置に
比べ、基本的に優れていることが確認されてきた。一般
に、半導体装置の高耐圧化は高電圧を保持する接合の電
界強度をいかに偏りなく弱くするかということにかかつ
ている。したがって、メサ形半導体装置の高耐圧化に対
しても同様に高電圧を保持する接合の電界を偏りなく弱
くすることにより、現在ｔｏ、ｏｏｏ ｖ近い耐圧のも
のが開発されている。しかし、この場合、ベベル形成あ
るいはベベル部への樹脂コートなど複雑な工作と大面積
を占めるチップ周辺のベベル部が要求きれ、大量生産に
適さないばかりか、ＤＣ電源で行なう高温逆バイアスブ
ロッキングテストには十分な信頼性を示さない。これに
対し、接合部に溝を堀り、粉末ガラスを焼結するグラシ
ベーション技術は量産性と封止樹脂の不安定性を除去し
たものの、溝の壁が接合に対し９０度以上に傾けて形成
することができないため、接合にかかる電界を十分に分
散することができないうえ、トランジスタあるいは高性
能ダイオードでは通常のダイオードあるいはサイリスタ
に比べて、特性上高比抵抗層の厚みを薄くすることが要
求されるため、電界の集中が著しくなシ、１，０ＯＯＶ
程度以上の耐圧のものには適用することが困難であり、
しかもＤＣ逆バイアス高温ブロンキング性も改善するこ
とができない。
て、高い逆阻止電圧が得られにくいとされてきた。そこ
で、このプレーナ形半導体装置を高耐圧化するためには
（Ａ＞ガードリングを設ける方法、（Ｂ）フィールドプ
レートを設ける方法などが提案されてきたが、近年とみ
に需要の高くなった１、０００ Ｖ以上の高耐圧素子の
モールドパッケージ化においては実際に重要なことは耐
圧の限界値ではなく、安定した特性を大量生産に適した
形で得ることおよび信頼性であった。そして、このプレ
ーナ形半導体装置はこの２つの点でメサ形半導体装置に
比べ、基本的に優れていることが確認されてきた。一般
に、半導体装置の高耐圧化は高電圧を保持する接合の電
界強度をいかに偏りなく弱くするかということにかかつ
ている。したがって、メサ形半導体装置の高耐圧化に対
しても同様に高電圧を保持する接合の電界を偏りなく弱
くすることにより、現在ｔｏ、ｏｏｏ ｖ近い耐圧のも
のが開発されている。しかし、この場合、ベベル形成あ
るいはベベル部への樹脂コートなど複雑な工作と大面積
を占めるチップ周辺のベベル部が要求きれ、大量生産に
適さないばかりか、ＤＣ電源で行なう高温逆バイアスブ
ロッキングテストには十分な信頼性を示さない。これに
対し、接合部に溝を堀り、粉末ガラスを焼結するグラシ
ベーション技術は量産性と封止樹脂の不安定性を除去し
たものの、溝の壁が接合に対し９０度以上に傾けて形成
することができないため、接合にかかる電界を十分に分
散することができないうえ、トランジスタあるいは高性
能ダイオードでは通常のダイオードあるいはサイリスタ
に比べて、特性上高比抵抗層の厚みを薄くすることが要
求されるため、電界の集中が著しくなシ、１，０ＯＯＶ
程度以上の耐圧のものには適用することが困難であり、
しかもＤＣ逆バイアス高温ブロンキング性も改善するこ
とができない。
一方、ブレーナ形半導体装置は原理的に、電界がかかる
領域を任意に広くとることができるので、電界が偏在し
ないようにすれば極めて安定した高耐圧特性のものが得
られる可能性があるが、安定した高耐圧が得られない原
因は主として、シリコンとシリコン酸化膜界面近傍で電
界の集中が起こり、その集中の仕方が製造要因によって
ばらつくためである。ガードリングあるいはフィールド
プレートはこの部分での電界の集中を緩和する目的をも
つものである。また、このプレーナ形半導体装置はＤＣ
逆バイアス・ブロッキングテストを行なうと、シリコン
チップ衣面のシリコン酸化膜の上と下の電位差によって
、シリコン表面に反転する傾向が生じ、逆阻止電圧が上
昇していくので、耐圧を増幅させるものが内在されてい
ると考えられる。このことについて更に図面を用いて説
明する。まず、第１図（ａ＞および第１図（ｂ）は高温
逆バイアスブロッキング前のシリコンチップの一部詳細
な断面図およびそのシリコンチップ表面の電位を示す図
である。同図において、（１）は絶縁膜、（２）は空乏
層、（３）はチャネルストップ（Ｎ＋）、（４）はＮ一
層、（５）はＰ層である。なお、曲線Ａは高比抵抗領域
表面（絶縁膜下面）の電位を示し、曲線Ｂは絶縁膜表面
の電位を示す。そして、この絶縁膜（１）の上の電位は
絶縁膜（１）のバルクの導電性と表面の導電性のかねあ
いで決まるが、表面の導電性がわずかでも優勢であれは
空乏層内の電位分布との差によって、絶縁膜上下の電位
差が生じ、高比抵抗領域は反転する傾向を有する。そし
て、絶縁膜表面にわずかな導電性が生じる条件はチップ
が乾燥雰囲気中に、キャン封止されているような場合は
起こりにくいが、ゲル状の物質で封止されている場合に
は一般的に起こる。そのときには空乏層は延び易くなり
、逆阻止電圧は高くなっていくが、極端な場合には第２
図（ｂ）に示すように、チップ周辺のチャネルストップ
領域に接する部分での電界が高くなり、ついにはこの部
分で降伏を引き起こすことがあり得る。この現象は高比
抵抗領域の比抵抗が高くなった場合、またはブロンキン
グテスト時の印加電圧が高くなった場合、一段と発生し
やすくなり、５００Ｖ程度の樹脂封止されたブレーナ形
半導体装置において、すでに致命的な問題となる。
領域を任意に広くとることができるので、電界が偏在し
ないようにすれば極めて安定した高耐圧特性のものが得
られる可能性があるが、安定した高耐圧が得られない原
因は主として、シリコンとシリコン酸化膜界面近傍で電
界の集中が起こり、その集中の仕方が製造要因によって
ばらつくためである。ガードリングあるいはフィールド
プレートはこの部分での電界の集中を緩和する目的をも
つものである。また、このプレーナ形半導体装置はＤＣ
逆バイアス・ブロッキングテストを行なうと、シリコン
チップ衣面のシリコン酸化膜の上と下の電位差によって
、シリコン表面に反転する傾向が生じ、逆阻止電圧が上
昇していくので、耐圧を増幅させるものが内在されてい
ると考えられる。このことについて更に図面を用いて説
明する。まず、第１図（ａ＞および第１図（ｂ）は高温
逆バイアスブロッキング前のシリコンチップの一部詳細
な断面図およびそのシリコンチップ表面の電位を示す図
である。同図において、（１）は絶縁膜、（２）は空乏
層、（３）はチャネルストップ（Ｎ＋）、（４）はＮ一
層、（５）はＰ層である。なお、曲線Ａは高比抵抗領域
表面（絶縁膜下面）の電位を示し、曲線Ｂは絶縁膜表面
の電位を示す。そして、この絶縁膜（１）の上の電位は
絶縁膜（１）のバルクの導電性と表面の導電性のかねあ
いで決まるが、表面の導電性がわずかでも優勢であれは
空乏層内の電位分布との差によって、絶縁膜上下の電位
差が生じ、高比抵抗領域は反転する傾向を有する。そし
て、絶縁膜表面にわずかな導電性が生じる条件はチップ
が乾燥雰囲気中に、キャン封止されているような場合は
起こりにくいが、ゲル状の物質で封止されている場合に
は一般的に起こる。そのときには空乏層は延び易くなり
、逆阻止電圧は高くなっていくが、極端な場合には第２
図（ｂ）に示すように、チップ周辺のチャネルストップ
領域に接する部分での電界が高くなり、ついにはこの部
分で降伏を引き起こすことがあり得る。この現象は高比
抵抗領域の比抵抗が高くなった場合、またはブロンキン
グテスト時の印加電圧が高くなった場合、一段と発生し
やすくなり、５００Ｖ程度の樹脂封止されたブレーナ形
半導体装置において、すでに致命的な問題となる。
なお、この第２図（ｂ）において、曲線Ｃは高比抵抗領
域表面近傍の横方向電界を示す。また、領域りは絶縁膜
上下の電位差によって反転している領域である。
域表面近傍の横方向電界を示す。また、領域りは絶縁膜
上下の電位差によって反転している領域である。
次に、このチップ周辺のチャネルストップ領域に接する
部分で降伏を引き起とはないようにする対策としては第
３図（、）に示すように、チャネルストップ側に電極（
６）をつけると、顕著な効果があり、プロンキングテス
トでの耐圧の問題はほぼ完全に解決できる。このとき予
想される絶縁膜上下の電位と高比抵抗領域表面の電界を
示す曲線Ｃをこの第３図（ｂ）に記入する。このチャネ
ルストップ上の電極（６）によって、曲線Ａおよび曲線
Ｃで示す電位分布が影響を受け、反転領域りの長さが短
かくなり、チャネルストップ付近の電界集中は大幅に緩
減されていると考えられる。このように、高耐圧のプレ
ーナ形半導体装置では高信頼性を得るためには素子表面
絶縁膜上下の電位差を制御することが重要であることが
理解できる。実際の高耐圧のプレーナ形半導体装置は第
１図（ａ）、第２図（ａ）および第３図（、）に示すよ
うに、主接合のみの形では所望の耐圧値は得られず、１
本あるいは複数本のガードリングを設けており、第４図
（ａ）に示すように構成される。そして、曲線Ｅは絶縁
膜上下の電位の差（Ｅ＝Ｂ−Ａ）を示す。そして、ガー
ドリングは元来表面での電界の集中を防ぐことが目的で
あるが、第４図（ｂ）かられかるように、゛絶縁膜上下
の電位差を少なくす芯構造になっており、信頼性」二も
好ましいことが判る。特に５００Ｖクラスの実績〜にお
いては一応十分な信頼性が得られる。
部分で降伏を引き起とはないようにする対策としては第
３図（、）に示すように、チャネルストップ側に電極（
６）をつけると、顕著な効果があり、プロンキングテス
トでの耐圧の問題はほぼ完全に解決できる。このとき予
想される絶縁膜上下の電位と高比抵抗領域表面の電界を
示す曲線Ｃをこの第３図（ｂ）に記入する。このチャネ
ルストップ上の電極（６）によって、曲線Ａおよび曲線
Ｃで示す電位分布が影響を受け、反転領域りの長さが短
かくなり、チャネルストップ付近の電界集中は大幅に緩
減されていると考えられる。このように、高耐圧のプレ
ーナ形半導体装置では高信頼性を得るためには素子表面
絶縁膜上下の電位差を制御することが重要であることが
理解できる。実際の高耐圧のプレーナ形半導体装置は第
１図（ａ）、第２図（ａ）および第３図（、）に示すよ
うに、主接合のみの形では所望の耐圧値は得られず、１
本あるいは複数本のガードリングを設けており、第４図
（ａ）に示すように構成される。そして、曲線Ｅは絶縁
膜上下の電位の差（Ｅ＝Ｂ−Ａ）を示す。そして、ガー
ドリングは元来表面での電界の集中を防ぐことが目的で
あるが、第４図（ｂ）かられかるように、゛絶縁膜上下
の電位差を少なくす芯構造になっており、信頼性」二も
好ましいことが判る。特に５００Ｖクラスの実績〜にお
いては一応十分な信頼性が得られる。
しかしながら、従来の高耐圧のプレーナ形半導体装置で
は１本あるいは複数本のガードリングを設け、絶縁膜上
下の電位差を少なくし、信頼性を向上することができる
が、１，０ＯＯＶ以上の素イおいては樹脂封止を行なう
場合、その樹脂を使用することにより内在する不安定性
をかんがみ、十分な信頼性が得られない欠点があった。
は１本あるいは複数本のガードリングを設け、絶縁膜上
下の電位差を少なくし、信頼性を向上することができる
が、１，０ＯＯＶ以上の素イおいては樹脂封止を行なう
場合、その樹脂を使用することにより内在する不安定性
をかんがみ、十分な信頼性が得られない欠点があった。
しだがって、この発明の目的は絶縁膜上下の電位差をな
くして、高信頼度構造のプレーナ形半導体装置を提供す
るものである。
くして、高信頼度構造のプレーナ形半導体装置を提供す
るものである。
このような目的を達成するため、この発明はガードリン
グ上の絶縁膜に開口部を設け、この開口部を通じてガー
ドリングに接続する電極を形成し、そして、この電極は
接続したガードリング領域の外側に延びないように形成
するものであり、以下実施例を用いて詳細に説明する。
グ上の絶縁膜に開口部を設け、この開口部を通じてガー
ドリングに接続する電極を形成し、そして、この電極は
接続したガードリング領域の外側に延びないように形成
するものであり、以下実施例を用いて詳細に説明する。
第５図（ａ）および第５図（ｂ）はこの発明に係るプレ
ーナ形半導体装置の一実施例を示す一部詳細な断面図お
よびそのシリコンチップ表面電位を示す図である。同図
において、（７）は１本のガードリング上の絶縁膜の開
口部を通してそのガードリングに接触するように形成す
ると共にそのガードリングの外側に張シ出さないように
形成した電極である。
ーナ形半導体装置の一実施例を示す一部詳細な断面図お
よびそのシリコンチップ表面電位を示す図である。同図
において、（７）は１本のガードリング上の絶縁膜の開
口部を通してそのガードリングに接触するように形成す
ると共にそのガードリングの外側に張シ出さないように
形成した電極である。
次に、上記構成によるプレーナ形半導体装置のシリコン
チップ表面電位の状況はガードリング近辺の絶縁膜上部
の電位をガードリングと同電位とし、絶縁膜上下の電位
差を安定して小さくすることができるうえ、′空乏層を
必要以上に延ばさないように動作する。
チップ表面電位の状況はガードリング近辺の絶縁膜上部
の電位をガードリングと同電位とし、絶縁膜上下の電位
差を安定して小さくすることができるうえ、′空乏層を
必要以上に延ばさないように動作する。
なお、ガードリングの内側では絶縁膜上下の電位差Ｅが
少し発生して、高比抵抗領域を未だ反転させようとする
傾向がある場合にはこの電極（７）を内側（主接合側）
へ延長させることにより、更に改良することができる。
少し発生して、高比抵抗領域を未だ反転させようとする
傾向がある場合にはこの電極（７）を内側（主接合側）
へ延長させることにより、更に改良することができる。
したがって、第６図に示すように、チップ面積がゆるす
ならば、ガードリングを狭い間隔に多数形成し、いずれ
のカードリングの上にも電極（７）を設け、電極（７）
を内側に延ばして、内側のガードリング上にまたがるよ
うに形成することにより、信頼性を更に向上させること
ができる。この場合、ガードリングの数はチップのゆる
されるスペースと耐圧特性より適当な値にすることはも
ちろんである。そのとき、空乏層内の電位分布からして
、主接合に近いガードリングについて、上記構造をとる
のがより有効である。まだ、このときには素子表面の電
極間の放電についても考慮をはらう必要が発生しうる。
ならば、ガードリングを狭い間隔に多数形成し、いずれ
のカードリングの上にも電極（７）を設け、電極（７）
を内側に延ばして、内側のガードリング上にまたがるよ
うに形成することにより、信頼性を更に向上させること
ができる。この場合、ガードリングの数はチップのゆる
されるスペースと耐圧特性より適当な値にすることはも
ちろんである。そのとき、空乏層内の電位分布からして
、主接合に近いガードリングについて、上記構造をとる
のがより有効である。まだ、このときには素子表面の電
極間の放電についても考慮をはらう必要が発生しうる。
この場合には第７図に示すように、第１の絶縁膜（８）
と電極（７）の上に、酸化シリコン、窒化シリコンのＣ
■膜あるいはポリイミドなどの第２の絶縁膜（９）を設
けることができる。
と電極（７）の上に、酸化シリコン、窒化シリコンのＣ
■膜あるいはポリイミドなどの第２の絶縁膜（９）を設
けることができる。
また、第８図に示すように、少なくとも、電極間の絶縁
膜を二層以上とし、上層部の絶縁膜（１０）の導電性が
、下層部の絶縁膜（８）の導電性よりも良好にする。そ
の結果、絶縁膜上部の電位は電極を適当な位置に配置す
れば安定な電位になり、信頼性が高くなる。異なる導電
性を有する絶縁膜は例えばＣＶＤで雇縁膜ＳｉＯを形成
する際のＳｔと０２の比を変えることによって形成する
ことができる。
膜を二層以上とし、上層部の絶縁膜（１０）の導電性が
、下層部の絶縁膜（８）の導電性よりも良好にする。そ
の結果、絶縁膜上部の電位は電極を適当な位置に配置す
れば安定な電位になり、信頼性が高くなる。異なる導電
性を有する絶縁膜は例えばＣＶＤで雇縁膜ＳｉＯを形成
する際のＳｔと０２の比を変えることによって形成する
ことができる。
なお、ガードリングは有効面積が減ぜないよう所定の耐
圧が出さえすれば、できるだけ細く形成されるのが通常
であるが、ガードリング領域の幅を広げた形は絶縁膜上
下の電位差Ｅが小さくなる傾向にあり、やはり信頼性上
、好都合な構造といえる。また、以上の実施例ではＰ−
Ｎ−接合について説明したが、Ｎ−Ｐ−接合についても
同様にできることはもちろんである。
圧が出さえすれば、できるだけ細く形成されるのが通常
であるが、ガードリング領域の幅を広げた形は絶縁膜上
下の電位差Ｅが小さくなる傾向にあり、やはり信頼性上
、好都合な構造といえる。また、以上の実施例ではＰ−
Ｎ−接合について説明したが、Ｎ−Ｐ−接合についても
同様にできることはもちろんである。
以上詳細に説明したように、この発明に係るプレーナ形
半導体装置によれば素子表面絶縁膜の上と下の電位差を
低減し、高比抵抗領域表面の安定化をはかることができ
、しかも高耐圧のものが得られるなどの効果がある。
半導体装置によれば素子表面絶縁膜の上と下の電位差を
低減し、高比抵抗領域表面の安定化をはかることができ
、しかも高耐圧のものが得られるなどの効果がある。
第１図（ａ）および第１図（ｂ）は従来のプレーナ形半
導体装置の高温逆バイアスプロンキング前のシリコンチ
ップの一部詳細な断面図およびそのシリコンチップ表面
の電位を示す図、第２図（ａ）および第２図（ｂ）は第
１図（、）の動作を説明するだめのシリコンチップの一
部詳細な断面図およびそのシリコンチップ表面の電位を
示す図、第３図（ａ）および第３図（ｂ）は従来の改良
したプレーナ形半導体装置のシリコンチップの一部詳細
な断面図およびそのシリコンチップ表面の電位を示す図
、第４図（ａ）および第４図（ｂ）は従来の改良した他
のプレーナ形半導体装置のシリコンチップの一部詳細な
断面図およびそのシリコンチップ表面の電位を示す図、
第５図（ａ）および第５図伽）はこの発明に係るプレー
ナ形半導体装置の一実施例を示す一部詳細な断面図およ
びそのシリコンチップ表面の電位を示す図、第６図、第
７図および第８図はそれぞれこの発明に係るプレーナ形
半導体装置の他の実施例を示す一部詳細な断面図である
。 （１）・・・・絶縁膜、（２）・・・・空乏層、（３）
・・・・チャネルストップ、（４）・・・・Ｎ一層、（
５）・・・・Ｐ層、（６）および（７）・・・・電極、
（８）・・・・第１の絶縁膜、（９）・・・・第２の絶
縁膜、（１０）・・・・上層部の絶縁膜。 なお、図中、同一符号は同一まだは相当部分を示す。 代理人葛 野 信 − １１！１図 ＠２図 ＠３図 第４図 第５図 第６図 蘂７図 第８図 特許庁長官殿 ２、発明の名称 プレーナ形半導体装置 ３、補正をする者 ５、補正の対象 （１）明細書の特許請求の範囲の欄 （２） 明細書の発明の詳細な説明の欄６、補正の内
容 （１）明細書の特許請求の範囲を別紙の通り補正する。 （２）同書第４頁第１３行の「ＤＣ逆バイアス・ブロッ
キングテスト」を「ＤＣ逆バイアス高温ブロッキングテ
スト」と補正する。 （３）同書同頁第１６行の「上昇していくので」を「上
昇していくという」と補正する。 以 上 別 紙 ［（１）高い逆阻止電圧を得るために、少なくとも一本
のガードリングで囲われたＰ−Ｎ主接合を有するプレー
ナ形半導体装置において、前記ガードリング上の絶縁膜
に開口部を設け、この開口部を通じて前記ガードリング
に接続する電極を形成し、そして、この電極は接続した
ガードリング領域の外側に延びないように形成すること
を特徴とするプレーナ形半導体装置。 （２）前記電極−全一接続したカードリング領域の内側
に、そのガードリング領域を越えて広ろがるように形成
したことを特徴とする特許請求の範囲第１項記載のプレ
ーナ形半導体装置。 （３）前記電極の間の前記絶縁膜が２層以上で形成され
、上層の絶縁膜の導電率が下層の絶縁膜の導電率より大
きいことを特徴とする特許請求の範囲第１項または第２
項記載のプレーナ形半導体装置。 （４）前記絶縁膜にガードリングの拡散領域用としてあ
げられる開口部の！を主接合部の深さより１項または第
２項記載のプレーナ形半導体装置。」以上
導体装置の高温逆バイアスプロンキング前のシリコンチ
ップの一部詳細な断面図およびそのシリコンチップ表面
の電位を示す図、第２図（ａ）および第２図（ｂ）は第
１図（、）の動作を説明するだめのシリコンチップの一
部詳細な断面図およびそのシリコンチップ表面の電位を
示す図、第３図（ａ）および第３図（ｂ）は従来の改良
したプレーナ形半導体装置のシリコンチップの一部詳細
な断面図およびそのシリコンチップ表面の電位を示す図
、第４図（ａ）および第４図（ｂ）は従来の改良した他
のプレーナ形半導体装置のシリコンチップの一部詳細な
断面図およびそのシリコンチップ表面の電位を示す図、
第５図（ａ）および第５図伽）はこの発明に係るプレー
ナ形半導体装置の一実施例を示す一部詳細な断面図およ
びそのシリコンチップ表面の電位を示す図、第６図、第
７図および第８図はそれぞれこの発明に係るプレーナ形
半導体装置の他の実施例を示す一部詳細な断面図である
。 （１）・・・・絶縁膜、（２）・・・・空乏層、（３）
・・・・チャネルストップ、（４）・・・・Ｎ一層、（
５）・・・・Ｐ層、（６）および（７）・・・・電極、
（８）・・・・第１の絶縁膜、（９）・・・・第２の絶
縁膜、（１０）・・・・上層部の絶縁膜。 なお、図中、同一符号は同一まだは相当部分を示す。 代理人葛 野 信 − １１！１図 ＠２図 ＠３図 第４図 第５図 第６図 蘂７図 第８図 特許庁長官殿 ２、発明の名称 プレーナ形半導体装置 ３、補正をする者 ５、補正の対象 （１）明細書の特許請求の範囲の欄 （２） 明細書の発明の詳細な説明の欄６、補正の内
容 （１）明細書の特許請求の範囲を別紙の通り補正する。 （２）同書第４頁第１３行の「ＤＣ逆バイアス・ブロッ
キングテスト」を「ＤＣ逆バイアス高温ブロッキングテ
スト」と補正する。 （３）同書同頁第１６行の「上昇していくので」を「上
昇していくという」と補正する。 以 上 別 紙 ［（１）高い逆阻止電圧を得るために、少なくとも一本
のガードリングで囲われたＰ−Ｎ主接合を有するプレー
ナ形半導体装置において、前記ガードリング上の絶縁膜
に開口部を設け、この開口部を通じて前記ガードリング
に接続する電極を形成し、そして、この電極は接続した
ガードリング領域の外側に延びないように形成すること
を特徴とするプレーナ形半導体装置。 （２）前記電極−全一接続したカードリング領域の内側
に、そのガードリング領域を越えて広ろがるように形成
したことを特徴とする特許請求の範囲第１項記載のプレ
ーナ形半導体装置。 （３）前記電極の間の前記絶縁膜が２層以上で形成され
、上層の絶縁膜の導電率が下層の絶縁膜の導電率より大
きいことを特徴とする特許請求の範囲第１項または第２
項記載のプレーナ形半導体装置。 （４）前記絶縁膜にガードリングの拡散領域用としてあ
げられる開口部の！を主接合部の深さより１項または第
２項記載のプレーナ形半導体装置。」以上
Claims (4)
- （１）高い逆阻止電圧を得るために、少なくとも一本の
ガードリングで囲われたＰ−Ｎ主接合を有するプレーナ
形半導体装置において、前記ガードリング上の絶縁膜に
開口部を設け、この開口部を通じて前記ガードリングに
接続する電極を形成し、そして、この電極は接続したガ
ードリング領域の外側に延びないように形成することを
特徴とするプレーナ形半導体装置。 - （２）前記電極は接続したガードリング領域の内側に、
そのガードリング領域を越えて広ろがるように形成した
ことを特徴とする特許請求の範囲第１項記載のプレーナ
形半導体装置。 - （３）前記電極の間の前記絶縁膜が２層以上で形成され
、上層の絶縁膜の導電率が下層の絶縁膜の導電率より大
きいことを特徴とする特許請求の範囲第１項まだは第２
項記載のプレーナ形半導体装置。 - （４）前記絶縁膜の開口部の深さを主接合部の深さより
大きくすることを特徴とする特許請求の範囲第１項また
は第２項記載のプレーナ形半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188555A JPS5976466A (ja) | 1982-10-25 | 1982-10-25 | プレ−ナ形半導体装置 |
| DE19833338718 DE3338718A1 (de) | 1982-10-25 | 1983-10-25 | Planares halbleiterbauteil |
| US06/856,434 US4691224A (en) | 1982-10-25 | 1986-04-22 | Planar semiconductor device with dual conductivity insulating layers over guard rings |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188555A JPS5976466A (ja) | 1982-10-25 | 1982-10-25 | プレ−ナ形半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5976466A true JPS5976466A (ja) | 1984-05-01 |
| JPH0358185B2 JPH0358185B2 (ja) | 1991-09-04 |
Family
ID=16225741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57188555A Granted JPS5976466A (ja) | 1982-10-25 | 1982-10-25 | プレ−ナ形半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4691224A (ja) |
| JP (1) | JPS5976466A (ja) |
| DE (1) | DE3338718A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS63164362A (ja) * | 1986-12-26 | 1988-07-07 | Toshiba Corp | 半導体装置 |
| JPH03201452A (ja) * | 1989-12-28 | 1991-09-03 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5691553A (en) * | 1994-09-20 | 1997-11-25 | Hitachi, Ltd. | Semiconductor device and power converter using same |
| EP2472584A2 (en) | 2010-12-28 | 2012-07-04 | Renesas Electronics Corporation | Semiconductor device |
| US8786046B2 (en) | 2009-11-19 | 2014-07-22 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| WO2023120715A1 (ja) * | 2021-12-23 | 2023-06-29 | 富士電機株式会社 | 半導体装置 |
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|---|---|---|---|---|
| GB2167229B (en) * | 1984-11-21 | 1988-07-20 | Philips Electronic Associated | Semiconductor devices |
| FR2581252B1 (fr) * | 1985-04-26 | 1988-06-10 | Radiotechnique Compelec | Composant semiconducteur du type planar a structure d'anneaux de garde, famille de tels composants et procede de realisation |
| FR2596922B1 (fr) * | 1986-04-04 | 1988-05-20 | Thomson Csf | Resistance integree sur un substrat semi-conducteur |
| DE3721001A1 (de) * | 1987-06-25 | 1989-01-05 | Bosch Gmbh Robert | Hochsperrendes halbleiterbauelement |
| EP0360036B1 (de) * | 1988-09-20 | 1994-06-01 | Siemens Aktiengesellschaft | Planarer pn-Übergang hoher Spannungsfestigkeit |
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| US5248894A (en) * | 1989-10-03 | 1993-09-28 | Harris Corporation | Self-aligned channel stop for trench-isolated island |
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| JPH05343662A (ja) * | 1992-06-04 | 1993-12-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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| CN1040814C (zh) * | 1994-07-20 | 1998-11-18 | 电子科技大学 | 一种用于半导体器件的表面耐压区 |
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| GB9700923D0 (en) * | 1997-01-17 | 1997-03-05 | Philips Electronics Nv | Semiconductor devices |
| US6054752A (en) * | 1997-06-30 | 2000-04-25 | Denso Corporation | Semiconductor device |
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| US6525389B1 (en) * | 2000-02-22 | 2003-02-25 | International Rectifier Corporation | High voltage termination with amorphous silicon layer below the field plate |
| US6699775B2 (en) * | 2000-02-22 | 2004-03-02 | International Rectifier Corporation | Manufacturing process for fast recovery diode |
| DE10032389A1 (de) * | 2000-07-06 | 2002-01-17 | Philips Corp Intellectual Pty | Empfänger mit Kapazitätsvariationsdiode |
| US20060161309A1 (en) * | 2002-04-19 | 2006-07-20 | Moore Steven E | Irrigation control system |
| JP5260592B2 (ja) * | 2010-04-08 | 2013-08-14 | デクセリアルズ株式会社 | 保護素子、バッテリ制御装置、及びバッテリパック |
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| US3601668A (en) * | 1969-11-07 | 1971-08-24 | Fairchild Camera Instr Co | Surface depletion layer photodevice |
| NL7114864A (ja) * | 1970-10-30 | 1972-05-03 | ||
| JPS5129484B2 (ja) * | 1972-08-08 | 1976-08-26 | ||
| JPS5314420B2 (ja) * | 1973-05-14 | 1978-05-17 | ||
| JPS523277B2 (ja) * | 1973-05-19 | 1977-01-27 | ||
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-
1982
- 1982-10-25 JP JP57188555A patent/JPS5976466A/ja active Granted
-
1983
- 1983-10-25 DE DE19833338718 patent/DE3338718A1/de active Granted
-
1986
- 1986-04-22 US US06/856,434 patent/US4691224A/en not_active Expired - Lifetime
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