WO2023120715A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2023120715A1
WO2023120715A1 PCT/JP2022/047683 JP2022047683W WO2023120715A1 WO 2023120715 A1 WO2023120715 A1 WO 2023120715A1 JP 2022047683 W JP2022047683 W JP 2022047683W WO 2023120715 A1 WO2023120715 A1 WO 2023120715A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor substrate
region
field plate
insulating film
guard ring
Prior art date
Application number
PCT/JP2022/047683
Other languages
English (en)
French (fr)
Inventor
功 吉川
Original Assignee
富士電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士電機株式会社 filed Critical 富士電機株式会社
Priority to DE112022001956.5T priority Critical patent/DE112022001956T5/de
Priority to JP2023569581A priority patent/JPWO2023120715A1/ja
Priority to CN202280036923.5A priority patent/CN117397038A/zh
Publication of WO2023120715A1 publication Critical patent/WO2023120715A1/ja
Priority to US18/513,672 priority patent/US20240088214A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

Definitions

  • the present invention relates to semiconductor devices.
  • a semiconductor device may comprise a semiconductor substrate having a top surface and a bottom surface and provided with a drift region of a first conductivity type.
  • a semiconductor device may include an active portion provided on a semiconductor substrate.
  • the semiconductor device may comprise an edge termination structure provided in the semiconductor substrate between an active portion and an edge of the semiconductor substrate.
  • the semiconductor device may include a well region of the second conductivity type provided between the active portion and the edge termination structure portion in the semiconductor substrate and exposed to the upper surface of the semiconductor substrate.
  • At least one edge termination structure may be provided between the well region and the edge of the semiconductor substrate and may have a guard ring of the second conductivity type exposed to the top surface of the semiconductor substrate.
  • the edge termination structure may comprise a first one of the one or more guard rings closest to the well region and a first conductivity type region provided between the well region.
  • the edge termination structure may have a first field plate overlying the top surface of the semiconductor substrate and connected to the first guard ring.
  • the first field plate may have an upper portion overlapping the first guard ring above the first guard ring.
  • the first field plate may have an extension extending from the upper portion toward the well region and overlapping 90% or more of the first conductivity type region between the first guard ring and the well region.
  • the first field plate may contain polysilicon.
  • the semiconductor device may include a well plate provided above the well region. In the direction connecting the well region and the first guard ring, the length of overlap of the extended portion of the first field plate with the first conductivity type region may be longer than the length of overlap of the well plate with the first conductivity type region.
  • the first conductivity type region may have a portion that overlaps neither the first field plate nor the well plate.
  • the first field plate may be provided up to a position overlapping the well region.
  • the first field plate may be provided up to a position overlapping the well plate.
  • An insulating film separating the first field plate and the well plate may be provided between the first field plate and the well plate.
  • a portion of the first field plate may be provided between the well plate and the semiconductor substrate.
  • the semiconductor device may include one or more second field plates provided above the upper surface of the semiconductor substrate and connected to guard rings other than the first guard ring. At least one second field plate may be provided from above one guard ring to above another adjacent guard ring.
  • At least one second field plate may cover part of another adjacent guard ring.
  • the semiconductor device may include two or more second field plates provided above the upper surface of the semiconductor substrate and connected to guard rings other than the first guard ring. Two second field plates provided on two adjacent guard rings may have overlapping portions.
  • the second field plate arranged farther from the well region may be arranged below the other second field plate.
  • Each of the two second field plates overlapping each other may have an upper portion overlapping the guard ring above the guard ring.
  • the second field plate located farther from the well region may have an inner extension extending from the upper portion in the direction of the well region.
  • the other second field plate may have an outer extension extending from the upper portion to the side opposite to the well region.
  • the inner extending portion may be longer than the outer extending portion in the direction connecting the well region and the edge of the semiconductor substrate.
  • the semiconductor device may include an insulating film provided between the first field plate and the semiconductor substrate. At least part of the insulating film may be arranged inside the semiconductor substrate. At least part of the insulating film may be arranged above the upper surface of the semiconductor substrate.
  • the thickness of the insulating film provided below the first field plate may satisfy the following equation. ( ⁇ 0 ⁇ 1 )/E C ⁇ t where ⁇ 0 is the potential of the well region, ⁇ 1 is the potential of the first field plate, t is the thickness of the insulating film, and E C is the critical electric field strength of the insulating film.
  • the extending portion of the first field plate may have a first portion connected to the upper portion and extending from the upper portion in the direction of the well region.
  • the extension may have a second portion connected to the first portion, extending from the first portion in the direction of the well region, and at least partially positioned above the first portion.
  • FIG. 1 is an example of a top view of a semiconductor device 100;
  • FIG. FIG. 2 is a diagram showing an example of a cross section taken along line AA in FIG. 1;
  • FIG. 2 is a diagram showing an example of a BB cross section in FIG. 1; It is an enlarged view of the vicinity of the well region 11 and the first guard ring 92-1. It is a figure explaining a comparative example.
  • FIG. 10 is a diagram showing another structural example of the inner extending portion 88 of the first field plate 93-1; 4 is a diagram for explaining changes in breakdown voltage of the semiconductor device 100;
  • FIG. FIG. 10 is a diagram showing another structural example of the edge termination structure 90;
  • FIG. 4 is a diagram showing another example of the semiconductor device 100;
  • FIG. 10 is a diagram for explaining the thickness t of an insulating film provided between a field plate 93 and a semiconductor substrate 10; 4 is a diagram showing a structural example of a field plate 93; FIG. 8A and 8B are diagrams showing another structural example of the inner extending portion 88.
  • FIG. FIG. 10 is a diagram showing a structural example of the first field plate 93-1 and the peripheral gate wiring 130;
  • FIG. 10 is a diagram showing a structural example of a second field plate 93-2;
  • the unit system in this specification is the SI unit system unless otherwise specified.
  • the unit of length is sometimes displayed in cm, but various calculations may be performed after converting to meters (m).
  • one side in a direction parallel to the depth direction of the semiconductor substrate is called “upper”, and the other side is called “lower”.
  • One of the two main surfaces of a substrate, layer or other member is called the upper surface and the other surface is called the lower surface.
  • the directions of “up” and “down” are not limited to the direction of gravity or the direction when the semiconductor device is mounted.
  • the Cartesian coordinate axes only specify the relative positions of the components and do not limit any particular orientation.
  • the Z axis does not limit the height direction with respect to the ground.
  • the +Z-axis direction and the ⁇ Z-axis direction are directions opposite to each other.
  • the Z-axis direction is described without indicating positive or negative, it means a direction parallel to the +Z-axis and -Z-axis.
  • orthogonal axes parallel to the upper and lower surfaces of the semiconductor substrate are defined as the X-axis and the Y-axis.
  • the axis perpendicular to the upper and lower surfaces of the semiconductor substrate is defined as the Z-axis.
  • the Z-axis direction may be referred to as the depth direction.
  • a direction parallel to the upper and lower surfaces of the semiconductor substrate, including the X-axis and Y-axis may be referred to as a horizontal direction.
  • the term "upper surface side of the semiconductor substrate” refers to a region from the center to the upper surface in the depth direction of the semiconductor substrate. When the lower surface side of the semiconductor substrate is referred to, it means a region from the center to the lower surface in the depth direction of the semiconductor substrate.
  • the conductivity type of the doping region doped with impurities is described as P-type or N-type.
  • N-type and P-type are examples of a first conductivity type and a second conductivity type.
  • the N-type may be the first conductivity type and the P-type may be the second conductivity type, or the P-type may be the first conductivity type and the N-type may be the second conductivity type.
  • impurities may specifically refer to either N-type donors or P-type acceptors, and may also be referred to as dopants.
  • doping means introducing donors or acceptors into a semiconductor substrate to make it a semiconductor exhibiting N-type conductivity or a semiconductor exhibiting P-type conductivity.
  • doping concentration means the concentration of donors or the concentration of acceptors at thermal equilibrium.
  • the net doping concentration means the net concentration including charge polarity, where the donor concentration is the positive ion concentration and the acceptor concentration is the negative ion concentration.
  • the donor concentration is N D and the acceptor concentration is N A
  • the net net doping concentration at any location is
  • a donor has the function of supplying electrons to a semiconductor.
  • the acceptor has the function of receiving electrons from the semiconductor.
  • Donors and acceptors are not limited to impurities per se.
  • a VOH defect which is a combination of vacancies (V), oxygen (O), and hydrogen (H) present in a semiconductor, functions as a donor that supplies electrons.
  • references herein to P-type or N-type refer to higher doping concentrations than P-type or N-type; references to P-type or N-type refer to higher doping than P-type or N-type. It means that the concentration is low.
  • the term P++ type or N++ type in this specification means that the doping concentration is higher than that of the P+ type or N+ type.
  • chemical concentration refers to the atomic density of impurities measured regardless of the state of electrical activation.
  • Chemical concentration atomic density
  • the net doping concentrations mentioned above can be measured by the voltage-capacitance method (CV method).
  • the carrier density measured by the spreading resistance measurement method (SR method) may be used as the net doping concentration.
  • the carrier density measured by the CV method or SR method may be a value in thermal equilibrium.
  • the donor concentration is sufficiently higher than the acceptor concentration in the N-type region, the carrier density in the region may be used as the donor concentration.
  • the carrier density in that region may be used as the acceptor concentration.
  • the peak value may be the concentration of donors, acceptors, or net doping in the region.
  • the average value of the concentration of donors, acceptors or net doping in the region may be used as the concentration of donors, acceptors or net doping.
  • the carrier density measured by the SR method may be lower than the donor or acceptor concentration.
  • the carrier mobility of the semiconductor substrate may be lower than the value in the crystalline state.
  • a decrease in carrier mobility is caused by scattering of carriers due to disorder of the crystal structure due to lattice defects or the like.
  • the donor or acceptor concentration calculated from the carrier density measured by the CV method or the SR method may be lower than the chemical concentration of the element representing the donor or acceptor.
  • the donor concentration of phosphorus or arsenic as a donor or the acceptor concentration of boron (boron) as an acceptor in a silicon semiconductor is about 99% of these chemical concentrations.
  • the donor concentration of hydrogen serving as a donor in a silicon semiconductor is about 0.1% to 10% of the chemical concentration of hydrogen.
  • FIG. 1 is an example of a top view of the semiconductor device 100.
  • FIG. FIG. 1 shows the positions of each member projected onto the upper surface of the semiconductor substrate 10 .
  • FIG. 1 only some members of the semiconductor device 100 are shown, and some members are omitted.
  • a semiconductor device 100 includes a semiconductor substrate 10 .
  • the semiconductor substrate 10 is a substrate made of a semiconductor material.
  • the semiconductor substrate 10 is a silicon substrate.
  • the semiconductor substrate 10 of this example has N-type bulk donors distributed throughout.
  • Bulk donors are donors from dopants contained substantially uniformly within the ingot during the manufacturing of the ingot from which the semiconductor substrate 10 is made.
  • the bulk donor in this example is an element other than hydrogen.
  • Bulk donor dopants are, for example, Group V, Group VI elements such as, but not limited to, phosphorus, antimony, arsenic, selenium or sulfur.
  • the bulk donor in this example is phosphorus.
  • Bulk donors are also included in the P-type regions.
  • the semiconductor substrate 10 may be a chip obtained by singulating a wafer cut from a semiconductor ingot.
  • Semiconductor ingots may be manufactured by any of the Czochralski method (CZ method), the magnetic field applied Czochralski method (MCZ method), and the float zone method (FZ method).
  • the oxygen chemical concentration contained in the substrate manufactured by the MCZ method is, for example, 1 ⁇ 10 17 to 7 ⁇ 10 17 atoms/cm 3 .
  • the oxygen chemical concentration contained in the substrate manufactured by the FZ method is, for example, 1 ⁇ 10 15 to 5 ⁇ 10 16 atoms/cm 3 .
  • the bulk donor concentration may be the chemical concentration of bulk donors distributed throughout the semiconductor substrate 10 and may be between 90% and 100% of the chemical concentration.
  • the bulk donor concentration may be greater than or equal to 1 x 1011 /cm3 and less than or equal to 3 x 1013 / cm3 .
  • the bulk donor concentration of the semiconductor substrate doped with group V, group VI dopants is preferably greater than or equal to 1 ⁇ 10 12 /cm 3 and less than or equal to 1 ⁇ 10 13 /cm 3 .
  • the semiconductor substrate 10 may be a non-doped substrate that does not substantially contain bulk dopants such as phosphorus.
  • the bulk donor concentration of the non-doped substrate is, for example, 1 ⁇ 10 10 /cm 3 or more and 5 ⁇ 10 12 /cm 3 or less.
  • the bulk donor concentration of the non-doped substrate is preferably 1 ⁇ 10 11 /cm 3 or higher.
  • the bulk donor concentration of the non-doped substrate is preferably 5 ⁇ 10 12 /cm 3 or less.
  • P-type bulk acceptors may be distributed throughout the semiconductor substrate 10 .
  • the bulk acceptor may be an acceptor due to a dopant substantially uniformly contained in the ingot when the ingot from which the semiconductor substrate 10 is manufactured, or an acceptor implanted into the entire wafer or chip-shaped semiconductor substrate 10 . There may be.
  • a bulk acceptor may be boron.
  • the bulk acceptor concentration can be lower than the bulk donor concentration. That is, the bulk of the ingot or semiconductor substrate 10 is N-type. As an example, the bulk acceptor concentration is 5 ⁇ 10 11 (/cm 3 ) to 8 ⁇ 10 14 (/cm 3 ) and the bulk donor concentration is 5 ⁇ 10 12 (/cm 3 ) to 1 ⁇ 10 15 (/cm 3 ).
  • the bulk acceptor concentration may be 1% or more, 10% or more, or 50% or more of the bulk donor concentration.
  • the bulk acceptor concentration may be 99% or less, 95% or less, or 90% or less of the bulk donor concentration.
  • the bulk acceptor concentration and the bulk donor concentration may use chemical concentrations of impurities such as boron or phosphorous distributed throughout the semiconductor substrate 10 .
  • the chemical concentration of impurities such as boron or phosphorus distributed throughout the semiconductor substrate 10 at the center in the depth direction of the semiconductor substrate 10 may be used.
  • the semiconductor substrate 10 has an upper surface and a lower surface.
  • the top and bottom surfaces are the two main surfaces of the semiconductor substrate 10 .
  • the semiconductor substrate 10 has an edge 102 when viewed from above. In this specification, simply referring to a top view means viewing from the top side of the semiconductor substrate 10 .
  • the semiconductor substrate 10 of this example has two sets of edges 102 facing each other when viewed from above. In FIG. 1 , the X-axis and Y-axis are parallel to one of the edges 102 . Also, the Z-axis is perpendicular to the upper surface of the semiconductor substrate 10 .
  • An active portion 160 is provided on the semiconductor substrate 10 .
  • the active portion 160 is a region through which a main current flows in the depth direction between the upper and lower surfaces of the semiconductor substrate 10 when the semiconductor device 100 operates.
  • An emitter electrode is provided above the active portion 160, but is omitted in FIG.
  • At least one of a transistor section 70 including a transistor element such as an IGBT and a diode section 80 including a diode element such as a freewheeling diode (FWD) is provided in the active section 160 .
  • the transistor portions 70 and the diode portions 80 are alternately arranged along a predetermined arrangement direction (X-axis direction in this example) on the upper surface of the semiconductor substrate 10 .
  • active portion 160 may include only one of transistor portion 70 and diode portion 80 .
  • the region where the transistor section 70 is arranged is denoted by the symbol "I”
  • the region where the diode section 80 is arranged is denoted by the symbol "F”.
  • the direction perpendicular to the arrangement direction in top view may be referred to as the stretching direction (the Y-axis direction in FIG. 1).
  • the transistor section 70 and the diode section 80 may each have a length in the extending direction. That is, the length in the Y-axis direction of the transistor section 70 is greater than the width in the X-axis direction. Similarly, the length in the Y-axis direction of the diode section 80 is greater than the width in the X-axis direction.
  • the extending direction of the transistor portion 70 and the diode portion 80 may be the same as the longitudinal direction of each trench portion described later.
  • the diode section 80 has an N+ type cathode region in a region in contact with the lower surface of the semiconductor substrate 10 .
  • the region provided with the cathode region is referred to as the diode section 80 . That is, the diode portion 80 is a region that overlaps with the cathode region when viewed from above.
  • a P+ type collector region may be provided on the lower surface of the semiconductor substrate 10 in a region other than the cathode region.
  • the diode section 80 may also include an extension region 81 extending in the Y-axis direction from the diode section 80 to the gate wiring described later.
  • a collector region is provided on the lower surface of the extension region 81 .
  • the transistor section 70 has a P+ type collector region in a region in contact with the lower surface of the semiconductor substrate 10 .
  • a gate structure having an N+ type emitter region, a P ⁇ type base region, a gate conductive portion and a gate insulating film is periodically arranged on the upper surface side of the semiconductor substrate 10.
  • the semiconductor device 100 may have one or more pads above the semiconductor substrate 10 .
  • the semiconductor device 100 of this example has a gate pad 112 .
  • the semiconductor device 100 may have an anode pad and a cathode pad connected to a diode for temperature detection, and may have a pad for current detection.
  • Each pad is arranged near the edge 102 .
  • the vicinity of the edge 102 refers to a region between the edge 102 and the emitter electrode when viewed from above.
  • each pad may be connected to an external circuit via a wiring such as a wire.
  • a gate potential is applied to the gate pad 112 .
  • Gate pad 112 is electrically connected to the conductive portion of the gate trench portion of active portion 160 .
  • the semiconductor device 100 includes a gate wiring that connects the gate pad 112 and the gate trench portion. In FIG. 1, the gate wiring is hatched with oblique lines.
  • the gate wiring of this example has a peripheral gate wiring 130 and an active side gate wiring 131 .
  • the peripheral gate wiring 130 is arranged between the active portion 160 and the edge 102 of the semiconductor substrate 10 when viewed from above.
  • the peripheral gate wiring 130 of this example surrounds the active portion 160 when viewed from above.
  • a region surrounded by the peripheral gate wiring 130 in a top view may be the active portion 160 .
  • the peripheral gate wiring 130 is connected to the gate pad 112 .
  • the peripheral gate wiring 130 is arranged above the semiconductor substrate 10 .
  • the gate wiring may be a metal wiring containing aluminum or the like, a wiring made of polysilicon, or a laminated wiring in which these wirings are laminated.
  • the active side gate wiring 131 is provided in the active portion 160 .
  • variations in wiring length from the gate pad 112 can be reduced for each region of the semiconductor substrate 10 .
  • the active side gate wiring 131 is connected to the gate trench portion of the active portion 160 .
  • the active-side gate wiring 131 is arranged above the semiconductor substrate 10 .
  • the active-side gate wiring 131 may be a wiring made of a semiconductor such as polysilicon doped with impurities.
  • the active side gate wiring 131 may be connected to the peripheral gate wiring 130 .
  • the active-side gate wiring 131 of this example extends in the X-axis direction so as to traverse the active portion 160 from one outer peripheral gate wiring 130 to the other outer peripheral gate wiring 130 at approximately the center in the Y-axis direction.
  • the transistor portions 70 and the diode portions 80 may be alternately arranged in the X-axis direction in each divided region.
  • the semiconductor device 100 also includes a temperature sensing portion (not shown), which is a PN junction diode made of polysilicon or the like, and a current detecting portion (not shown) that simulates the operation of the transistor portion provided in the active portion 160. good too.
  • a temperature sensing portion which is a PN junction diode made of polysilicon or the like
  • a current detecting portion (not shown) that simulates the operation of the transistor portion provided in the active portion 160. good too.
  • the semiconductor device 100 of this example includes an edge termination structure portion 90 between the active portion 160 and the edge 102 .
  • the edge termination structure portion 90 is provided outside the active portion 160 in the semiconductor substrate 10 .
  • the outer side of the semiconductor substrate 10 refers to the side closer to the edge 102 .
  • the edge termination structure 90 of this example is arranged between the peripheral gate line 130 and the edge 102 .
  • the edge termination structure 90 reduces electric field concentration on the upper surface side of the semiconductor substrate 10 .
  • Edge termination structure 90 has a plurality of guard rings 92 .
  • the guard ring 92 is a P+ type region in contact with the upper surface of the semiconductor substrate 10 .
  • the guard ring 92 may surround the active portion 160 when viewed from above.
  • a plurality of guard rings 92 are arranged at predetermined intervals between the peripheral gate line 130 and the edge 102 .
  • An outer guard ring 92 may surround one inner guard ring 92 .
  • the outer side refers to the side closer to the edge 102
  • the inner side refers to the side closer to the center of the semiconductor substrate 10 when viewed from above.
  • Edge termination structure 90 may further include at least one of a field plate and a resurf annularly surrounding active portion 160 .
  • FIG. 2 is a diagram showing an example of the AA cross section in FIG.
  • the AA cross section is the XZ plane passing through the transistor section 70 and the diode section 80 .
  • the semiconductor device 100 of this example has a semiconductor substrate 10, an interlayer insulating film 38, an emitter electrode 52 and a collector electrode 24 in the cross section.
  • the interlayer insulating film 38 is provided on the upper surface 21 of the semiconductor substrate 10 .
  • the interlayer insulating film 38 is a film including at least one layer of an insulating film such as silicate glass doped with an impurity such as boron or phosphorus, a thermal oxide film, a nitride film, and other insulating films.
  • a contact hole 54 that connects the emitter electrode 52 and the semiconductor substrate 10 is provided in the interlayer insulating film 38 .
  • the emitter electrode 52 is provided above the interlayer insulating film 38 .
  • Emitter electrode 52 is in contact with top surface 21 of semiconductor substrate 10 through contact hole 54 in interlayer insulating film 38 .
  • Emitter electrode 52 may be in contact with emitter region 12, contact region and base region 14, which will be described later.
  • a collector electrode 24 is provided on the lower surface 23 of the semiconductor substrate 10 .
  • Emitter electrode 52 and collector electrode 24 are made of a metal material such as aluminum.
  • the direction (Z-axis direction) connecting the emitter electrode 52 and the collector electrode 24 is referred to as the depth direction.
  • the semiconductor substrate 10 has an N ⁇ type drift region 18 .
  • the doping concentration of the drift region 18 may match the bulk donor concentration and may match the bulk net doping concentration which is the difference between the bulk donor concentration and the bulk acceptor concentration. In other examples, the doping concentration of the drift region 18 may be higher than the bulk donor concentration or net doping concentration of the bulk. Drift region 18 is provided in each of transistor section 70 and diode section 80 .
  • One or more gate trench portions 40 and dummy trench portions 30 are provided on the upper surface side of the semiconductor substrate 10 .
  • the gate trench portion 40 is applied with a gate voltage and functions as a gate electrode, and the dummy trench portion 30 is not applied with a gate voltage and does not function as a gate electrode.
  • the gate trench portion 40 and the dummy trench portion 30 may be referred to as trench portions.
  • the trench portion is provided in the depth direction from the upper surface 21 of the semiconductor substrate 10 to the drift region 18 .
  • the trench portion extends in the extension direction (Y-axis direction) on the upper surface 21 of the semiconductor substrate 10 .
  • Each of the transistor section 70 and the diode section 80 has a plurality of trench sections arranged in the arrangement direction.
  • one or more gate trench sections 40 and one or more dummy trench sections 30 are alternately provided along the arrangement direction.
  • a plurality of dummy trench portions 30 are provided along the array direction in the diode portion 80 of this example.
  • the gate trench portion 40 is not provided in the diode portion 80 of this example.
  • a mesa portion is provided between each trench portion in the arrangement direction.
  • the mesa portion refers to a region sandwiched between trench portions inside the semiconductor substrate 10 .
  • the upper end of the mesa portion is the upper surface of the semiconductor substrate 10 .
  • the depth position of the lower end of the mesa portion is the same as the depth position of the lower end of the trench portion.
  • the mesa portion of this example extends in the extension direction (Y-axis direction) along the trench on the upper surface of the semiconductor substrate 10 .
  • the transistor section 70 is provided with a mesa section 60 and the diode section 80 is provided with a mesa section 61 .
  • simply referring to the mesa portion refers to the mesa portion 60 and the mesa portion 61 respectively.
  • an N+ type emitter region 12 and a P ⁇ type base region 14 are provided in order from the upper surface 21 side of the semiconductor substrate 10. As shown in FIG. A drift region 18 is provided below the base region 14 .
  • the mesa portion 60 may be provided with an N ⁇ type accumulation region 16 . Accumulation region 16 is disposed between base region 14 and drift region 18 .
  • the emitter region 12 is exposed on the upper surface 21 of the semiconductor substrate 10 and provided in contact with the gate trench portion 40 .
  • the emitter region 12 may be in contact with trench portions on both sides of the mesa portion 60 .
  • Emitter region 12 has a higher doping concentration than drift region 18 .
  • the base region 14 is provided below the emitter region 12 .
  • the base region 14 in this example is provided in contact with the emitter region 12 .
  • the base region 14 may contact trench portions on both sides of the mesa portion 60 .
  • the accumulation region 16 is provided below the base region 14 .
  • the accumulation region 16 is an N ⁇ type region with a higher doping concentration than the drift region 18 .
  • the carrier injection promoting effect IE effect
  • the accumulation region 16 may be provided so as to cover the entire bottom surface of the base region 14 in each mesa portion 60 .
  • a P ⁇ type base region 14 is provided in the mesa portion 61 of the diode portion 80 in contact with the upper surface 21 of the semiconductor substrate 10 .
  • a drift region 18 is provided below the base region 14 .
  • An accumulation region 16 may be provided below the base region 14 in the mesa portion 61 .
  • At least one of the mesa portion 60 and the mesa portion 61 may be provided with a P+ type contact region exposed to the upper surface 21 of the semiconductor substrate 10 .
  • the contact regions and the emitter regions 12 may be alternately arranged along the Y-axis direction.
  • the N ⁇ type buffer region 20 may be provided on the lower surface 23 side of the drift region 18.
  • the doping concentration of buffer region 20 is higher than the doping concentration of drift region 18 .
  • Buffer region 20 has one or more donor concentration peaks with a higher donor concentration than drift region 18 .
  • Buffer region 20 may function as a field stop layer that prevents a depletion layer extending from the bottom edge of base region 14 from reaching P + -type collector region 22 and N + -type cathode region 82 .
  • a P+ type collector region 22 is provided under the buffer region 20 in the transistor section 70 .
  • the acceptor concentration of collector region 22 is higher than the acceptor concentration of base region 14 .
  • Collector region 22 may contain the same acceptor as base region 14 or may contain a different acceptor.
  • the acceptor of the collector region 22 is boron, for example.
  • An N+ type cathode region 82 is provided under the buffer region 20 in the diode section 80 .
  • the donor concentration in cathode region 82 is higher than the donor concentration in drift region 18 .
  • the donor of cathode region 82 is, for example, hydrogen or phosphorus. Note that the elements that serve as donors and acceptors in each region are not limited to the above examples.
  • Collector region 22 and cathode region 82 are exposed at lower surface 23 of semiconductor substrate 10 and connected to collector electrode 24 .
  • Collector electrode 24 may contact the entire bottom surface 23 of semiconductor substrate 10 .
  • Emitter electrode 52 and collector electrode 24 are made of a metal material such as aluminum.
  • Each trench extends from the upper surface 21 of the semiconductor substrate 10 through the base region 14 and reaches the drift region 18 .
  • each trench also penetrates these doping regions and reaches the drift region 18.
  • FIG. The fact that the trench penetrates the doping region is not limited to the order of forming the doping region and then forming the trench.
  • a structure in which a doping region is formed between the trench portions after the trench portions are formed is also included in the structure in which the trench portion penetrates the doping regions.
  • the transistor section 70 is provided with the gate trench section 40 and the dummy trench section 30 .
  • the diode section 80 is provided with the dummy trench section 30 and is not provided with the gate trench section 40 .
  • the boundary between the diode section 80 and the transistor section 70 in the X-axis direction is the boundary between the cathode region 82 and the collector region 22 .
  • the gate trench portion 40 has a groove-shaped gate trench provided in the upper surface 21 of the semiconductor substrate 10, a gate insulating film 42, and a gate conductive portion 44.
  • the gate trench portion 40 is an example of a gate structure.
  • a gate insulating film 42 is provided to cover the inner wall of the gate trench.
  • the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench.
  • the gate conductive portion 44 is provided inside the gate insulating film 42 inside the gate trench. That is, the gate insulating film 42 insulates the gate conductive portion 44 and the semiconductor substrate 10 from each other.
  • the gate conductive portion 44 is formed of a conductive material such as polysilicon.
  • the gate conductive portion 44 may be provided longer than the base region 14 in the depth direction.
  • the gate trench portion 40 in the cross section is covered with the interlayer insulating film 38 on the upper surface 21 of the semiconductor substrate 10 .
  • the gate conductive portion 44 is electrically connected to the gate wiring. When a predetermined gate voltage is applied to the gate conductive portion 44 , a channel is formed by an electron inversion layer in the surface layer of the interface contacting the gate trench portion 40 in the base region 14 .
  • the dummy trench portion 30 may have the same structure as the gate trench portion 40 in the cross section.
  • the dummy trench section 30 has a dummy trench provided in the upper surface 21 of the semiconductor substrate 10 , a dummy insulating film 32 and a dummy conductive section 34 .
  • the dummy conductive portion 34 may be connected to an electrode different from the gate pad.
  • the dummy conductive portion 34 may be connected to a dummy pad (not shown) that is connected to an external circuit different from the gate pad, and controlled differently from the gate conductive portion 44 .
  • the dummy conductive portion 34 may be electrically connected to the emitter electrode 52 .
  • a dummy insulating film 32 is provided to cover the inner wall of the dummy trench.
  • the dummy conductive portion 34 is provided inside the dummy trench and inside the dummy insulating film 32 .
  • the dummy insulating film 32 insulates the dummy conductive portion 34 from the semiconductor substrate 10 .
  • the dummy conductive portion 34 may be made of the same material as the gate conductive portion 44 .
  • the dummy conductive portion 34 is made of a conductive material such as polysilicon.
  • the dummy conductive portion 34 may have the same length as the gate conductive portion 44 in the depth direction.
  • the gate trench portion 40 and the dummy trench portion 30 in the cross section are covered with the interlayer insulating film 38 on the upper surface 21 of the semiconductor substrate 10 .
  • the gate trench portion 40 may be connected to the gate wiring at any location, and the dummy trench portion 30 may be connected to the emitter electrode 52 at any location.
  • FIG. 3 is a diagram showing an example of a BB cross section in FIG.
  • the BB cross section is the XZ plane passing through the outer gate line 130 and the edge termination structure 90 .
  • FIG. 3 a part of the transistor section 70 in the vicinity of the peripheral gate wiring 130 is also shown.
  • the peripheral gate wiring 130 is arranged above the upper surface 21 of the semiconductor substrate 10 .
  • the peripheral gate wiring 130-1 and the peripheral gate wiring 130-2 are stacked in the Z-axis direction.
  • the peripheral gate wiring 130-1 is made of a metal material such as aluminum, and the peripheral gate wiring 130-2 is made of polysilicon to which impurities are added.
  • peripheral gate wiring 130-2 and the semiconductor substrate 10 are insulated by an insulating film such as a thermal oxide film, they are omitted in FIG. Peripheral gate wiring 130-2 is connected to gate conductive portion 44 at any position.
  • the peripheral gate wiring 130-1 is arranged above the peripheral gate wiring 130-2.
  • An interlayer insulating film 38 is arranged between the peripheral gate wiring 130-1 and the peripheral gate wiring 130-2.
  • the interlayer insulating film 38 is provided with a contact hole 132 for connecting the peripheral gate wiring 130-1 and the peripheral gate wiring 130-2.
  • the contact hole 132 may be provided along the peripheral gate wiring 130 so as to surround the active portion 160 .
  • Peripheral gate wiring 130-1 passes through contact hole 132 and is connected to peripheral gate wiring 130-2.
  • a well region 11 is provided in the semiconductor substrate 10 below the peripheral gate wiring 130 .
  • Well region 11 is provided from upper surface 21 of semiconductor substrate 10 to a depth deeper than base region 14 .
  • Well region 11 is exposed on top surface 21 .
  • a predetermined region is exposed on the upper surface 21, in addition to the case where the region is exposed on the upper surface 21, the region is exposed on the bottom surface of the groove formed in the upper surface 21. Including cases where The area exposed on the top surface 21 contacts a member different from the semiconductor substrate, such as an insulating member or a conductive member.
  • the well region 11 is preferably provided deeper than the trench portion (see FIG. 2).
  • the well region 11 is a P + -type region having a higher concentration than the base region 14 .
  • An interlayer insulating film 38 may be formed between emitter electrode 52 and well region 11 .
  • Well region 11 may be connected to emitter electrode 52 through one or more contact holes formed in interlayer insulating film 38 . That is, well region 11 may be electrically connected to emitter electrode 52 .
  • the well region 11 is provided so as to overlap with the peripheral gate wiring 130 .
  • the well region 11 may be provided extending with a predetermined width even in a range that does not overlap with the peripheral gate wiring 130 .
  • the well region 11 may be provided along the peripheral gate wiring 130 so as to surround the active portion 160 .
  • the well region 11 may also be arranged below the active-side gate wiring 131 .
  • a well plate made of a conductive member is provided above the well region 11 .
  • Perimeter gate wiring 130 is an example of a well plate.
  • the well plate may be insulated from the well region 11 like the peripheral gate wiring 130 and may be electrically connected to the well region 11 .
  • the area surrounded by the well region 11 is the active portion 160 .
  • a region outside the well region 11 is defined as an edge termination structure portion 90 .
  • Well region 11 may be connected to base region 14 of active portion 160 .
  • the edge termination structure 90 has one or more guard rings 92 , one or more first conductivity type regions 84 and one or more field plates 93 .
  • the edge termination structure 90 of this example further comprises a plurality of insulating films 95 , a plurality of field electrodes 94 , outer electrodes 97 , outer plates 96 and channel stoppers 98 .
  • the guard ring 92 is a P+ type region provided in contact with the upper surface 21 of the semiconductor substrate 10 .
  • One or more guard rings 92 are provided between the well region 11 and the edge 102 of the semiconductor substrate 10 and exposed on the upper surface 21 of the semiconductor substrate 10 .
  • the guard ring 92 closest to the well region 11 is designated as a first guard ring 92-1.
  • the guard ring 92 other than the first guard ring 92-1 is referred to as a second guard ring 92-2.
  • Edge termination structure 90 may be provided with one or more second guard rings 92-2.
  • the guard ring 92 is referred to in this specification, it refers to each of the first guard ring 92-1 and the second guard ring 92-2.
  • Each guard ring 92 surrounds the active portion 160 as shown in FIG.
  • the lower end of the guard ring 92 may be arranged closer to the lower surface 23 than the lower end of the base region 14 .
  • the lower end of the guard ring 92 may be arranged closer to the lower surface 23 than the lower end of the trench portion (see FIG. 2).
  • the lower end of guard ring 92 may be arranged closer to lower surface 23 than the lower end of well region 11 , may be arranged closer to upper surface 21 than the lower end of well region 11 , and may be positioned at the same depth as the lower end of well region 11 .
  • may be placed in The lower end of the guard ring 92 of this example is arranged at the same depth position as the lower end of the well region 11 .
  • the first conductivity type region 84 is a first conductivity type region provided between the first guard ring 92 - 1 and the well region 11 .
  • the first conductivity type region 84 may be exposed on the top surface 21 of the semiconductor substrate 10 .
  • the first conductivity type region 84 in this example is the drift region 18, but the first conductivity type region 84 may have the same concentration as the drift region 18, or may be a region with a higher concentration than the drift region 18, It may be a region of low concentration.
  • the first conductivity type region 84 may also be provided between two adjacent guard rings 92 when viewed from above. In this example, a first conductivity type region 84 is provided between each guard ring 92 .
  • the first conductivity type region 84 may also be provided between the second guard ring 92 - 2 and the channel stopper 98 .
  • the insulating film 95 is provided so as to cover each first conductivity type region 84 .
  • the first conductivity type An insulating film 95 is provided to cover the region 84 .
  • the insulating film 95 may be provided along the guard ring 92 so as to surround the active portion 160 .
  • At least a portion of the insulating film 95 of this example is embedded inside the semiconductor substrate 10 . That is, at least part of the insulating film 95 is arranged below the upper surface 21 of the semiconductor substrate 10 .
  • the upper surface 21 of the semiconductor substrate 10 may refer to the uppermost surface among surfaces made of a semiconductor material such as silicon.
  • the thickness of the insulating film 95 below the top surface 21 of the semiconductor substrate 10 may be greater than the thickness of the portion above the top surface 21 .
  • the entire insulating film 95 may be provided at the same position as or below the top surface 21 of the semiconductor substrate 10 .
  • the upper surface of the insulating film 95 in this example is at the same position as the upper surface 21 of the semiconductor substrate 10 , and the entire insulating film 95 is provided below the upper surface 21 from the same position as the upper surface 21 of the semiconductor substrate 10 .
  • the insulating film 95 may have an insulating film obtained by oxidizing or nitriding the semiconductor substrate 10, may have an insulating film deposited by CVD or the like, or may have another insulating film.
  • the insulating film 95 may be a single-layer insulating film, or may be an insulating film in which a plurality of films formed by different methods are laminated.
  • the insulating film 95 of this example is a LOCOS film formed by forming a recess in the upper surface 21 of the semiconductor substrate 10 and thermally oxidizing the semiconductor material exposed in the recess.
  • the semiconductor substrate 10 can be prevented from being exposed between the guard rings 92 .
  • the semiconductor substrate 10 between the guard rings 92 can be prevented from coming into contact with the conductive member.
  • unevenness on the upper surface 21 of the semiconductor substrate 10 can be reduced. This makes it easier to form members to be arranged above the upper surface 21 of the semiconductor substrate 10 . For example, since the step of the field plate 93 can be reduced, it becomes easier to form the field plate 93 .
  • the field plate 93 is a conductive member provided above the upper surface 21 of the semiconductor substrate 10 .
  • the field plate 93 of this example is made of doped polysilicon.
  • Field plate 93 is arranged above guard ring 92 .
  • field plates 93 are provided for all guard rings 92 .
  • Each field plate 93 is electrically connected to the corresponding guard ring 92 .
  • Each field plate 93 may be in direct contact with a corresponding guard ring 92 and may be electrically connected via a corresponding field electrode 94 .
  • Each field plate 93 is provided along the corresponding guard ring 92 so as to surround the active portion 160 in top view.
  • Field plate 93 is arranged to cover at least a portion of corresponding guard ring 92 .
  • At least one field plate 93 may be positioned over the corresponding guard ring 92 .
  • At least one field plate 93 may be provided extending to a position not overlapping the corresponding guard ring 92 .
  • An insulating film such as a thermal oxide film may be provided between the field plate 93 and the semiconductor substrate 10 (or the insulating film 95).
  • the field plate 93 connected to the first guard ring 92-1 is called the first field plate 93-1.
  • the field plate 93 other than the first field plate 93-1 is referred to as a second field plate 93-2.
  • Edge termination structure 90 may be provided with one or more second field plates 93-2. References to field plate 93 herein refer to first field plate 93-1 and second field plate 93-2, respectively.
  • the field electrode 94 of this example is made of a metal material such as aluminum.
  • a field electrode 94 is arranged above the field plate 93 .
  • a field electrode 94 is provided for at least one field plate 93 .
  • One field electrode 94 may be provided for each field plate 93 .
  • An interlayer insulating film 38 is arranged between the field electrode 94 and the field plate 93 .
  • the interlayer insulating film 38 is also provided between the outer peripheral gate wiring 130-2 and the first field plate 93-1, between the two field plates 93, and between the second field plate 93-2 and the outer plate 96. be provided.
  • the interlayer insulating film 38 may be connected to the insulating film 95 .
  • Field electrode 94 and field plate 93 are connected through a contact hole provided in interlayer insulating film 38 .
  • the contact hole is not shown in the cross section shown in FIG. 3, the contact hole is provided in the interlayer insulating film 38 in other cross sections.
  • contact holes may be provided in the four corners of the semiconductor substrate 10 in the edge termination structure 90, and the field electrodes 94 and the field plates 93 may be connected through the contact holes. These electrically connect the field electrode 94 and the field plate 93 to the same potential.
  • a contact hole connecting the field electrode 94 and the guard ring 92 may be provided in the interlayer insulating film 38 .
  • Each field electrode 94 is electrically floating. For example, when the voltage VCE is applied to the collector electrode 24 while the gate of the semiconductor device 100 is off, a predetermined voltage lower than the voltage VCE is applied to each field electrode 94 .
  • the channel stopper 98 is provided in contact with the edge 102 and the upper surface 21 of the semiconductor substrate 10 .
  • Channel stopper 98 is of the same or higher concentration P-type than base region 14 or higher concentration N-type than drift region 18 .
  • the outer plate 96 is arranged above the channel stopper 98 and electrically connected with the channel stopper 98 .
  • Outer plate 96 is formed of doped polysilicon.
  • the outer plate 96 and the channel stopper 98 may be provided on an insulating film (not shown), may be connected via a contact hole provided in the insulating film, or may be in direct contact with each other.
  • Channel stopper 98 may be connected to outer electrode 97 through a contact hole.
  • the outer electrode 97 is arranged above the outer plate 96 .
  • the outer electrode 97 is made of a metal material such as aluminum.
  • An interlayer insulating film 38 is provided between the outer electrode 97 and the outer plate 96 .
  • the outer electrode 97 and the outer plate 96 are connected through a contact hole provided in the interlayer insulating film 38 .
  • the contact hole may be provided near the corner of the semiconductor substrate 10 .
  • a predetermined voltage is applied to the outer electrode 97 .
  • the potential of the channel stopper 98 is the potential of the collector electrode 24 . By setting the potential of the channel stopper 98 to the potential of the collector electrode 24 , the depletion layer extending from the active portion 160 is prevented from spreading by the outer electrode 97 and prevented from reaching the side surface of the semiconductor substrate 10 . This improves the withstand voltage of the semiconductor device 100 .
  • the outer plate 96 may be omitted. In this case, channel stopper 98 is connected to outer electrode 97 through a contact hole provided in
  • the semiconductor device 100 may include a protective member made of gel or resin.
  • the protective member may be made of polyimide.
  • the protection member covers at least part of the periphery of the semiconductor substrate 10 .
  • the interlayer insulating film 38, the field electrode 94 and the outer electrode 97 provided on the upper surface 21 of the edge termination structure 90 are covered with a protective member.
  • FIG. 4 is an enlarged view of the vicinity of the well region 11 and the first guard ring 92-1.
  • FIG. 4 also shows the insulating film 195 omitted in FIG.
  • the insulating film 195 of this example is a thermal oxide film formed on the upper surface 21 of the semiconductor substrate 10 and the insulating film 95 .
  • the interlayer insulating film 38 and the like are omitted.
  • the well region 11 and the first guard ring 92 - 1 of this example are provided below the insulating film 95 .
  • the ends of the well region 11 and the first guard ring 92 - 1 in the X-axis direction overlap the insulating film 95 below the insulating film 95 .
  • a first conductivity type region 84 is provided in a portion sandwiched between the well region 11 and the first guard ring 92-1 when viewed from above.
  • L1 be the length of the first conductivity type region 84 .
  • the length L1 may be the length of the first conductivity type region 84 at the position in contact with the insulating film 95 .
  • the length L1 may be the shortest distance between the well region 11 and the first guard ring 92-1 in top view.
  • the first field plate 93-1 has an upper portion 86, an inner extension portion 88 and an outer extension portion 89.
  • the upper portion 86, inner extension 88 and outer extension 89 of this example are formed of the same material.
  • the upper portion 86 is located above the first guard ring 92-1 and overlaps with the first guard ring 92-1 when viewed from above.
  • the upper portion 86 may be connected to the first guard ring 92-1.
  • the upper portion 86 of this example is connected to the first guard ring 92-1 through a contact hole provided in the insulating film 195. As shown in FIG.
  • the outer extending portion 89 is a portion extending from the upper portion 86 in the direction opposite to the well region 11 when viewed from above. That is, the outer extending portion 89 is a portion extending from the upper portion 86 toward the edge 102 of the semiconductor substrate 10 .
  • the first guard ring 92-1 may not have the outer extending portion 89.
  • the inner extending portion 88 is provided extending from the upper portion 86 in the direction of the well region 11 when viewed from above.
  • FIG. 4 shows an inner extension 88 extending from the upper portion 86 in a direction parallel to the X-axis.
  • An insulating film 95 and an insulating film 195 are provided between the inner extending portion 88 and the semiconductor substrate 10 .
  • L2 be the length of the inner extending portion 88 when viewed from above.
  • the length L2 is the length in the same direction as the length L1.
  • the inner extending portion 88 is provided so as to overlap 90% or more of the first conductivity type region 84 between the first guard ring 92-1 and the well region 11.
  • the ratio of overlap between the inner extending portion 88 and the first-conductivity-type region 84 may be the ratio of the area in top view, or the ratio of the length in any cross section. That is, the inner extending portion 88 may cover 90% or more of the area of the first conductivity type region 84 when viewed from above.
  • the length L2 of the inner extending portion 88 may be 90% or more of the length L1 of the first conductivity type region 84 in any cross section perpendicular to the XY plane.
  • the overlapping ratio of the inner extending portion 88 and the first conductivity type region 84 may be 95% or more, or may be 100% or more.
  • the inner extending portion 88 may be provided up to a position overlapping the well region 11 when viewed from above.
  • the overlapping ratio of the inner extending portion 88 and the first conductivity type region 84 may be 120% or less, 110% or less, or 105% or less.
  • FIG. 5 is a diagram explaining a comparative example.
  • first field plate 93-1 covers little or none of first conductivity type region 84.
  • FIG. 5 is a diagram explaining a comparative example.
  • first field plate 93-1 covers little or none of first conductivity type region 84.
  • FIG. 5 During use of the semiconductor device 100 , charges 72 may be accumulated on the top surface of the interlayer insulating film 38 .
  • Charge 72 in this example is a positive charge.
  • charged particles such as ions contained in a protective member covering the semiconductor device 100 may collect on the edge termination structure 90 to which a voltage is applied. Since the electrodes such as the field plate 93 of the edge termination structure 90 are floating electrodes, these charged particles remain on the edge termination structure 90 rather than being pulled through the electrodes of the edge termination structure 90 .
  • These charged particles pass through the protective member and are distributed on the interface between the protective member and the interlayer insulating film 38 (that is, the upper surface of the interlayer insulating film 38).
  • opposite polarity charges 74 are induced on the upper surface 21 of the semiconductor substrate 10, which is arranged with a dielectric such as an insulating film interposed therebetween.
  • Charge 74 in this example is a negative charge.
  • the induction of the charge 74 changes the extension of the depletion layer in the edge termination structure 90, which may reduce the breakdown voltage.
  • a relatively lightly doped region 84 of first conductivity type 84, such as drift region 18, is exposed on top surface 21 of semiconductor substrate 10, the induced charge 74 on the top surface of first conductivity type region 84 may be reduced. becomes relatively large with respect to the doping concentration of the first conductivity type region 84 . Therefore, even a small amount of charge 74 affects the breakdown voltage.
  • the charge 74 is induced in the first conductivity type region 84 between the well region 11 and the first guard ring 92-1, the breakdown voltage is greatly affected.
  • the first field plate 93-1 covers 90% or more of the first conductivity type region 84 between the well region 11 and the first guard ring 92-1. ing. Therefore, the induction of charges 74 in the first conductivity type region 84 can be inhibited, and a decrease in breakdown voltage can be suppressed.
  • FIG. 6 is a diagram showing another structural example of the inner extending portion 88 of the first field plate 93-1.
  • the inner extending portion 88 of this example is arranged so as not to overlap with the well region 11 . That is, the length L2 of the inner extending portion 88 is smaller than the length L1 of the first conductivity type region 84 . However, as described above, the length L2 is 90% or more of the length L1.
  • the peripheral gate wiring 130-2 is provided in a range overlapping with the well region 11.
  • the peripheral gate line 130-2 may extend to a position overlapping the first conductivity type region 84 between the well region 11 and the first guard ring 92-1.
  • the first conductivity type region 84 in this example is the first field plate 93-1 and the peripheral gate wiring 130-2 in the direction connecting the well region 11 and the first guard ring 92-1 (for example, the X-axis direction). It has a portion 83 that does not overlap with either. The distance between portion 83 and well region 11 is smaller than the distance between portion 83 and first guard ring 92-1.
  • FIG. 7 is a diagram for explaining changes in breakdown voltage of the semiconductor device 100.
  • FIG. FIG. 7 shows the charge amount-breakdown voltage characteristic, in which the horizontal axis represents the amount of charge accumulated on the upper surface of the interlayer insulating film 38 between the well region 11 and the first guard ring 92-1, and the vertical axis represents the breakdown voltage of the semiconductor device 100. showing. Positive and negative on the horizontal axis indicate positive and negative of electric charge, and values on the horizontal axis indicate relative values of the amount of electric charge. Values on the vertical axis indicate relative withstand voltage values.
  • a characteristic 205 is an example in which the length L2 of the first field plate 93-1 is 0 ⁇ m, that is, an example in which the first field plate 93-1 is provided only in the range overlapping the first guard ring 92-1. showing characteristics.
  • Characteristic 204 is for an example in which length L1-L2 is 2.0 ⁇ m, ie, the length of portion 83 (see FIG. 6) is 2.0 ⁇ m.
  • a characteristic 203 is an example characteristic in which the length L1-L2 of the portion 83 is 1.0 ⁇ m. Note that the characteristic 203 has a ratio of the length L2 to the length L1 of 90% or more.
  • a characteristic 202 is a characteristic of an example in which the length L1-L2 is 0 ⁇ m, that is, the edge position of the first field plate 93-1 and the edge position of the well region 11 are aligned.
  • a characteristic 201 is an example characteristic in which the length L1-L2 is -1.0 ⁇ m, that is, the length of the overlapping portion of the first field plate 93-1 and the well region 11 is 1.0 ⁇ m.
  • first field plate 93-1 does not cover the first conductivity type region 84 at all, charges accumulate on the top surface of the interlayer insulating film 38, resulting in a large fluctuation in breakdown voltage.
  • first field plate 93-1 covers first conductivity type region 84, but portion 83 is relatively large. In this case, electric charges are accumulated on the upper surface of the interlayer insulating film 38, resulting in fluctuation of the breakdown voltage.
  • the breakdown voltage hardly varies.
  • the decrease in breakdown voltage of the semiconductor device 100 can be significantly suppressed.
  • FIG. 8 is a diagram showing another structural example of the edge termination structure portion 90.
  • FIG. The edge termination structure 90 of this example is similar to any of the examples described herein and in the drawings except for the second field plate 93-2.
  • At least one second field plate 93-2 is provided from above the corresponding second guard ring 92-2 to above another adjacent guard ring 92 in top view. That is, the first conductivity type region 84 between each guard ring 92 is covered with the second field plate 93-2. In another example, the coverage of the first conductivity type region 84 by the second field plate 93-2 may be 90% or more, or may be 95% or more.
  • the second field plate 93-2 connected to the second guard ring 92-2 on the outside (on the side of the edge 102) extends toward the guard ring 92 on the inside (on the side of the well region 11). be done.
  • the second field plate 93-2 may cover a part of another adjacent guard ring 92. However, the second field plate 93-2 does not cover the other guard ring 92 entirely. In this case, above the other guard ring 92, a field plate 93 connected to the guard ring 92 and a second field plate 93-2 extending from the adjacent guard ring 92 are arranged.
  • each second field plate 93-2 may extend toward the adjacent guard rings 92.
  • Each second field plate 93-2 may cover 90% or more of the first conductivity type region 84, may cover 95% or more, or may cover 100%.
  • a second field plate 93 - 2 connected to the second guard ring 92 - 2 adjacent to the channel stopper 98 may be provided extending toward the channel stopper 98 .
  • the second field plate 93-2 may cover part or all of the first conductivity type region 84 between the second guard ring 92-2 and the channel stopper 98.
  • the second field plate 93 - 2 may extend to a position overlapping the outer plate 96 or the outer electrode 97 . Thereby, the entire first conductivity type region 84 can be covered with the second field plate 93 - 2 , the outer plate 96 and the outer electrode 97 .
  • FIG. 9 is a diagram showing another example of the semiconductor device 100.
  • FIG. The structure of the semiconductor device 100 of this example is the same as that of any of the examples described in this specification and drawings, except for the insulating film 95 .
  • At least a part of the insulating film 95 of this example is arranged above the upper surface 21 of the semiconductor substrate 10 .
  • the upper surface 21 in this case refers to the uppermost surface of the surfaces of the semiconductor substrate 10 . That is, when a groove is formed in the upper surface 21, the bottom surface of the groove does not correspond to the upper surface 21 of this example.
  • the insulating film 95 50% or more of the thickness in the Z-axis direction of the insulating film 95 may be arranged above the upper surface 21, 80% or more may be arranged above the upper surface 21, and 100% may be arranged above the upper surface 21. may be placed.
  • the insulating film 95 of this example is a thermal oxide film formed by oxidizing the flat upper surface 21 . According to this example, the insulating film 95 can be easily formed. In any of the examples described in this specification and drawings, the insulating film 95 shown in FIG. 3 may be applied, and the insulating film 95 shown in FIG. 9 may be applied.
  • FIG. 10 is a diagram showing another example of the semiconductor device 100.
  • FIG. The structure of the semiconductor device 100 of this example is the same as any of the examples described in this specification and drawings except for the first field plate 93-1 and the peripheral gate wiring 130.
  • FIG. The first field plate 93-1 and the peripheral gate wiring 130 of this example are arranged so as to overlap when viewed from above. In the example of FIG. 10, the first field plate 93-1 and the peripheral gate wiring 130-1 overlap, but the first field plate 93-1 and the peripheral gate wiring 130-2 may overlap.
  • the first field plate 93-1 of this example may cover only a portion of the first conductivity type region 84 between the well region 11 and the first guard ring 92-1, or may cover the entirety.
  • FIG. 11 is a diagram explaining the thickness t of the insulating film provided between the field plate 93 and the semiconductor substrate 10.
  • FIG. 11 Although the thickness t of the insulating film under the first field plate 93-1 is explained in FIG. 11, the thickness t of the insulating film under the second field plate 93-2 may be the same.
  • t is the sum of the thicknesses of the insulating film 95 and the insulating film 195 below the first field plate 93-1. Insulating film 95 and insulating film 195 are collectively referred to as insulating film 95 and the like.
  • the equipotential lines 110 entering the insulating film 95 and the like from the first conductivity type region 84 extend inside the insulating film 95 and the like in the X-axis direction. extend. Therefore, if the thickness t of the insulating film 95 or the like is small, the interval between the equipotential lines 110 inside the insulating film 95 or the like becomes small, and the electric field intensity applied per unit thickness of the insulating film 95 or the like increases. . Therefore, the thickness t (cm) of the insulating film 95 and the like preferably satisfies the following formula.
  • the thickness t may be the thickness in the Z-axis direction.
  • ⁇ 0 is the potential of the well region when a reverse bias of the rated voltage is applied between the emitter electrode 52 and the collector electrode 24 (emitter potential, V in this example), and ⁇ 1 is the potential of the emitter electrode 52 and the collector electrode 24.
  • the potential (V) of the first field plate 93-1 when a reverse bias of the rated voltage is applied between , E C is the critical electric field strength (V/cm).
  • the thickness t of the insulating film or the like under the second field plate 93-2 satisfies the following equation.
  • ⁇ n +1 is the potential of the second field plate 93-2 when a reverse bias of the rated voltage is applied between the emitter electrode 52 and the collector electrode 24, and ⁇ n is the rated potential between the emitter electrode 52 and the collector electrode 24.
  • This is the potential of the field plate 93 arranged one inside from the second field plate 93-2 when a reverse bias voltage is applied.
  • the potential difference ⁇ 0 ⁇ 1 or ⁇ n ⁇ n+1 may be approximated using a value X obtained by dividing the rated voltage described above by the number of guard rings 92 arranged from well region 11 to edge 102 . .
  • a value X obtained by dividing the rated voltage described above by the number of guard rings 92 arranged from well region 11 to edge 102 .
  • the potential difference mentioned above may be 0.5 times or more and 2 times or less of the value X.
  • the aforementioned potential difference may be 0.7 times or more, 0.9 times or more, or 1 time the value X.
  • the potential difference mentioned above may be 1.5 times or less the value X, or may be 1.1 times or less. Note that the above potential can be calculated by well-known device simulation.
  • FIG. 12 is a diagram showing a structural example of the field plate 93.
  • first field plate 93-1 is shown, second field plate 93-2 may have a similar structure.
  • the inner extension 88 of the first field plate 93-1 in this example has a first portion 121 and a second portion 122. As shown in FIG.
  • the first portion 121 is connected to the upper portion 86 and extends from the upper portion 86 in the direction of the well region 11 .
  • the first portion 121 is arranged above the first conductivity type region 84 .
  • the second portion 122 is connected to the first portion 121 and extends from the first portion 121 toward the well region 11 .
  • the first portion 121 may extend above the well region 11 and may be provided so as not to overlap the well region 11 .
  • At least part of the second portion 122 is arranged above the first portion 121 . Thereby, the thickness of the insulating film 95 below the second portion 122 is greater than the thickness of the insulating film 95 below the first portion 121 .
  • the thickness of the insulating film 95 below the second portion 122 may be 1.3 times or more, 1.5 times or more, or 2 times or more the thickness of the insulating film 95 below the first portion 121 . may be
  • the number of equipotential lines 110 extending in the X-axis direction inside the insulating film 95 increases, so that the electric field tends to concentrate.
  • the thickness of the insulating film 95 below the vicinity of the tip of the inner extending portion 88 can be increased, so that the electric field concentration can be alleviated and the dielectric breakdown can be suppressed.
  • the inner extending portion 88 has been described as an example, but the outer extending portion 89 may have the first portion 121 and the second portion 122 .
  • the first portion 121 is the portion connected to the upper portion 86 and extending in the direction of the edge 102 .
  • the second portion 122 is a portion that is connected to the first portion 121 and extends in the direction of the edge 102 .
  • the peripheral gate wiring 130 may have the first portion 121 and the second portion 122 .
  • the peripheral gate wiring 130-2 has a first portion 121 and a second portion 122.
  • the example of FIG. 12 is a first portion 121 and a second portion 122.
  • FIG. 13A and 13B are diagrams showing another structural example of the inner extending portion 88.
  • FIG. The inner extension 88 of this example has a second portion 122 .
  • Second portion 122 in this example is connected to upper portion 86 and extends toward well region 11 .
  • the second portion 122 is arranged above the upper portion 86 .
  • electric field concentration in the insulating film 95 can be alleviated.
  • the structure shown in FIG. 13 may be applied to the outer extension 89 and/or to the inner extension 88 or the outer extension 89 of the second field plate 93-2. It may be applied to the peripheral gate wiring 130 .
  • FIG. 14A and 14B are diagrams showing structural examples of the first field plate 93-1 and the peripheral gate wiring 130.
  • FIG. Structures other than the first field plate 93-1 and the peripheral gate wiring 130 are the same as any of the examples described in this specification and drawings.
  • the first field plate 93-1 of this example is provided up to a position overlapping the outer peripheral gate wiring 130. As shown in FIG. In the example of FIG. 14, the first field plate 93-1 overlaps the peripheral gate wiring 130-2.
  • the length L2 of the first field plate 93-1 may be shorter than the length L1 of the first conductivity type region 84, may be the same as the length L1, or may be longer than the length L1.
  • the peripheral gate wiring 130-2 may be provided extending to a position overlapping with the first conductivity type region 84. A part of the inner extending portion 88 of the first field plate 93-1 of this example is provided between the outer peripheral gate wiring 130-2 and the semiconductor substrate 10. As shown in FIG. An insulating film 95 is provided between the inner extending portion 88 and the outer peripheral gate wiring 130-2 to separate the inner extending portion 88 and the outer peripheral gate wiring 130-2. Equipotential lines 110 in FIG. 11 pass through the insulating film 95 . It is preferable that the thickness t2 of the insulating film 95 between the inner extending portion 88 and the outer peripheral gate wiring 130-2 also satisfies the formula (1).
  • the depletion layer is less likely to extend in the X-axis direction, and the edge termination structure portion 90 can be shortened.
  • the length L2 in which the inner extending portion 88 of the first field plate 93-1 overlaps with the first conductivity type region 84 may be longer than the length L3 in which the peripheral gate wiring 130-2 overlaps with the first conductivity type region 84. Note that the relationship of L2>L3 is the same even when the inner extending portion 88 does not overlap the outer peripheral gate wiring 130-2.
  • FIG. 15 is a diagram showing a structural example of the second field plate 93-2.
  • FIG. 15 shows two adjacent second guard rings 92-2a and 92-2b and two adjacent second field plates 93-2a and 93-2b.
  • the second field plate 93-2b is arranged outside the second field plate 93-2a.
  • the second guard ring 92-2b is arranged outside the second guard ring 92-2a.
  • Two adjacent second field plates 93-2 in this example have portions that overlap each other when viewed from above.
  • a portion of the second field plate 93-2b arranged farther from the well region 11 It is arranged below the second field plate 93-2a.
  • Each second field plate 93-2 has an upper portion 86, an inner extension portion 88 and an outer extension portion 89, similar to the first field plate 93-1.
  • the inner extending portion 88 of the outer second field plate 93-2b is provided up to a position overlapping the outer extending portion 89 of the inner second field plate 93-2a.
  • the length L4 of each inner extension 88 may be shorter than the length L1 of the first conductivity type region 84, may be the same as the length L1, or may be longer than the length L1.
  • Each outer extending portion 89 may be provided extending to a position overlapping with the first conductivity type region 84 .
  • a portion of the inner extending portion 88 of the outer second field plate 93-2b is provided between the outer extending portion 89 of the inner second field plate 93-2a and the semiconductor substrate .
  • An insulating film 95 is provided between the inner extending portion 88 and the outer extending portion 89 to separate the inner extending portion 88 and the outer extending portion 89 .
  • the thickness t4 of the insulating film 95 separating the inner extending portion 88 and the outer extending portion 89 preferably satisfies Expression (2).
  • the length L4 that the inner extending portion 88 of the outer second field plate 93-2b overlaps with the first conductivity type region 84 is the length L4 that the outer extending portion 89 of the inner second field plate 93-2a overlaps with the first conductivity type region 84. It may be greater than the overlapping length L5. That is, the inner extending portion 88 is longer than the outer extending portion 89 in the direction connecting the well region 11 and the edge 102 of the semiconductor substrate 10 . Note that the relationship of L4>L5 is the same even when the inner extending portion 88 does not overlap the outer extending portion 89. FIG.
  • Reference Signs List 10 Semiconductor substrate 11 Well region 12 Emitter region 14 Base region 16 Accumulation region 18 Drift region 20 Buffer region 21 Upper surface 22 Collector region 23 Lower surface 24 Collector electrode 30 Dummy trench portion 32 Dummy insulating film 34 Dummy conductive portion 38 Interlayer insulating film 40 Gate trench portion 42 Gate insulating film 44 Gate conductive portion 52 Emitter electrode 54 Contact hole 60, 61 Mesa portion 70 Transistor portion 72 Charge 74 Charge 80 Diode portion 81 Extension region 82 Cathode region 83 Part 84... First conductivity type region, 90... Edge termination structure, 92... Guard ring, 93... Field plate, 86... Upper part, 88... Inner extending part, 89. .. Outer extending portion 94.. Field electrode 95..

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

エッジ終端構造部は、ウェル領域と半導体基板の端辺の間に１つ以上設けられ、半導体基板の上面に露出する第２導電型のガードリングと、１つ以上のガードリングのうちウェル領域に最も近い第１ガードリングと、ウェル領域との間に設けられた第１導電型領域と、半導体基板の上面の上方に設けられ、第１ガードリングと接続された第１フィールドプレートとを有し、第１フィールドプレートは、第１ガードリングとウェル領域との間の第１導電型領域の９０％以上と重なる。

Description

半導体装置
　本発明は、半導体装置に関する。
　従来、ガードリングを含むエッジ終端構造部を備える半導体装置が知られている（例えば、特許文献１参照）。エッジ終端構造部においては、半導体基板の上面に絶縁膜が設けられる。
［先行技術文献］
［特許文献］
　［特許文献１］　特開平８－３０６９３７号公報
解決しようとする課題
　絶縁膜に電荷が蓄積した場合の耐圧の低下を抑制することが好ましい。
一般的開示
　上記課題を解決するために、本発明の一つの態様においては、半導体装置を提供する。半導体装置は、上面および下面を有し、第１導電型のドリフト領域が設けられた半導体基板を備えてよい。半導体装置は、半導体基板に設けられた活性部を備えてよい。半導体装置は、半導体基板において活性部と半導体基板の端辺との間に設けられたエッジ終端構造部を備えてよい。半導体装置は、半導体基板において活性部とエッジ終端構造部との間に設けられ、半導体基板の上面に露出する第２導電型のウェル領域を備えてよい。エッジ終端構造部は、ウェル領域と半導体基板の端辺の間に１つ以上設けられ、半導体基板の上面に露出する第２導電型のガードリングを有してよい。エッジ終端構造部は、１つ以上のガードリングのうちウェル領域に最も近い第１ガードリングと、ウェル領域との間に設けられた第１導電型領域を備えてよい。エッジ終端構造部は、半導体基板の上面の上方に設けられ、第１ガードリングと接続された第１フィールドプレートを有してよい。第１フィールドプレートは、第１ガードリングの上方において第１ガードリングと重なる上方部を有してよい。第１フィールドプレートは、上方部からウェル領域の方向に延伸し、第１ガードリングとウェル領域との間の第１導電型領域の９０％以上と重なる延伸部を有してよい。
　第１フィールドプレートがポリシリコンを含んでよい。
　半導体装置は、ウェル領域の上方に設けられたウェルプレートを備えてよい。ウェル領域と第１ガードリングとを結ぶ方向において、第１フィールドプレートの延伸部が第１導電型領域と重なる長さは、ウェルプレートが第１導電型領域と重なる長さよりも大きくてよい。
　ウェル領域と第１ガードリングとを結ぶ方向において、第１導電型領域は、第１フィールドプレートおよびウェルプレートのいずれとも重ならない部分を有してよい。
　第１フィールドプレートは、ウェル領域と重なる位置まで設けられていてよい。
　第１フィールドプレートは、ウェルプレートと重なる位置まで設けられていてよい。
　第１フィールドプレートとウェルプレートとの間には、第１フィールドプレートとウェルプレートとを分離する絶縁膜が設けられていてよい。
　第１フィールドプレートの一部は、ウェルプレートと半導体基板との間に設けられていてよい。
　半導体装置は、半導体基板の上面の上方に設けられ、第１ガードリング以外のガードリングに接続された１つ以上の第２フィールドプレートを備えてよい。少なくとも１つの第２フィールドプレートは、１つのガードリングの上方から、隣り合う他のガードリングの上方まで設けられていてよい。
　少なくとも１つの第２フィールドプレートは、隣り合う他のガードリングの一部を覆ってよい。
　半導体装置は、半導体基板の上面の上方に設けられ、第１ガードリング以外のガードリングに接続された２つ以上の第２フィールドプレートを備えてよい。隣り合う２つのガードリングに設けられた２つの第２フィールドプレートが、互いに重なる部分を有してよい。
　互いに重なる２つの第２フィールドプレートのうち、ウェル領域からより遠くに配置された第２フィールドプレートが、他方の第２フィールドプレートの下方に配置されていてよい。
　互いに重なる２つの第２フィールドプレートのそれぞれは、ガードリングの上方においてガードリングと重なる上方部を有してよい。互いに重なる２つの第２フィールドプレートのうち、ウェル領域からより遠くに配置された第２フィールドプレートは、上方部からウェル領域の方向に延伸する内側延伸部を有してよい。互いに重なる２つの第２フィールドプレートのうち、他方の第２フィールドプレートは、上方部からウェル領域とは逆側に延伸する外側延伸部を有してよい。ウェル領域と半導体基板の端辺とを結ぶ方向において、内側延伸部は外側延伸部よりも長くてよい。
　半導体装置は、第１フィールドプレートと半導体基板との間に設けられた絶縁膜を備えてよい。絶縁膜の少なくとも一部が、半導体基板の内部に配置されていてよい。絶縁膜の少なくとも一部が、半導体基板の上面よりも上方に配置されていてよい。
　第１フィールドプレートの下方に設けられた絶縁膜の厚みが、下式を満たしてよい。
　（φ０－φ１）／ＥＣ＜ｔ
　ただしφ０はウェル領域の電位、φ１は第１フィールドプレートの電位、ｔは絶縁膜の厚み、ＥＣは絶縁膜の臨界電界強度である。
　第１フィールドプレートの延伸部は、上方部に接続され、上方部からウェル領域の方向に延伸する第１部分を有してよい。延伸部は、第１部分に接続され、第１部分からウェル領域の方向に延伸し、少なくとも一部が第１部分よりも上方に配置された第２部分を有してよい。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置１００の上面図の一例である。 図１におけるＡ－Ａ断面の一例を示す図である。 図１におけるＢ－Ｂ断面の一例を示す図である。 ウェル領域１１および第１ガードリング９２－１の近傍を拡大した図である。 比較例を説明する図である。 第１フィールドプレート９３－１の内側延伸部８８の他の構造例を示す図である。 半導体装置１００の耐圧の変化を説明する図である。 エッジ終端構造部９０の他の構造例を示す図である。 半導体装置１００の他の例を示す図である。 半導体装置１００の他の例を示す図である。 フィールドプレート９３と半導体基板１０との間に設けられた絶縁膜の厚みｔを説明する図である。 フィールドプレート９３の構造例を示す図である。 内側延伸部８８の他の構造例を示す図である。 第１フィールドプレート９３－１および外周ゲート配線１３０の構造例を示す図である。 第２フィールドプレート９３－２の構造例を示す図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書の単位系は、特に断りがなければＳＩ単位系である。長さの単位をｃｍで表示することがあるが、諸計算はメートル（ｍ）に換算してから行ってよい。本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。
　本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。本明細書において半導体基板の上面側と称した場合、半導体基板の深さ方向における中央から上面までの領域を指す。半導体基板の下面側と称した場合、半導体基板の深さ方向における中央から下面までの領域を指す。
　本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
　本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。Ｎ型およびＰ型は、第１導電型および第２導電型の一例である。Ｎ型が第１導電型、Ｐ型が第２導電型であってよく、Ｐ型が第１導電型、Ｎ型が第２導電型であってもよい。本明細書においては、不純物とは、特にＮ型のドナーまたはＰ型のアクセプタのいずれかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、Ｎ型の導電型を示す半導体またはＰ型の導電型を示す半導体とすることを意味する。
　本明細書においては、ドーピング濃度とは、熱平衡状態におけるドナーの濃度またはアクセプタの濃度を意味する。本明細書においては、ネット・ドーピング濃度とは、ドナー濃度を正イオンの濃度とし、アクセプタ濃度を負イオンの濃度として、電荷の極性を含めて足し合わせた正味の濃度を意味する。一例として、ドナー濃度をＮＤ、アクセプタ濃度をＮＡとすると、任意の位置における正味のネット・ドーピング濃度は｜ＮＤ－ＮＡ｜となる。
　ドナーは、半導体に電子を供給する機能を有している。アクセプタは、半導体から電子を受け取る機能を有している。ドナーおよびアクセプタは、不純物自体には限定されない。例えば、半導体中に存在する空孔（Ｖ）、酸素（Ｏ）および水素（Ｈ）が結合したＶＯＨ欠陥は、電子を供給するドナーとして機能する。
　本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。また、本明細書においてＰ＋＋型またはＮ＋＋型と記載した場合には、Ｐ＋型またはＮ＋型よりもドーピング濃度が高いことを意味する。
　本明細書において化学濃度とは、電気的な活性化の状態によらずに測定される不純物の原子密度を指す。化学濃度（原子密度）は、例えば二次イオン質量分析法により計測できる。上述したネット・ドーピング濃度は、電圧－容量測定法（ＣＶ法）により測定できる。また、拡がり抵抗測定法（ＳＲ法）により計測されるキャリア密度を、ネット・ドーピング濃度としてよい。ＣＶ法またはＳＲ法により計測されるキャリア密度は、熱平衡状態における値としてよい。また、Ｎ型の領域においては、ドナー濃度がアクセプタ濃度よりも十分大きいので、当該領域におけるキャリア密度を、ドナー濃度としてもよい。同様に、Ｐ型の領域においては、当該領域におけるキャリア密度を、アクセプタ濃度としてもよい。
　また、ドナー、アクセプタまたはネット・ドーピングの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度としてよい。ドナー、アクセプタまたはネット・ドーピングの濃度がほぼ均一な場合等においては、当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度の平均値をドナー、アクセプタまたはネット・ドーピングの濃度としてよい。
　ＳＲ法により計測されるキャリア密度が、ドナーまたはアクセプタの濃度より低くてもよい。拡がり抵抗を測定する際に電流が流れる範囲において、半導体基板のキャリア移動度が結晶状態の値よりも低い場合がある。キャリア移動度の低下は、格子欠陥等による結晶構造の乱れ（ディスオーダー）により、キャリアが散乱されることで生じる。
　ＣＶ法またはＳＲ法により計測されるキャリア密度から算出したドナーまたはアクセプタの濃度は、ドナーまたはアクセプタを示す元素の化学濃度よりも低くてよい。一例として、シリコンの半導体においてドナーとなるリンまたはヒ素のドナー濃度、あるいはアクセプタとなるボロン（ホウ素）のアクセプタ濃度は、これらの化学濃度の９９％程度である。一方、シリコンの半導体においてドナーとなる水素のドナー濃度は、水素の化学濃度の０．１％から１０％程度である。
　図１は、半導体装置１００の上面図の一例である。図１においては、各部材を半導体基板１０の上面に投影した位置を示している。図１においては、半導体装置１００の一部の部材だけを示しており、一部の部材は省略している。
　半導体装置１００は半導体基板１０を備える。半導体基板１０は、半導体材料で形成された基板である。一例として半導体基板１０はシリコン基板である。本例の半導体基板１０は、Ｎ型のバルク・ドナーが全体に分布している。バルク・ドナーは、半導体基板１０の元となるインゴットの製造時に、インゴット内に略一様に含まれたドーパントによるドナーである。本例のバルク・ドナーは、水素以外の元素である。バルク・ドナーのドーパントは、例えばＶ族、ＶＩ族の元素であり、例えばリン、アンチモン、ヒ素、セレンまたは硫黄であるが、これに限定されない。本例のバルク・ドナーは、リンである。バルク・ドナーは、Ｐ型の領域にも含まれている。半導体基板１０は、半導体のインゴットから切り出したウエハを個片化したチップであってよい。半導体のインゴットは、チョクラルスキー法（ＣＺ法）、磁場印加型チョクラルスキー法（ＭＣＺ法）、フロートゾーン法（ＦＺ法）のいずれかで製造されてよい。
　ＭＣＺ法で製造された基板に含まれる酸素化学濃度は一例として１×１０１７～７×１０１７ａｔｏｍｓ／ｃｍ３である。ＦＺ法で製造された基板に含まれる酸素化学濃度は一例として１×１０１５～５×１０１６ａｔｏｍｓ／ｃｍ３である。バルク・ドナー濃度は、半導体基板１０の全体に分布しているバルク・ドナーの化学濃度を用いてよく、当該化学濃度の９０％から１００％の間の値であってもよい。リンなどのＶ族、ＶＩ族のドーパントがドープされた半導体基板では、バルク・ドナー濃度は、１×１０１１／ｃｍ３以上、３×１０１３／ｃｍ３以下であってよい。Ｖ族、ＶＩ族のドーパントがドープされた半導体基板のバルク・ドナー濃度は、好ましくは１×１０１２／ｃｍ３以上、１×１０１３／ｃｍ３以下である。また、半導体基板１０は、リン等のバルク・ドーパントを実質的に含まないノンドープ基板を用いてもよい。その場合、ノンドーピング基板のバルク・ドナー濃度は例えば１×１０１０／ｃｍ３以上、５×１０１２／ｃｍ３以下である。ノンドーピング基板のバルク・ドナー濃度は、好ましくは１×１０１１／ｃｍ３以上である。ノンドーピング基板のバルク・ドナー濃度は、好ましくは５×１０１２／ｃｍ３以下である。
　また、半導体基板１０には、Ｐ型のバルク・アクセプタが全体に分布していてもよい。バルク・アクセプタは、半導体基板１０の元となるインゴットの製造時に、インゴット内に略均一に含まれたドーパントによるアクセプタであってよく、ウエハまたはチップ状の半導体基板１０の全体に注入されたアクセプタであってもよい。バルク・アクセプタは、ボロンであってよい。バルク・アクセプタ濃度は、バルク・ドナー濃度より低くてよい。つまり、インゴットまたは半導体基板１０のバルクはＮ型である。一例として、バルク・アクセプタ濃度は５×１０１１（／ｃｍ３）～８×１０１４（／ｃｍ３）であり、バルク・ドナー濃度は５×１０１２（／ｃｍ３）～１×１０１５（／ｃｍ３）である。バルク・アクセプタ濃度は、バルク・ドナー濃度の１％以上であってよく、１０％以上でよく、５０％以上であってよい。バルク・アクセプタ濃度は、バルク・ドナー濃度の９９％以下であってよく、９５％以下でよく、９０％以下であってよい。バルク・アクセプタ濃度およびバルク・ドナー濃度は、半導体基板１０の全体に分布するボロンまたはリン等の不純物の化学濃度を用いてよい。バルク・アクセプタ濃度およびバルク・ドナー濃度は、半導体基板１０の全体に分布するボロンまたはリン等の不純物の化学濃度の、半導体基板１０の深さ方向における中央における値を用いてもよい。
　半導体基板１０は、上面および下面を有する。上面および下面は、半導体基板１０の２つの主面である。半導体基板１０は、上面視において端辺１０２を有する。本明細書で単に上面視と称した場合、半導体基板１０の上面側から見ることを意味している。本例の半導体基板１０は、上面視において互いに向かい合う２組の端辺１０２を有する。図１においては、Ｘ軸およびＹ軸は、いずれかの端辺１０２と平行である。またＺ軸は、半導体基板１０の上面と垂直である。
　半導体基板１０には活性部１６０が設けられている。活性部１６０は、半導体装置１００が動作した場合に半導体基板１０の上面と下面との間で、深さ方向に主電流が流れる領域である。活性部１６０の上方には、エミッタ電極が設けられているが図１では省略している。
　活性部１６０には、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部７０と、還流ダイオード（ＦＷＤ）等のダイオード素子を含むダイオード部８０の少なくとも一方が設けられている。図１の例では、トランジスタ部７０およびダイオード部８０は、半導体基板１０の上面における所定の配列方向（本例ではＸ軸方向）に沿って、交互に配置されている。他の例では、活性部１６０には、トランジスタ部７０およびダイオード部８０の一方だけが設けられていてもよい。
　図１においては、トランジスタ部７０が配置される領域には記号「Ｉ」を付し、ダイオード部８０が配置される領域には記号「Ｆ」を付している。本明細書では、上面視において配列方向と垂直な方向を延伸方向（図１ではＹ軸方向）と称する場合がある。トランジスタ部７０およびダイオード部８０は、それぞれ延伸方向に長手を有してよい。つまり、トランジスタ部７０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。同様に、ダイオード部８０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。トランジスタ部７０およびダイオード部８０の延伸方向と、後述する各トレンチ部の長手方向とは同一であってよい。
　ダイオード部８０は、半導体基板１０の下面と接する領域に、Ｎ＋型のカソード領域を有する。本明細書では、カソード領域が設けられた領域を、ダイオード部８０と称する。つまりダイオード部８０は、上面視においてカソード領域と重なる領域である。半導体基板１０の下面には、カソード領域以外の領域には、Ｐ＋型のコレクタ領域が設けられてよい。本明細書では、ダイオード部８０を、後述するゲート配線までＹ軸方向に延長した延長領域８１も、ダイオード部８０に含める場合がある。延長領域８１の下面には、コレクタ領域が設けられている。
　トランジスタ部７０は、半導体基板１０の下面と接する領域に、Ｐ＋型のコレクタ領域を有する。また、トランジスタ部７０は、半導体基板１０の上面側に、Ｎ＋型のエミッタ領域、Ｐ－型のベース領域、ゲート導電部およびゲート絶縁膜を有するゲート構造が周期的に配置されている。
　半導体装置１００は、半導体基板１０の上方に１つ以上のパッドを有してよい。本例の半導体装置１００は、ゲートパッド１１２を有している。半導体装置１００は、温度検出用のダイオードに接続されるアノードパッドおよびカソードパッドを有してよく、電流検出用のパッドを有してもよい。各パッドは、端辺１０２の近傍に配置されている。端辺１０２の近傍とは、上面視における端辺１０２と、エミッタ電極との間の領域を指す。半導体装置１００の実装時において、各パッドは、ワイヤ等の配線を介して外部の回路に接続されてよい。
　ゲートパッド１１２には、ゲート電位が印加される。ゲートパッド１１２は、活性部１６０のゲートトレンチ部の導電部に電気的に接続される。半導体装置１００は、ゲートパッド１１２とゲートトレンチ部とを接続するゲート配線を備える。図１においては、ゲート配線に斜線のハッチングを付している。
　本例のゲート配線は、外周ゲート配線１３０と、活性側ゲート配線１３１とを有している。外周ゲート配線１３０は、上面視において活性部１６０と半導体基板１０の端辺１０２との間に配置されている。本例の外周ゲート配線１３０は、上面視において活性部１６０を囲んでいる。上面視において外周ゲート配線１３０に囲まれた領域を活性部１６０としてもよい。また、外周ゲート配線１３０は、ゲートパッド１１２と接続されている。外周ゲート配線１３０は、半導体基板１０の上方に配置されている。ゲート配線は、アルミニウム等を含む金属配線であってよく、ポリシリコンで形成された配線であってよく、これらの配線が積層された積層配線であってもよい。
　活性側ゲート配線１３１は、活性部１６０に設けられている。活性部１６０に活性側ゲート配線１３１を設けることで、半導体基板１０の各領域について、ゲートパッド１１２からの配線長のばらつきを低減できる。
　活性側ゲート配線１３１は、活性部１６０のゲートトレンチ部と接続される。活性側ゲート配線１３１は、半導体基板１０の上方に配置されている。活性側ゲート配線１３１は、不純物がドープされたポリシリコン等の半導体で形成された配線であってよい。
　活性側ゲート配線１３１は、外周ゲート配線１３０と接続されてよい。本例の活性側ゲート配線１３１は、Ｙ軸方向の略中央で一方の外周ゲート配線１３０から他方の外周ゲート配線１３０まで、活性部１６０を横切るように、Ｘ軸方向に延伸して設けられている。活性側ゲート配線１３１により活性部１６０が分割されている場合、それぞれの分割領域において、トランジスタ部７０およびダイオード部８０がＸ軸方向に交互に配置されてよい。
　また、半導体装置１００は、ポリシリコン等で形成されたＰＮ接合ダイオードである不図示の温度センス部や、活性部１６０に設けられたトランジスタ部の動作を模擬する不図示の電流検出部を備えてもよい。
　本例の半導体装置１００は、活性部１６０と端辺１０２との間に、エッジ終端構造部９０を備える。エッジ終端構造部９０は、半導体基板１０において、活性部１６０よりも外側に設けられている。半導体基板１０における外側とは、より端辺１０２に近い側を指す。本例のエッジ終端構造部９０は、外周ゲート配線１３０と端辺１０２との間に配置されている。エッジ終端構造部９０は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部９０は、複数のガードリング９２を有する。ガードリング９２は、半導体基板１０の上面と接するＰ＋型の領域である。ガードリング９２は、上面視において活性部１６０を囲んでいてよい。複数のガードリング９２は、外周ゲート配線１３０と端辺１０２との間において、所定の間隔で配置されている。外側に配置されたガードリング９２は、一つ内側に配置されたガードリング９２を囲んでいてよい。外側とは、端辺１０２に近い側を指し、内側とは、半導体基板１０の上面視における中央に近い側を指す。複数のガードリング９２を設けることで、活性部１６０の上面側における空乏層を外側に伸ばすことができ、半導体装置１００の耐圧を向上できる。エッジ終端構造部９０は、活性部１６０を囲んで環状に設けられたフィールドプレートおよびリサーフのうちの少なくとも一つを更に備えていてもよい。
　図２は、図１におけるＡ－Ａ断面の一例を示す図である。Ａ－Ａ断面は、トランジスタ部７０およびダイオード部８０を通過するＸＺ面である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。層間絶縁膜３８は、半導体基板１０の上面２１に設けられている。層間絶縁膜３８は、ホウ素またはリン等の不純物が添加されたシリケートガラス等の絶縁膜、熱酸化膜、窒化膜、および、その他の絶縁膜の少なくとも一層を含む膜である。層間絶縁膜３８には、エミッタ電極５２と半導体基板１０とを接続するコンタクトホール５４が設けられている。
　エミッタ電極５２は、層間絶縁膜３８の上方に設けられる。エミッタ電極５２は、層間絶縁膜３８のコンタクトホール５４を通って、半導体基板１０の上面２１と接触している。エミッタ電極５２は、後述するエミッタ領域１２、コンタクト領域およびベース領域１４と接触してよい。コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、アルミニウム等の金属材料で形成されている。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向（Ｚ軸方向）を深さ方向と称する。
　半導体基板１０は、Ｎ－－型のドリフト領域１８を有する。ドリフト領域１８のドーピング濃度は、バルク・ドナー濃度と一致してよく、バルク・ドナー濃度およびバルク・アクセプタ濃度の差分であるバルクのネット・ドーピング濃度と一致してもよい。他の例では、ドリフト領域１８のドーピング濃度は、バルク・ドナー濃度またはバルクのネット・ドーピング濃度より高くてもよい。ドリフト領域１８は、トランジスタ部７０およびダイオード部８０のそれぞれに設けられている。
　半導体基板１０の上面側には、１つ以上のゲートトレンチ部４０およびダミートレンチ部３０が設けられている。ゲートトレンチ部４０はゲート電圧が印加されてゲート電極として機能し、ダミートレンチ部３０はゲート電圧が印加されず、ゲート電極として機能しない。本明細書では、ゲートトレンチ部４０およびダミートレンチ部３０をトレンチ部と称する場合がある。トレンチ部は、半導体基板１０の上面２１からドリフト領域１８まで深さ方向に設けられている。またトレンチ部は、半導体基板１０の上面２１において、延伸方向（Ｙ軸方向）に延伸している。
　トランジスタ部７０およびダイオード部８０のそれぞれは、配列方向に複数配列されたトレンチ部を有する。本例のトランジスタ部７０には、配列方向に沿って１以上のゲートトレンチ部４０と、１以上のダミートレンチ部３０とが交互に設けられている。本例のダイオード部８０には、複数のダミートレンチ部３０が、配列方向に沿って設けられている。本例のダイオード部８０には、ゲートトレンチ部４０が設けられていない。
　配列方向において各トレンチ部の間には、メサ部が設けられている。メサ部は、半導体基板１０の内部において、トレンチ部に挟まれた領域を指す。一例としてメサ部の上端は半導体基板１０の上面である。メサ部の下端の深さ位置は、トレンチ部の下端の深さ位置と同一である。本例のメサ部は、半導体基板１０の上面において、トレンチに沿って延伸方向（Ｙ軸方向）に延伸して設けられている。本例では、トランジスタ部７０にはメサ部６０が設けられ、ダイオード部８０にはメサ部６１が設けられている。本明細書において単にメサ部と称した場合、メサ部６０およびメサ部６１のそれぞれを指している。
　トランジスタ部７０のメサ部６０には、Ｎ＋型のエミッタ領域１２およびＰ－型のベース領域１４が、半導体基板１０の上面２１側から順番に設けられている。ベース領域１４の下方にはドリフト領域１８が設けられている。メサ部６０には、Ｎ－型の蓄積領域１６が設けられてもよい。蓄積領域１６は、ベース領域１４とドリフト領域１８との間に配置される。
　エミッタ領域１２は半導体基板１０の上面２１に露出しており、且つ、ゲートトレンチ部４０と接して設けられている。エミッタ領域１２は、メサ部６０の両側のトレンチ部と接していてよい。エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度が高い。
　ベース領域１４は、エミッタ領域１２の下方に設けられている。本例のベース領域１４は、エミッタ領域１２と接して設けられている。ベース領域１４は、メサ部６０の両側のトレンチ部と接していてよい。
　蓄積領域１６は、ベース領域１４の下方に設けられている。蓄積領域１６は、ドリフト領域１８よりもドーピング濃度が高いＮ－型の領域である。ドリフト領域１８とベース領域１４との間に高濃度の蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減できる。蓄積領域１６は、各メサ部６０におけるベース領域１４の下面全体を覆うように設けられてよい。
　ダイオード部８０のメサ部６１には、半導体基板１０の上面２１に接して、Ｐ－型のベース領域１４が設けられている。ベース領域１４の下方には、ドリフト領域１８が設けられている。メサ部６１において、ベース領域１４の下方に蓄積領域１６が設けられていてもよい。
　メサ部６０およびメサ部６１の少なくとも一方には、半導体基板１０の上面２１に露出したＰ＋型のコンタクト領域が設けられてもよい。例えばメサ部６０において、コンタクト領域およびエミッタ領域１２がＹ軸方向に沿って交互に配置されてよい。
　トランジスタ部７０およびダイオード部８０のそれぞれにおいて、ドリフト領域１８よりも下面２３側にはＮ－型のバッファ領域２０が設けられてよい。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ドリフト領域１８よりもドナー濃度の高い１つまたは複数のドナー濃度ピークを有する。バッファ領域２０は、ベース領域１４の下端から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
　トランジスタ部７０において、バッファ領域２０の下には、Ｐ＋型のコレクタ領域２２が設けられる。コレクタ領域２２のアクセプタ濃度は、ベース領域１４のアクセプタ濃度より高い。コレクタ領域２２は、ベース領域１４と同一のアクセプタを含んでよく、異なるアクセプタを含んでもよい。コレクタ領域２２のアクセプタは、例えばボロンである。
　ダイオード部８０において、バッファ領域２０の下には、Ｎ＋型のカソード領域８２が設けられる。カソード領域８２のドナー濃度は、ドリフト領域１８のドナー濃度より高い。カソード領域８２のドナーは、例えば水素またはリンである。なお、各領域のドナーおよびアクセプタとなる元素は、上述した例に限定されない。コレクタ領域２２およびカソード領域８２は、半導体基板１０の下面２３に露出しており、コレクタ電極２４と接続している。コレクタ電極２４は、半導体基板１０の下面２３全体と接触してよい。エミッタ電極５２およびコレクタ電極２４は、アルミニウム等の金属材料で形成される。
　各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達している。エミッタ領域１２、コンタクト領域および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらのドーピング領域も貫通して、ドリフト領域１８に到達している。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
　上述したように、トランジスタ部７０には、ゲートトレンチ部４０およびダミートレンチ部３０が設けられている。ダイオード部８０には、ダミートレンチ部３０が設けられ、ゲートトレンチ部４０が設けられていない。本例においてダイオード部８０とトランジスタ部７０のＸ軸方向における境界は、カソード領域８２とコレクタ領域２２の境界である。
　ゲートトレンチ部４０は、半導体基板１０の上面２１に設けられた溝状のゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲートトレンチ部４０は、ゲート構造の一例である。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
　ゲート導電部４４は、深さ方向において、ベース領域１４よりも長く設けられてよい。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４は、ゲート配線に電気的に接続されている。ゲート導電部４４に所定のゲート電圧が印加されると、ベース領域１４のうちゲートトレンチ部４０に接する界面の表層に電子の反転層によるチャネルが形成される。
　ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面２１に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー導電部３４は、ゲートパッドとは異なる電極に接続されてよい。例えば、ゲートパッドとは異なる外部回路に接続する図示しないダミーパッドに、ダミー導電部３４を接続し、ゲート導電部４４とは異なる制御を行ってもよい。また、ダミー導電部３４をエミッタ電極５２に電気的に接続させてもよい。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。
　当該断面におけるゲートトレンチ部４０およびダミートレンチ部３０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われている。上述したように、ゲートトレンチ部４０は、いずれかの箇所においてゲート配線と接続され、ダミートレンチ部３０は、いずれかの箇所においてエミッタ電極５２と接続されてよい。
　図３は、図１におけるＢ－Ｂ断面の一例を示す図である。Ｂ－Ｂ断面は、外周ゲート配線１３０およびエッジ終端構造部９０を通過するＸＺ面である。図３においては、外周ゲート配線１３０の近傍におけるトランジスタ部７０の一部を合わせて示している。
　外周ゲート配線１３０は、半導体基板１０の上面２１の上方に配置されている。本例では、外周ゲート配線１３０－１および外周ゲート配線１３０－２とがＺ軸方向に積層されて配置されている。外周ゲート配線１３０－１はアルミニウム等の金属材料で形成されており、外周ゲート配線１３０－２は不純物が添加されたポリシリコンで形成されている。
　なお外周ゲート配線１３０－２と半導体基板１０とは、熱酸化膜等の絶縁膜により絶縁されているが、図３では省略している。外周ゲート配線１３０－２は、いずれかの位置において、ゲート導電部４４と接続する。
　外周ゲート配線１３０－１は、外周ゲート配線１３０－２の上方に配置されている。外周ゲート配線１３０－１と外周ゲート配線１３０－２との間には、層間絶縁膜３８が配置されている。層間絶縁膜３８には、外周ゲート配線１３０－１と外周ゲート配線１３０－２とを接続するためのコンタクトホール１３２が設けられる。コンタクトホール１３２は、外周ゲート配線１３０に沿って、活性部１６０を囲むように設けられてよい。外周ゲート配線１３０－１は、コンタクトホール１３２を通って、外周ゲート配線１３０－２に接続する。
　外周ゲート配線１３０の下方の半導体基板１０には、ウェル領域１１が設けられる。ウェル領域１１は、半導体基板１０の上面２１から、ベース領域１４よりも深くまで設けられている。ウェル領域１１は、上面２１に露出している。本明細書において、所定の領域が上面２１に露出していると説明した場合、上面２１に当該領域が露出している場合に加え、上面２１に形成された溝部の底面に当該領域が露出している場合も含む。上面２１に露出した領域は、絶縁部材または導電部材等の半導体基板とは異なる部材と接触する。
　ウェル領域１１は、トレンチ部（図２参照）よりも深くまで設けられることが好ましい。ウェル領域１１は、ベース領域１４よりも高濃度のＰ＋型の領域である。エミッタ電極５２とウェル領域１１の間に層間絶縁膜３８が形成されてよい。ウェル領域１１は、層間絶縁膜３８に形成された一つ以上のコンタクトホールを介して、エミッタ電極５２と接続してよい。すなわち、ウェル領域１１は、エミッタ電極５２と電気的に接続してよい。
　ウェル領域１１は、外周ゲート配線１３０と重なって設けられている。ウェル領域１１は、外周ゲート配線１３０と重ならない範囲にも、所定の幅で延伸して設けられてよい。またウェル領域１１は、外周ゲート配線１３０に沿って、活性部１６０を囲むように設けられてよい。ウェル領域１１は、活性側ゲート配線１３１の下方にも配置されてよい。ウェル領域１１を設けることで、活性部１６０から広がる空乏層を、エッジ終端構造部９０まで伸ばしやすくなり、活性部１６０における破壊を抑制できる。
　ウェル領域１１の上方には、導電部材で形成されたウェルプレートが設けられる。外周ゲート配線１３０は、ウェルプレートの一例である。ウェルプレートは、外周ゲート配線１３０のようにウェル領域１１とは絶縁されていてよく、ウェル領域１１と電気的に接続されていてもよい。
　本例では、ウェル領域１１で囲まれる領域を活性部１６０とする。また、ウェル領域１１より外側の領域をエッジ終端構造部９０とする。ウェル領域１１は、活性部１６０のベース領域１４と接続してよい。
　エッジ終端構造部９０は、１つ以上のガードリング９２、１つ以上の第１導電型領域８４および１つ以上のフィールドプレート９３を有する。本例のエッジ終端構造部９０は、複数の絶縁膜９５、複数のフィールド電極９４、外側電極９７、外側プレート９６およびチャネルストッパ９８を更に有する。
　ガードリング９２は、半導体基板１０の上面２１に接して設けられたＰ＋型の領域である。ガードリング９２は、ウェル領域１１と半導体基板１０の端辺１０２との間に１つ以上設けられ、半導体基板１０の上面２１に露出する。１つ以上のガードリング９２のうち、ウェル領域１１に最も近いガードリング９２を第１ガードリング９２－１とする。また、１つ以上のガードリング９２のうち、第１ガードリング９２－１以外のガードリング９２を、第２ガードリング９２－２とする。エッジ終端構造部９０には、１つ以上の第２ガードリング９２－２が設けられてよい。本明細書においてガードリング９２と称した場合、第１ガードリング９２－１および第２ガードリング９２－２のそれぞれを指している。
　図１に示したように、それぞれのガードリング９２は、活性部１６０を囲んでいる。ガードリング９２の下端は、ベース領域１４の下端よりも下面２３側に配置されてよい。ガードリング９２の下端は、トレンチ部（図２参照）の下端よりも下面２３側に配置されてよい。ガードリング９２の下端は、ウェル領域１１の下端よりも下面２３側に配置されてよく、ウェル領域１１の下端よりも上面２１側に配置されてよく、ウェル領域１１の下端と同一の深さ位置に配置されてもよい。本例のガードリング９２の下端は、ウェル領域１１の下端と同一の深さ位置に配置される。
　第１導電型領域８４は、第１ガードリング９２－１とウェル領域１１との間に設けられた第１導電型の領域である。第１導電型領域８４は、半導体基板１０の上面２１に露出してよい。本例の第１導電型領域８４はドリフト領域１８であるが、第１導電型領域８４は、ドリフト領域１８と同じ濃度であってよく、ドリフト領域１８よりも高濃度の領域であってよく、低濃度の領域であってもよい。第１導電型領域８４は、上面視において隣り合う２つのガードリング９２の間にも設けられてよい。本例では、それぞれのガードリング９２の間に第１導電型領域８４が設けられている。第１導電型領域８４は、第２ガードリング９２－２とチャネルストッパ９８との間にも設けられてよい。
　絶縁膜９５は、それぞれの第１導電型領域８４を覆うように設けられている。本例では、第１ガードリング９２－１とウェル領域１１との間、隣り合う２つのガードリング９２の間、および、第２ガードリング９２－２とチャネルストッパ９８との間の第１導電型領域８４を覆うように絶縁膜９５が設けられている。絶縁膜９５は、ガードリング９２に沿って活性部１６０を囲むように設けられてよい。
　本例の絶縁膜９５は、少なくとも一部分が半導体基板１０の内部に埋め込まれている。つまり絶縁膜９５の少なくとも一部分は、半導体基板１０の上面２１よりも下方に配置されている。半導体基板１０の上面２１は、シリコン等の半導体材料による面のうち、最も上側の面を指してよい。絶縁膜９５は、半導体基板１０の上面２１よりも下側の部分の厚みが、上面２１よりも上側の部分の厚みより大きくてよい。絶縁膜９５の全体が、半導体基板１０の上面２１と同じ位置または下側に設けられてもよい。本例の絶縁膜９５の上面は半導体基板１０の上面２１と同じ位置であり、絶縁膜９５の全体が、半導体基板１０の上面２１と同じ位置から、上面２１よりも下側に設けられる。
　絶縁膜９５は、半導体基板１０を酸化または窒化した絶縁膜を有してよく、ＣＶＤ等で堆積させた絶縁膜を有してよく、他の絶縁膜を有してもよい。絶縁膜９５は、単層の絶縁膜であってよく、異なる方法で形成された複数の膜が積層された絶縁膜であってもよい。本例の絶縁膜９５は、半導体基板１０の上面２１にリセスを形成し、当該リセスに露出する半導体材料を熱酸化して形成したＬＯＣＯＳ膜である。
　絶縁膜９５を設けることで、ガードリング９２の間において、半導体基板１０が露出することを防げる。つまり、ガードリング９２の間の半導体基板１０が、導電部材と接触することを防げる。また、絶縁膜９５の少なくとも一部を半導体基板１０の内部に配置することで、半導体基板１０の上面２１における凹凸を小さくできる。これにより、半導体基板１０の上面２１の上方に配置する部材を形成しやすくなる。例えばフィールドプレート９３の段差を小さくできるので、フィールドプレート９３を形成しやすくなる。
　フィールドプレート９３は、半導体基板１０の上面２１の上方に設けられた導電性の部材である。本例のフィールドプレート９３は、不純物が添加されたポリシリコンで形成されている。フィールドプレート９３は、ガードリング９２の上方に配置されている。本例では、全てのガードリング９２に対してフィールドプレート９３が設けられている。それぞれのフィールドプレート９３は、対応するガードリング９２と電気的に接続されている。それぞれのフィールドプレート９３は、対応するガードリング９２と直接接してよく、対応するフィールド電極９４を介して電気的に接続してもよい。
　それぞれのフィールドプレート９３は、対応するガードリング９２に沿って、上面視において活性部１６０を囲むように設けられる。フィールドプレート９３は、対応するガードリング９２の少なくとも一部分を覆うように配置されている。少なくとも１つのフィールドプレート９３は、対応するガードリング９２の全体を覆うように配置されてもよい。少なくとも１つのフィールドプレート９３は、対応するガードリング９２と重ならない位置まで延伸して設けられてよい。フィールドプレート９３と半導体基板１０（または絶縁膜９５）の間には、熱酸化膜等の絶縁膜が設けられてよい。
　１つ以上のフィールドプレート９３のうち、第１ガードリング９２－１と接続するフィールドプレート９３を第１フィールドプレート９３－１とする。また、１つ以上のフィールドプレート９３のうち、第１フィールドプレート９３－１以外のフィールドプレート９３を、第２フィールドプレート９３－２とする。エッジ終端構造部９０には、１つ以上の第２フィールドプレート９３－２が設けられてよい。本明細書においてフィールドプレート９３と称した場合、第１フィールドプレート９３－１および第２フィールドプレート９３－２のそれぞれを指している。
　本例のフィールド電極９４は、アルミニウム等の金属材料で形成されている。フィールド電極９４は、フィールドプレート９３の上方に配置されている。フィールド電極９４は、少なくとも１つのフィールドプレート９３に対して設けられる。フィールド電極９４は、全てのフィールドプレート９３に対して１つずつ設けられてもよい。
　フィールド電極９４とフィールドプレート９３との間には、層間絶縁膜３８が配置されている。層間絶縁膜３８は、外周ゲート配線１３０－２と第１フィールドプレート９３－１との間、２つのフィールドプレート９３の間、および、第２フィールドプレート９３－２と外側プレート９６との間にも設けられる。層間絶縁膜３８は、絶縁膜９５と接続してよい。
　フィールド電極９４とフィールドプレート９３は、層間絶縁膜３８に設けられたコンタクトホールを介して接続する。図３に示す断面では当該コンタクトホールを示していないが、他の断面では、層間絶縁膜３８に当該コンタクトホールが設けられている。一例として、エッジ終端構造部９０のうち半導体基板１０の四隅の部分にコンタクトホールを設け、当該コンタクトホールを介してフィールド電極９４とフィールドプレート９３を接続してよい。これらによりフィールド電極９４とフィールドプレート９３が電気的に接続され、互いに同じ電位とすることができる。また、層間絶縁膜３８には、フィールド電極９４とガードリング９２とを接続するコンタクトホールが設けられてよい。それぞれのフィールド電極９４は電気的にフローティングである。例えば半導体装置１００のゲートがオフの状態でコレクタ電極２４に電圧ＶＣＥが印加された場合に、それぞれのフィールド電極９４には、電圧ＶＣＥよりも低い所定の電圧が印加される。
　チャネルストッパ９８は、半導体基板１０の端辺１０２および上面２１に接触して設けられる。チャネルストッパ９８は、ベース領域１４と同じかそれよりも高濃度のＰ型、または、ドリフト領域１８よりも高濃度のＮ型である。外側プレート９６は、チャネルストッパ９８の上方に配置され、チャネルストッパ９８と電気的に接続される。外側プレート９６は、不純物が添加されたポリシリコンで形成される。外側プレート９６とチャネルストッパ９８は、絶縁膜（図示せず）上に設けられてよく、絶縁膜に設けられたコンタクトホールを介して接続されてもよく、直接接していてもよい。チャネルストッパ９８はコンタクトホールを介して外側電極９７に接続してよい。
　外側電極９７は、外側プレート９６の上方に配置される。外側電極９７は、アルミニウム等の金属材料で形成される。外側電極９７および外側プレート９６の間には、層間絶縁膜３８が設けられる。外側電極９７と外側プレート９６とは、層間絶縁膜３８に設けられたコンタクトホールを介して接続される。当該コンタクトホールは、半導体基板１０の角部の近傍に設けられてよい。外側電極９７には、所定の電圧が印加される。チャネルストッパ９８の電位は、コレクタ電極２４の電位である。チャネルストッパ９８の電位をコレクタ電極２４の電位とすることで、活性部１６０から延びる空乏層が外側電極９７により拡がりを抑えられ、半導体基板１０の側面に達することを防ぐ。これにより半導体装置１００の耐圧を向上させる。なお、外側プレート９６は無くてもよい。この場合、チャネルストッパ９８は、層間絶縁膜３８に設けられたコンタクトホールを介して外側電極９７と接続される。
　なお、図３で説明した構成に加えて、半導体装置１００は、ゲルまたは樹脂で形成された保護部材を備えてよい。保護部材はポリイミドで形成されてよい。保護部材は、半導体基板１０の周囲の少なくとも一部を覆う。例えばエッジ終端構造部９０の上面２１に設けられた層間絶縁膜３８、フィールド電極９４および外側電極９７は、保護部材で覆われている。
　図４は、ウェル領域１１および第１ガードリング９２－１の近傍を拡大した図である。図４においては、図３で省略していた絶縁膜１９５も示している。本例の絶縁膜１９５は、半導体基板１０の上面２１および絶縁膜９５の上に形成された熱酸化膜である。図４では、層間絶縁膜３８等を省略している。
　本例のウェル領域１１および第１ガードリング９２－１は、絶縁膜９５の下方まで設けられている。つまり、ウェル領域１１および第１ガードリング９２－１のＸ軸方向の端部は、絶縁膜９５の下方において絶縁膜９５と重なっている。上面視においてウェル領域１１と第１ガードリング９２－１で挟まれた部分には第１導電型領域８４が設けられている。第１導電型領域８４の長さをＬ１とする。長さＬ１は、絶縁膜９５と接する位置における第１導電型領域８４の長さであってよい。長さＬ１は、上面視におけるウェル領域１１および第１ガードリング９２－１の最短距離であってよい。
　第１フィールドプレート９３－１は、上方部８６、内側延伸部８８および外側延伸部８９を有する。本例の上方部８６、内側延伸部８８および外側延伸部８９は、同一の材料で形成されている。上方部８６は、第１ガードリング９２－１の上方に配置され、上面視において第１ガードリング９２－１と重なる部分である。上方部８６は、第１ガードリング９２－１と接続されてよい。本例の上方部８６は、絶縁膜１９５に設けられたコンタクトホールを介して第１ガードリング９２－１と接続されている。
　外側延伸部８９は、上面視において、上方部８６から、ウェル領域１１とは逆側の方向に延伸した部分である。つまり外側延伸部８９は、上方部８６から半導体基板１０の端辺１０２に向かって延伸する部分である。第１ガードリング９２－１は、外側延伸部８９を有していなくてもよい。
　内側延伸部８８は、上面視において、上方部８６からウェル領域１１の方向に延伸して設けられる。図４では、上方部８６からＸ軸と平行な方向に延伸する内側延伸部８８を示している。内側延伸部８８と半導体基板１０との間には、絶縁膜９５および絶縁膜１９５が設けられている。上面視における内側延伸部８８の長さをＬ２とする。長さＬ２は、長さＬ１と同一の方向における長さである。
　内側延伸部８８は、第１ガードリング９２－１とウェル領域１１との間の第１導電型領域８４の９０％以上と重なって設けられる。内側延伸部８８と第１導電型領域８４が重なる割合は、上面視における面積の割合であってよく、いずれかの断面における長さの割合であってもよい。つまり内側延伸部８８は、上面視において、第１導電型領域８４の面積の９０％以上を覆っていてよい。または、ＸＹ面と垂直ないずれかの断面において、内側延伸部８８の長さＬ２が、第１導電型領域８４の長さＬ１の９０％以上であってもよい。
　内側延伸部８８と第１導電型領域８４が重なる割合は、９５％以上であってよく、１００％以上であってもよい。内側延伸部８８は、上面視においてウェル領域１１と重なる位置まで設けられてよい。内側延伸部８８と第１導電型領域８４が重なる割合は、１２０％以下であってよく、１１０％以下であってよく、１０５％以下であってもよい。内側延伸部８８が第１導電型領域８４の大部分または全部を覆うことで、半導体装置１００の耐圧を向上できる。
　図５は、比較例を説明する図である。比較例では、第１フィールドプレート９３－１が、第１導電型領域８４をほとんど、または、全く覆っていない。半導体装置１００を使用していると、層間絶縁膜３８の上面に電荷７２が蓄積される場合がある。本例の電荷７２は正電荷である。例えば半導体装置１００を覆う保護部材に含まれるイオン等の荷電粒子が、電圧が印加されているエッジ終端構造部９０に集まる場合がある。エッジ終端構造部９０のフィールドプレート９３等の電極はフローティングの電極なので、これらの荷電粒子は、エッジ終端構造部９０の電極を介しては引き抜かれずに、エッジ終端構造部９０に残存する。これらの荷電粒子は、保護部材を通過して、保護部材と層間絶縁膜３８との界面（つまり層間絶縁膜３８の上面）に分布する。
　層間絶縁膜３８の上面に電荷７２が蓄積されると、絶縁膜等の誘電体を挟んで配置された半導体基板１０の上面２１には、逆極性の電荷７４が誘起される。本例の電荷７４は負電荷である。電荷７４が誘起されることで、エッジ終端構造部９０における空乏層の伸び方が変化してしまい、耐圧が低下する場合がある。特に、ドリフト領域１８のような、比較的にドーピング濃度の低い第１導電型領域８４が半導体基板１０の上面２１に露出している場合、第１導電型領域８４の上面に誘起される電荷７４の密度の割合が、第１導電型領域８４のドーピング濃度に対して相対的に大きくなる。このため、少ない量の電荷７４でも、耐圧に影響が出てしまう。特に、ウェル領域１１と第１ガードリング９２－１の間の第１導電型領域８４に電荷７４が誘起されると、耐圧への影響が大きくなる。
　これに対して図１から図４において説明した例では、第１フィールドプレート９３－１が、ウェル領域１１と第１ガードリング９２－１の間の第１導電型領域８４の９０％以上を覆っている。このため、第１導電型領域８４における電荷７４の誘起を阻害でき、耐圧の低下を抑制できる。
　図６は、第１フィールドプレート９３－１の内側延伸部８８の他の構造例を示す図である。内側延伸部８８以外の構造は、本明細書および図面において説明したいずれかの例と同様である。本例の内側延伸部８８は、ウェル領域１１と重ならないように配置されている。つまり、内側延伸部８８の長さＬ２は、第１導電型領域８４の長さＬ１よりも小さい。ただし、上述したように長さＬ２は長さＬ１の９０％以上である。
　図６の例では、外周ゲート配線１３０－２はウェル領域１１と重なる範囲に設けられている。他の例では、外周ゲート配線１３０－２は、ウェル領域１１および第１ガードリング９２－１の間の第１導電型領域８４と重なる位置まで延伸していてもよい。ただし本例の第１導電型領域８４は、ウェル領域１１と第１ガードリング９２－１とを結ぶ方向（例えばＸ軸方向）において、第１フィールドプレート９３－１および外周ゲート配線１３０－２のいずれとも重ならない部分８３を有する。部分８３とウェル領域１１との距離は、部分８３と第１ガードリング９２－１との距離よりも小さい。
　図７は、半導体装置１００の耐圧の変化を説明する図である。図７は、ウェル領域１１および第１ガードリング９２－１の間の層間絶縁膜３８の上面に蓄積する電荷量を横軸とし、半導体装置１００の耐圧を縦軸とする電荷量－耐圧特性を示している。横軸における正負は電荷の正負を示しており、横軸の値は電荷量の相対値を示している。縦軸の値は耐圧の相対値を示している。
　特性２０５は、第１フィールドプレート９３－１の長さＬ２が０μｍである例、すなわち、第１フィールドプレート９３－１が、第１ガードリング９２－１と重なる範囲にだけ設けられている例の特性を示している。特性２０４は長さＬ１－Ｌ２が２．０μｍ、すなわち部分８３（図６参照）の長さが２．０μｍの例の特性である。特性２０３は部分８３の長さＬ１－Ｌ２が１．０μｍの例の特性である。なお特性２０３は、長さＬ１に対する長さＬ２の比が９０％以上となっている。特性２０２は、長さＬ１－Ｌ２が０μｍ、すなわち、第１フィールドプレート９３－１の端部位置と、ウェル領域１１の端部位置が一致している例の特性である。特性２０１は、長さＬ１－Ｌ２が－１．０μｍ、すなわち、第１フィールドプレート９３－１とウェル領域１１とが重なる部分の長さが１．０μｍの例の特性である。
　特性２０５に示すように、第１フィールドプレート９３－１が第１導電型領域８４を全く覆っていない場合、層間絶縁膜３８の上面に電荷が蓄積することで、耐圧が大きく変動してしまう。特性２０４では、第１フィールドプレート９３－１が第１導電型領域８４を覆っているが、部分８３が比較的に大きい。この場合、層間絶縁膜３８の上面に電荷が蓄積することで、耐圧が変動してしまう。
　一方で、特性２０１、２０２、２０３に示すように、第１フィールドプレート９３－１が第１導電型領域８４の９０％以上を覆うことで、層間絶縁膜３８の上面に電荷が蓄積しても、耐圧はほとんど変動しない。つまり、第１フィールドプレート９３－１が第１導電型領域８４の９０％以上を覆うことで、半導体装置１００の耐圧低下を顕著に抑制できる。
　図８は、エッジ終端構造部９０の他の構造例を示す図である。本例のエッジ終端構造部９０は、第２フィールドプレート９３－２以外の構造は、本明細書および図面において説明したいずれかの例と同様である。
　本例では、少なくとも１つの第２フィールドプレート９３－２が、対応する第２ガードリング９２－２の上方から、上面視において隣り合う他のガードリング９２の上方まで設けられている。つまり、それぞれのガードリング９２の間の第１導電型領域８４は、第２フィールドプレート９３－２で覆われている。他の例では、第２フィールドプレート９３－２が第１導電型領域８４を覆う割合は、９０％以上であってよく、９５％以上であってもよい。本例では、外側（端辺１０２側）の第２ガードリング９２－２に接続された第２フィールドプレート９３－２が、内側（ウェル領域１１側）のガードリング９２に向かって延伸して設けられる。
　第２フィールドプレート９３－２は、隣り合う他のガードリング９２の一部を覆っていてもよい。ただし、第２フィールドプレート９３－２は、当該他のガードリング９２の全部は覆わない。この場合、当該他のガードリング９２の上方には、当該ガードリング９２に接続されたフィールドプレート９３と、隣り合うガードリング９２から延伸する第２フィールドプレート９３－２とが配置される。
　図８に示すように、全ての第２フィールドプレート９３－２が、隣り合うガードリング９２に向かって延伸していてよい。それぞれの第２フィールドプレート９３－２は、第１導電型領域８４の９０％以上を覆ってよく、９５％以上を覆ってよく、１００％を覆っていてもよい。
　また、チャネルストッパ９８と隣り合う第２ガードリング９２－２に接続された第２フィールドプレート９３－２は、チャネルストッパ９８に向かって延伸して設けられてよい。当該第２フィールドプレート９３－２は、第２ガードリング９２－２およびチャネルストッパ９８の間の第１導電型領域８４の一部を覆ってよく、全部を覆ってもよい。図８の例では、第２フィールドプレート９３－２は第１導電型領域８４の一部を覆っている。第２フィールドプレート９３－２は、外側プレート９６または外側電極９７と重なる位置まで延伸してもよい。これにより、第１導電型領域８４の全体を、第２フィールドプレート９３－２、外側プレート９６および外側電極９７で覆うことができる。
　図９は、半導体装置１００の他の例を示す図である。本例の半導体装置１００は、絶縁膜９５以外の構造は、本明細書および図面において説明したいずれかの例と同様である。本例の絶縁膜９５は、少なくとも一部が半導体基板１０の上面２１よりも上方に配置されている。この場合の上面２１は、半導体基板１０の面のうち、最も上方に位置する面を指す。つまり、上面２１に溝が形成されている場合、当該溝の底面は本例の上面２１には該当しない。
　絶縁膜９５は、Ｚ軸方向の厚みの５０％以上が上面２１よりも上方に配置されてよく、８０％以上が上面２１よりも上方に配置されてよく、１００％が上面２１よりも上方に配置されてもよい。本例の絶縁膜９５は、平坦な上面２１を酸化して形成した熱酸化膜である。本例によれば、絶縁膜９５を容易に形成できる。本明細書および図面において説明したいずれの例においても、図３に示した絶縁膜９５を適用してよく、図９に示した絶縁膜９５を適用してもよい。
　図１０は、半導体装置１００の他の例を示す図である。本例の半導体装置１００は、第１フィールドプレート９３－１および外周ゲート配線１３０以外の構造は、本明細書および図面において説明したいずれかの例と同様である。本例の第１フィールドプレート９３－１および外周ゲート配線１３０は、上面視において重なるように配置されている。図１０の例では、第１フィールドプレート９３－１と外周ゲート配線１３０－１とが重なっているが、第１フィールドプレート９３－１と外周ゲート配線１３０－２とが重なっていてもよい。本例の第１フィールドプレート９３－１は、ウェル領域１１および第１ガードリング９２－１の間の第１導電型領域８４の一部だけを覆ってよく、全体を覆ってもよい。
　図１１は、フィールドプレート９３と半導体基板１０との間に設けられた絶縁膜の厚みｔを説明する図である。図１１では第１フィールドプレート９３－１の下方の絶縁膜の厚みｔを説明するが、第２フィールドプレート９３－２の下方の絶縁膜の厚みｔも同様であってよい。本例では、第１フィールドプレート９３－１の下方の絶縁膜９５および絶縁膜１９５の厚みの和をｔとする。また、絶縁膜９５および絶縁膜１９５をまとめて、絶縁膜９５等と称する。
　第１フィールドプレート９３－１がウェル領域１１に向かって延伸するので、第１導電型領域８４から絶縁膜９５等に入った等電位線１１０は、絶縁膜９５等の内部をＸ軸方向に向かって延びる。このため、絶縁膜９５等の厚みｔが小さいと、絶縁膜９５等の内部において等電位線１１０の間隔が小さくなり、絶縁膜９５等の単位厚みあたりに印加される電界強度が大きくなってしまう。そこで、絶縁膜９５等の厚みｔ（ｃｍ）は、下式を満たすことが好ましい。厚みｔは、Ｚ軸方向における厚みであってよい。
　（φ０－φ１）／ＥＣ＜ｔ・・・式（１）
　なおφ０は、エミッタ電極５２およびコレクタ電極２４の間に定格電圧の逆バイアスを印加した場合のウェル領域の電位（本例ではエミッタ電位、Ｖ）、φ１は、エミッタ電極５２およびコレクタ電極２４の間に定格電圧の逆バイアスを印加した場合の第１フィールドプレート９３－１の電位（Ｖ）、ＥＣは臨界電界強度（Ｖ／ｃｍ）である。
　また、第２フィールドプレート９３－２の下方の絶縁膜等の厚みｔは、下式を満たすことが好ましい。
　（φｎ－φｎ＋１）／ＥＣ＜ｔ・・・式（２）
　なおφｎ＋１は、エミッタ電極５２およびコレクタ電極２４の間に定格電圧の逆バイアスを印加した場合の第２フィールドプレート９３－２の電位、φｎは、エミッタ電極５２およびコレクタ電極２４の間に定格電圧の逆バイアスを印加した場合の当該第２フィールドプレート９３－２よりも一つ内側に配置されたフィールドプレート９３の電位である。
　電位差φ０－φ１またはφｎ－φｎ＋１は、上述した定格電圧を、ウェル領域１１から端辺１０２までに配置されたガードリング９２の個数で除算した値Ｘを用いて近似してもよい。例えば定格電圧が１２００Ｖで、ガードリング９２の個数が１２個の場合、上述した電位差はＸ＝１００Ｖを用いて近似できる。上述した電位差は、値Ｘの０．５倍以上、２倍以下であってよい。上述した電位差は、値Ｘの０．７倍以上であってよく、０．９倍以上であってよく、１倍であってもよい。上述した電位差は、値Ｘの１．５倍以下であってよく、１．１倍以下であってもよい。なお、上記の電位は、周知のデバイス・シミュレーションにより算出することが可能である。
　図１２は、フィールドプレート９３の構造例を示す図である。第１フィールドプレート９３－１を示しているが、第２フィールドプレート９３－２も同様の構造を有してよい。本例の第１フィールドプレート９３－１の内側延伸部８８は、第１部分１２１および第２部分１２２を有する。
　第１部分１２１は、上方部８６に接続され、上方部８６からウェル領域１１の方向に延伸する。第１部分１２１は、第１導電型領域８４の上方に配置されている。第２部分１２２は、第１部分１２１に接続され、第１部分１２１からウェル領域１１の方向に延伸する。第１部分１２１は、ウェル領域１１の上方まで延伸していてよく、ウェル領域１１とは重ならないように設けられてもよい。
　第２部分１２２の少なくとも一部は、第１部分１２１よりも上方に配置されている。これにより、第２部分１２２の下方の絶縁膜９５の厚みは、第１部分１２１の下方の絶縁膜９５の厚みよりも大きい。第２部分１２２の下方の絶縁膜９５の厚みは、第１部分１２１の下方の絶縁膜９５の厚みの１．３倍以上であってよく、１．５倍以上であってよく、２倍以上であってもよい。
　内側延伸部８８の先端に近づくほど、絶縁膜９５の内部をＸ軸方向に延びる等電位線１１０の本数は増加するので、電界が集中しやすくなる。これに対して本例によれば、内側延伸部８８の先端近傍の下方の絶縁膜９５の厚みを大きくできるので、電界集中を緩和して絶縁破壊を抑制できる。
　図１２では、内側延伸部８８を例として説明したが、外側延伸部８９が第１部分１２１および第２部分１２２を有してもよい。この場合第１部分１２１は、上方部８６に接続されて、端辺１０２の方向に延伸する部分である。また第２部分１２２は、第１部分１２１に接続されて、端辺１０２の方向に延伸する部分である。
　また、外周ゲート配線１３０が、第１部分１２１および第２部分１２２を有してもよい。図１２の例では、外周ゲート配線１３０－２が第１部分１２１および第２部分１２２を有している。
　図１３は、内側延伸部８８の他の構造例を示す図である。本例の内側延伸部８８は、第２部分１２２を有する。本例の第２部分１２２は、上方部８６に接続されてウェル領域１１に向かって延伸する。第２部分１２２は、上方部８６よりも上方に配置されている。本例によっても、絶縁膜９５における電界集中を緩和できる。図１２において説明した例と同様に、図１３に示した構造は、外側延伸部８９に適用してよく、第２フィールドプレート９３－２の内側延伸部８８または外側延伸部８９の少なくとも一方に適用してよく、外周ゲート配線１３０に適用してもよい。
　図１４は、第１フィールドプレート９３－１および外周ゲート配線１３０の構造例を示す図である。第１フィールドプレート９３－１および外周ゲート配線１３０以外の構造は、本明細書および図面において説明したいずれかの例と同様である。
　本例の第１フィールドプレート９３－１は、外周ゲート配線１３０と重なる位置まで設けられている。図１４の例では、第１フィールドプレート９３－１は、外周ゲート配線１３０－２と重なっている。第１フィールドプレート９３－１の長さＬ２は、第１導電型領域８４の長さＬ１より短くてよく、長さＬ１と同一であってよく、長さＬ１より長くてもよい。
　外周ゲート配線１３０－２は、第１導電型領域８４と重なる位置まで延伸して設けられてよい。本例の第１フィールプレート９３－１の内側延伸部８８の一部は、外周ゲート配線１３０－２と半導体基板１０との間に設けられている。内側延伸部８８と外周ゲート配線１３０－２との間には、内側延伸部８８と外周ゲート配線１３０－２とを分離する絶縁膜９５が設けられる。図１１における等電位線１１０は、当該絶縁膜９５を通る。内側延伸部８８と外周ゲート配線１３０－２との間の絶縁膜９５の厚みｔ２も、式（１）を満たすことが好ましい。
　本例によれば、内側延伸部８８と外周ゲート配線１３０－２との間の絶縁膜９５の上面に電荷が到達しても、外周ゲート配線１３０－２により引き抜くことができるので、電荷の蓄積を抑制できる。また、電位が高くなる第１フィールドプレート９３－１を外周ゲート配線１３０－２よりも下方に設けることで、空乏層がＸ軸方向に伸びにくくなり、エッジ終端構造部９０を短くできる。
　第１フィールドプレート９３－１の内側延伸部８８が第１導電型領域８４と重なる長さＬ２は、外周ゲート配線１３０－２が第１導電型領域８４と重なる長さＬ３よりも大きくてよい。なおＬ２＞Ｌ３の関係は、内側延伸部８８が外周ゲート配線１３０－２と重なっていない場合であっても同様である。
　図１５は、第２フィールドプレート９３－２の構造例を示す図である。図１５においては、隣り合う２つの第２ガードリング９２－２ａ、９２－２ｂと、隣り合う２つの第２フィールドプレート９３－２ａ、９３－２ｂとを示している。第２フィールドプレート９３－２ｂは、第２フィールドプレート９３－２ａの外側に配置されている。第２ガードリング９２－２ｂは、第２ガードリング９２－２ａの外側に配置されている。
　本例の隣り合う２つの第２フィールドプレート９３－２は、上面視において互いに重なる部分を有している。本例においても図１４の例と同様に、互いに重なる２つの第２フィールドプレート９３－２のうち、ウェル領域１１からより遠くに配置された第２フィールドプレート９３－２ｂの一部が、他方の第２フィールドプレート９３－２ａの下方に配置されている。
　それぞれの第２フィールドプレート９３－２は、第１フィールドプレート９３－１と同様に、上方部８６、内側延伸部８８および外側延伸部８９を有する。外側の第２フィールドプレート９３－２ｂの内側延伸部８８は、内側の第２フィールドプレート９３－２ａの外側延伸部８９と重なる位置まで設けられている。それぞれの内側延伸部８８の長さＬ４は、第１導電型領域８４の長さＬ１より短くてよく、長さＬ１と同一であってよく、長さＬ１より長くてもよい。
　それぞれの外側延伸部８９は、第１導電型領域８４と重なる位置まで延伸して設けられてよい。本例において外側の第２フィールプレート９３－２ｂの内側延伸部８８の一部は、内側の第２フィールドプレート９３－２ａの外側延伸部８９と半導体基板１０との間に設けられている。内側延伸部８８と外側延伸部８９の間には、内側延伸部８８と外側延伸部８９とを分離する絶縁膜９５が設けられる。内側延伸部８８と外側延伸部８９とを分離する絶縁膜９５の厚みｔ４は、式（２）を満たすことが好ましい。また、内側延伸部８８の下方にある絶縁膜９５等の厚みｔ３も、式（２）を満たすことが好ましい。
　外側の第２フィールドプレート９３－２ｂの内側延伸部８８が第１導電型領域８４と重なる長さＬ４は、内側の第２フィールドプレート９３－２ａの外側延伸部８９が第１導電型領域８４と重なる長さＬ５よりも大きくてよい。つまり、ウェル領域１１と半導体基板１０の端辺１０２とを結ぶ方向において、内側延伸部８８は外側延伸部８９よりも長い。なおＬ４＞Ｌ５の関係は、内側延伸部８８が外側延伸部８９と重なっていない場合であっても同様である。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、３０・・・ダミートレンチ部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、４０・・・ゲートトレンチ部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、５２・・・エミッタ電極、５４・・・コンタクトホール、６０、６１・・・メサ部、７０・・・トランジスタ部、７２・・・電荷、７４・・・電荷、８０・・・ダイオード部、８１・・・延長領域、８２・・・カソード領域、８３・・・部分、８４・・・第１導電型領域、９０・・・エッジ終端構造部、９２・・・ガードリング、９３・・・フィールドプレート、８６・・・上方部、８８・・・内側延伸部、８９・・・外側延伸部、９４・・・フィールド電極、９５・・・絶縁膜、９６・・・外側プレート、９７・・・外側電極、９８・・・チャネルストッパ、１００・・・半導体装置、１０２・・・端辺、１１０・・・等電位線、１１２・・・ゲートパッド、１２１・・・第１部分、１２２・・・第２部分、１３０・・・外周ゲート配線、１３１・・・活性側ゲート配線、１３２・・・コンタクトホール、１６０・・・活性部、１９５・・・絶縁膜、２０１、２０２、２０３、２０４、２０５・・・特性

Claims (17)

  1. 　上面および下面を有し、第１導電型のドリフト領域が設けられた半導体基板と、
    　前記半導体基板に設けられた活性部と、
    　前記半導体基板において前記活性部と前記半導体基板の端辺との間に設けられたエッジ終端構造部と、
    　前記半導体基板において前記活性部と前記エッジ終端構造部との間に設けられ、前記半導体基板の前記上面に露出する第２導電型のウェル領域と
    　を備え、
    　前記エッジ終端構造部は、
    　前記ウェル領域と前記半導体基板の前記端辺の間に１つ以上設けられ、前記半導体基板の前記上面に露出する第２導電型のガードリングと、
    　１つ以上の前記ガードリングのうち前記ウェル領域に最も近い第１ガードリングと、前記ウェル領域との間に設けられた第１導電型領域と、
    　前記半導体基板の前記上面の上方に設けられ、前記第１ガードリングと接続された第１フィールドプレートと
    　を有し、
    　前記第１フィールドプレートは、
    　前記第１ガードリングの上方において前記第１ガードリングと重なる上方部と、
    　前記上方部から前記ウェル領域の方向に延伸し、前記第１ガードリングと前記ウェル領域との間の前記第１導電型領域の９０％以上と重なる延伸部と
    　を含む半導体装置。
  2. 　前記第１フィールドプレートがポリシリコンを含む
    　請求項１に記載の半導体装置。
  3. 　前記ウェル領域の上方に設けられたウェルプレートを更に備え、
    　前記ウェル領域と前記第１ガードリングとを結ぶ方向において、前記第１フィールドプレートの前記延伸部が前記第１導電型領域と重なる長さは、前記ウェルプレートが前記第１導電型領域と重なる長さよりも大きい
    　請求項１に記載の半導体装置。
  4. 　前記ウェル領域と前記第１ガードリングとを結ぶ方向において、前記第１導電型領域は、前記第１フィールドプレートおよび前記ウェルプレートのいずれとも重ならない部分を有する
    　請求項３に記載の半導体装置。
  5. 　前記第１フィールドプレートは、前記ウェル領域と重なる位置まで設けられている
    　請求項１に記載の半導体装置。
  6. 　前記第１フィールドプレートは、前記ウェルプレートと重なる位置まで設けられている
    　請求項３に記載の半導体装置。
  7. 　前記第１フィールドプレートと前記ウェルプレートとの間には、前記第１フィールドプレートと前記ウェルプレートとを分離する絶縁膜が設けられている
    　請求項６に記載の半導体装置。
  8. 　前記第１フィールドプレートの一部は、前記ウェルプレートと前記半導体基板との間に設けられている
    　請求項６に記載の半導体装置。
  9. 　前記半導体基板の前記上面の上方に設けられ、前記第１ガードリング以外の前記ガードリングに接続された１つ以上の第２フィールドプレートを更に備え、
    　少なくとも１つの前記第２フィールドプレートは、１つの前記ガードリングの上方から、隣り合う他の前記ガードリングの上方まで設けられている
    　請求項１から８のいずれか一項に記載の半導体装置。
  10. 　前記少なくとも１つの前記第２フィールドプレートは、隣り合う他の前記ガードリングの一部を覆う
    　請求項９に記載の半導体装置。
  11. 　前記半導体基板の前記上面の上方に設けられ、前記第１ガードリング以外の前記ガードリングに接続された２つ以上の第２フィールドプレートを更に備え、
    　隣り合う２つの前記ガードリングに設けられた２つの前記第２フィールドプレートが、互いに重なる部分を有する
    　請求項１から８のいずれか一項に記載の半導体装置。
  12. 　互いに重なる２つの前記第２フィールドプレートのうち、前記ウェル領域からより遠くに配置された前記第２フィールドプレートが、他方の前記第２フィールドプレートの下方に配置されている
    　請求項１１に記載の半導体装置。
  13. 　互いに重なる２つの前記第２フィールドプレートのそれぞれは、前記ガードリングの上方において前記ガードリングと重なる上方部を有し、
    　互いに重なる２つの前記第２フィールドプレートのうち、前記ウェル領域からより遠くに配置された前記第２フィールドプレートは、前記上方部から前記ウェル領域の方向に延伸する内側延伸部を有し、
    　互いに重なる２つの前記第２フィールドプレートのうち、他方の前記第２フィールドプレートは、前記上方部から前記ウェル領域とは逆側に延伸する外側延伸部を有し、
    　前記ウェル領域と前記半導体基板の端辺とを結ぶ方向において、前記内側延伸部は前記外側延伸部よりも長い
    　請求項１１に記載の半導体装置。
  14. 　前記第１フィールドプレートと前記半導体基板との間に設けられた絶縁膜を更に備え、
    　前記絶縁膜の少なくとも一部が、前記半導体基板の内部に配置されている
    　請求項１から８のいずれか一項に記載の半導体装置。
  15. 　前記第１フィールドプレートと前記半導体基板との間に設けられた絶縁膜を更に備え、
    　前記絶縁膜の少なくとも一部が、前記半導体基板の前記上面よりも上方に配置されている
    　請求項１から８のいずれか一項に記載の半導体装置。
  16. 　前記第１フィールドプレートの下方に設けられた前記絶縁膜の厚みが、下式を満たす
    　（φ０－φ１）／ＥＣ＜ｔ
    　ただしφ０は前記ウェル領域の電位、φ１は前記第１フィールドプレートの電位、ｔは前記絶縁膜の厚み、ＥＣは前記絶縁膜の臨界電界強度である
    　請求項１４に記載の半導体装置。
  17. 　前記第１フィールドプレートの前記延伸部は、
    　前記上方部に接続され、前記上方部から前記ウェル領域の方向に延伸する第１部分と、
    　前記第１部分に接続され、前記第１部分から前記ウェル領域の方向に延伸し、少なくとも一部が前記第１部分よりも上方に配置された第２部分と
    　を有する請求項１から８のいずれか一項に記載の半導体装置。
PCT/JP2022/047683 2021-12-23 2022-12-23 半導体装置 WO2023120715A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE112022001956.5T DE112022001956T5 (de) 2021-12-23 2022-12-23 Halbleitervorrichtung
JP2023569581A JPWO2023120715A1 (ja) 2021-12-23 2022-12-23
CN202280036923.5A CN117397038A (zh) 2021-12-23 2022-12-23 半导体装置
US18/513,672 US20240088214A1 (en) 2021-12-23 2023-11-20 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021209023 2021-12-23
JP2021-209023 2021-12-23

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/513,672 Continuation US20240088214A1 (en) 2021-12-23 2023-11-20 Semiconductor device

Publications (1)

Publication Number Publication Date
WO2023120715A1 true WO2023120715A1 (ja) 2023-06-29

Family

ID=86902821

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/047683 WO2023120715A1 (ja) 2021-12-23 2022-12-23 半導体装置

Country Status (5)

Country Link
US (1) US20240088214A1 (ja)
JP (1) JPWO2023120715A1 (ja)
CN (1) CN117397038A (ja)
DE (1) DE112022001956T5 (ja)
WO (1) WO2023120715A1 (ja)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4936513B1 (ja) * 1970-05-22 1974-10-01
JPS592368A (ja) * 1982-05-28 1984-01-07 シ−メンス・アクチエンゲゼルシヤフト プレ−ナ形半導体素子
JPS5976466A (ja) * 1982-10-25 1984-05-01 Mitsubishi Electric Corp プレ−ナ形半導体装置
JPH0697469A (ja) * 1992-09-17 1994-04-08 Hitachi Ltd プレーナ接合を有する半導体装置
JP2000243978A (ja) * 1999-02-19 2000-09-08 Matsushita Electronics Industry Corp 高耐圧半導体装置
JP2009099863A (ja) * 2007-10-18 2009-05-07 Toshiba Corp 半導体装置、及び半導体装置の製造方法
WO2020080295A1 (ja) * 2018-10-18 2020-04-23 富士電機株式会社 半導体装置および製造方法
JP2021182614A (ja) * 2019-06-17 2021-11-25 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306937A (ja) 1995-04-28 1996-11-22 Fuji Electric Co Ltd 高耐圧半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4936513B1 (ja) * 1970-05-22 1974-10-01
JPS592368A (ja) * 1982-05-28 1984-01-07 シ−メンス・アクチエンゲゼルシヤフト プレ−ナ形半導体素子
JPS5976466A (ja) * 1982-10-25 1984-05-01 Mitsubishi Electric Corp プレ−ナ形半導体装置
JPH0697469A (ja) * 1992-09-17 1994-04-08 Hitachi Ltd プレーナ接合を有する半導体装置
JP2000243978A (ja) * 1999-02-19 2000-09-08 Matsushita Electronics Industry Corp 高耐圧半導体装置
JP2009099863A (ja) * 2007-10-18 2009-05-07 Toshiba Corp 半導体装置、及び半導体装置の製造方法
WO2020080295A1 (ja) * 2018-10-18 2020-04-23 富士電機株式会社 半導体装置および製造方法
JP2021182614A (ja) * 2019-06-17 2021-11-25 富士電機株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
US20240088214A1 (en) 2024-03-14
JPWO2023120715A1 (ja) 2023-06-29
CN117397038A (zh) 2024-01-12
DE112022001956T5 (de) 2024-01-11

Similar Documents

Publication Publication Date Title
JP7268743B2 (ja) 半導体装置
JP7497744B2 (ja) 半導体装置
JP7272454B2 (ja) 半導体装置および半導体装置の製造方法
WO2022239285A1 (ja) 半導体装置
JP2020205408A (ja) 半導体装置
JP7473075B2 (ja) 半導体装置
WO2022239284A1 (ja) 半導体装置
WO2023120715A1 (ja) 半導体装置
WO2022158053A1 (ja) 半導体装置
WO2023224059A1 (ja) 半導体装置
WO2023063411A1 (ja) 半導体装置
WO2023063412A1 (ja) 半導体装置および半導体装置の製造方法
WO2023140254A1 (ja) 半導体装置
US20240055483A1 (en) Semiconductor device
WO2022244802A1 (ja) 半導体装置および製造方法
JP2023042781A (ja) 半導体装置および製造方法
US20240072110A1 (en) Semiconductor device and manufacturing method of semiconductor device
WO2023145805A1 (ja) 半導体装置および製造方法
JP2023170200A (ja) 半導体装置
JP2023043137A (ja) 半導体装置および製造方法
WO2022249753A1 (ja) 半導体装置
JP2023120081A (ja) 半導体装置
JP2024035557A (ja) 半導体装置
JP2024067536A (ja) 半導体装置
CN118053898A (zh) 半导体装置及半导体装置的制造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22911416

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202280036923.5

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 112022001956

Country of ref document: DE

WWE Wipo information: entry into national phase

Ref document number: 2023569581

Country of ref document: JP