JPH03201452A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH03201452A JPH03201452A JP1340202A JP34020289A JPH03201452A JP H03201452 A JPH03201452 A JP H03201452A JP 1340202 A JP1340202 A JP 1340202A JP 34020289 A JP34020289 A JP 34020289A JP H03201452 A JPH03201452 A JP H03201452A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置およびその製造方法に関し、特に
、１つのチップ上に高電圧の島と低電圧の島が形成され
る場合に、高電圧の島の耐圧を効果的に高め、かつ高電
圧の島の電位を低電圧の島でモニタするのに用いる信号
を導出するのに適した半導体装置およびその製造方法に
関する。
、１つのチップ上に高電圧の島と低電圧の島が形成され
る場合に、高電圧の島の耐圧を効果的に高め、かつ高電
圧の島の電位を低電圧の島でモニタするのに用いる信号
を導出するのに適した半導体装置およびその製造方法に
関する。
第３３図はモータなどの負荷を駆動するためのハーフブ
リッジ回路の１相を示す回路図である。
リッジ回路の１相を示す回路図である。
図において、高電圧電源＋Ｖと接地間には絶縁ゲート型
バイポーラトランジスタ（以下ＩＧＢＴという）１．２
がトーテムポール接続されている。
バイポーラトランジスタ（以下ＩＧＢＴという）１．２
がトーテムポール接続されている。
またＩＧＢＴｌ、２にはフライホイールダイオード３，
４がそれぞれ並列接続されている。ＩＧＢＴｌ、２をオ
ン／オフ制御するための制御回路は半導体チップ５上に
形成されている。この制御回路は、制御ロジック６と、
制御ロジック６からの信号に応答してＩＧＢＴＩ、２の
ゲート駆動信号を生成するための駆動回路７，８と、制
御ロジック６からの信号をレベルシフトして高圧側の駆
動回路７に与えるための高耐圧スイッチング素子９とか
ら成る。高耐圧スイッチング素子９は、制御ロジック６
からの信号に応答して所定の態様にスイッチングされる
ことにより、制御ロジック６からの指令を高圧側の駆動
回路７に与える。
４がそれぞれ並列接続されている。ＩＧＢＴｌ、２をオ
ン／オフ制御するための制御回路は半導体チップ５上に
形成されている。この制御回路は、制御ロジック６と、
制御ロジック６からの信号に応答してＩＧＢＴＩ、２の
ゲート駆動信号を生成するための駆動回路７，８と、制
御ロジック６からの信号をレベルシフトして高圧側の駆
動回路７に与えるための高耐圧スイッチング素子９とか
ら成る。高耐圧スイッチング素子９は、制御ロジック６
からの信号に応答して所定の態様にスイッチングされる
ことにより、制御ロジック６からの指令を高圧側の駆動
回路７に与える。
半導体チップ５は、制御ロジック６および駆動回路８を
含む低電圧領域と、駆動回路７および高耐圧スイッチン
グ素子９を含む高電圧領域とを含んでいる。従来、拡散
分離によって１チツプ上に高電圧領域と低電圧領域とを
形成する場合、第３４図に示すように、表面から基板に
達する拡散を利用することにより、分離したい領域（島
）９ａ。
含む低電圧領域と、駆動回路７および高耐圧スイッチン
グ素子９を含む高電圧領域とを含んでいる。従来、拡散
分離によって１チツプ上に高電圧領域と低電圧領域とを
形成する場合、第３４図に示すように、表面から基板に
達する拡散を利用することにより、分離したい領域（島
）９ａ。
９ｂを、反対導電型の拡散領域１０で囲むことが行われ
ている。例えば島９ａが高電圧の島、島９ｂが低電圧の
島であってもよい。拡散深さをあまり深くすることは現
実的でないので、エピタキシャル層１１の厚みは比較的
薄く制限され、この薄い厚みの島９ａに高耐圧素子を形
成しなければならない。
ている。例えば島９ａが高電圧の島、島９ｂが低電圧の
島であってもよい。拡散深さをあまり深くすることは現
実的でないので、エピタキシャル層１１の厚みは比較的
薄く制限され、この薄い厚みの島９ａに高耐圧素子を形
成しなければならない。
この技術については、ＵＳＰ４２９２６４２に開示があ
る。第３５図は、そのＵＳＰに開示された薄いエピタキ
シャル層を使用した高耐圧ダイオードを示す断面図であ
る。ｐ−基板１２上に薄いｎ−エピタキシャル層１３が
形成され、そのｎエピタキシャル層１３の表面からｐ−
基板１２に達するｐ＋拡散領域１４が設けられている。
る。第３５図は、そのＵＳＰに開示された薄いエピタキ
シャル層を使用した高耐圧ダイオードを示す断面図であ
る。ｐ−基板１２上に薄いｎ−エピタキシャル層１３が
形成され、そのｎエピタキシャル層１３の表面からｐ−
基板１２に達するｐ＋拡散領域１４が設けられている。
またｎ−エピタキシャル層１３の表面にはｎ 拡散領域
１５が設けられている。軸Ｒは回転の中心であり、ｐ＋
拡散領域１４がｎ−エピタキシャル層１３およびｎ＋拡
散領域１５をとり囲んで分離した構造になっている。
１５が設けられている。軸Ｒは回転の中心であり、ｐ＋
拡散領域１４がｎ−エピタキシャル層１３およびｎ＋拡
散領域１５をとり囲んで分離した構造になっている。
点線は、ｐ＋拡散領域１４とｎ＋拡散領域１５間に高電
圧＋Ｖを印加した場合のｐｎ接合からの空乏層の伸びを
示す。図面上部のグラフは表面の電界の強さを示し、右
側部のグラフは深さに応じた電界の強さを示す。いま、
基板１２とエピタキシャル層１３間の接合を第１ｐｎ接
合Ｊ １拡散り 領域１４とエピタキシャル層１３間の接合を第２ｐｎ接
合Ｊ とする。第１ｐｎ接合Ｊ１はｐ とｎ の接合で
あるので空乏層は接合から両側に延びるが、第２ｐｎ接
合Ｊ２はｐ＋とｎ−の接合であるので空乏層は接合から
片側（ｎ−側）にだけ延びる。したがって、１次元で考
えると、すなわち第１．第２ｐｎ接合Ｊ、Ｊ２を無限平
面接合と仮定すると、第２ｐｎ接合Ｊ２は第１ｐｎ接合
Ｊｌの１／２の耐圧しか出ない。したがって、ダイオー
ドの耐圧は第２ｐｎ接合Ｊ２によって決定される。しか
しながら、エピタキシャル層１３の厚みｄが小さいと、
第１ｐｎ接合Ｊ、からの空乏層の延びが第２ｐｎ接合Ｊ
２から延びる空乏層の形状を変形させ、結果としてエピ
タキシャル層１３の表面において空乏層は横方向（図中
右方向）により多く延びることになる。その結果、表面
電界が緩和される。
圧＋Ｖを印加した場合のｐｎ接合からの空乏層の伸びを
示す。図面上部のグラフは表面の電界の強さを示し、右
側部のグラフは深さに応じた電界の強さを示す。いま、
基板１２とエピタキシャル層１３間の接合を第１ｐｎ接
合Ｊ １拡散り 領域１４とエピタキシャル層１３間の接合を第２ｐｎ接
合Ｊ とする。第１ｐｎ接合Ｊ１はｐ とｎ の接合で
あるので空乏層は接合から両側に延びるが、第２ｐｎ接
合Ｊ２はｐ＋とｎ−の接合であるので空乏層は接合から
片側（ｎ−側）にだけ延びる。したがって、１次元で考
えると、すなわち第１．第２ｐｎ接合Ｊ、Ｊ２を無限平
面接合と仮定すると、第２ｐｎ接合Ｊ２は第１ｐｎ接合
Ｊｌの１／２の耐圧しか出ない。したがって、ダイオー
ドの耐圧は第２ｐｎ接合Ｊ２によって決定される。しか
しながら、エピタキシャル層１３の厚みｄが小さいと、
第１ｐｎ接合Ｊ、からの空乏層の延びが第２ｐｎ接合Ｊ
２から延びる空乏層の形状を変形させ、結果としてエピ
タキシャル層１３の表面において空乏層は横方向（図中
右方向）により多く延びることになる。その結果、表面
電界が緩和される。
次の条件式
％式％
（（）
を満足することにより、表面電界は第１ｐｎ接合Ｊ１と
同程度あるいはそれ以下に緩和され、ダイオードの耐圧
が第１ｐｎ接合Ｊ１の１次元耐圧近くまで上昇する。こ
こでＮはｎ−エピタキシャル層１３の不純物濃度、εは
半導体材料の比誘電率、Ｅは最大電界、ＶＢはブレーク
ダウン電圧、Ｌはｐ＋拡散領域１４とｎ＋拡散領域１５
との間の距離である。
同程度あるいはそれ以下に緩和され、ダイオードの耐圧
が第１ｐｎ接合Ｊ１の１次元耐圧近くまで上昇する。こ
こでＮはｎ−エピタキシャル層１３の不純物濃度、εは
半導体材料の比誘電率、Ｅは最大電界、ＶＢはブレーク
ダウン電圧、Ｌはｐ＋拡散領域１４とｎ＋拡散領域１５
との間の距離である。
第３３図のスイッチング素子９は高耐圧を有さなければ
ならない。また低電圧の島の制御ロジック９は、保護動
作のため、図中電線で示すように、高電圧の島の電位を
モニタする必要がある。高電圧の島の高い電位をそのま
ま低電圧の島の低耐圧素子に人力するとその素子が破壊
されるので、何らかの方法で間接的にセンスしなければ
ならない。
ならない。また低電圧の島の制御ロジック９は、保護動
作のため、図中電線で示すように、高電圧の島の電位を
モニタする必要がある。高電圧の島の高い電位をそのま
ま低電圧の島の低耐圧素子に人力するとその素子が破壊
されるので、何らかの方法で間接的にセンスしなければ
ならない。
この技術については、「Ｐｒｏｃｅｅｄｌｎｇｓ ｏｒ
ｔｈｅ １９８５１ｎｔｃ３ｒｎａｔ１０ｎａｌ Ｅｌ
ｅｃｔｒｏｎ ＤｅｖｉＣｅＭｅｅｔｉｎｇ。
ｔｈｅ １９８５１ｎｔｃ３ｒｎａｔ１０ｎａｌ Ｅｌ
ｅｃｔｒｏｎ ＤｅｖｉＣｅＭｅｅｔｉｎｇ。
Ｐ、３７〜４１Ｊに記載されたＥｒ１ｃ Ｊ、 Ｗｌ！
ｄｉ等の論文ｒ５００Ｖ ８１ＭＯ３ＴＥＣＩＩＮＯＬ
ＯＧＹ ＡＮＤ ＩＴＳ ＡＰＰＬＩＣＡＴＩＯＮＳＪ
に開示がある。第３６図はこの論文に開示されたセンス
端子を有する高耐圧ｎｐｎ ）ランジスタを示す断面図
である。このｎｐｎ ）ランジスタは、第３５図の構造
に加え、ｐ−基板１２とｎ−エピタキシャル層１３の界
面に形成されたｎ＋埋込み領域１６、ｎ エピタキシャ
ル層１３の表面からｎ＋埋込み領域１６に達するｎ＋拡
散領域１７、ｎ エピタキシャル層１３の表面に形成さ
れたｐ拡散領域１８、およびｐ拡散領域１８の表面に形
成されたｎ＋拡散領域１つを有している。記号Ｃ１Ｅ、
Ｂ、ＳＥＮはそれぞれコレクタ、エミッタベース、セン
ス端子を示す。
ｄｉ等の論文ｒ５００Ｖ ８１ＭＯ３ＴＥＣＩＩＮＯＬ
ＯＧＹ ＡＮＤ ＩＴＳ ＡＰＰＬＩＣＡＴＩＯＮＳＪ
に開示がある。第３６図はこの論文に開示されたセンス
端子を有する高耐圧ｎｐｎ ）ランジスタを示す断面図
である。このｎｐｎ ）ランジスタは、第３５図の構造
に加え、ｐ−基板１２とｎ−エピタキシャル層１３の界
面に形成されたｎ＋埋込み領域１６、ｎ エピタキシャ
ル層１３の表面からｎ＋埋込み領域１６に達するｎ＋拡
散領域１７、ｎ エピタキシャル層１３の表面に形成さ
れたｐ拡散領域１８、およびｐ拡散領域１８の表面に形
成されたｎ＋拡散領域１つを有している。記号Ｃ１Ｅ、
Ｂ、ＳＥＮはそれぞれコレクタ、エミッタベース、セン
ス端子を示す。
コレクタ端子Ｃの印加電圧を上昇させると、Ｘ、の部分
では上下から空乏層が延びてくるので、ＪＦＥＴとして
作用する。Ｘ、の部分が完全に空２層で満たされると、
Ｘｊの部分より左のｎ＋埋込み領域１６およびｎ 拡散
領域１７の電位はＸ、の部分よりも右の領域の電位とは
切り離され、それ以後、コレクタ端子Ｃの電位上昇分は
Ｘ、の部分よりも右の領域が空乏化することにより吸収
される。
では上下から空乏層が延びてくるので、ＪＦＥＴとして
作用する。Ｘ、の部分が完全に空２層で満たされると、
Ｘｊの部分より左のｎ＋埋込み領域１６およびｎ 拡散
領域１７の電位はＸ、の部分よりも右の領域の電位とは
切り離され、それ以後、コレクタ端子Ｃの電位上昇分は
Ｘ、の部分よりも右の領域が空乏化することにより吸収
される。
第３６図の構造の等価回路は第３７図に示すようになる
。すなわち、ｎｐｎ トランジスタ２０とＪＦＥＴ２１
のカスコード接続によりセンス端子を有する高耐圧ｎｐ
ｎ）ランジスタが形成されている。センス端子ＳＥＮの
電圧は第３８図に示すような曲線を描くので、ＪＦＥ７
２１の設計を最適化することによりセンス電圧を低く抑
えておくことが可能である。そしてこのセンス電圧をモ
ニタすることにより、間接的に、高電圧の領域（Ｘ、の
部分よりも右の領域）の電位を検知することができる。
。すなわち、ｎｐｎ トランジスタ２０とＪＦＥＴ２１
のカスコード接続によりセンス端子を有する高耐圧ｎｐ
ｎ）ランジスタが形成されている。センス端子ＳＥＮの
電圧は第３８図に示すような曲線を描くので、ＪＦＥ７
２１の設計を最適化することによりセンス電圧を低く抑
えておくことが可能である。そしてこのセンス電圧をモ
ニタすることにより、間接的に、高電圧の領域（Ｘ、の
部分よりも右の領域）の電位を検知することができる。
センス電圧特性はＸ、の部分の長さを変えることにより
調整できる。また、高電圧保持領域であるＸ、よりも右
の領域は、第３５図の高耐圧ダイオードの技術により最
適化される必要がある。
調整できる。また、高電圧保持領域であるＸ、よりも右
の領域は、第３５図の高耐圧ダイオードの技術により最
適化される必要がある。
第３５図の構造では、耐圧を最適化するために、上記（
１）式の条件を満たすことが必要である。特に （１）
式の右半分の条件 Ｎｄ ≦ ５．ｌＸＩＯ３εＥ −（２）求して
いる。そして、最適化された状態では、表面電界は２つ
のピークをとり、それらはほぼ同じ強さとなる。しかし
、このような表面電界分布は、表面での電荷状態によっ
て左右されやすく、耐圧の信頼性に問題があった。
１）式の条件を満たすことが必要である。特に （１）
式の右半分の条件 Ｎｄ ≦ ５．ｌＸＩＯ３εＥ −（２）求して
いる。そして、最適化された状態では、表面電界は２つ
のピークをとり、それらはほぼ同じ強さとなる。しかし
、このような表面電界分布は、表面での電荷状態によっ
て左右されやすく、耐圧の信頼性に問題があった。
また、（２）式の制限により、ｎ−エピタキシャル層１
３の不純物濃度Ｎおよび厚みｄはそれ程大きくできず、
設計の自由度が小さい。その結果、ｎ エピタキシャル
層１３の不純物濃度が上げられないことによるオン抵抗
の増加や、ｎ−エピタキシャル層１３の厚みｄを大きく
できないことによる他の低電圧の島での耐圧低下やもれ
電流の増加という問題があった。
３の不純物濃度Ｎおよび厚みｄはそれ程大きくできず、
設計の自由度が小さい。その結果、ｎ エピタキシャル
層１３の不純物濃度が上げられないことによるオン抵抗
の増加や、ｎ−エピタキシャル層１３の厚みｄを大きく
できないことによる他の低電圧の島での耐圧低下やもれ
電流の増加という問題があった。
一方、第３６図の構造では、センス電圧特性をＸ、の部
分の長さにより制御している。Ｘｊの部分の長さはＪＦ
ＥＴのチャネル長であり、５００Ｖ耐圧クラスの素子に
おいて最低２０μｍは必要である。このため、ｐ＋拡散
領域１４やｎ＋拡散領域］７の存在を考慮すると、セン
スのための構造に大きな面積が必要であるという問題が
あった。
分の長さにより制御している。Ｘｊの部分の長さはＪＦ
ＥＴのチャネル長であり、５００Ｖ耐圧クラスの素子に
おいて最低２０μｍは必要である。このため、ｐ＋拡散
領域１４やｎ＋拡散領域］７の存在を考慮すると、セン
スのための構造に大きな面積が必要であるという問題が
あった。
またｐ拡散領域１８はトランジスタのベース領域である
ので、そのサイズを自由に変えるわけにはいかない。し
たがってＸ、の部分の長さを調節するには、どうしても
ｎ＋埋込み領域１６を設けることが必要となる。ところ
が、ｎ＋埋込み領域１６とｐ拡散領域１８の相対位置を
正確に保ったまま両者を形成するのは困難であり、結果
としてＸ、の部分の長さ、したがってセンス電圧特性の
ハラつきが大きくなるという問題があった。
ので、そのサイズを自由に変えるわけにはいかない。し
たがってＸ、の部分の長さを調節するには、どうしても
ｎ＋埋込み領域１６を設けることが必要となる。ところ
が、ｎ＋埋込み領域１６とｐ拡散領域１８の相対位置を
正確に保ったまま両者を形成するのは困難であり、結果
としてＸ、の部分の長さ、したがってセンス電圧特性の
ハラつきが大きくなるという問題があった。
さらに、センス電圧特性が第３８図に示すように、ＪＦ
ＥＴのチャネルが閉じるまで急激に上昇し、その後はと
んど上昇しない特性であるので、ＪＦＥＴのチャネルが
閉じた状態での電圧変化がセンスしにくいという問題が
あった。
ＥＴのチャネルが閉じるまで急激に上昇し、その後はと
んど上昇しない特性であるので、ＪＦＥＴのチャネルが
閉じた状態での電圧変化がセンスしにくいという問題が
あった。
この発明は上記のような問題点を解消するためになされ
たもので、表面電界分布が安定していて耐圧の信頼性が
高く、かつ使用できる層厚および層の不純物濃度の範囲
が広くて設計の自由度が高く、加えてバラつきが少なく
かつセンスのし易いセンス電圧特性を有するコンパクト
なセンス構造を備えた半導体装置およびその製造方法を
提供することを目的とする。
たもので、表面電界分布が安定していて耐圧の信頼性が
高く、かつ使用できる層厚および層の不純物濃度の範囲
が広くて設計の自由度が高く、加えてバラつきが少なく
かつセンスのし易いセンス電圧特性を有するコンパクト
なセンス構造を備えた半導体装置およびその製造方法を
提供することを目的とする。
この発明に係る半導体装置は、第１導電型の半導体基板
と、この半導体基板上に形成された島状の第２導電型の
第■の半導体領域と、半導体基板上に第１の半導体領域
をとり囲んで形成された第１導電型の第２の半導体領域
と、この第２の半導体領域の近傍において、第１の半導
体領域の表面に選択的に形成された第１導電型の第３の
半導体領域と、第１の半導体領域の中心付近の表面に形
成された電圧印加領域と、第２および第３の半導体領域
間の第１の半導体領域の表面上に、第２および第３の半
導体領域の表面とオーバラップするように形成された絶
縁膜と、この絶縁膜上に形成された導電膜と、第３の半
導体領域上に形成され、電流阻止状態において、電圧印
加領域に印加される電圧を検知するためのセンス電極と
を備えて構成されている。
と、この半導体基板上に形成された島状の第２導電型の
第■の半導体領域と、半導体基板上に第１の半導体領域
をとり囲んで形成された第１導電型の第２の半導体領域
と、この第２の半導体領域の近傍において、第１の半導
体領域の表面に選択的に形成された第１導電型の第３の
半導体領域と、第１の半導体領域の中心付近の表面に形
成された電圧印加領域と、第２および第３の半導体領域
間の第１の半導体領域の表面上に、第２および第３の半
導体領域の表面とオーバラップするように形成された絶
縁膜と、この絶縁膜上に形成された導電膜と、第３の半
導体領域上に形成され、電流阻止状態において、電圧印
加領域に印加される電圧を検知するためのセンス電極と
を備えて構成されている。
また、この発明に係る半導体装置の製造方法は、第１導
電型の半導体基板を準備する工程と、この半導体基板上
に第２導電型の半導体層を形成する工程と、この半導体
層に第１導電型の不純物を選択的に添加することにより
、半導体基板上に形成された島状の第２導電型の第１の
半導体領域と、半導体基板上に第１の半導体領域をとり
囲んで形成された第１導電型の第２の半導体領域とを設
ける工程と、第１の半導体領域の第２の半導体領域に隣
接する端部上に絶縁膜および導電膜を順次形成する工程
と、この導電膜をマスクとする自己整合により、第２の
半導体領域の近傍における第１の半導体領域の表面に第
１導電型の第３の半導体領域を選択的に形成する工程と
、第１の半導体領域の中心付近の表面に電圧印加領域を
形成する工程と、第３の半導体領域上に、電流阻止状態
において電圧印加領域に印加される電圧を検知するため
のセンス電極を形成する工程とを備えて構成されている
。
電型の半導体基板を準備する工程と、この半導体基板上
に第２導電型の半導体層を形成する工程と、この半導体
層に第１導電型の不純物を選択的に添加することにより
、半導体基板上に形成された島状の第２導電型の第１の
半導体領域と、半導体基板上に第１の半導体領域をとり
囲んで形成された第１導電型の第２の半導体領域とを設
ける工程と、第１の半導体領域の第２の半導体領域に隣
接する端部上に絶縁膜および導電膜を順次形成する工程
と、この導電膜をマスクとする自己整合により、第２の
半導体領域の近傍における第１の半導体領域の表面に第
１導電型の第３の半導体領域を選択的に形成する工程と
、第１の半導体領域の中心付近の表面に電圧印加領域を
形成する工程と、第３の半導体領域上に、電流阻止状態
において電圧印加領域に印加される電圧を検知するため
のセンス電極を形成する工程とを備えて構成されている
。
この発明における導電膜と第３の半導体領域は複合フィ
ールドプレートとして働き、表面電界分布が表面の電荷
状態の影響を受けにくくするとともに、電流阻止状態に
おいて第１．第２の半導体領域間のｐｎ接合から第１の
半導体領域内に延びる空乏層を、第１の半導体領域表面
において電圧印加領域方向に引き延ばして、表面電界を
緩和する。電流阻止状態において、フローティングの第
３の半導体領域の電位は容量結合によって決定され、こ
れによりセンス電極を通じたセンス電圧特性はなめらか
となる。
ールドプレートとして働き、表面電界分布が表面の電荷
状態の影響を受けにくくするとともに、電流阻止状態に
おいて第１．第２の半導体領域間のｐｎ接合から第１の
半導体領域内に延びる空乏層を、第１の半導体領域表面
において電圧印加領域方向に引き延ばして、表面電界を
緩和する。電流阻止状態において、フローティングの第
３の半導体領域の電位は容量結合によって決定され、こ
れによりセンス電極を通じたセンス電圧特性はなめらか
となる。
また、この発明による製造方法では、導電膜をマスクと
した自己整合により第３の半導体領域を形成しているの
で、両者のオーバラップ長さを厳密に制御できる。第３
の半導体領域の電位を決定する結合容量の大部分はこの
オーバラップ長さに依存するので、センス電圧特性を正
確に制御できる。
した自己整合により第３の半導体領域を形成しているの
で、両者のオーバラップ長さを厳密に制御できる。第３
の半導体領域の電位を決定する結合容量の大部分はこの
オーバラップ長さに依存するので、センス電圧特性を正
確に制御できる。
第１図は、この発明による半導体装置の一実施例である
センス端子付高耐圧ダイオードを示す断面図である。図
において、ｐ 半導体基板３１上にｎ エピタキシャル
層３２が形成され、このｎエピタキシャル層３２の表面
からｐ 半導体基板３１に達するようにｐ拡散領域３３
が形成されている。ｐ拡散領域３３は、比較的深い拡散
部分３３ａと比較的浅い拡散部分３３ｂとから成る。
センス端子付高耐圧ダイオードを示す断面図である。図
において、ｐ 半導体基板３１上にｎ エピタキシャル
層３２が形成され、このｎエピタキシャル層３２の表面
からｐ 半導体基板３１に達するようにｐ拡散領域３３
が形成されている。ｐ拡散領域３３は、比較的深い拡散
部分３３ａと比較的浅い拡散部分３３ｂとから成る。
またｎ エピタキシャル層３２の表面には、ｎ＋拡散領
域３４およびｐ拡散領域３５が形成されている。ｐ拡散
領域３３．３５間のｎ エピタキシャル層３２の表面上
には、比較的薄い絶縁膜３６を介して導電膜３７が形成
されている。またｐ拡散領域３５のｎ 拡散領域３４側
の端部表面上には、比較的厚い絶縁膜３８を介して導電
膜３９が形成されている。導電膜３つはなくてもよい。
域３４およびｐ拡散領域３５が形成されている。ｐ拡散
領域３３．３５間のｎ エピタキシャル層３２の表面上
には、比較的薄い絶縁膜３６を介して導電膜３７が形成
されている。またｐ拡散領域３５のｎ 拡散領域３４側
の端部表面上には、比較的厚い絶縁膜３８を介して導電
膜３９が形成されている。導電膜３つはなくてもよい。
また、絶縁膜３８は薄くてもよい。ｐ拡散領域３３と導
電膜３６は短絡され、かつアノード端子Ａに接続されて
いる。ｎ＋拡散領域３４はカソード端子Ｋに接続されて
いる。またｐ拡散領域３５と導電膜３つは短絡され、か
つセンス端子ＳＥＮに接続されている。軸Ｒは第３５図
や第３６図と同様に回転の中心である。
電膜３６は短絡され、かつアノード端子Ａに接続されて
いる。ｎ＋拡散領域３４はカソード端子Ｋに接続されて
いる。またｐ拡散領域３５と導電膜３つは短絡され、か
つセンス端子ＳＥＮに接続されている。軸Ｒは第３５図
や第３６図と同様に回転の中心である。
第２図は、この発明による半導体装置の他の実施例であ
るセンス端子付高耐圧ＭＯ３ＦＥＴを示す断面図である
。このＭＯＳＦＥＴの構造ハ、ｐ拡散領域３３の浅い拡
散部分３３ｂの表面にｎ＋拡散領域４０が設けられる点
、ｐ拡散領域３３とｎ＋拡散領域４０が短絡されかつソ
ース端子Ｓに接続される点、導電膜３７がゲート電極と
して働きゲート端子Ｇに接続される点、およびｎ＋拡散
領域３４がドレイン端子りに接続される点を除いて、第
１図のダイオードの構造と同じである。
るセンス端子付高耐圧ＭＯ３ＦＥＴを示す断面図である
。このＭＯＳＦＥＴの構造ハ、ｐ拡散領域３３の浅い拡
散部分３３ｂの表面にｎ＋拡散領域４０が設けられる点
、ｐ拡散領域３３とｎ＋拡散領域４０が短絡されかつソ
ース端子Ｓに接続される点、導電膜３７がゲート電極と
して働きゲート端子Ｇに接続される点、およびｎ＋拡散
領域３４がドレイン端子りに接続される点を除いて、第
１図のダイオードの構造と同じである。
第３Ａ図〜第３Ｅ図は、第２図（７）ＭＯＳＦＥＴの製
造工程を示す断面図である。まず第３Ａ図に示すように
、ｐ−半導体基板３１上にｎ−エピタキシャル層３２を
エピタキシャル成長し、しかる後、表面酸化膜１００を
通してｎ−エピタキシャル層３２にｐ型不純物を選択拡
散することにより、ｎ−エピタキシャル層３２の表面か
らｐ−半導体基板３１に達するｐ拡散領域３３ａを形成
する。
造工程を示す断面図である。まず第３Ａ図に示すように
、ｐ−半導体基板３１上にｎ−エピタキシャル層３２を
エピタキシャル成長し、しかる後、表面酸化膜１００を
通してｎ−エピタキシャル層３２にｐ型不純物を選択拡
散することにより、ｎ−エピタキシャル層３２の表面か
らｐ−半導体基板３１に達するｐ拡散領域３３ａを形成
する。
次に表面酸化膜１００を除去し、ｎ−エピタキシャル層
３２およびｐ拡散領域３３ａの表面全面に酸化絶縁膜１
０１およびポリシリコン膜をこの順に形成した後、第３
Ｂ図に示すようにレジスト１０２をマスクとしてポリシ
リコン膜をエツチングすることにより導電膜３７を形成
する。そして、導電膜３７の両側に開口１０４ａ、１０
４ｂができるようにレジスト１０３を形成する。
３２およびｐ拡散領域３３ａの表面全面に酸化絶縁膜１
０１およびポリシリコン膜をこの順に形成した後、第３
Ｂ図に示すようにレジスト１０２をマスクとしてポリシ
リコン膜をエツチングすることにより導電膜３７を形成
する。そして、導電膜３７の両側に開口１０４ａ、１０
４ｂができるようにレジスト１０３を形成する。
次に、これらの開口１０４ａ、’１０４ｂを通じてボロ
ンなどのｐ型不純物を選択的に注入、拡散することによ
り、第３Ｃ図に示すようにｐ拡散領域３３ｂおよび３５
を形成する。しかる後、レジスト１０２．１０３を除去
し、さらにｐ型不純物の拡散時に成長した熱酸化膜１０
５をパターニングして、開口１０６ａ、１０６ｂを形成
する。導電膜３７の下に残った絶縁膜１０１が絶縁膜３
６となる。
ンなどのｐ型不純物を選択的に注入、拡散することによ
り、第３Ｃ図に示すようにｐ拡散領域３３ｂおよび３５
を形成する。しかる後、レジスト１０２．１０３を除去
し、さらにｐ型不純物の拡散時に成長した熱酸化膜１０
５をパターニングして、開口１０６ａ、１０６ｂを形成
する。導電膜３７の下に残った絶縁膜１０１が絶縁膜３
６となる。
次に、開口１０６ａ、１０６ｂを通じてリンなどのｎ型
不純物を選択的に付着、拡散することにより、第３Ｄ図
に示すようにｎ＋拡散領域３４゜４０を形成する。開口
１０４ａ、１０６ａを通じる２重拡散によりＭＯＳＦＥ
Ｔのチャネルが形成される。そして、酸化膜１０５の上
にパッシベーション膜１０７を堆積した後、このパッシ
ベーション膜１０７にコンタクトホール１０８，１０９
゜１１０を開ける。
不純物を選択的に付着、拡散することにより、第３Ｄ図
に示すようにｎ＋拡散領域３４゜４０を形成する。開口
１０４ａ、１０６ａを通じる２重拡散によりＭＯＳＦＥ
Ｔのチャネルが形成される。そして、酸化膜１０５の上
にパッシベーション膜１０７を堆積した後、このパッシ
ベーション膜１０７にコンタクトホール１０８，１０９
゜１１０を開ける。
しかる後、例えばＡＪ）−３ｉなどの電極材料を堆積し
パターニングすることにより、第３Ｅ図に示すように、
コンタクトホール１０８を介してｐ拡散領域３３および
ｎ＋拡散領域４０に接触するソース電極１１１、コンタ
クトホール１０９を介してｐ拡散領域３５に接触するセ
ンス電極１１２およびコンタクトホール１１０を介して
ｎ＋拡散領域３４に接触するドレイン電極］１３を形成
する。このようにして、第２図の構造と等価なＭＯＳＦ
ＥＴが形成される。第３Ｅ図の領域Ｙにおいて、パッシ
ベーション膜１０７は第２図の絶縁膜３８として働き、
センス電極１１２は導電膜３９として働く。
パターニングすることにより、第３Ｅ図に示すように、
コンタクトホール１０８を介してｐ拡散領域３３および
ｎ＋拡散領域４０に接触するソース電極１１１、コンタ
クトホール１０９を介してｐ拡散領域３５に接触するセ
ンス電極１１２およびコンタクトホール１１０を介して
ｎ＋拡散領域３４に接触するドレイン電極］１３を形成
する。このようにして、第２図の構造と等価なＭＯＳＦ
ＥＴが形成される。第３Ｅ図の領域Ｙにおいて、パッシ
ベーション膜１０７は第２図の絶縁膜３８として働き、
センス電極１１２は導電膜３９として働く。
第１図のダイオードの製造工程は、次の点を除き上述し
た第３Ａ図〜第３Ｅ図の製造工程と同様である。すなわ
ち、第１図のダイオードを製造する場合、第３Ｃ図の工
程では開口１０６ａを酸化膜１０５でマスクすることに
よりｎ＋拡散領域４０を形成しない。また第３Ｄ図の工
程では、コンタクトホール１０８〜１１０の他に、導電
膜３７上においてパッシベーション膜１０７にコンタク
トホールを設ける。このような製造工程を経ることによ
り、第４図に示すように、第１図の構造と等価なダイオ
ードが形成される。１１１′はアット電極であり、１１
３′はカソード電極である。
た第３Ａ図〜第３Ｅ図の製造工程と同様である。すなわ
ち、第１図のダイオードを製造する場合、第３Ｃ図の工
程では開口１０６ａを酸化膜１０５でマスクすることに
よりｎ＋拡散領域４０を形成しない。また第３Ｄ図の工
程では、コンタクトホール１０８〜１１０の他に、導電
膜３７上においてパッシベーション膜１０７にコンタク
トホールを設ける。このような製造工程を経ることによ
り、第４図に示すように、第１図の構造と等価なダイオ
ードが形成される。１１１′はアット電極であり、１１
３′はカソード電極である。
第１図のダイオードの動作において、アノード端子Ａの
印加電圧をカソード端子にの印加電圧よりも閾値電圧以
上高くするとダイオードはオンし、アノード端子Ａから
ンカソード端子Ｋに電流が流れる。一方、アノード端子
Ａの印加電圧をカソード端子にの印加電圧と同等あるい
はそれよりも低くするとダイオードはオフし、電流は阻
止される。
印加電圧をカソード端子にの印加電圧よりも閾値電圧以
上高くするとダイオードはオンし、アノード端子Ａから
ンカソード端子Ｋに電流が流れる。一方、アノード端子
Ａの印加電圧をカソード端子にの印加電圧と同等あるい
はそれよりも低くするとダイオードはオフし、電流は阻
止される。
電流阻止状態において、カソード端子にの電位をアノー
ド端子Ａに対し上昇させていくと、第５図に示すように
、ｐ−半導体基板３１とｎ−エピタキシャル層３２間の
第１ｐｎ接合Ｊｌおよびｐ拡散領域３３とｎ−エピタキ
シャル層３２間の第２ｐｎ接合Ｊ２からｎ エピタキシ
ャル層３２内に延びる空乏層の端部はＤＩ−＋Ｄ２→Ｄ
３のように変化する。第１ｐｎ接合Ｊ１はｐ−とｎ−の
接合であるので空乏層は接合から両側に延びるが、第２
ｐｎ接合Ｊ２はｐとｎ の接合であるので空乏層は接合
から片側（ｎ 側）にだけ延びる。したがって、１次元
で考えると、すなわち第１．第２ｐｎ接合Ｊ 、Ｊ２を
無限平面接合と仮定すると、第２ｐｎ接合Ｊ２は第１ｐ
ｎ接合Ｊｌの１／２の耐圧しか出す、ダイオードの耐圧
は低下する。
ド端子Ａに対し上昇させていくと、第５図に示すように
、ｐ−半導体基板３１とｎ−エピタキシャル層３２間の
第１ｐｎ接合Ｊｌおよびｐ拡散領域３３とｎ−エピタキ
シャル層３２間の第２ｐｎ接合Ｊ２からｎ エピタキシ
ャル層３２内に延びる空乏層の端部はＤＩ−＋Ｄ２→Ｄ
３のように変化する。第１ｐｎ接合Ｊ１はｐ−とｎ−の
接合であるので空乏層は接合から両側に延びるが、第２
ｐｎ接合Ｊ２はｐとｎ の接合であるので空乏層は接合
から片側（ｎ 側）にだけ延びる。したがって、１次元
で考えると、すなわち第１．第２ｐｎ接合Ｊ 、Ｊ２を
無限平面接合と仮定すると、第２ｐｎ接合Ｊ２は第１ｐ
ｎ接合Ｊｌの１／２の耐圧しか出す、ダイオードの耐圧
は低下する。
しかしながら、この実施例では、（１）第３５図の従来
のダイオードと同様に第１ｐｎ接合Ｊ１からの空乏層の
延びが第２ｐｎ接合Ｊ２から延びる空乏層の形状を変形
させ、結果としてｎ エピタキシャル層３２の表面にお
いて空乏層が横方向（図中右方向）により多く延びるこ
と、および（２）導電膜３７．３９およびｐ拡散領域３
５が複合フィールドプレートとして働き、この複合フィ
ールドプレートからの電界の影響によりｎ エピタキシ
ャル層３２の表面において空乏層が横方向（図中右方向
）にさらに多く延ばされることの２つの理由により、表
面電界が緩和され、ダイオードの耐圧が向上する。また
複合フィールドプレートの働きにより、耐圧がｎ エピ
タキシャル層３２の表面の電荷状態の影響を受けにくく
なる。
のダイオードと同様に第１ｐｎ接合Ｊ１からの空乏層の
延びが第２ｐｎ接合Ｊ２から延びる空乏層の形状を変形
させ、結果としてｎ エピタキシャル層３２の表面にお
いて空乏層が横方向（図中右方向）により多く延びるこ
と、および（２）導電膜３７．３９およびｐ拡散領域３
５が複合フィールドプレートとして働き、この複合フィ
ールドプレートからの電界の影響によりｎ エピタキシ
ャル層３２の表面において空乏層が横方向（図中右方向
）にさらに多く延ばされることの２つの理由により、表
面電界が緩和され、ダイオードの耐圧が向上する。また
複合フィールドプレートの働きにより、耐圧がｎ エピ
タキシャル層３２の表面の電荷状態の影響を受けにくく
なる。
第３５図の従来のダイオードでは、（１）の作用のみに
より耐圧向上を図っているため、ｎ エピタキシャル層
３２の厚みや不純物濃度について第（１）式に示す制限
を受けた。一方、本実施例のダイオードでは、（１）の
作用に加えて（２）の作用によっでも耐圧向上を図って
いるため、ｎ エピタキシャル層３２の厚みや不純物濃
度についての制限が緩和される。これについては後に詳
述する。
より耐圧向上を図っているため、ｎ エピタキシャル層
３２の厚みや不純物濃度について第（１）式に示す制限
を受けた。一方、本実施例のダイオードでは、（１）の
作用に加えて（２）の作用によっでも耐圧向上を図って
いるため、ｎ エピタキシャル層３２の厚みや不純物濃
度についての制限が緩和される。これについては後に詳
述する。
カソード端子にの電位がアノード端子Ａの電位に対して
上昇し、空乏層端がＤｌ−Ｄ２−Ｄ３と変化するに従っ
て、フローティング状態のｐ拡散領域３５の電位、すな
わちセンス端子ＳＥＮの電位も変化する。空乏層端がＤ
ｌの状態になるまでは、センス端子ＳＥＮの電位はカソ
ード端子にの電位に追従して変化し、それ以後はセンス
端子ＳＥＮ、アノード端子Ａ間の寄生容量およびセンス
端子ＳＥＮ、カソード端子に間の寄生容量による容量結
合に従ってゆるやかに上昇する。一般にＤＩの状態での
アノード・カソード間電圧はほんの数ボルト程度であり
、したがって、Ｄｌの状態以前のセンス電圧の変化はセ
ンス電圧特性の最初のわずかな部分を占めるに過ぎない
。このため、この実施例におけるセンス電圧特性はアノ
ード・カソード間電圧のほぼ全域において第６図に示す
ようになめらかになり、従来に比ベセンスし易くなる。
上昇し、空乏層端がＤｌ−Ｄ２−Ｄ３と変化するに従っ
て、フローティング状態のｐ拡散領域３５の電位、すな
わちセンス端子ＳＥＮの電位も変化する。空乏層端がＤ
ｌの状態になるまでは、センス端子ＳＥＮの電位はカソ
ード端子にの電位に追従して変化し、それ以後はセンス
端子ＳＥＮ、アノード端子Ａ間の寄生容量およびセンス
端子ＳＥＮ、カソード端子に間の寄生容量による容量結
合に従ってゆるやかに上昇する。一般にＤＩの状態での
アノード・カソード間電圧はほんの数ボルト程度であり
、したがって、Ｄｌの状態以前のセンス電圧の変化はセ
ンス電圧特性の最初のわずかな部分を占めるに過ぎない
。このため、この実施例におけるセンス電圧特性はアノ
ード・カソード間電圧のほぼ全域において第６図に示す
ようになめらかになり、従来に比ベセンスし易くなる。
センス端子ＳＥＮ、アノード端子Ａ間の寄生容量はセン
ス端子ＳＥＮ、カソード端子に間の寄生容量よりもはる
かに大きいため、ｐ拡散領域３５の電位はセンス端子Ｓ
ＥＮ、アノード端子Ａ間の寄生容量の影響を強く受ける
。この寄生容量の大部分は、導電膜３７．ｐ拡散領域３
５のオーバラップ部分およびその間の絶縁膜３６により
形成されるため、ｐ拡散領域３５の電位は絶縁膜３６の
膜厚および導電膜３７．ｐ拡散領域３５のオーバラップ
長さに強く依存する。絶縁膜３６の膜厚は製造時のプロ
セス制御により正確に制御可能であり、またオーバラッ
プ長さはｐ拡散領域３５が導電膜３７に対し自己整合に
より形成されるためこれも正確に制御可能である。した
がって、バラつきの極めて少ないセンス電圧特性が得ら
れる。
ス端子ＳＥＮ、カソード端子に間の寄生容量よりもはる
かに大きいため、ｐ拡散領域３５の電位はセンス端子Ｓ
ＥＮ、アノード端子Ａ間の寄生容量の影響を強く受ける
。この寄生容量の大部分は、導電膜３７．ｐ拡散領域３
５のオーバラップ部分およびその間の絶縁膜３６により
形成されるため、ｐ拡散領域３５の電位は絶縁膜３６の
膜厚および導電膜３７．ｐ拡散領域３５のオーバラップ
長さに強く依存する。絶縁膜３６の膜厚は製造時のプロ
セス制御により正確に制御可能であり、またオーバラッ
プ長さはｐ拡散領域３５が導電膜３７に対し自己整合に
より形成されるためこれも正確に制御可能である。した
がって、バラつきの極めて少ないセンス電圧特性が得ら
れる。
方、センス電圧特性はｐ拡散領域３３．３５間の距離に
はそれ程依存しない。しかしたとえ依存するとしても、
ｐ拡散領域３３．３５は自己整合により形成されるため
それらの間の距離は正確に制御可能であり、この点から
もセンス電圧特性のバラつきが抑制される。
はそれ程依存しない。しかしたとえ依存するとしても、
ｐ拡散領域３３．３５は自己整合により形成されるため
それらの間の距離は正確に制御可能であり、この点から
もセンス電圧特性のバラつきが抑制される。
第２図のＭＯＳＦＥＴの動作において、ドレイン端子り
にソース端子Ｓよりも高い電圧を印加した状態で、ゲー
ト端子Ｇにソース端子Ｓに対し閾値電圧よりも高い電圧
を印加すると、ＭＯＳＦＥＴはオンする。すなわち、導
電膜３７直下のｐ拡散領域３３が反転し、ｎチャネルが
形成されて、このチャネルを通じドレイン端子りからソ
ース端子Ｓに電流が流れる。一方、ゲート端子Ｇの印加
電圧をソース端子Ｓの印加電圧と同等あるいはそれより
も低くすると、ＭＯＳＦＥＴはオフする。
にソース端子Ｓよりも高い電圧を印加した状態で、ゲー
ト端子Ｇにソース端子Ｓに対し閾値電圧よりも高い電圧
を印加すると、ＭＯＳＦＥＴはオンする。すなわち、導
電膜３７直下のｐ拡散領域３３が反転し、ｎチャネルが
形成されて、このチャネルを通じドレイン端子りからソ
ース端子Ｓに電流が流れる。一方、ゲート端子Ｇの印加
電圧をソース端子Ｓの印加電圧と同等あるいはそれより
も低くすると、ＭＯＳＦＥＴはオフする。
すなわち、チャネルは消滅し、電流は阻止される。
電流阻止状態において高耐圧が実現される動作および良
好なセンス電圧特性が得られる動作については、上述し
た第１図のダイオードの場合と全く同じである。
好なセンス電圧特性が得られる動作については、上述し
た第１図のダイオードの場合と全く同じである。
次に、高耐圧を実現する動作について、従来の第３５図
のダイオードと本発明による第１図のダイオードとを比
較して詳しく考察する。なお本発明による第２図のＭＯ
ＳＦＥＴの高耐圧実現動作は、上述したように第１図の
ダイオードと全く同じである。
のダイオードと本発明による第１図のダイオードとを比
較して詳しく考察する。なお本発明による第２図のＭＯ
ＳＦＥＴの高耐圧実現動作は、上述したように第１図の
ダイオードと全く同じである。
第３５図の従来のダイオードの構造では、通常、第１．
第２ｐｎ接合Ｊ、Ｊ、、あるいはｎ エピタキシャル層
１３．ｎ＋拡散領域１５間のｎ＋ｎ−接合のいずれかの
接合で最大電界になる。第２ｐｎ接合Ｊ からｎ＋拡散
領域１５まての距離Ｌが十分に大きいとすると、ｎ”−
ｎ−接合の電界は十分低いので、第１．第２ｐｎ接合Ｊ
、Ｊ２についてのみ考えればよい。第２ｐｎ接合Ｊ
２は一般的に第１ｐｎ接合Ｊ１より電界が大きいが、ｎ
−エピタキシャル層１３の濃度Ｎおよび厚みｄの最適化
（第（１）式）で、第１ｐｎ接合Ｊ１より低い電界にす
ることができ、この時、ダイオードの耐圧は第１ｐｎ接
合Ｊ１で決定される耐圧になる。よって、最適化される
限界は、第１ｐｎ接合Ｊ と第２ｐｎ接合Ｊ２の電界が
同一の時であり、またｎ−エピタキシャル層１３が完全
に空乏化されていることが前提条件となる。以上のこと
から、限界状態を第７図のように簡略化して示す。
第２ｐｎ接合Ｊ、Ｊ、、あるいはｎ エピタキシャル層
１３．ｎ＋拡散領域１５間のｎ＋ｎ−接合のいずれかの
接合で最大電界になる。第２ｐｎ接合Ｊ からｎ＋拡散
領域１５まての距離Ｌが十分に大きいとすると、ｎ”−
ｎ−接合の電界は十分低いので、第１．第２ｐｎ接合Ｊ
、Ｊ２についてのみ考えればよい。第２ｐｎ接合Ｊ
２は一般的に第１ｐｎ接合Ｊ１より電界が大きいが、ｎ
−エピタキシャル層１３の濃度Ｎおよび厚みｄの最適化
（第（１）式）で、第１ｐｎ接合Ｊ１より低い電界にす
ることができ、この時、ダイオードの耐圧は第１ｐｎ接
合Ｊ１で決定される耐圧になる。よって、最適化される
限界は、第１ｐｎ接合Ｊ と第２ｐｎ接合Ｊ２の電界が
同一の時であり、またｎ−エピタキシャル層１３が完全
に空乏化されていることが前提条件となる。以上のこと
から、限界状態を第７図のように簡略化して示す。
第７図において、ｎ エピタキシャル層１３は完全に空
乏化しており、ｎ＋拡散領域１５は十分浅いものとして
省いている。ｎ−エピタキシャル層１３の厚みをａとし
、ｎ エピタキシャル層１３内のドナーによる電気力線
が第１ｐｎ接合Ｊ１に達する空乏層領域と、第２ｐｎ接
合Ｊ２に達する空乏層領域との境界を点線で表わす。
乏化しており、ｎ＋拡散領域１５は十分浅いものとして
省いている。ｎ−エピタキシャル層１３の厚みをａとし
、ｎ エピタキシャル層１３内のドナーによる電気力線
が第１ｐｎ接合Ｊ１に達する空乏層領域と、第２ｐｎ接
合Ｊ２に達する空乏層領域との境界を点線で表わす。
第２ｐｎ接合Ｊ２ての電圧降下と電界は次式で近似され
る。
る。
２ａＸａ ｑＮ Ｉ
Ｅ ヰ□×□×−
２εεｏ ａ
ｑ ： 電子の電荷量
Ｎ ｏ ： ｎ−エピタキシャル層１３の不純物濃度
と。：真空の誘電率
ε ・ 半導体材料の比誘電率
また、第１ｐｎ接合Ｊ１については、１次元計算で近似
し、ｎ エピタキシャル層３とｐ 半導体基板１２の濃
度を等しいとすると、電圧、電界ともに （３） 、
（４）式と等しくなる。このため、以上の状態の電界Ｅ
を臨界電界Ｅ とすれば、第７図のｒ 状態をこのダイオードの限界状態と見ることができる。
し、ｎ エピタキシャル層３とｐ 半導体基板１２の濃
度を等しいとすると、電圧、電界ともに （３） 、
（４）式と等しくなる。このため、以上の状態の電界Ｅ
を臨界電界Ｅ とすれば、第７図のｒ 状態をこのダイオードの限界状態と見ることができる。
次に第７図の状態からエピタキシャル層１３の厚みがΔ
ａだけ厚くなった場合を考察する。この時の状態を第８
図に示す。点線は第７図と同様な意味をもち、傾きは第
７図と同じとする。また−点鎖線は空乏層端を示す。第
８図の状態の時、第２ｐｎ接合Ｊ２の最大電界は第１ｐ
ｎ接合Ｊ１の最大電界より大きくなるので、第２ｐｎ接
合Ｊ２の最大電界はＥ。ｒに等しくなっている。第２ｐ
ｎ接合Ｊ２の最大電界Ｅ。ｒが（４〉式のＥ。ｒと等し
いことより、次の （５）式が成り立つ。
ａだけ厚くなった場合を考察する。この時の状態を第８
図に示す。点線は第７図と同様な意味をもち、傾きは第
７図と同じとする。また−点鎖線は空乏層端を示す。第
８図の状態の時、第２ｐｎ接合Ｊ２の最大電界は第１ｐ
ｎ接合Ｊ１の最大電界より大きくなるので、第２ｐｎ接
合Ｊ２の最大電界はＥ。ｒに等しくなっている。第２ｐ
ｎ接合Ｊ２の最大電界Ｅ。ｒが（４〉式のＥ。ｒと等し
いことより、次の （５）式が成り立つ。
ａ＋Δａ εε０
ε ε０
ｑ Ｎ ｏ６、
ε ε０
− （
＋（ａ ＋ Δ ａ） ・ ｂ
ａ ＋ Δ ａ
ε ε０
となる。ここで （５）式より
（’、’ ｂ ＜ ２８ ）
を （６）式に代入すると、
Ｖ−（ａ＋ａΔａ＋（Δａ” ＋ａΔａ）を得る。例え
ば、エピタキシャル層１３の厚みが２倍になった時の電
圧を計算すると、 （８）式にΔａ＝ａを代入して、 ２ εε０ ε ε０ となり、第７図の状態に対し４０％はど耐圧が落ちる。
ば、エピタキシャル層１３の厚みが２倍になった時の電
圧を計算すると、 （８）式にΔａ＝ａを代入して、 ２ εε０ ε ε０ となり、第７図の状態に対し４０％はど耐圧が落ちる。
本発明による第１図のダイオードにおいて、導電膜３７
はｐ拡散領域３３に接続され、ｐ拡散領域３３に対する
フィールドプレートを形成している。ｐ拡散領域３５は
、高耐圧保持状態においては、完全に空乏化したｎ−エ
ピタキシャル層３２内でフローティングした状態にあり
、容量結合によりある電位に固定されている。導電膜３
９はｐ拡散領域３５に接続され、ｐ拡散領域３５に対す
るフィールドプレートを形成している。このように、本
発明による第１図のダイオードでは、導電膜３７．ｐ拡
散領域３５および導電膜３９により複合フィールドプレ
ートが形成されており、この複合フィールドプレートの
作用は１枚のフィールドプレートで大まかに近似できる
。
はｐ拡散領域３３に接続され、ｐ拡散領域３３に対する
フィールドプレートを形成している。ｐ拡散領域３５は
、高耐圧保持状態においては、完全に空乏化したｎ−エ
ピタキシャル層３２内でフローティングした状態にあり
、容量結合によりある電位に固定されている。導電膜３
９はｐ拡散領域３５に接続され、ｐ拡散領域３５に対す
るフィールドプレートを形成している。このように、本
発明による第１図のダイオードでは、導電膜３７．ｐ拡
散領域３５および導電膜３９により複合フィールドプレ
ートが形成されており、この複合フィールドプレートの
作用は１枚のフィールドプレートで大まかに近似できる
。
ここで、本発明よる第１図のダイオードの耐圧および使
用できるｎ エピタキシャル層３２の厚みを計算するた
めの便宜上、第９図の構造を仮定する。第９図において
、ｎ エピタキシャル層３２の厚みは右に向かってゆる
やかに厚くなっており、フィールドプレート４０の端部
での電界集中はないものとする。また、フィールドプレ
ートがついた場合、一般的には、第２ｐｎ接合Ｊ２の最
大電界はかなり低くなるので、ダイオードの耐圧は、第
１ｐｎ接合Ｊ１か、ｎ エピタキシャル層３２表面の第
３接合Ｊ３で決定される。よって、以後の話では、第２
ｐｎ接合Ｊ２は無視することにする。なお点線は空乏層
端を表す。
用できるｎ エピタキシャル層３２の厚みを計算するた
めの便宜上、第９図の構造を仮定する。第９図において
、ｎ エピタキシャル層３２の厚みは右に向かってゆる
やかに厚くなっており、フィールドプレート４０の端部
での電界集中はないものとする。また、フィールドプレ
ートがついた場合、一般的には、第２ｐｎ接合Ｊ２の最
大電界はかなり低くなるので、ダイオードの耐圧は、第
１ｐｎ接合Ｊ１か、ｎ エピタキシャル層３２表面の第
３接合Ｊ３で決定される。よって、以後の話では、第２
ｐｎ接合Ｊ２は無視することにする。なお点線は空乏層
端を表す。
いま、このダイオードがアバランシェ直前の電圧を保持
している場合、第９図のＸ−Ｘ線でのｎエピタキシャル
層３２の厚みは、このフィールドプレート構造で適用で
きる最大のｎ エピタキシャル層３２のみを示す。なぜ
なら、第９図のｎエピタキシャル層３２がＸ−Ｘ断面に
おける厚みと等しい均一な厚みを有するとすると、アバ
ランシェ直前で、第１ｐｎ接合Ｊ１と第３接合Ｊ３から
延びる空乏層が接するので、最大電界はこの時点で固定
され、さらに電圧を加えると、最終的にはｎ＋拡散領域
３４の下あたりの第１ｐｎ接合Ｊｌでアバランシェする
からである。このことは、第３５図の従来のダイオード
における最適構造時のアバランシェと全く同じ状況であ
る。
している場合、第９図のＸ−Ｘ線でのｎエピタキシャル
層３２の厚みは、このフィールドプレート構造で適用で
きる最大のｎ エピタキシャル層３２のみを示す。なぜ
なら、第９図のｎエピタキシャル層３２がＸ−Ｘ断面に
おける厚みと等しい均一な厚みを有するとすると、アバ
ランシェ直前で、第１ｐｎ接合Ｊ１と第３接合Ｊ３から
延びる空乏層が接するので、最大電界はこの時点で固定
され、さらに電圧を加えると、最終的にはｎ＋拡散領域
３４の下あたりの第１ｐｎ接合Ｊｌでアバランシェする
からである。このことは、第３５図の従来のダイオード
における最適構造時のアバランシェと全く同じ状況であ
る。
第１０図にＸ−Ｘ断面における電界分布を示す。
ｄ は絶縁膜４１の厚み、Ｘは第３接合Ｊ３からｘ
空乏層接点までの距離、ｙは第１ｐｎ接合Ｊ１から空乏
層接点までの距離、ｎｙは第１ｐｎ接合Ｊ１からｐ−半
導体基板３１内の空乏層端までの距離である。ｎ−エピ
タキシャル層３２．ｐ−半導体基板３１の濃度をそれぞ
れＮ 、 Ｎ Ａとすると、ｎ−ＮＤ／ＮＡである。
層接点までの距離、ｎｙは第１ｐｎ接合Ｊ１からｐ−半
導体基板３１内の空乏層端までの距離である。ｎ−エピ
タキシャル層３２．ｐ−半導体基板３１の濃度をそれぞ
れＮ 、 Ｎ Ａとすると、ｎ−ＮＤ／ＮＡである。
第１．第３接合Ｊ、Ｊ３の保持電圧が等しいことより、
次式を得る。
次式を得る。
２εε０
ε ：絶縁膜４１の比誘電率
以下に、Ｘとｙの大小関係について考察する。
（１）ｘ″″ｙ
この時、第１１図に示すように、第１．第３接合Ｊ、Ｊ
３は同時に臨界電界Ｅ に達する。
３は同時に臨界電界Ｅ に達する。
ｔ ｃ
ｒｘ−ｙを（ｌＯ）式に代入すると、 ｎ ε ′ となる。第３５図の従来構造における最大のエピタキシ
ャル層１３の厚みはｘ（−ｙ）であるので、より、本発
明の構造では従来構造の２倍の厚みのエピタキシャル層
３２が使用できる。
ｒｘ−ｙを（ｌＯ）式に代入すると、 ｎ ε ′ となる。第３５図の従来構造における最大のエピタキシ
ャル層１３の厚みはｘ（−ｙ）であるので、より、本発
明の構造では従来構造の２倍の厚みのエピタキシャル層
３２が使用できる。
（２） ｘ＞ｙ
この時、第１２図に示すように、第３接合Ｊ３が先に臨
界電界Ｅ に達する。（１０）式を変形しＣ「 て、 を得る。ｘ＞ｙより（ｙ２／ｘ２）＜ １を（（３）式
に代入すると、 Ｘ ε となる。第３５図の従来構造における最大のエピタキシ
ャル層１３の厚みはＸと等しいので、エピタキシャル層
の厚み改善比は（１０）式を変形してとなる。この（１
５〉式に（１４）式を適用して、すなわち（１４）式の
（２ｄ ε／Ｘε’）に０およびｎをｘ それぞれ代入して、 を得る。
界電界Ｅ に達する。（１０）式を変形しＣ「 て、 を得る。ｘ＞ｙより（ｙ２／ｘ２）＜ １を（（３）式
に代入すると、 Ｘ ε となる。第３５図の従来構造における最大のエピタキシ
ャル層１３の厚みはＸと等しいので、エピタキシャル層
の厚み改善比は（１０）式を変形してとなる。この（１
５〉式に（１４）式を適用して、すなわち（１４）式の
（２ｄ ε／Ｘε’）に０およびｎをｘ それぞれ代入して、 を得る。
（３） ｘ＜ｙ
この時、第１３図に示すように、第１ｐｎ接合Ｊ１が先
に臨界電界Ｅ。ｒに達する。上記（２）の場合と同様に
、（ｘ／ｙ２）＜１を（１３）式に代入すると、 Ｘ ε ′ となる。第３５図の従来構造における最大のエピタキシ
ャル層１３の厚みはｙと等しいので、エピタキシャル層
の厚み改善比は（１０）式を変形してとなる。この（ｔ
８）式に（１７）式を適用して、すなわち（１８）式の
（２ｄ ε／Ｘε′）に■およびｎをｘ それぞれ代入して、 を得る。
に臨界電界Ｅ。ｒに達する。上記（２）の場合と同様に
、（ｘ／ｙ２）＜１を（１３）式に代入すると、 Ｘ ε ′ となる。第３５図の従来構造における最大のエピタキシ
ャル層１３の厚みはｙと等しいので、エピタキシャル層
の厚み改善比は（１０）式を変形してとなる。この（ｔ
８）式に（１７）式を適用して、すなわち（１８）式の
（２ｄ ε／Ｘε′）に■およびｎをｘ それぞれ代入して、 を得る。
以上の（１）、 （２） 、 （３）の結果を総合して
グラフ表示すると、第１４図に示すようになる。縦軸は
エピタキシャル層の厚みの改善比を示し、横軸はフィー
ルドプレート４０下の絶縁膜４１の厚みｄ。Ｘを示す。
グラフ表示すると、第１４図に示すようになる。縦軸は
エピタキシャル層の厚みの改善比を示し、横軸はフィー
ルドプレート４０下の絶縁膜４１の厚みｄ。Ｘを示す。
第１４図において、ｄ −０のとき、改善比はｌ＋ｕ
Σ］−７コーｎ）−であり、ｄｏｘ−ｎｘε′／２εて
改善比は最大値２をとる。さらにｄ０工を大きくすると
改善比は単調減少し、ｄ −■ｘ て改善比は１になる。ｄ ＞ｎｘε′／２εで改善比
が１＋ｕフ（ｌ ＋ｎ）−になるｄ。ｘは（ｎ２十２ｎ
）ｘε′／２εである。一般的に１くｎ〈２であり、Ｓ
ｉＯ２ではε′／ε与１／３であることを考慮すると
、ｘ／２＜ｄ ＜ｘとなり、こｘ の膜厚ｄ は一般的なフィールドプレート下酸化ｘ 膜厚の１０倍はどである。このことより、フィールドプ
レート４０下の絶縁膜４１の膜厚ｄ が−〇ｘ 般的な厚さであれば、エピタキシャル層の厚み改善比は
最低でも１＋ １／（１＋ｎ）はあることがわかる。
Σ］−７コーｎ）−であり、ｄｏｘ−ｎｘε′／２εて
改善比は最大値２をとる。さらにｄ０工を大きくすると
改善比は単調減少し、ｄ −■ｘ て改善比は１になる。ｄ ＞ｎｘε′／２εで改善比
が１＋ｕフ（ｌ ＋ｎ）−になるｄ。ｘは（ｎ２十２ｎ
）ｘε′／２εである。一般的に１くｎ〈２であり、Ｓ
ｉＯ２ではε′／ε与１／３であることを考慮すると
、ｘ／２＜ｄ ＜ｘとなり、こｘ の膜厚ｄ は一般的なフィールドプレート下酸化ｘ 膜厚の１０倍はどである。このことより、フィールドプ
レート４０下の絶縁膜４１の膜厚ｄ が−〇ｘ 般的な厚さであれば、エピタキシャル層の厚み改善比は
最低でも１＋ １／（１＋ｎ）はあることがわかる。
以上の考察より、第１図のダイオードにおいて、絶縁膜
３６．３８の膜厚をｎｚε′／２ε以下にするのが望ま
しい。なお２はエピタキシャル層３２の厚みである。こ
の場合、フィールドプレート端の電界集中がないものと
すれば、第３５図の従来のダイオードに対し１＋！＝■
）−倍以上のエピタキシャル層の厚み改善が可能になる
。
３６．３８の膜厚をｎｚε′／２ε以下にするのが望ま
しい。なお２はエピタキシャル層３２の厚みである。こ
の場合、フィールドプレート端の電界集中がないものと
すれば、第３５図の従来のダイオードに対し１＋！＝■
）−倍以上のエピタキシャル層の厚み改善が可能になる
。
また、ｎ エピタキシャル層３２の濃度ＮＤがｐ半導体
基板３１の濃度ＮＡよりも高くなり、ｎ（−Ｎ ／Ｎ
Ａ）が大きくなっても、従来よりも厚いエピタキシャル
層３２を用いることができるのがわかる。このように、
本発明によれば、使用可能なエピタキシャル層３２の厚
みおよび濃度の範囲が従来よりも広くなる。
基板３１の濃度ＮＡよりも高くなり、ｎ（−Ｎ ／Ｎ
Ａ）が大きくなっても、従来よりも厚いエピタキシャル
層３２を用いることができるのがわかる。このように、
本発明によれば、使用可能なエピタキシャル層３２の厚
みおよび濃度の範囲が従来よりも広くなる。
第１５図は第３Ｅ図に示すＭＯＳＦＥＴの変形例を示す
断面図である。この変形例では、２個のセンス用ｐ拡散
領域３５ａ、３５ｂおよびこれらの領域３５ａ、３５ｂ
にそれぞれ接続された２個のセンス電極１１２ａ、１．
１２ｂを設けている。
断面図である。この変形例では、２個のセンス用ｐ拡散
領域３５ａ、３５ｂおよびこれらの領域３５ａ、３５ｂ
にそれぞれ接続された２個のセンス電極１１２ａ、１．
１２ｂを設けている。
また、電極１１２ａ、１１２ｂ間には、絶縁膜３６と同
時に形成された絶縁膜１２０およびパッシベーション膜
１０７と同時に形成されたパッシベーション膜１２１に
よってフローティング状態に保たれた導電膜１２２を設
け、フィールドプレートとして働かせている。またこの
変形例を拡張し、センス電極を任意の複数個設けること
が可能である。
時に形成された絶縁膜１２０およびパッシベーション膜
１０７と同時に形成されたパッシベーション膜１２１に
よってフローティング状態に保たれた導電膜１２２を設
け、フィールドプレートとして働かせている。またこの
変形例を拡張し、センス電極を任意の複数個設けること
が可能である。
第１６図は第３Ｅ図に示すＭＯＳＦＥＴの他の変形例を
示す断面図である。この変形例では、ｐ半導体基板３１
とｎ エピタキシャル層３２の界面において、ｐ拡散領
域３５と対向する位置に、ｐ＋埋込み領域１２３を形成
している。ｐ拡散領域３５とｐ＋埋込み領域１２３とて
挟まれたｎ−エビタキシャル層３２の部分ては空乏層が
上下から接触し易く、結果としてｎ エピタキシャル層
３２の表面において空乏層端を図中右方向に押しやる働
きが一層強くなる。このため表面電界の緩和効果が一層
大きくなる。
示す断面図である。この変形例では、ｐ半導体基板３１
とｎ エピタキシャル層３２の界面において、ｐ拡散領
域３５と対向する位置に、ｐ＋埋込み領域１２３を形成
している。ｐ拡散領域３５とｐ＋埋込み領域１２３とて
挟まれたｎ−エビタキシャル層３２の部分ては空乏層が
上下から接触し易く、結果としてｎ エピタキシャル層
３２の表面において空乏層端を図中右方向に押しやる働
きが一層強くなる。このため表面電界の緩和効果が一層
大きくなる。
この発明は上述したダイオードやＭＯＳＦＥＴに限らず
、種々の半導体装置に適用可能である。
、種々の半導体装置に適用可能である。
第１７図〜第３２図は適用例を示す断面図であり、以下
にこれらを簡単に説明する。
にこれらを簡単に説明する。
（Ａ） バイポーラトランジスタ（第１７図）第３Ｅ
図の電極１１１の代りに、パッシベーション膜１０７と
同時に形成されるパッシベーション膜１２４により絶縁
された電極１］、１ａ、１］、 １ ｂが設けられてい
る。ｐ拡散領域３３に接続された電極１１１ｂがベース
電極、ｎ＋拡散領域４０に接続された電極１１１ａがエ
ミッタ電極、ｎ＋拡散領域３４に接続された電極１１３
がコレクタ電極となる。
図の電極１１１の代りに、パッシベーション膜１０７と
同時に形成されるパッシベーション膜１２４により絶縁
された電極１］、１ａ、１］、 １ ｂが設けられてい
る。ｐ拡散領域３３に接続された電極１１１ｂがベース
電極、ｎ＋拡散領域４０に接続された電極１１１ａがエ
ミッタ電極、ｎ＋拡散領域３４に接続された電極１１３
がコレクタ電極となる。
（Ｂ） ＩＧＢＴ（絶縁ゲート型バイポーラトラン
ジスタ）（第１８図） ｎ＋拡散領域３４が比較的大きく形成され、そのｎ 拡
散領域３４内にｐ拡散領域１２５が設けられている。電
極１１１がエミッタ電極、導電膜３７がゲート電極、ｐ
拡散領域１２５に接続された電極１１３がコレクタ電極
となる。
ジスタ）（第１８図） ｎ＋拡散領域３４が比較的大きく形成され、そのｎ 拡
散領域３４内にｐ拡散領域１２５が設けられている。電
極１１１がエミッタ電極、導電膜３７がゲート電極、ｐ
拡散領域１２５に接続された電極１１３がコレクタ電極
となる。
オン／オフは第３Ｅ図と同じＭＯ３構造のオン／オフに
より制御される。オン時において、ｐｎｐトランジスタ
のベースであるｎ エピタキシャル層３２における電導
度変調の効果により、オン抵抗が低くなることが知られ
ている。
より制御される。オン時において、ｐｎｐトランジスタ
のベースであるｎ エピタキシャル層３２における電導
度変調の効果により、オン抵抗が低くなることが知られ
ている。
（Ｃ） コレクタショートＩＧＢＴ （第１９図）こ
のＩＧＢＴでは、第１８図のＩ ＧＢＴのｐ拡散領域１
２５がコレクタ電極１１３．ｎ＋拡散領域３４を介して
ｎ エピタキシャル層３２とショートされている。これ
によりターンオフ時に電子を高速に引抜き、ターンオフ
速度を速めている。
のＩＧＢＴでは、第１８図のＩ ＧＢＴのｐ拡散領域１
２５がコレクタ電極１１３．ｎ＋拡散領域３４を介して
ｎ エピタキシャル層３２とショートされている。これ
によりターンオフ時に電子を高速に引抜き、ターンオフ
速度を速めている。
（Ｄ） ＭＣＴ（ＭＯ５制御サイリスク）（第２０図
） ｎ＋拡散領域３４が比較的大きく形成され、このｎ＋拡
散領域３４内にｐ拡散領域１２５が設けられる。また、
ｐ拡散領域３３内にｎ拡散領域１２６が設けられ、この
ｎ拡散領域１２６内にｐ＋拡散領域１２７が設けられる
。さらにｐ−半導体基板３１の裏面にｎ＋層１２８およ
び電極１２９が設けられる。ｎ拡散領域１２６およびｐ
＋拡散領域１２７に接続された電極１１１がカソード電
極、導電膜３７がゲート電極、ｐ拡散領域１２５に接続
された電極１１３がアノード電極となる。
） ｎ＋拡散領域３４が比較的大きく形成され、このｎ＋拡
散領域３４内にｐ拡散領域１２５が設けられる。また、
ｐ拡散領域３３内にｎ拡散領域１２６が設けられ、この
ｎ拡散領域１２６内にｐ＋拡散領域１２７が設けられる
。さらにｐ−半導体基板３１の裏面にｎ＋層１２８およ
び電極１２９が設けられる。ｎ拡散領域１２６およびｐ
＋拡散領域１２７に接続された電極１１１がカソード電
極、導電膜３７がゲート電極、ｐ拡散領域１２５に接続
された電極１１３がアノード電極となる。
ゲート電極３７に正電位を印加するとゲート電極３７直
下のｐ拡散領域３３表面におけるｎチャネルがオンし、
電子がアノード電極１１３に流れ、これに応じてｐ拡散
領域１２５からｎ エピタキシャル層３２にホールが注
入される。注入されたホールはｎ拡散領域１２６に流れ
込みサイリスタ動作が始まる。一方、ゲート電極３７に
負電位を印加すると、ゲート電極３７直下のｎ拡散領域
１２６表面におけるｐチャネルがオンし、ｐ拡散領域１
２５から注入されたホールはｐ＋拡散領域１２７に引き
込まれ、サイリスク動作が止まる。電極１２９はカソー
ド電極１１１と同電位に保たれる。ｎ＋層１２８はホー
ルがｐ−基板３１に抜けるのを防止する。
下のｐ拡散領域３３表面におけるｎチャネルがオンし、
電子がアノード電極１１３に流れ、これに応じてｐ拡散
領域１２５からｎ エピタキシャル層３２にホールが注
入される。注入されたホールはｎ拡散領域１２６に流れ
込みサイリスタ動作が始まる。一方、ゲート電極３７に
負電位を印加すると、ゲート電極３７直下のｎ拡散領域
１２６表面におけるｐチャネルがオンし、ｐ拡散領域１
２５から注入されたホールはｐ＋拡散領域１２７に引き
込まれ、サイリスク動作が止まる。電極１２９はカソー
ド電極１１１と同電位に保たれる。ｎ＋層１２８はホー
ルがｐ−基板３１に抜けるのを防止する。
（Ｅ） アノードショートＭＣＴ （第２１図）この
ＭＣＴでは、第２０図のＭＣＴのｐ拡散領域１２５がア
ノード電極１１３．１＋拡散領域３４を介してｎ−エピ
タキシャル層３２とショートされている。これによりタ
ーンオフ時に電子を高速に引抜き、ターンオフ速度を速
めている。
ＭＣＴでは、第２０図のＭＣＴのｐ拡散領域１２５がア
ノード電極１１３．１＋拡散領域３４を介してｎ−エピ
タキシャル層３２とショートされている。これによりタ
ーンオフ時に電子を高速に引抜き、ターンオフ速度を速
めている。
（Ｐ） バイポーラトランジスタ（第２２図）このバ
イポーラトランジスタでは、第１７図のパイポーラトン
ジスタのｐ−基板３１の裏面にｎ＋層１２８および電極
１２９が設けられている。
イポーラトランジスタでは、第１７図のパイポーラトン
ジスタのｐ−基板３１の裏面にｎ＋層１２８および電極
１２９が設けられている。
電極１２９はエミッタ電極１１１ａと同電位に保たれる
。
。
（Ｇ） ＩＧＢＴ（第２３図）
このＩＧＢＴては、第１８図のＩＧＢＴのｐ−基板３１
の裏面にｎ＋層１２８および電極１２９が設けられてい
る。電極１２９はエミ・ツタ電極１１１と同電位に保た
れる。ｎ＋層１２８はｐ拡散領域１２５からｎ−エピタ
キシャル層３２に注入されるホールがｐ−基板３１に抜
けるのを防止する。
の裏面にｎ＋層１２８および電極１２９が設けられてい
る。電極１２９はエミ・ツタ電極１１１と同電位に保た
れる。ｎ＋層１２８はｐ拡散領域１２５からｎ−エピタ
キシャル層３２に注入されるホールがｐ−基板３１に抜
けるのを防止する。
（１１） コレクタショートＩＧＢＴ（第２４図）こ
のＩＧＢＴは、第１９図のＩＧＢＴと第２３図のＩ Ｇ
ＢＴを組合せたものである。
のＩＧＢＴは、第１９図のＩＧＢＴと第２３図のＩ Ｇ
ＢＴを組合せたものである。
（＋） ＩＧＢＴ（第２５図）
このＩＧＢＴでは、第２３図のＩ ＧＢＴのｎ１層１２
８がｐ−基板３１の裏面全面でなく一部（コレクタ電極
１１３の下方）に設けられている。
８がｐ−基板３１の裏面全面でなく一部（コレクタ電極
１１３の下方）に設けられている。
ｎ＋層１２８は、ＩＧＢＴの電流がある値以上になると
電子を注入し始め、サイリスク動作を行うので、電流密
度を大きくすることができる。
電子を注入し始め、サイリスク動作を行うので、電流密
度を大きくすることができる。
（Ｊ） コレクタショートＩＧＢＴ（第２６図）この
ＩＧＢＴは、第１９図のＩＧＢＴと第２５図のＩ ＧＢ
Ｔを組合せたものである。
ＩＧＢＴは、第１９図のＩＧＢＴと第２５図のＩ ＧＢ
Ｔを組合せたものである。
（Ｋ） ＭＣＴ（第２７図）
このＭＣＴでは、第２０図のＭＣＴのｎ＋層１２８がｐ
−基板３１の裏面全面でなく一部（図中左半部）に設け
られている。アノード電極１１３の下方でｐ−基板３１
を電極１２つとショートすることにより、ターンオフ時
に、ｐ拡散領域１２５から注入されたホールをｐ−基板
３１に引き抜くことができるので、ターンオフ速度を速
くすることができる。
−基板３１の裏面全面でなく一部（図中左半部）に設け
られている。アノード電極１１３の下方でｐ−基板３１
を電極１２つとショートすることにより、ターンオフ時
に、ｐ拡散領域１２５から注入されたホールをｐ−基板
３１に引き抜くことができるので、ターンオフ速度を速
くすることができる。
（Ｌ） アノードショートＭＣＴ （第２８図）この
ＭＣＴは、第２１図のＭＣＴと第２７図のＭＣＴを組合
せたものである。
ＭＣＴは、第２１図のＭＣＴと第２７図のＭＣＴを組合
せたものである。
（１４） ＭＣＴ（第２９図）
このＭＣＴでは、第２０図のＭＣＴのゲート電極３７直
下のｎ拡散領域１２６表面におけるｐチャネルがデプレ
ッション型に変更されている。
下のｎ拡散領域１２６表面におけるｐチャネルがデプレ
ッション型に変更されている。
すなわち、ｐチャネルに相当するｎ拡散領域１２６の表
面部分はｐ拡散によりｐ型に反転されている。
面部分はｐ拡散によりｐ型に反転されている。
（Ｎ） アノードショートＭＣＴ （第３０図）こ
のＭＣＴは、第２１図のＭＣＴと第２９図のＭＣＴを組
合せたものである。
のＭＣＴは、第２１図のＭＣＴと第２９図のＭＣＴを組
合せたものである。
（０） ＭＣＴ（第３１図）
このＭＣＴは、第２７図のＭＣＴと第２９図のＭＣＴを
組合わせたものである。
組合わせたものである。
（Ｐ） アノードショートＭＣＴ （第３２図）こ
のＭＣＴは、第２８図のＭＣＴと第２９図のＭＣＴを組
合せたものである。
のＭＣＴは、第２８図のＭＣＴと第２９図のＭＣＴを組
合せたものである。
以上の半導体装置においても、前述した第１図のダイオ
ードや第２図のＭＯＳＦＥＴと同様の動作により、高耐
圧および良好なセンス電圧特性が実現できる。またこの
発明の適用は上記半導体装置に限られないことは勿論で
ある。
ードや第２図のＭＯＳＦＥＴと同様の動作により、高耐
圧および良好なセンス電圧特性が実現できる。またこの
発明の適用は上記半導体装置に限られないことは勿論で
ある。
以上説明したように、この発明の半導体装置によれば、
複合フィールドプレートとして働く導電膜および第３半
導体領域を設けたので、表面電界分布が安定して耐圧の
信頼性が高くなるとともに、使用できる第１半導体領域
の厚みおよび不純物濃度の範囲が広くて設計の自由度が
高くなる。また第３半導体領域はフローティングであり
、その電位は容量結合によって決定されるため、センス
電極を通じたセンス電圧特性はなめらかとなる。またセ
ンスのための構造もコンパクトで済む。
複合フィールドプレートとして働く導電膜および第３半
導体領域を設けたので、表面電界分布が安定して耐圧の
信頼性が高くなるとともに、使用できる第１半導体領域
の厚みおよび不純物濃度の範囲が広くて設計の自由度が
高くなる。また第３半導体領域はフローティングであり
、その電位は容量結合によって決定されるため、センス
電極を通じたセンス電圧特性はなめらかとなる。またセ
ンスのための構造もコンパクトで済む。
また、この発明による製造方法では、導電膜をマスクと
した自己整合により第３の半導体領域を形成しているの
で、両者のオーパラ・ツブ長さを厳密に制御できる。第
３の半導体領域の電位を決定する結合容量の大部分はこ
のオーパラ・ノブ長さに依存するので、センス電圧特性
を正確に制御できるという効果がある。
した自己整合により第３の半導体領域を形成しているの
で、両者のオーパラ・ツブ長さを厳密に制御できる。第
３の半導体領域の電位を決定する結合容量の大部分はこ
のオーパラ・ノブ長さに依存するので、センス電圧特性
を正確に制御できるという効果がある。
第１図および第４図はこの発明による半導体装置の一実
施例であるセンス端子付高耐圧ダイオードを示す断面図
、第２図はこの発明による半導体装置の他の実施例であ
るセンス端子付高耐圧ＭＯ５ＦＥＴを示す断面図、第３
Ａ図〜第３Ｅ図は第２図のＭＯＳＦＥＴの製造工程を示
す断面図、第５図は第１図のダイオードにおける空乏層
の延び方を示す断面図、第６図はこの発明によるセンス
電圧特性を示すグラフ、第７図および第８図は従来のダ
イオードを簡略化して示す断面図、第９図はこの発明に
よるダイオードを解析するための断面図、第１０図〜第
１３図は第９図のＸ−Ｘ断面における電界分布を示す図
、第１４図は絶縁膜の変化に対するエピタキシャル層の
厚み改善比の変化を示すグラフ、第１５図〜第３２図は
この発明による半導体装置のさらに他の実施例を示す断
面図、第３３図は従来のハーフブリッジ回路の１相を示
す回路図、第３４図は分離領域を示す断面図、第３５図
は従来の高耐圧ダイオードを示す断面図、第３６図は従
来のセンス端子付高耐圧バイポーラトランジスタを示す
断面図、第３７図は第３６図のトランジスタの等価回路
を示す回路図、第３８図は従来のセンス電圧特性を示す
グラフである。 図において、３１はｐ−半導体基板、３２はｎエピタキ
シャル層、３３および３５はｐ拡散領域、３４はｎ＋拡
散領域、３６は絶縁膜、３７は導電膜、ＳＥＮはセンス
電極である。 なお、各図中同一符号は同一または相当部分を示す。
施例であるセンス端子付高耐圧ダイオードを示す断面図
、第２図はこの発明による半導体装置の他の実施例であ
るセンス端子付高耐圧ＭＯ５ＦＥＴを示す断面図、第３
Ａ図〜第３Ｅ図は第２図のＭＯＳＦＥＴの製造工程を示
す断面図、第５図は第１図のダイオードにおける空乏層
の延び方を示す断面図、第６図はこの発明によるセンス
電圧特性を示すグラフ、第７図および第８図は従来のダ
イオードを簡略化して示す断面図、第９図はこの発明に
よるダイオードを解析するための断面図、第１０図〜第
１３図は第９図のＸ−Ｘ断面における電界分布を示す図
、第１４図は絶縁膜の変化に対するエピタキシャル層の
厚み改善比の変化を示すグラフ、第１５図〜第３２図は
この発明による半導体装置のさらに他の実施例を示す断
面図、第３３図は従来のハーフブリッジ回路の１相を示
す回路図、第３４図は分離領域を示す断面図、第３５図
は従来の高耐圧ダイオードを示す断面図、第３６図は従
来のセンス端子付高耐圧バイポーラトランジスタを示す
断面図、第３７図は第３６図のトランジスタの等価回路
を示す回路図、第３８図は従来のセンス電圧特性を示す
グラフである。 図において、３１はｐ−半導体基板、３２はｎエピタキ
シャル層、３３および３５はｐ拡散領域、３４はｎ＋拡
散領域、３６は絶縁膜、３７は導電膜、ＳＥＮはセンス
電極である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）第１導電型の半導体基板と、 前記半導体基板上に形成された島状の第２導電型の第１
の半導体領域と、 前記半導体基板上に前記第１の半導体領域をとり囲んで
形成された第１導電型の第２の半導体領域と、 前記第２の半導体領域の近傍において、前記第１の半導
体領域の表面に選択的に形成された第１導電型の第３の
半導体領域と、 前記第１の半導体領域の中心付近の表面に形成された電
圧印加領域と、 前記第２および第３の半導体領域間の前記第１の半導体
領域の表面上に、前記第２および第３の半導体領域の表
面とオーバラップするように形成された絶縁膜と、 前記絶縁膜上に形成された導電膜と、 前記第３の半導体領域上に形成され、電流阻止状態にお
いて、前記電圧印加領域に印加される電圧を検知するた
めのセンス電極とを備える半導体装置。 - （２）第１導電型の半導体基板を準備する工程と、 前記半導体基板上に第２導電型の半導体層を形成する工
程と、 前記半導体層に第１導電型の不純物を選択的に添加する
ことにより、前記半導体基板上に形成された島状の第２
導電型の第１の半導体領域と、前記半導体基板上に前記
第１の半導体領域をとり囲んで形成された第１導電型の
第２の半導体領域とを設ける工程と、 前記第１の半導体領域の前記第２の半導体領域に隣接す
る端部上に絶縁膜および導電膜を順次形成する工程と、 前記導電膜をマスクとした自己整合により、前記第２の
半導体領域の近傍における前記第１の半導体領域の表面
に第１導電型の第３の半導体領域を選択的に形成する工
程と、 前記第１の半導体領域の中心付近の表面に電圧印加領域
を形成する工程と、 前記第３の半導体領域上に、電流阻止状態において前記
電圧印加領域に印加される電圧を検知するためのセンス
電極を形成する工程とを備える半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340202A JP2513874B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体装置およびその製造方法 |
| US07/547,243 US5200638A (en) | 1989-12-28 | 1990-07-03 | A semiconductor device for extracting a signal used to monitor potential of a high voltage island at a low voltage island and method of manufacturing the same |
| DE69016979T DE69016979T2 (de) | 1989-12-28 | 1990-10-02 | Hochspannungshalbleiterelement mit einer Sensorelektrode und Verfahren zur Herstellung. |
| EP90118885A EP0434914B1 (en) | 1989-12-28 | 1990-10-02 | High voltage semiconductor device having a sense electrode and a method of manufacturing the same |
| US07/944,074 US5258641A (en) | 1989-12-28 | 1992-09-11 | Semiconductor device for extracting a signal used to monitor potential of a high voltage island at a low voltage island and method of manufacturing the same |
| US07/997,924 US5279977A (en) | 1989-12-28 | 1992-12-29 | Method of manufacturing a semiconductor device for extracting a signal used to monitor potential of a high voltage island |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340202A JP2513874B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03201452A true JPH03201452A (ja) | 1991-09-03 |
| JP2513874B2 JP2513874B2 (ja) | 1996-07-03 |
Family
ID=18334685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1340202A Expired - Lifetime JP2513874B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5200638A (ja) |
| EP (1) | EP0434914B1 (ja) |
| JP (1) | JP2513874B2 (ja) |
| DE (1) | DE69016979T2 (ja) |
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| KR0127282B1 (ko) * | 1992-05-18 | 1998-04-02 | 도요다 요시또시 | 반도체 장치 |
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