CN111370492B - 集成采样功能的超高压ldmos复合管及工艺方法 - Google Patents
集成采样功能的超高压ldmos复合管及工艺方法 Download PDFInfo
- Publication number
- CN111370492B CN111370492B CN202010342044.8A CN202010342044A CN111370492B CN 111370492 B CN111370492 B CN 111370492B CN 202010342044 A CN202010342044 A CN 202010342044A CN 111370492 B CN111370492 B CN 111370492B
- Authority
- CN
- China
- Prior art keywords
- tube
- region
- sampling tube
- sampling
- ultra
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000005070 sampling Methods 0.000 title claims abstract description 250
- 239000002131 composite material Substances 0.000 title claims abstract description 46
- 238000000034 method Methods 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 claims description 37
- 238000002347 injection Methods 0.000 claims description 32
- 239000007924 injection Substances 0.000 claims description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 32
- 229920005591 polysilicon Polymers 0.000 claims description 28
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 15
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 12
- 229910052760 oxygen Inorganic materials 0.000 claims description 12
- 239000001301 oxygen Substances 0.000 claims description 12
- 238000000605 extraction Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 244000126211 Hericium coralloides Species 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7826—Lateral DMOS transistors, i.e. LDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device
Abstract
本发明公开了一种集成采样功能的超高压LDMOS复合管，可以对超高压LDMOS管进行电流采样。在超高压LDMOS管后级串联一个作为采样管的低压CMOS管，并通过版图设计把低压CMOS集成在超高压LDMOS管内，超高压晶体管的源端同时是采样管CMOS管的漏端，超高压LDMOS管的栅极与低压CMOS管的栅极各自独立控制，且平行等间距、各自首尾相接呈闭环结构，这样的结构形式可以最大限度保证超高压LDMOS晶体管版图形式紧凑及场板性能，由于低压CMOS管和超高压LDMOS管栅极平行布局且间距很近，使得两者的沟道长度差异随工艺波动很小，所以采样时匹配性很高，采样比精度高，保证超高耐压能力，同时保证了采样管和被采样管在沟道总宽度上的一致性，提高采样精度与匹配度。
Description
技术领域
本发明涉及半导体器件设计及制造领域，特别是指一种集成采样功能的LDMOS复合管。本发明还涉及所述器件的工艺方法。
背景技术
LDMOS（LDMOS：Laterally Diffused Metal Oxide Semiconductor 横向双扩散金属氧化物半导体）器件为一种高耐压场效应管，能用于形成电流采样电路。一般采样管和被采样管，分集成和分立两种。分立是在采样管的外部区域再制作一个小尺寸的采样管，各个结构完全独立，这种结构比较占用版图面积，另外的集成式是在大尺寸的被采样管的内部再制作一个小尺寸的采样管，该采样管能与被采样管共用一部分结构，因此对节省版图面积有很大的优势。如图1所示，是现有集成的采样功能的LDMOS管的示意图，整个器件包含有采样管和被采样管，整个器件结构呈现梳齿形状，被采样管是由多个重复单元构成的一个尺寸比较大、电流驱动能力很强的大管子，而采样管是一个尺寸较小的管子。图1的版图设计中，采样管和被采样管的多晶硅栅极共用，漏区201也是共用，而两个源区211、202分开接出形成各自的源极电极。被采样管的各功能区也分别为封闭式结构、且是由各个呈条形结构的单元结构连接而成，各呈条形结构的单元结构的排列如图1所示可知，以源区、漏区漂移区和漏区为例，一个最小的循环单元为漏区201、漏区漂移区203、源区202。相邻的漏区漂移区的条形结构首尾相连形成一类环形的封闭式结构，整个漏区位于该封闭式结构的里侧、整个源区202位于该封闭式结构的外侧。其中呈平行轨道型且环绕封闭的是多晶硅栅极和多晶硅场板，多晶硅同时充当栅极及连接栅极的导线。
集成型结构的好处在于：采样管和被采样管的漏区是共用的，节省版图面积；采样管放置在被采样管的中间，两个管子的匹配特性很好，受工艺偏差的影响很小，被采样管工作时的温度也会影响到采样管的温度，减小两个管子之间的温度差，所以受温度的影响也小；采样管电流能力可以通过多晶硅栅极围成的梳齿型结构的长轴来调整。
但是，由于超高压LDMOS作为驱动管使用时，总电流比较大，采用采样管调节输出电流，一般通过调整宽长比来调整采样比例。这种做法的弊端一个是采样比不稳定，因为共用一个漏区（Drain），采样用的小管子Drain总长度和驱动管大管子一样，而源区区域很小，管子不对称而造成电流偏大而影响采样比，另一个是采样用的管子宽度是固定的（取决于独立出来的源区宽度），因此结构设计好后采样比也是固定的，无法调整。
发明内容
本发明所要解决的技术问题是提供一种集成采样功能的LDMOS复合管，具备对LDMOS管进行电流采样的能力，且采样比例可调。
本发明所要解决的另一技术问题在于提供所述LDMOS复合管的制造工艺方法。
为解决上述问题，本发明所述的一种集成采样功能的超高压LDMOS复合管，包含一个超高压LDMOS管，以及一个低压CMOS管，其包含：
在复合管中，所述低压CMOS管是采样管，所述超高压LDMOS管是被采样管，所述超高压的被采样管的尺寸远大于采样管，所述的采样管是串接于超高压LDMOS管之后，即采样管的漏区同时也是被采样管的源区，被采样管的漏区与采样管的源区分别独立引出；
被采样管的栅极与采样管的栅极各自独立引出；
所述复合管形成于P型衬底中，在P型衬底上形成有一第一N型注入区，在所述N型注入区的一侧具有第三重掺杂N型区，形成所述被采样管的漏区；
所述第一N型注入区中还具有所述被采样管的漏区漂移区，在漏区漂移区的衬底表面具有场氧层，所述场氧层一侧与所述被采样管的漏区相抵靠，另一侧向第一N型注入区的中心方向延伸；
所述被采样管的漏区漂移区中，还具有一P型掺杂层，所述P型掺杂层为位于场氧层下方、漏区漂移区中的水平分布的P型掺杂薄层；
所述第一N型注入区中，与被采样管的漏区相对的另一侧，具有一P型注入区形成的P阱，所述P阱中包括第一重掺杂N型区、第二重掺杂N型区以及第一重掺杂P型区；所述第一重掺杂N型区与第二重掺杂N型区之间为采样管的沟道区，所述第一重掺杂N型区为被采样管的源区，同时也是采样管的漏区，所述第二重掺杂N型区作为采样管的源区；所述第一重掺杂N型区与第二重掺杂N型区之间的衬底表面具有栅氧化层和覆盖在栅氧化层之上的栅极，形成采样管的栅极结构；所述P阱中的第一重掺杂P型区与第二重掺杂N型区之间的衬底表面具有场氧隔离；
在所述第一重掺杂N型区与漏区漂移区上方的场氧层之间的衬底表面，具有栅氧化层及覆盖在栅氧化层之上的栅极，形成被采样管的栅极结构，所述栅极还向第三重掺杂N型区延伸一段距离以覆盖部分场氧层；
所述靠近第三重掺杂N型区的场氧层之上还具有场板，作为被采样管的漏区场板；
所述P型衬底表面淀积一层介质层，介质层上淀积金属层，所述金属层图案化后形成各个引出电极；所述各电极通过穿通介质层的接触孔与P型衬底中各引出区接触以引出复合管的各电极；
在俯视平面上，所述的复合管的版图是呈闭环结构，被采样管的源区位于被采样管的栅极和采样管的栅极之间，漏区漂移区上有场板；所述的被采样管的栅极、采样管的栅极以及场板均是平行等距排列，且均各自首尾相接而形成的闭环结构，采样管的栅极位于整个平行封闭结构的最外围，被采样管的源区同时也是采样管的漏区，采样管在电学性能上是等效串接于被采样管的源区，采样管的源区则位于闭环结构的最外围，形成独立引出，所述被采样管的栅极、采样管的栅极以及场板均各自独立引出形成电极，且场板与被采样管的漏区通过金属短接。
进一步的改进是，所述呈闭环结构的复合管的版图，其形状为圆环型、椭圆形、马蹄形或者子弹型的各种等效变化形式。
进一步的改进是，所述的被采样管的栅极、采样管的栅极以及漏区场板为多晶硅材质，或者是金属材质。
进一步的改进是，所述采样管的栅极是形成与所述被采样管的源区有源区上，所述的采样管的栅极与被采样管的栅极分别接各自独立的控制电位，通过对采样管栅极电位的调整，实现对被采样管的不同采样比的采样功能。
进一步的改进是，所述的被采样管是漏区在中间，被采样管的源区在外围的闭环结构，采样管的栅极在被采样管的源区外侧，与被采样管的栅极保持平行等距排布；被采样管的源区同时也是采样管的漏区，为重掺杂的N型注入区；此结构能最大限度保证超高压的被采样管的版图形式及场板性能，保证超高耐压能力，同时保证了采样管和被采样管在沟道总宽度上的一致性，提高采样精度与匹配度。
为解决上述方法，本发明提供一种制造所述的集成采样功能的超高压LDMOS复合管的工艺方法，包含：
在P型衬底上通过离子注入形成的第一N型注入区，在所述第一N型注入区中再进行P型离子注入形成P阱，P阱区域以外的所述第一N型注入区作为超高压LDMOS管的漏区漂移区；在漏区漂移区的衬底表面形成场氧层，同时，在P阱中也形成一个场氧隔离区；在场氧的下方的漏区漂移区中离子注入形成一个P型掺杂层；淀积一层栅氧化层及一层多晶硅，光刻及刻蚀形成所述LDMOS器件的栅极结构，同时在漏区漂移区的场氧上刻蚀形成多晶硅场板，作为漏区场板；在P阱的表面刻蚀形成采样管的栅极结构；
在漏区漂移区中场氧的一侧、在P阱中采样管的栅极结构两侧进行N型离子注入，以形成第一、第二及第三重掺杂N型区，以及在P阱中离子注入形成重掺杂P型区；
在P型衬底表面整体淀积一层介质层，刻蚀并沉积金属形成接触孔，介质层表面淀积金属层并刻蚀图案化形成导线，与各个接触孔连接形成电极引出。
进一步的改进是，所述的第一重掺杂N型区作为超高压LDMOS管的源区，同时也作为采样管的漏区，使超高压LDMOS管与采样管形成串接；所述第二重掺杂N型区作为采样管的源区，第一重掺杂N型区与第二重掺杂N型区以及P阱上方的栅极结构形成CMOS采样管，采样管的源区与P阱中的重掺杂P型区以场氧隔离；所述第三重掺杂N型区作为超高压LDMOS管的漏区；P阱中的重掺杂P型区作为采样管的衬底引出端。
进一步的改进是，所述的漏区场板通过接触孔及介质层上的金属层与作为超高压LDMOS管的漏区的第三重掺杂N型区短接。
进一步的改进是，所述的超高压LDMOS管的多晶硅栅极与采样管的多晶硅栅极平行等距排布且各自形成首尾相接的闭环结构，采样管的多晶硅栅极位于超高压LDMOS管的多晶硅栅极的外侧。
进一步的改进是，所述的复合管呈闭环结构，其中的超高压LDMOS管的源区位于最外侧，采样管与超高压LDMOS管之间的有源区为第一重掺杂N型区，即超高压LDMOS管的源区或采样管的漏区。
本发明所述的集成采样管的LDMOS复合管，在作为被采样管的超高压LDMOS管后串接一个低压的CMOS采样管，以超高压LDMOS管的源区作为采样管的漏区，同时采样管的栅极与被采样管的栅极各自独立引出，并平行等间距、各自首尾相接呈闭环结构，这样的结构形式可以最大限度保证超高压LDMOS晶体管版图形式紧凑及场板性能，保证超高耐压能力，同时保证了采样管和被采样管在沟道总宽度上的一致性，提高采样精度与匹配度。
附图说明
图1 是现有的集成采样管的LDMOS复合管的版图示意图。
图2 是现有的集成采样管的LDMOS复合管的等效电路图。
图3 是本发明集成采样管的LDMOS复合管的等效电路图。
图4 是本发明集成采样管的LDMOS复合管的版图示意图。
图5 是本发明集成采样管的LDMOS复合管的剖面示意图。
附图标记说明
301是衬底，302是第一N型注入区，303是P阱，304是P型掺杂层，305是多晶硅栅极（被采样管），306是第一重掺杂N型区，307是第三重掺杂N型区，308是重掺杂P型区，309是多晶硅栅极（采样管），310是漏区场板，311、312、313、314、315是金属，316是场氧。
实施方式
本发明所述的一种集成采样功能的超高压LDMOS复合管，包含一个超高压LDMOS管，以及一个低压CMOS管。如图3所示，是所述复合管的等效电路图，所述低压CMOS管是采样管，所述超高压LDMOS管是被采样管，所述超高压的被采样管的尺寸远大于采样管，所述的采样管是串接于超高压LDMOS管之后，即采样管的漏区同时也是被采样管的源区，被采样管的漏区与采样管的源区分别独立引出。被采样管的栅极与采样管的栅极也各自独立引出。采样管能对被采样管的电流进行采样。
如图5所示，是本发明所述集成采样功能的超高压LDMOS复合管的剖面结构示意图。所述复合管形成于P型衬底301中，在P型衬底301中形成有一第一N型注入区302，在所述N型注入区的一侧具有第三重掺杂N型区304，形成所述被采样管，也就是超高压LDMOS管的漏区307。
所述第一N型注入区302中还具有所述被采样管的漏区漂移区，在漏区漂移区的衬底表面具有场氧层316，所述场氧层一侧与所述被采样管的漏区307相抵靠，另一侧向第一N型注入区的中心方向延伸。
所述被采样管的漏区漂移区中，还具有一P型掺杂层304，所述P型掺杂层为304位于场氧层316下方、漏区漂移区中的水平分布的P型掺杂薄层。
所述第一N型注入区302中，与被采样管的漏区307相对的另一侧，具有一P型注入区形成的P阱303，所述P阱303中包括第一重掺杂N型区306、第二重掺杂N型区以及第一重掺杂P型区308；所述第一重掺杂N型区与第二重掺杂N型区之间为采样管的沟道区，所述第一重掺杂N型区306为被采样管的源区，同时也是采样管的漏区，所述第二重掺杂N型区作为采样管的源区404；所述第一重掺杂N型区与第二重掺杂N型区之间的衬底表面具有栅氧化层和覆盖在栅氧化层之上的栅极309，形成采样管的栅极结构；所述P阱303中的第一重掺杂P型区308与第二重掺杂N型区404之间的衬底表面具有场氧隔离。
在所述第一重掺杂N型区与漏区漂移区上方的场氧层之间的衬底表面，具有栅氧化层及覆盖在栅氧化层之上的栅极305，形成被采样管的栅极结构，所述栅极还向第三重掺杂N型区延伸一段距离以覆盖部分场氧层。
所述靠近第三重掺杂N型区的场氧层之上还具有场板，作为被采样管的漏区场板310。
所述P型衬底表面淀积一层介质层，介质层上淀积金属层，所述金属层图案化后形成各个引出电极；所述各电极通过穿通介质层的接触孔与P型衬底中各引出区接触以引出复合管的各电极。
在俯视平面上，所述的复合管的版图是呈闭环结构，如图4所示，所述呈闭环结构的复合管的版图，其形状为圆环型、椭圆形、马蹄形或者子弹型及其各种等效变化形式。本实施例图中采用的是类似于马蹄形，或者说是一个大的倒立的U型，被采样管的源区403位于被采样管的栅极和采样管的栅极之间，漏区漂移区上有场板；所述的被采样管的栅极、采样管的栅极以及场板均是平行等距排列，且均各自首尾相接而形成的闭环结构，采样管的栅极位于整个平行封闭结构的最外围，当然，由于平行等距排列的问题，在U型里侧是位于最里侧。被采样管的源区403同时也是采样管的漏区404，采样管在电学性能上是等效串接于被采样管的源区，采样管的源区则位于闭环结构的最外围，形成独立引出，所述被采样管的栅极、采样管的栅极以及场板均各自独立引出形成电极，且场板与被采样管的漏区通过金属短接。
所述的被采样管的栅极、采样管的栅极以及漏区场板为多晶硅材质，或者是金属材质，目前的工艺以多晶硅栅极为主，本发明实施例以多晶硅栅极为例。
所述采样管的栅极是形成与所述被采样管的源区有源区上，所述的采样管的栅极与被采样管的栅极分别接各自独立的控制电位，通过对采样管栅极电位的调整，实现对被采样管的不同采样比的采样功能。
所述的被采样管是漏区在中间，被采样管的源区在外围的闭环结构，采样管的栅极在被采样管的源区外侧，与被采样管的栅极保持平行等距排布；被采样管的源区同时也是采样管的漏区，为重掺杂的N型注入区；此结构能最大限度保证超高压的被采样管的版图形式及场板性能，保证超高耐压能力，同时保证了采样管和被采样管在沟道总宽度上的一致性，提高采样精度与匹配度。
本发明所述的集成采样功能的超高压LDMOS复合管的工艺方法如下，主要包括制作超高压LDMOS、制作采样管的低压CMOS，以及进行金属互连工艺：
在P型衬底上通过离子注入形成的第一N型注入区，在所述第一N型注入区中再进行P型离子注入形成P阱，P阱区域以外的所述第一N型注入区作为超高压LDMOS管的漏区漂移区；在漏区漂移区的衬底表面形成场氧层，同时，在P阱中也形成一个场氧隔离区；在场氧的下方的漏区漂移区中离子注入形成一个P型掺杂层；淀积一层栅氧化层及一层多晶硅，光刻及刻蚀形成所述LDMOS器件的栅极结构，同时在漏区漂移区的场氧上刻蚀形成多晶硅场板，作为漏区场板；在P阱的表面刻蚀形成采样管的栅极结构。
在漏区漂移区中场氧的一侧、在P阱中采样管的栅极结构两侧进行N型离子注入，以形成第一、第二及第三重掺杂N型区，以及在P阱中离子注入形成重掺杂P型区，重掺杂P型区作为采样管的衬底引出端。
在P型衬底表面整体淀积一层介质层，刻蚀并沉积金属形成接触孔，介质层表面淀积金属层并刻蚀图案化形成导线，与各个接触孔连接形成电极引出。
在俯视平面上，将所述的超高压LDMOS管的多晶硅栅极与采样管的多晶硅栅极平行等距排布且各自形成首尾相接的闭环结构，采样管的多晶硅栅极位于超高压LDMOS管的多晶硅栅极的外侧。所述的复合管呈闭环结构，其中的超高压LDMOS管的源区位于最外侧，采样管与超高压LDMOS管之间的有源区为第一重掺杂N型区，即超高压LDMOS管的源区或采样管的漏区。
本发明提供的集成采样功能的超高压LDMNOS复合管，可以对超高压LDMOS管进行电流采样。通过在超高压LDMOS管后级串联一个低压CMOS管子，并通过版图设计把低压CMOS集成在超高压管子里，采样管和被采样管的栅极各自独立控制，被采样管的源区同时也是采样管CMOS管的漏端。通过对采样管CMOS的栅极电位的独立控制，控制采样管CMOS的电流输出，从而灵活调整采样比，在超高压晶体管阵列中，在版图的规划上，有源区区域，采样管的栅极与被采样管的栅极平行平行布局闭合放置且间距很近，使得两者的沟道长度差异随工艺波动很小且，所以采样时匹配性很高，采样比精度高。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种集成采样功能的超高压LDMOS复合管，包含一个超高压LDMOS管，以及一个低压CMOS管，其特征在于：
在复合管中，所述低压CMOS管是采样管，所述超高压LDMOS管是被采样管，所述超高压的被采样管的尺寸远大于采样管，所述的采样管是串接于超高压LDMOS管之后，即采样管的漏区同时也是被采样管的源区，被采样管的漏区与采样管的源区分别独立引出；
被采样管的栅极与采样管的栅极各自独立引出；
所述复合管形成于P型衬底中，在P型衬底上形成有一第一N型注入区，在所述N型注入区的一侧具有第三重掺杂N型区，形成所述被采样管的漏区；
所述第一N型注入区中还具有所述被采样管的漏区漂移区，在漏区漂移区的衬底表面具有场氧层，所述场氧层一侧与所述被采样管的漏区相抵靠，另一侧向第一N型注入区的中心方向延伸；
所述被采样管的漏区漂移区中，还具有一P型掺杂层，所述P型掺杂层为位于场氧层下方、漏区漂移区中的水平分布的P型掺杂薄层；
所述第一N型注入区中，与被采样管的漏区相对的另一侧，具有一P型注入区形成的P阱，所述P阱中包括第一重掺杂N型区、第二重掺杂N型区以及第一重掺杂P型区；所述第一重掺杂N型区与第二重掺杂N型区之间为采样管的沟道区，所述第一重掺杂N型区为被采样管的源区，同时也是采样管的漏区，所述第二重掺杂N型区作为采样管的源区；所述第一重掺杂N型区与第二重掺杂N型区之间的衬底表面具有栅氧化层和覆盖在栅氧化层之上的栅极，形成采样管的栅极结构；所述P阱中的第一重掺杂P型区与第二重掺杂N型区之间的衬底表面具有场氧隔离；
在所述第一重掺杂N型区与漏区漂移区上方的场氧层之间的衬底表面，具有栅氧化层及覆盖在栅氧化层之上的栅极，形成被采样管的栅极结构，所述栅极还向第三重掺杂N型区延伸一段距离以覆盖部分场氧层；
靠近所述第三重掺杂N型区的场氧层之上还具有场板，作为被采样管的漏区场板；
所述P型衬底表面淀积一层介质层，介质层上淀积金属层，所述金属层图案化后形成各个引出电极；所述各电极通过穿通介质层的接触孔与P型衬底中各引出区接触以引出复合管的各电极；
在俯视平面上，所述的复合管的版图是呈闭环结构，被采样管的源区位于被采样管的栅极和采样管的栅极之间，漏区漂移区上有场板；所述的被采样管的栅极、采样管的栅极以及场板均是平行等距排列，且均各自首尾相接而形成的闭环结构，采样管的栅极位于整个平行封闭结构的最外围，被采样管的源区同时也是采样管的漏区，采样管在电学性能上是等效串接于被采样管的源区，采样管的源区则位于闭环结构的最外围，形成独立引出，所述被采样管的栅极、采样管的栅极以及场板均各自独立引出形成电极，且场板与被采样管的漏区通过金属短接。
2.如权利要求1所述的集成采样功能的超高压LDMOS复合管，其特征在于：所述呈闭环结构的复合管的版图，其形状为圆环型、椭圆形、马蹄形或者子弹型的各种等效变化形式。
3.如权利要求2所述的集成采样功能的超高压LDMOS复合管，其特征在于：所述的被采样管的栅极、采样管的栅极以及漏区场板为多晶硅材质，或者是金属材质。
4.如权利要求1所述的集成采样功能的超高压LDMOS复合管，其特征在于：所述采样管的栅极是形成与所述被采样管的源区有源区上，所述的采样管的栅极与被采样管的栅极分别接各自独立的控制电位，通过对采样管栅极电位的调整，实现对被采样管的不同采样比的采样功能。
5.如权利要求1所述的集成采样功能的超高压LDMOS复合管，其特征在于：所述的被采样管是漏区在中间，被采样管的源区在外围的闭环结构，采样管的栅极在被采样管的源区外侧，与被采样管的栅极保持平行等距排布；被采样管的源区同时也是采样管的漏区，为重掺杂的N型注入区；此结构能最大限度保证超高压的被采样管的版图形式及场板性能，保证超高耐压能力，同时保证了采样管和被采样管在沟道总宽度上的一致性，提高采样精度与匹配度。
6.一种制造如权利要求1所述的集成采样功能的超高压LDMOS复合管的工艺方法，其特征在于：
在P型衬底上通过离子注入形成的第一N型注入区，在所述第一N型注入区中再进行P型离子注入形成P阱，P阱区域以外的所述第一N型注入区作为超高压LDMOS管的漏区漂移区；在漏区漂移区的衬底表面形成场氧层，同时，在P阱中也形成一个场氧隔离区；在场氧的下方的漏区漂移区中离子注入形成一个P型掺杂层；淀积一层栅氧化层及一层多晶硅，光刻及刻蚀形成所述LDMOS器件的栅极结构，同时在漏区漂移区的场氧上刻蚀形成多晶硅场板，作为漏区场板；在P阱的表面刻蚀形成采样管的栅极结构；
在漏区漂移区中场氧的一侧、在P阱中采样管的栅极结构两侧进行N型离子注入，以形成第一、第二及第三重掺杂N型区，以及在P阱中离子注入形成重掺杂P型区；
在P型衬底表面整体淀积一层介质层，刻蚀并沉积金属形成接触孔，介质层表面淀积金属层并刻蚀图案化形成导线，与各个接触孔连接形成电极引出。
7.如权利要求6所述的集成采样功能的超高压LDMOS复合管的工艺方法，其特征在于：所述的第一重掺杂N型区作为超高压LDMOS管的源区，同时也作为采样管的漏区，使超高压LDMOS管与采样管形成串接；所述第二重掺杂N型区作为采样管的源区，第一重掺杂N型区与第二重掺杂N型区以及P阱上方的栅极结构形成CMOS采样管，采样管的源区与P阱中的重掺杂P型区以场氧隔离；所述第三重掺杂N型区作为超高压LDMOS管的漏区；P阱中的重掺杂P型区作为采样管的衬底引出端。
8.如权利要求6所述的集成采样功能的超高压LDMOS复合管的工艺方法，其特征在于：所述的漏区场板通过接触孔及介质层上的金属层与作为超高压LDMOS管的漏区的第三重掺杂N型区短接。
9.如权利要求6所述的集成采样功能的超高压LDMOS复合管的工艺方法，其特征在于：所述的超高压LDMOS管的多晶硅栅极与采样管的多晶硅栅极平行等距排布且各自形成首尾相接的闭环结构，采样管的多晶硅栅极位于超高压LDMOS管的多晶硅栅极的外侧；采样管的多晶硅栅极与超高压LDMOS管的多晶硅栅极各自独立引出，连接不同的控制电压；采样管的源区与超高压LDMOS管的源区各自独立引出。
10.如权利要求6所述的集成采样功能的超高压LDMOS复合管的工艺方法，其特征在于：所述的复合管呈闭环结构，其中的超高压LDMOS管的源区位于最外侧，采样管与超高压LDMOS管之间的有源区为第一重掺杂N型区，即超高压LDMOS管的源区或采样管的漏区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010342044.8A CN111370492B (zh) | 2020-04-27 | 2020-04-27 | 集成采样功能的超高压ldmos复合管及工艺方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010342044.8A CN111370492B (zh) | 2020-04-27 | 2020-04-27 | 集成采样功能的超高压ldmos复合管及工艺方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111370492A CN111370492A (zh) | 2020-07-03 |
| CN111370492B true CN111370492B (zh) | 2023-04-28 |
Family
ID=71207405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010342044.8A Active CN111370492B (zh) | 2020-04-27 | 2020-04-27 | 集成采样功能的超高压ldmos复合管及工艺方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111370492B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0434914A2 (en) * | 1989-12-28 | 1991-07-03 | Mitsubishi Denki Kabushiki Kaisha | High voltage semiconductor device having a sense electrode and a method of manufacturing the same |
| KR101369973B1 (ko) * | 2013-03-28 | 2014-03-06 | 메이플세미컨덕터(주) | 전력용 센스 모스펫 제조 방법 |
| CN104714073A (zh) * | 2013-12-17 | 2015-06-17 | 上海华虹宏力半导体制造有限公司 | 用ldmos器件实现的电流采样电路 |
| CN109768089A (zh) * | 2019-01-23 | 2019-05-17 | 电子科技大学 | 一种基于SenseFET的压控采样器件 |
-
2020
- 2020-04-27 CN CN202010342044.8A patent/CN111370492B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0434914A2 (en) * | 1989-12-28 | 1991-07-03 | Mitsubishi Denki Kabushiki Kaisha | High voltage semiconductor device having a sense electrode and a method of manufacturing the same |
| KR101369973B1 (ko) * | 2013-03-28 | 2014-03-06 | 메이플세미컨덕터(주) | 전력용 센스 모스펫 제조 방법 |
| CN104714073A (zh) * | 2013-12-17 | 2015-06-17 | 上海华虹宏力半导体制造有限公司 | 用ldmos器件实现的电流采样电路 |
| CN109768089A (zh) * | 2019-01-23 | 2019-05-17 | 电子科技大学 | 一种基于SenseFET的压控采样器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111370492A (zh) | 2020-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5589405A (en) | Method for fabricating VDMOS transistor with improved breakdown characteristics | |
| CN105206671B (zh) | 具有不同局部跨导的半导体开关器件 | |
| WO2016173394A1 (zh) | 一种半导体超级结功率器件及其制造方法 | |
| CN102280444B (zh) | 半导体装置 | |
| US9431480B1 (en) | Diluted drift layer with variable stripe widths for power transistors | |
| CN210110783U (zh) | 一种集成高性能的ldmos结构 | |
| US6548864B2 (en) | High density MOS technology power device | |
| CN106298544B (zh) | 沟槽dmos器件的制造方法和结构 | |
| CN107785367B (zh) | 集成有耗尽型结型场效应晶体管的器件及其制造方法 | |
| CN109686736B (zh) | 一种基于n型外延的jcd集成器件及其制备方法 | |
| JPH0834312B2 (ja) | 縦形電界効果トランジスタ | |
| CN111370492B (zh) | 集成采样功能的超高压ldmos复合管及工艺方法 | |
| CN111696984A (zh) | 半导体器件及其制作方法 | |
| US20030075729A1 (en) | Minimum sized cellular MOS-gated device geometry | |
| CN112397507B (zh) | 横向双扩散晶体管及其制造方法 | |
| CN112909093B (zh) | 半导体器件 | |
| JP3008480B2 (ja) | 半導体装置 | |
| CN110534513B (zh) | 一种高低压集成器件及其制造方法 | |
| CN112909094B (zh) | 半导体器件 | |
| CN112002691B (zh) | 半导体器件 | |
| CN117727634B (zh) | 金属氧化物半导体器件及其制备方法 | |
| KR0121107B1 (ko) | 전력용 반도체 장치 및 그 제조방법 | |
| JPS61168254A (ja) | 高耐圧ｍｏｓ電界効果半導体装置 | |
| TWI453911B (zh) | 級聯的高壓結型場效應電晶體裝置及其製備方法 | |
| JPS61292370A (ja) | 縦形電界効果半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |