CN112002691B - 半导体器件 - Google Patents
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Abstract
公开了一种半导体器件，该半导体器件包括位于衬底上的阱区，阱区上表面包括沿横向方向间隔分布的源端注入区和漏端注入区，栅结构设置在阱区上，位于源端注入区和漏端注入区之间，其中，漏端注入区上设置有漏端接触孔和位于漏端接触孔与栅结构之间的开孔，本发明的半导体器件在漏端注入区上设置漏端接触孔和位于漏端接触孔与栅结构之间的开孔，可增加漏端注入区至栅结构之间的压舱电阻，调节改善漏端接触孔至栅结构的电流路径上的电流的均匀性，提高漏端接触孔至源端的电流释放能力。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件。
背景技术
ESD(Electro-Static discharge，静电释放)是一种客观存在的自然现象，伴随着产品的整个周期。芯片的制造、封装、测试到应用阶段，其外部环境和内部结构都会积累一定的电荷，会随时受到静电的威胁。
在传统设计中，GGNMOS(gate-grounded NMOS，栅极接地NMOS(N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体))器件经常作为ESD防护器件来使用，其可以兼容绝大部分CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)制造工艺。
在现有技术中，需要进行静电防护的器件的各个引脚均会连接至ESD器件进行静电防护，与各个引脚对应，ESD器件的相应结构需要有所调整，漏端与栅需要拉开一定距离，即DCP(distance of Drain Contact to Poly，漏端金属孔与多晶硅栅的距离)要达到一定的值，并在漏端接触孔至多晶硅栅之间的场氧区上覆盖硅化物阻挡层(Saliside Block,SAB)，使漏端的N+注入区有一定的压舱电阻(ballast resistance)，改善ESD器件泄放ESD电流的均匀性。
在漏端接触孔至多晶硅栅之间的场氧区上覆盖SAB对漏端N+注入区的压舱电阻的调控效果有限，即ESD器件的ESD电流泄放能力的提升效果有限。
发明内容
鉴于上述问题，本发明的目的在于提供一种半导体器件，从而提供一种ESD器件的ESD电流泄放能力提升设计方案，提升ESD器件的ESD电流泄放能力。
根据本发明的一方面，提供一种半导体器件，包括：
衬底；
阱区，位于所述衬底上；
源端注入区和漏端注入区，沿所述阱区上表面的横向方向间隔设置在所述阱区上表面；
栅结构，设置在所述阱区上，位于所述源端注入区和所述漏端注入区之间，
其中，所述漏端注入区上设置有漏端接触孔和位于所述漏端接触孔与所述栅结构之间的开孔。
可选地，所述漏端接触孔为多个，所述开孔为多个，所述开孔与所述漏端接触孔匹配对应，所述漏端接触孔和所述开孔均在所述阱区上表面的纵向方向间隔分布。
可选地，在所述阱区上表面的纵向方向上，多个所述开孔的尺寸由中间向两端渐变。
可选地，所述开孔的尺寸渐变包括沿所述阱区上表面的横向方向的长度尺寸渐变。
可选地，在所述阱区上表面的纵向方向上，多个所述开孔的尺寸由中间向两端逐渐减小。
可选地，在所述阱区上表面的纵向方向上，多个所述漏端接触孔至所述栅结构的距离由中间向两端逐渐变小。
可选地，多个所述开孔的朝向所述栅结构的第一边和朝向所述漏端接触孔的第二边中的至少一个对齐。
可选地，各所述开孔的第一边至所述栅结构的距离相等。
可选地，所述栅结构的各部分在所述阱区上表面的横向方向上的长度相等。
可选地，所述漏端接触孔通过漏端电极连接为一体，所述漏端电极包括电引出部分，在所述阱区上表面的纵向方向上，所述多个开孔的尺寸由所述电引出部分向两侧逐渐变小。
本发明提供的半导体器件包括位于衬底上的阱区，阱区上表面包括沿横向方向间隔分布的源端注入区和漏端注入区，栅结构设置在阱区上，位于源端注入区和漏端注入区之间，其中，漏端注入区上设置有漏端接触孔和位于漏端接触孔与栅结构之间的开孔，将栅极与漏端接触孔的区域挖掉部分N+注入区，仅留下P阱，可增加漏端注入区至栅结构之间的压舱电阻，调节改善漏端接口至栅结构的电流路径上的电流的均匀性，提高漏端至源端的电流释放能力。
漏端接触孔为多个，开孔为多个且与漏端接触孔数量匹配对应，优化漏端有源区横向方向上各个点对应的静电释放路径的电流泄放能力，提升优化效果。
各开孔在纵向方向上尺寸渐变，相应的压舱电阻的阻值渐变，根据不同位置的结构特征提供不同的压舱电阻，提高优化的匹配性，提高电流释放的均匀性。
漏端接触孔至栅结构的距离由中间向两端逐渐减小，调节漏端接触孔至栅结构的距离，调节DCP距离，进一步调节压舱电阻，提高漏端至栅结构之间的电流路径上的电流的均匀性。
各开口的第一边和第二边中的至少一个对齐，便于对位制作，提升生产效率。
各开孔的朝向栅结构的第一边至栅结构的距离相等，可保障在漏端输入电流时，可同时开启横向的宽度方向上各相应电流路径，提升电流泄放能力。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了根据现有技术的半导体器件的纵截面结构示意图；
图2示出了根据现有技术的半导体器件的俯视面版图结构示意图；
图3示出了根据本发明第一实施例的半导体器件的俯视面版图结构示意图；
图4示出了根据本发明第二实施例的半导体器件的俯视面版图结构示意图；
图5示出了根据本发明第三实施例的半导体器件的俯视面版图结构示意图；
图6示出了根据本发明第四实施例的半导体器件的俯视面版图结构示意图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1示出了根据现有技术的半导体器件的纵截面结构示意图。
如图所示，现有技术的半导体器件100包括衬底110，再衬底110上表面包括阱区120，阱区上表面包括第一注入区121、第二注入区122(源端注入区)和第三注入区123(漏端注入区)，其中，阱区120和第一注入区121为第一导电类型掺杂，第二注入区122和第三注入区123为第二导电类型掺杂，第一注入区121、第二注入区122和第三注入区123在阱区120上表面依次间隔分布，并均电引出，在第二注入区122和第三注入区123之间的场氧区上设置有多晶硅栅140，以及图中未示出的位于多晶硅栅140(栅结构)下表面与该场氧区上表面之间的场氧化层，阱区140与多晶硅栅140对应的区域形成沟道区。
第一注入区121、第二注入区122和多晶硅栅140均通过导线电引出并连接至一起构成阴极(输出端，接地释放静电电流)，第三注入区123电引出构成阳极(输入端，接入静电电流)，阳极连接需求静电防护器件的各引脚，通过半导体器件100释放需求静电防护器件产生的静电。阱区120通过第一注入区121引出接阴极，可以导出由阱区120释放的碰撞电离电流，保障静电释放的可靠性。
其中，对应GGNMOS器件，第一导电类型掺杂为P型掺杂，第二导电类型掺杂为N型掺杂。
阱区120两端通过第一隔离区131和第二隔离区133在CMOS工艺中与其它器件隔离，第二隔离区132隔离第一注入区121和第二注入区122，在制作第一注入区121、第二注入区122和第三注入区123是，可以以第一隔离区131、第二隔离区132、第三隔离区133和多晶硅栅140为掩膜进行自对准注入，保障器件的一致性，保障电学性能。其中，第一隔离区131、第二隔离区132、第三隔离区133可以采用场氧技术或浅沟槽隔离工艺制作，对本发明的半导体器件也适用。
图2示出了根据现有技术的半导体器件的俯视面版图结构示意图。
如图所示，在阱区120的上表面，第一注入区121、第二注入区122、多晶硅栅140和第三注入区123沿横向方向依次排布，第一注入区121和第二注入区122间隔开，第二注入区122、多晶硅栅140和第三注入区123的区域图案依次连接，在第三注入区123上设置有多个漏端接口1231(输入端，接入静电电流)，在现有技术中，漏端接口1231沿纵向间隔分布、对齐，漏端接触孔1231与多晶硅栅140之间的距离即DCP，且各位置的间距相等。
图3示出了根据本发明第一实施例的半导体器件的俯视面版图结构示意图。
如图所示，在本发明第一实施例的半导体器件的俯视版图上包括阱区320，阱区320上表面包括沿横向依次间隔分布的第一注入区321、第二注入区322和第三注入区323；多晶硅栅340互补设置在第二注入区322和第三注入区323(第三注入区323对应的阱区320对应漏端有源区)之间，边缘与第二注入区322和第三注入区323的对应边缘相切；漏端接触孔3231沿纵向间隔分布且对齐，第三注入区323在漏端接触孔3231与多晶硅栅340之间设置有开孔3232，开孔323暴露第三注入区323之下的阱区320，可增加漏端与多晶硅栅340构成的栅端之间的压舱电压，增加漏端至栅端的导通的均匀性。
其中，在本第一实施例中，漏端接触孔3231设置有七个，开孔3232设置有五个，在俯视版图的纵向方向上，开孔3232中间位的一个开孔与漏端接触孔3231中间位的一个接口对应，开孔3232由中间向两端分布的第一顺位的两个开孔均对应漏端接触孔3231相应位置的两个接口，开孔3232两端位的两个开孔分别对应漏端接触孔3231两端位的两个接口，开孔3232和漏端接触孔3231在纵向方向由中间向两端匹配对应，根据器件的不同位置的场强的不同，调整压舱电阻的设置位置，协调分配ESD电流泄放路径，可提高ESD电流释放效率，在本实施例中以上述匹配关系为例，实际可以根据需求的漏端接触孔3231数量和开孔3232的具体数量进行调整。
在本第一实施例中，开孔3232的各孔的尺寸相同，第一边朝向多晶硅栅340且与多晶硅栅340的距离相等，第二边朝向漏端接触孔3231且与漏端接触孔3231的距离相等，第一边和第二边各自对齐。
其中，漏端接触孔3231通过一块漏端电极(图中未示出)连接为一体，该漏端电极的部分(电引出部分)电引出，与需求静电保护的器件的引脚连接，接收静电电流，静电电流接入该漏端电极为点接入(或者是静电电荷在漏端电极上各点的分布密度不同，对应电势不同)，使得在该漏端电极的各部分的电压由接入点向两端渐变，而开孔3232的尺寸相同，即各漏端接触孔3231对应的电流路径的开启电压相同，在同一时间对应的至栅结构的电流路径上的压降不同，不能同时导通，使静电电荷的释放路径集中在先导通的区域。
图4示出了根据本发明第二实施例的半导体器件的俯视面版图结构示意图。
如图所示，该第二实施例的半导体器件的俯视版图结构包括阱区420，在阱区420上表面包括沿横向依次间隔分布的第一注入区421、第二注入区422和第三注入区423，在第二注入区422和第三注入区423之间设置多晶硅栅440，多晶硅栅440横向方向的两个边缘与第二注入区422和第三注入区423的对应边缘对齐，第三注入区423上沿纵向设置漏端接触孔4231，第三注入区423在漏端接触孔4231与多晶硅栅440之间设置开孔4232，其中，该第二实施例的半导体器件的俯视版图结构与第一实施例的半导体器件的俯视版图结构的区别在于开孔4232的结构，在此对其它特征不再详述。
在该第二实施例的半导体器件的俯视版图结构中，开孔4232的尺寸由纵向方向的中间向两端渐变，在本实施例中，由中间向两端逐渐减小，该尺寸的减小包括横向的长度尺寸和纵向的宽度尺寸，且各开孔4232的朝向多晶硅栅440一条边(第一边)对齐，且第一边距离多晶硅栅440的距离相等。
不同尺寸的开孔4232对应不同的压舱电阻，对应的电流路径的开启电压不同，与各接触孔4231的电位相匹配，可同时开启各电流路径，匹配性优化半导体器件整体的漏端接触孔4231至多晶硅栅440的电流均匀性。
图5示出了根据本发明第三实施例的半导体器件的俯视面版图结构示意图。
如图所示，该第三实施例的半导体器件的俯视版图结构包括阱区520，在阱区520上表面包括沿横向依次间隔分布的第一注入区521、第二注入区522和第三注入区523，在第二注入区522和第三注入区523之间设置多晶硅栅540，多晶硅栅540横向方向的两个边缘与第二注入区522和第三注入区523的对应边缘对齐，第三注入区523上沿纵向设置漏端接触孔5231，第三注入区523在漏端接触孔5231与多晶硅栅540之间设置开孔5232，其中，该第三实施例的半导体器件的俯视版图结构与第二实施例的半导体器件的俯视版图结构的区别在于漏端接触孔5231的结构位置，在此对其它特征不再详述。
在该第三实施例的半导体器件的俯视版图结构中，各漏端接触孔5231与对应的开孔5232的距离相等，开孔5232的位置对应压舱电阻的设置位置，各漏端接触孔5231靠近相应的开口5232，与开口5232的尺寸关系相匹配，同时，开口5232的第一边对齐，多晶硅栅540为直栅，即整体上拉近了漏端接触孔5231与多晶硅栅540的距离，通过调整漏端接口与多晶硅栅540的距离，调节DCP距离，调节对应位置的压舱电阻，进一步提升本发明实施例的半导体器件的导通均匀性，提高ESD电流泄放能力。
图6示出了根据本发明第四实施例的半导体器件的俯视面版图结构示意图。
如图所示，该第四实施例的半导体器件的俯视版图结构包括阱区620，在阱区620上表面包括沿横向依次间隔分布的第一注入区621、第二注入区622和第三注入区623，在第二注入区622和第三注入区623之间设置多晶硅栅640，多晶硅栅640横向方向的两个边缘与第二注入区622和第三注入区623的对应边缘对齐，第三注入区623上沿纵向设置漏端接触孔6231，第三注入区623在漏端接触孔6231与多晶硅栅640之间设置开孔6232，其中，该第四实施例的半导体器件的俯视版图结构与第二实施例的半导体器件的俯视版图结构的区别在于多晶硅栅640和开孔6232的结构，在此对其它特征不再详述。
在该第四实施例的半导体器件的俯视版图结构中，开孔6232的朝向漏端接触孔6231的第二边对齐，多晶硅栅640为弧形，多晶硅栅640朝向漏端接触孔6231的边至相应位置的开孔6232的距离相等，即各漏端接触孔6231与相应的多晶硅栅640的距离由中间向两端逐渐减小，同时，多晶硅栅640的各部分至相应位置的开孔6232的第一边的距离相等(对应距离开孔6232暴露的阱区620的距离相等)，获得与第三实施相同的效果，在静电电流脉冲输入时，可同时开启各位置的电流释放路径，提高ESD防护能力。
各开孔6232的第二边对齐，便于制作开孔的工艺中的对位操作，以及，使漏端接触孔6231对齐，便于制作漏端电极，便于生产。
多晶硅栅640在阱区320上表面的横向方向上的各部分的长度相等，对应相应的沟道宽度相等，可保障对应不同形状结构下的沟道宽度均匀性，保障导通均匀性。
在本发明的各实施例中，开孔的为方形开孔，还可以是具有弧形边的开孔，具体的，对应第四实施例，朝向多晶硅栅640的边可设置为与多晶硅栅640的相应边平行的弧形(曲率半径相同)，而朝向多漏端接触孔6231的边为直边，与方形的漏端接触孔6231的相应边平行，可以保障在各横轴线上的各开孔至多晶硅栅640的距离相等，提高均匀性，其中，开孔6232的位于该横向方向两端的两边可以是直段和曲段的组合，以保障在各横轴线上的开孔的两边与对应的多晶硅栅的距离相等，以及与对应的漏端接口的距离相等。
本发明的半导体器件的阱区上表面包括沿横向间隔开的第二注入区(源端注入区)和第三注入区，第二注入区和第三注入区之间的场氧区上设置多晶硅栅(栅结构)，第三注入区上包括沿纵向设置的漏端，第三注入区在漏端接触孔与栅结构之间设置沿纵向设置的开孔，主要为挖掉部分第三注入区(漏端N+注入区)，留下阱区，该开孔位置与漏端接触孔位置匹配，提升漏端至栅结构之间的压舱电阻，改善半导体器件的ESD电流泄放能力。
在半导体器件俯视版面的纵向方向上，漏端接触孔连接为一体，漏端接入的电流为点接入，该接入点设置在中间部分，各漏端接触孔对应的电位由该接入点向两端渐变，开孔设置多个且由中间向两端尺寸渐变，对不同区设置不同的压舱电阻，对应漏端接触孔连接为一体接收电流，各漏端接触孔上的电位具有一定差异，调节各漏端接触孔对应电流路径的开启电压，使其同时开启，提升器件导通均匀性，提升ESD电流泄放能力。
各漏端接触孔至栅结构相应位置的距离由中间向两端渐变，调节DCP距离，进一步调节压舱电阻，提高漏端接口至栅结构的导通均匀性，同时，各开孔至栅结构的距离相等，便于在ESD电脉冲输入时同时开启电流释放路径，提高器件的ESD防护能力。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (8)
1.一种半导体器件，其特征在于，包括：
衬底；
阱区，位于所述衬底上；
源端注入区和漏端注入区，沿所述阱区上表面的横向方向间隔设置在所述阱区上表面；
栅结构，设置在所述阱区上，位于所述源端注入区和所述漏端注入区之间，
其中，所述漏端注入区上设置有漏端接触孔和位于所述漏端接触孔与所述栅结构之间的开孔，所述漏端接触孔为多个，所述开孔为多个，所述开孔与所述漏端接触孔匹配对应，所述漏端接触孔和所述开孔均在所述阱区上表面的纵向方向间隔分布，
在所述阱区上表面的纵向方向上，多个所述开孔的尺寸由中间向两端渐变。
2.根据权利要求1所述的半导体器件，其特征在于，
所述开孔的尺寸渐变包括沿所述阱区上表面的横向方向的长度尺寸渐变。
3.根据权利要求1或2所述的半导体器件，其特征在于，
在所述阱区上表面的纵向方向上，多个所述开孔的尺寸由中间向两端逐渐减小。
4.根据权利要求3所述的半导体器件，其特征在于，
在所述阱区上表面的纵向方向上，多个所述漏端接触孔至所述栅结构的距离由中间向两端逐渐变小。
5.根据权利要求4所述的半导体器件，其特征在于，
多个所述开孔的朝向所述栅结构的第一边和朝向所述漏端接触孔的第二边中的至少一个对齐。
6.根据权利要求5所述的半导体器件，其特征在于，
各所述开孔的第一边至所述栅结构的距离相等。
7.根据权利要求5或6所述的半导体器件，其特征在于，
所述栅结构的各部分在所述阱区上表面的横向方向上的长度相等。
8.根据权利要求1所述的半导体器件，其特征在于，
所述漏端接触孔通过漏端电极连接为一体，所述漏端电极包括电引出部分，在所述阱区上表面的纵向方向上，所述多个开孔的尺寸由所述电引出部分向两侧逐渐变小。
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