CN211578754U - 一种集成电路及其晶体管器件 - Google Patents

Abstract

一种集成电路及其晶体管器件，晶体管器件包括第一MOS管和第二MOS管，通过将第一MOS管的源极和第二MOS管的漏极共同形成于第一掺杂区中，且第一掺杂区与集成电路的一管脚耦接，第二MOS管的栅极、源极及衬底接地，使得第二MOS管集成于第一MOS管中且与第一MOS管串联，从而使得第二MOS管可以将管脚和第一MOS管的浪涌电流泄放到地，从而对第一MOS管和其所在的集成电路实现了ESD抑制，即本晶体管器件可不通过额外接入浪涌防护器件的方式，仅自身便可以实现ESD抑制，解决了传统的技术方案中存在无法进行ESD浪涌保护占用集成电路空间大的问题。

Description

一种集成电路及其晶体管器件

技术领域

本申请属于半导体技术领域，尤其涉及一种集成电路及其晶体管器件。

背景技术

目前，设计优良的半导体器件，会给集成电路及版图设计带来极大的方便。在集成电路版图中，在LED照明驱动芯片当中，高压LDMOS(Laterally Diffused Metal OxideSemiconductor，横向扩散金属氧化物半导体)的源极一方面与驱动芯片内部电路元件有相连，一方面又与驱动芯片的外部输入输出引脚连接，当驱动芯片的引脚接触到ESD(ElectroStatic Discharge，静电放电)浪涌时，容易对LDMOS和其所在的芯片造成损坏，因此，需要对LDMOS的源极进行保护，现有的技术方案中一般是在LDMOS源端，额外并联一个GGMOS(Gate-Gnd Metal Oxide Semiconductor，栅极金属氧化物半导体)，但此GGMOS需要额外占用一块芯片空间，因此，传统的技术方案中存在无法进行ESD浪涌保护或占用集成电路空间大的问题。

实用新型内容

本申请的目的在于提供一种集成电路及其晶体管器件，旨在解决传统的技术方案中存在的无法进行ESD浪涌保护或占用集成电路空间大的问题。

本申请实施例的第一方面提了一种用于集成电路的晶体管器件，包括第一MOS管和第二MOS管，所述第一MOS管的源极和所述第二MOS管漏极共同形成在第一掺杂区中，所述第一掺杂区与所述集成电路的一管脚耦接，所述第二MOS管的栅极、源极及衬底接地，所述第二MOS管被配置为泄放所述管脚和所述第一MOS管的浪涌电流。

在一个实施例中，所述晶体管器件还包括衬底和形成在所述衬底之上的第一导电类型的第一阱区，所述第一掺杂区形成于所述第一阱区的上表面，所述第一掺杂区为第二导电类型。

在一个实施例中，所述晶体管器件还包括第二导电类型的第二阱区，所述第二阱区形成在所述衬底上，且所述第二阱区与所述第一阱区相邻设置，所述第二阱区作为所述第一MOS管的漏极。

在一个实施例中，所述晶体管器件还包括：

第二导电类型的第二掺杂区，所述第二掺杂区与所述第一掺杂区间隔地形成于所述第一阱区的上表面，所述第二掺杂区包括有第一数目的第一子区域，各所述第一子区域通过一金属线短接成为所述第二MOS管的源极；

第一导电类型的第三掺杂区，所述第三掺杂区与所述第一掺杂区间隔地形成于所述第一阱区的上表面，所述第三掺杂区包括有第一数目的第二子区域，各所述第二子区域通过一金属线短接成为所述晶体管器件的体极，所述第一子区域分别和所述第二子区域沿所述第一掺杂区的长度方向相互间隔排列，各所述第一子区域和各所述第二子区域共同形成所述第一数目的PN结。

在一个实施例中，所述晶体管器件还包括第一多晶硅栅极，所述第一多晶硅栅极形成于所述第一阱区的上表面，且所述第一多晶硅栅极位于所述第一掺杂区与所述第二掺杂区之间的区域的上方，所述第一多晶硅栅极作为所述第二MOS管的栅极。

在一个实施例中，所述晶体管器件还包括栅氧化层，所述栅氧化层形成于所述第一多晶硅栅极的下表面。

在一个实施例中，所述晶体管器件还包括：场氧化层，所述场氧化层形成于所述第二阱区的上表面和所述第一阱区的部分上表面。

在一个实施例中，所述晶体管器件还包括第二多晶硅栅极，所述第二多晶硅栅极形成于所述场氧化层的上表面，所述第二多晶硅栅极作为所述第一MOS管的栅极。

在一个实施例中，所述第一MOS管为LDMOS器件，所述第二MOS管为GGMOS器件。

本申请实施例的第二方面提了一种集成电路，包括：本申请实施例的第一方面所述的晶体管器件。

附图说明

图1为本申请一实施例提供的晶体管器件的电路示意图；

图2为图1所示的晶体管器件的平面结构示意图；

图3为图2所示的晶体管器件延A线的垂直结构示意图；

图4为图2所示的晶体管器件延B线的垂直结构示意图；

图5为本申请一实施例提供的晶体管器件的制备方法的具体流程图。

具体实施方式

为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。

需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

现有的技术方案中一般是在LDMOS的源极，额外并联一个GGMOS从而对LDMOS的ESD浪涌电流进行泄放，但此GGMOS需要额外占用一块芯片空间，从而使得芯片的面积受限，且这种方式下GGMOS对LDMOS电流泄放不均匀，因而ESD的保护效果并不理想。

图1示出了本申请实施例提供的晶体管器件的电路示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下：

请参阅图1和图2，本实施例中的用于集成电路的晶体管器件，包括第一MOS管Q1和第二MOS管Q2，第一MOS管Q1的源极S1和第二MOS管Q2漏极D2共同形成在第一掺杂区31中，第一掺杂区31与集成电路的一管脚耦接，第二MOS管Q2的栅极G2、源极S2及衬底10接地，被配置为泄放管脚和第一MOS管Q1的浪涌电流。

应理解，本实施例中通过将第一MOS管Q1的源极S1和第二MOS管Q2漏极D2共同形成在第一掺杂区31中，使得第一MOS管Q1和第二MOS管Q2串联且集成为一个晶体管器件整体；本实施例中的第二MOS管Q2的栅极G2、源极S2及衬底10接地通过集成电路的一接地管脚接地。第一MOS管Q1和第二MOS管Q2可以分别为LDMOS管和GGMOS管。

可选的，本实施例中的集成电路可以为单一的晶体管器件集成电路，当集成电路为单一的晶体管器件集成电路时，该集成电路包括有一高电位端、控制端、低电位端以及泄放端，其中，第一MOS管Q1的漏极D1和高电位端(一管脚)耦接，第一MOS管Q1的栅极G1和控制端耦接，第二MOS管Q2的栅极G2、源极S2及衬底10和低电位端耦接，第一掺杂区31和泄放端耦接，低电位端用于接地。

可选的，本实施例中的集成电路也可以为任意包括本晶体管器件和其他内部器件的集成电路，例如LED照明驱动芯片，LED照明驱动芯片包括晶体管器件和其他内部器件，LED照明驱动芯片包括有多个管脚，其中，第一掺杂区31与集成电路的一管脚(Pad1)耦接，其他内部器件和集成电路的管脚(Pad1)耦接，第二MOS管Q2的栅极G2、源极及衬底10通过集成电路的接地管脚(Pad2)接地，当集成电路的管脚(Pad1)接入了浪涌电流时，第二MOS管Q2将浪涌电流泄放到地，从而避免了第一MOS管Q1、其他内部器件因浪涌电流而损坏。

本实施例中的晶体管器件，包括第一MOS管Q1和第二MOS管Q2，通过将第一MOS管Q1的源极S1和第二MOS管Q2漏极D2共同形成在第一掺杂区31中，且第二MOS管Q2的栅极G2、源极及衬底10接地，使得第二MOS管Q2单片地集成于第一MOS管Q1中且与第一MOS管Q1串联，从而使得第二MOS管Q2可以将集成电路的一管脚和第一MOS管Q1的浪涌电流泄放到地，从而对第一MOS管Q1和其所在的集成电路实现了ESD抑制，即本晶体管器件可不通过额外接入浪涌防护器件的方式，仅自身便可以实现ESD抑制，解决了传统的技术方案中存在无法进行ESD浪涌保护或占用集成电路空间大的问题。

请参阅图3，在一个实施例中，还包括衬底10和形成在衬底10之上的第一导电类型的第一阱区11，第一掺杂区31形成于第一阱区11的上表面。

应理解，本实施例中的衬底10为半导体衬底10，可选的，可以为晶圆衬底10、晶片衬底10或者复合半导体衬底10等，本实施例中的衬底10为第一导电类型(P-)，第一掺杂区31为第二导电类型(N+)。

可选的，本实施例中，通过离子注入的方式将第一导电类型的离子(P-)注入到衬底10之上从而形成第一阱区11。

请参阅图2和图3，在一个实施例中，还包括第二导电类型(N-)的第二阱区12，第二阱区12形成在在衬底10上，且第二阱区12与第一阱区11相邻设置，第二阱区12作为第一MOS管Q1的漏极D1。

应理解，在本实施例中，可以通过离子注入的方式将第二导电类型的离子注入到衬底10之上从而形成第二阱区12。

请参阅图2、图3以及图4，在一个实施例中，还包括：第二导电类型(N+)的第二掺杂区32和第一导电类型(P+)的第三掺杂区33，第二掺杂区32与第一掺杂区31间隔地形成于第一阱区11的上表面，第二掺杂区32包括有第一数目的第一子区域32-1，各第一子区域32-1通过一金属线短接成为第二MOS管Q2的源极；第三掺杂区33与第一掺杂区31间隔地形成于第一阱区11的上表面，第三掺杂区33包括有第一数目的第二子区域33-1，各第二子区域33-1通过一金属线短接成为晶体管器件的体极，各第一子区域32-1分别和各第二子区域33-1沿第一掺杂区31的长度方向相互间隔排列，各第一子区域32-1和各第二子区域33-1共同形成第一数目的PN结。

应理解，本实施例中的各第一子区域32-1和各第二子区域33-1是沿第一掺杂区31的长度方向(即与衬底10的上表面平行的方向)依次相邻设置，从而形成包括多个PN结的PN结链，即为：第一子区域32-1-第二子区域33-1-第一子区域32-1-第二子区域33-1-....-第一子区域32-1-第二子区域33-1，或者可以为：第二子区域33-1-第一子区域32-1-第二子区域33-1-第一子区域32-1-...-第二子区域33-1-第一子区域32-1。第一数目可以为任意所需的数目，本实施例中的第一数目设定为3，在其他实施例中，也可以设定为其他值。

应理解，晶体管器件的体极还包括第一阱区11，即第一阱区11和第三掺杂区33共同作为晶体管器件的体极。

应理解，本实施例中通过加入

请参阅图3，在一个实施例中，还包括第一多晶硅栅极21，第一多晶硅栅极21形成于第一阱区11的上表面，且第一多晶硅栅极21位于第一掺杂区31与第二掺杂区32之间的区域的上方，第一多晶硅栅极21作为第二MOS管Q2的栅极G2。

应理解，本实施例中的第一多晶硅栅极21与第一掺杂区31错位相对，且第一多晶硅栅极21与第二掺杂区32错位相对。

本实施例中的晶体管器件，通过将第一多晶硅栅极21、第一掺杂区31、第二掺杂区32以及第三掺杂区33布置的相对靠近，从而使得在晶体管器件中，可以将第一掺杂区31接入的浪涌电流可快速泄放掉。

请参阅图3，在一个实施例中，还包括栅氧化层41，栅氧化层41形成于第一多晶硅栅极21的下表面。

应理解，栅氧化层41可以由二氧化硅构成，具体地，二氧化硅可以通过炉管氧化方法形成。

请参阅图3，在一个实施例中，还包括：场氧化层42，场氧化层42形成于第二阱区12的上表面和第一阱区11的部分上表面。

应理解，本实施例中的场氧化层42可以由二氧化硅构成，具体地，二氧化硅可以通过炉管氧化方法形成。场氧化层42可以为具有一定坡度形状的氧化层，可选的，可以通过定向刻蚀的方式，将场氧化层42刻蚀为预设形状。

请参阅图3，在一个实施例中，包括第二多晶硅栅极22，第二多晶硅栅极22形成于场氧化层42的上表面，第二多晶硅栅极22作为第一MOS管Q1的栅极G1。应理解，第二多晶硅栅极22的形状与场氧化层42的形状对应。

可选的，在一个实施例中，还包括绝缘层，绝缘层覆盖于第一掺杂区31、第二掺杂区32、第三掺杂区33、第一多晶硅栅极21、第二多晶硅栅极22、第一阱区11、第二阱区12等暴露在外的上表面，绝缘层开设有多个通孔，各通孔填充有导电物质，通孔间的两端通过导电物质进行电连接。进一步地，还包括有第一接触电极、第二接触电极、第三接触电极以及第四接触电极，其中，第一接触电极、第二接触电极、第三接触电极以及第四接触电极布置于绝缘层的上方，第一接触电极、第二接触电极、第三接触电极以及第四接触电极可以采用金属材料构成，其中，第一接触电极通过绝缘层的第一通孔填充的导电物质和第一阱区12连接，第二接触电极通过绝缘层的第二通孔填充的导电物质和第二多晶硅栅极22连接，第三接触电极通过绝缘层的第三通孔填充的导电物质和第一掺杂区31连接，第四接触电极通过绝缘层的第四通孔填充的导电物质和第二掺杂区32、第三掺杂区33以及第一多晶硅栅极21连接。可选的，第一接触电极作为晶体管器件的高电位端(例如LDMOS管的漏电极)、第二接触电极作为晶体管器件的控制端(例如LDMOS管的栅电极)、第三接触电极作为晶体管器件的ESD防护端、第四接触电极作为晶体管器件的低电位端(接地端)。

在一个实施例中，包括：第一MOS管Q1为LDMOS器件，第二MOS管Q2为GGMOS器件。

应理解，本实施例中的第一导电类型为P型，第二导电类型为N型，在其他实施例中，第一导电类型可以N型，第二导电类型为P型。

本实用新型实施例的第二方面提供了一种集成电路，包括如本实用新型实施例的第一方面所述的晶体管器件。

可选的，本实施例中的集成电路可以为单一的晶体管器件集成电路，当集成电路为单一的晶体管器件集成电路时，该集成电路包括有一高电位端、控制端、低电位端以及泄放端，其中，第一MOS管Q1的漏极D1和高电位端(一管脚)耦接，第一MOS管Q1的栅极G1和控制端耦接，第二MOS管Q2的栅极G2、源极S2及衬底10和低电位端耦接，第一掺杂区31和泄放端耦接，低电位端用于接地。

可选的，本实施例中的集成电路也可以为任意包括本晶体管器件和其他内部器件的集成电路，例如LED照明驱动芯片，LED照明驱动芯片包括晶体管器件和其他内部器件，LED照明驱动芯片包括有多个管脚，其中，第一掺杂区31与集成电路的一管脚(Pad1)耦接，其他内部器件和集成电路的管脚(Pad1)耦接，第二MOS管Q2的栅极G2、源极及衬底10通过集成电路的接地管脚(Pad2)接地，当集成电路的管脚(Pad1)接入了浪涌电流时，第二MOS管Q2将浪涌电流泄放到地，从而避免了第一MOS管Q1、其他内部器件因浪涌电流而损坏。

请参阅图5，本实用新型实施例的第三方面提供了一种晶体管器件的制备方法，包括：

步骤S100：在第一导电类型的衬底10上形成第一导电类型的第一阱区11和第二导电类型的第二阱区12；

应理解，可以在半导体衬底10上通过离子注入的方式将为形成第一导电类型的第一阱区11和第二导电类型的第二阱区12；

步骤S200：在第一阱区11的上表面和第二阱区12的上表面，生长第一二氧化硅层，并通过光刻刻蚀的方式形成场氧化层42；

应理解，可以通过光刻刻蚀，刻除第一二氧化硅层的多余部分，只留下第二阱区12上方及第一阱区11部分上方部分，从而形成场氧化层42。

步骤S300：在第一阱区11的上表面，生长第二二氧化硅层以形成栅氧化层41，并形成晶体管器件的第一半成品结构；

应理解，晶体管器件的第一半成品结构包括上述的衬底、第一阱区11、第二阱区12、场氧化层42以及栅氧化层41组成的层叠结构。

步骤S400：在第一半成品结构的上表面淀积多晶硅层，并利用光刻、刻蚀的方法，定义出第一多晶硅栅极21和第二多晶硅栅极22；

应理解，可在第一半成品结构的上表面淀积多晶硅层后，在多晶硅层上布置光阻层(光刻胶层)，光阻层覆盖多晶硅层，用定义好的掩膜层放置于光阻层上，并采用特定波长的光照射，并通过相应的洗液，使光阻层变为与掩膜层定义的形状一致，在根据光阻层的形状定义出第一多晶硅区域和第二多晶硅区域，在第一多晶硅区域中定向刻蚀出第一多晶硅栅极21，且在第二多晶硅区域中定向刻蚀出第二多晶硅栅极22；

步骤S500：在第一阱区11上表面间隔地形成同为第二导电类型的第一掺杂区31和第二掺杂区32；

应理解，在第一阱区11的上表面形成第二导电类型(N+)的第一掺杂区31，第一掺杂区31位于第一多晶硅栅极21和第二多晶硅栅极22的中间区域，即在第一多晶硅栅极21和第二多晶硅栅极22的中间区域，注入第二导电类型的离子(N+)在第一阱区11的上表面，从而形成第二导电类型的第一掺杂区31，第一掺杂区31位于第一多晶硅栅极21的一侧且与第一多晶硅栅极21错位相对，在靠近第一多晶硅栅极21的另一侧的第一阱区11的上表面注入第二导电类型的离子从而形成第二掺杂区32，第二掺杂区32与第一掺杂区31间隔相对且与第多晶硅栅极21错位相对，第二掺杂区32包括有第一数目的第一子区域32-1，各第一子区域32-1延第一掺杂区31的长度方向间隔排列。

步骤S600：第一阱区11上表面形成第一导电类型的第三掺杂区33，以形成晶体管器件的第二半成品结构，第三掺杂区33与第二掺杂区32沿第一掺杂区31的长度方向相互间隔排列；

应理解，第三掺杂区33包括有第一数目的第二子区域33-1，各第二子区域33-1延第一掺杂区31的长度方向间隔排列，各第一子区域32-1和各第二子区域33-1在延第一掺杂去的长度方向相邻设置；应理解，第一子区域32-1的位置与第一掺杂区31间隔相对，第二子区域33-1的位置与第一掺杂区31间隔相对。

可选的，通过一金属线将各第一子区域32-1短接且各第一子区域32-1中注入第二导电类型的离子以形成第二掺杂区32，通过另一金属线将各第二子区域33-1和第一阱区11短接且在各第二子区域33-1中注入第一导电类型的离子以形成第三掺杂区33；

步骤S700：在第二半成品结构的上表面淀积介质层，并通过光刻、刻蚀的方式在介质层上打开多个引线孔；

应理解，介质层为绝缘层。

步骤S800：在介质层上淀积金属层，并通过光刻、刻蚀的方式在金属层上定义出多个用于对外连接的金属电极；

应理解，多个金属电极分别和第二阱区12、第一多晶硅栅极21、第二多晶硅栅极22、第一掺杂区31、第二掺杂区32以及第三掺杂区33连接。

第一掺杂区31、第二多晶硅栅极22、第一阱区11以及第二阱区12构成第一MOS管Q1，第一阱区11、第一掺杂区31、第二掺杂区32、第三掺杂区33以及第一多晶硅栅极21构成第二MOS管Q2，第一MOS管Q1和第二MOS管Q2构成晶体管器件。

以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (10)

1.一种用于集成电路的晶体管器件，其特征在于，包括第一MOS管和第二MOS管，所述第一MOS管的源极和所述第二MOS管漏极共同形成在第一掺杂区中，所述第一掺杂区与所述集成电路的一管脚耦接，所述第二MOS管的栅极、源极及衬底接地，所述第二MOS管被配置为泄放所述管脚和所述第一MOS管的浪涌电流。

2.如权利要求1所述的晶体管器件，其特征在于，还包括衬底和形成在所述衬底之上的第一导电类型的第一阱区，所述第一掺杂区形成于所述第一阱区的上表面，所述第一掺杂区为第二导电类型。

3.如权利要求2所述的晶体管器件，其特征在于，还包括第二导电类型的第二阱区，所述第二阱区形成在所述衬底上，且所述第二阱区与所述第一阱区相邻设置，所述第二阱区作为所述第一MOS管的漏极。

4.如权利要求3所述的晶体管器件，其特征在于，还包括：

第二导电类型的第二掺杂区，所述第二掺杂区与所述第一掺杂区间隔地形成于所述第一阱区的上表面，所述第二掺杂区包括有第一数目的第一子区域，各所述第一子区域通过一金属线短接成为所述第二MOS管的源极；

第一导电类型的第三掺杂区，所述第三掺杂区与所述第一掺杂区间隔地形成于所述第一阱区的上表面，所述第三掺杂区包括有第一数目的第二子区域，各所述第二子区域通过一金属线短接成为所述晶体管器件的体极，所述第一子区域分别和所述第二子区域沿所述第一掺杂区的长度方向相互间隔排列，各所述第一子区域和各所述第二子区域共同形成所述第一数目的PN结。

5.如权利要求4所述的晶体管器件，其特征在于，还包括第一多晶硅栅极，所述第一多晶硅栅极形成于所述第一阱区的上表面，且所述第一多晶硅栅极位于所述第一掺杂区与所述第二掺杂区之间的区域的上方，所述第一多晶硅栅极作为所述第二MOS管的栅极。

6.如权利要求5所述的晶体管器件，其特征在于，还包括栅氧化层，所述栅氧化层形成于所述第一多晶硅栅极的下表面。

7.如权利要求6所述的晶体管器件，其特征在于，还包括：场氧化层，所述场氧化层形成于所述第二阱区的上表面和所述第一阱区的部分上表面。

8.如权利要求7所述的晶体管器件，其特征在于，还包括第二多晶硅栅极，所述第二多晶硅栅极形成于所述场氧化层的上表面，所述第二多晶硅栅极作为所述第一MOS管的栅极。

9.如权利要求1-8任意一项所述的晶体管器件，其特征在于，包括：所述第一MOS管为LDMOS器件，所述第二MOS管为GGMOS器件。

10.一种集成电路，其特征在于，包括：如权利要求1-9任意一项所述的晶体管器件。

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