KR0121107B1

KR0121107B1 - 전력용 반도체 장치 및 그 제조방법

Info

Publication number: KR0121107B1
Application number: KR1019940002577A
Authority: KR
Inventors: 박훈수
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1994-02-15
Filing date: 1994-02-15
Publication date: 1997-11-15
Also published as: KR950026031A

Abstract

본 발명은 전력용 반도체 장치 및 그 제조방법에 관한 것으로, 채널영역과 드레인 전극이 드리프트 영역(Drift Region)을 두고 분리되어 게이트 전극에 의하여 제어되는 LDMOS(Lateral Diffused MOS)에서, LDMOS의 채널영역을 동일한 P형 터브(P-Tub)로 형성하고, 상기 P형 터브내에 소오스 전극을 구현하여 이 소오스 전극을 중심으로 대칭되는 게이트 전극과 드레인 전극을 각각 형성하여 각 드레인 전류가 분리된 각 게이트 전압에 의하여 제어될 수 있도록 하며, 출력 전류의 정밀한 제어를 가능하게 하고 전류 구동능력을 크게 향상시킬 수 있는 LDMOS 구조를 전력을 반도체 장치 및 그 제조방법에 관한 기술된다.

Description

전력용 반도체 장치 및 그 제조방법

도면은 본 발명에 의한 LDMOS 구조를 갖는 전력용 반도체 장치의 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : P형 기판 2 : N형 에피층

3 : P⁺소자분리막 4 : 필드 산화막

5 : P형 터브 6 : 게이트 산화막

7 : 게이트 전극 8 : N⁺/P⁺/N⁺소오소 전극

8A : N⁺소오스 전극 8B : P⁺소오스 콘택부

9 : N⁺드레인 전극 10 : BPSG 막

11,12 : 금속배선

본 발명은 전력용 반도체 장치 및 그 제조방법에 관한 것으로, 특히 채널영역과 드레인 전극이 드리프트 영역(Drift Region)을 두고 분리되어 게이트 전극에 의하여 제어되는 LDMOS(Lateral Diffused MOS)에서, LDMOS의 채널영역을 동일한 P형 터브(P-Tub)로 형성하고, 상기 P형 터브내에 소오스 전극을 구현하여 이 소오스 전극을 중심으로 대칭되는 게이트 전극과 드레인 전극을 각각 형성하여 각 드레인 전류가 분리된 각 게이트 전압에 의하여 제어될 수 있도록 하며, 출력 전류의 정밀한 제어를 가능하게 하고 전류구동능력을 크게 향상시킬 수 있는 LDMOS 구조의 전력용 반도체 장치 및 그 제조방법에 관한 것이다.

LDMOS는 일반적인 MOSFET와는 달리 채널영역과 드레인 전극이 드리프트 영역을 두고 분리되어 있어 고전압 전력소자 등의 응용에 적합한 구조이다.

그러나, 종래의 LDMOS 구조는 채널영역과 드레인 전극이 드리프트 영역으로 분리되고, 드레인 전류가 단일 게이트에 의하여 제어되는 형태로서, 상기 드리프트 영역은 일반적으로 도핑(Doping)이 낮은 온(on)상태의 저항이 크고 대전류 구동에 적합하지 못한 단점이 있다.

따라서, 본 발명은 소오스 전극을 중심으로 LDMOS를 좌우 대칭구조로 배치하여 각각의 게이트 전압에 의해 드레인 전류를 제어할 수 있도록 하므로써, 출력 전류의 정밀한 제어를 가능하게 하고, 기존 LDMOS의 단점인 전류구동능력을 크게 향상시킬 수 있어 반도체 전력소자 등에 응용 가능하도록 한 대칭형 LDMOS 구조의 전력용 반도체 장치 및 그 제조방법을 제공함에 목적이 있다.

이러한 목적을 달성하기 위한 본 발명의 LDMOS 구조를 갖는 전력용 반도체 장치는 상기 N형 에피층(2)상의 양측 소정부위에 능동영역을 설정하기 위해 형성된 2개의 필드 산화막(4)과, 상기 2개의 필드 산화막(4) 사이에 P형 불순물로 이온주입된 P형 터브(5)와, 상기 P형 터브(5)내에 N⁺및 P⁺불순물로 이온주입된 N⁺/P⁺/N⁺소오스 전극(8)과, 상기 소오스 전극(8)을 중심으로 좌우 대칭되게 배치된 2개의 게이트 전극(7)과, 상기 각각의 필드 산화막(4) 외측의 N형 에피층(2)상에 N⁺형 불순물 이온주입으로 상기 소오스 전극(8)을 중심으로 좌우 대잉되게 배치된 2개의 N⁺드레인 전극(9)과, 상기 소오스 전극(8) 및 상기 2개의 드레인 전극(9)에 각각 접속되고 BPSG막(10)상에 형성되는 금속배선(11,12)으로 구성되어, 상기 소오스 전극(8)을 중심으로 좌우 대칭형 LDMOS 구조를 갖는 것을 특징으로 한다.

또한 본 발명의 다른 목적은 LDMOS 구조를 갖는 전력용 반도체 장치를 제조하는 방법은 P형 기판(1)에 전체적으로 N형 에피층(2)을 성장시키고, 소자간 격리목적으로 소정부위에 P⁺형 불순물 이온 주입공정을 실시하여 N형 에피층(2)를 통하여 하부의 P형 기판(1)에 닿는 다수의 P⁺소자분리막(3)을 형성하는 단계와, 상기 단계로부터 형성된 P⁺소자분리막(3) 사이의 N형 에피층(2) 양측 소정부위에 능동영역을 설정하기 위해 대칭되는 2개의 필드 산화막(4)을 형성하는 단계와, 상기 단계로부터 형성된 2개의 필드 산화막(4) 사이에 P형 불순물 이온주입공정으로 P형 터브(5)을 형성하는 단계와, 상기 단계로부터 전체구조 상부에 게이트 산화막(6)을 성장시키고, 그 상부에 게이트 전극용 폴리실리콘을 증착한 후 게이트 전극 마스크를 사용하여 P형 터브(5)와 필드 산화막(4) 상의 소정부위에 걸쳐져 대칭되는 2개의 게이트 전극(7)을 형성하는 단계와, 상기 단계로부터 소오스 및 드레인 불순물 이온주입공정으로 상기 2개의 게이트 전극(7) 사이의 노출된 P형 터브(5)상에 N⁺소오스 전극(8A)을, 상기 2개의 필드 산화막(4) 외측 각각의 N형 에피층(2)상에 N⁺드레인 전극(9)을 형성하는 단계와, 상기 단계로부터 형성된 N⁺소오스 전극(8A) 소정부위에 P⁺형 불순물 이온주입공정으로 P⁺소오스 콘택부(8B)를 형성하여 N⁺/P⁺/N⁺으로 된 소오스 전극(8)을 형성하는 단계와, 상기 단계로부터 전체구조 상부에 BPSG막(10)을 형성한 후 2개의 N⁺드레인 전극(9)과 N⁺/P⁺/N⁺소오스 전극(8) 상부를 개방하고, 상기 개방된 전극(9 및 8) 각각에 접속되는 금속배선(11 및 12)을 형성하는 단계로 이루어지는 것을 특징으로 한다.

이하, 본 발명을 첨부된 LDMOS 구조를 갖는 전력용 반도체 장치의 단면도를 참조하여 상세히 설명하기로 한다.

본 발명에 의한 LDMOS 구조를 갖는 전력용 반도체 장치의 제조공정을 단계별로 설명하면, P형 기판(1)에 전체적으로 N형 에피층(Epi Layer)(2)을 성장시키고, 소자간 격리목적으로 소정부위에 P⁺형 불순물 이온주입공정을 실시하여 N형 에피층(2)을 통하여 하부의 P형 기판(1)에 닿는 다수의 P⁺소자분리막(3)를 형성한다.

상기 공정후 형성된 P⁺소자분리막(3) 사이 즉, 대칭구조의 LDMOS가 형성된 N형 에피층(2)상의 양측소정부위에 능동영역(Active Area)을 설정하기 위해 대칭되는 2개의 필드 산화막(4)을 형성한다.

상기 공정후 형성된 2개의 필드 산화막(4) 사이에 P형 불순물 이온주입공정으로 P형 터브(5)를 형성한다. 상기 P형 터브(5)는 LDMOS의 채널영역으로 작용한다.

상기 공정후 전체구조 상부에 게이트 산화막(6)을 성장시키고, 그 상부에 게이트 전극용 폴리실리콘을 증착한 후 게이트 전극 마스크를 사용하여 대칭되는 2개의 게이트 전극(7)을 형성한다. 상기 각각의 게이트 전극(7)은 P형 터브(5)와 각각의 필드 산화막(4)상의 소정부위에 걸쳐져 형성된다.

상기 공정후 소오스 및 드레인 불순물 이온주입공정으로 상기 2개의 게이트 전극(7)사이에 노출된 P형 터브(5)상에 N⁺소오스 전극(8A)을, 상기 2개의 필드 산화막(4) 외측 각각의 N형 에피층(2)상에 N⁺드레인 전극(9)을 형성한다.

상기 공정후 형성된 N⁺소오스 전극(8A) 소정부위에 P⁺형 불순물 이온주입공정으로 P⁺소오스 콘택부(8B)를 형성하여 N⁺/P⁺/N⁺으로 된 소오스 전극(8)을 형성한다. 상기 N⁺/P⁺/N⁺소오스 전극(8)은 P형 터브(5)내에 구현되어 LDMOS의 공통 소오스 전극으로 사용된다.

상기 공정후 전체구조 상부에 BPSG막(10)을 형성한 후 2개의 N⁺드레인 전극(9)과, N⁺/P⁺/N⁺소오스 전극(8) 상부를 개방하고, 상기 개방된 N⁺드레인 전극(9)과 N⁺/P⁺/N⁺소오스 전극(8) 각각에 접속되는 금속배선(11 및 12)을 형성한다. 상기 금속배선(11)은 드레인 전극용이고, 상기 금속배선(12)은 소오스 전극용이다.

상기한 바에 의하면 P형 터브(5) 영역을 채널영역으로 하고, 상기 P형 터브(5)내에 구현된 N⁺/P⁺/N⁺소오스 전극(8)을 공통으로 하며, 이를 중심으로 게이트 전극(7)과 N⁺드레인 전극(9)을 대칭으로 형성하여 대칭구조의 LDMOS를 갖는 전력용 반도체 장치가 제조도니다.

상기 공통 소오스 전극을 중심으로 대칭구조의 LDMOS를 갖는 전력용 반도체 장치는 각각의 게이트 전압에 의하여 드레인 전류를 제어할 수 있는 구조로 출력전류의 정밀한 제어를 가능하게하며, 전류구동능력을 크게 향상시킬 수 있다. 즉, LDMOS의 채널영역을 동일한 P형 터브로 형성하고, 게이트 전긍을 2개로 형성하여 각 게이트 전극에 필요한 만큼의 다른 전압을 인가함에 의해 보다 정밀한 드레인 전류 제어를 가능하게 하며, 소오스 전극을 공통으로 게이트 전극과 드레인 전극을 각각 연결하면 보다 큰 전류구동이 가능하다.

그리고, 2개로 분리된 게이트 전극을 공통으로 사용하여 전압을 인가하는 경우 전류구동능력을 크게 개선할 수 있어 칩 사이즈(Chip Size)를 줄이는데 효과가 있으며, 공정상 저전압의 CMOS 회로와 동일 칩 상에서 집적이 가능하므로 스마트 파워 IC(Smart Power ICC) 응용에 적합한 구조이며, 게이트 전극 및 드레인 전극이 소오스 전극에 대하여 대칭으로 배열되어 있으므로 회로설계 및 레이아웃(Layout)에 융통성(Flexibility)을 크게 높일 수 있다.

상술한 바와같이 본 발명의 대칭형 LDMOS 구조의 전력용 반도체 장치는 출력 전류를 정밀하게 제어할 수 있고, 전류구동능력을 향상시킬 수 있으며, 저전압 CMOS 회로와 동일 칩 상에서 구현이 가능하며 설계의 융통성을 높일수 있다.

Claims

LDMOS 구조를 갖는 전력용 반도체 장치에 있어서, P형 기판(1)에 성장시킨 N형 에피층(2)과, 상기 N형 에피층(2)상의 양측 소정부위에 능동영역을 설정하기 위해 형성된 2개의 필드 산화막(4)과, 상기 2개의 필드 산화막(4) 사이에 P형 불순물로 이온주입된 P형 터브(5)와, 상기 P형 터브(5)내에 N⁺및 P⁺불순물로 이온주입된 N⁺/P⁺/N⁺소오스 전극(8)과, 상기 소오스 전극(8)을 중심으로 좌우 대칭되게 배치된 2개의 게이트 전극(7)과 상기 2개의 필드 산화막(4) 외측의 N형 에피층(2)상에 N⁺형 불순물 이온주입으로 상기 소오스 전극(8)을 중심으로 좌우 대칭되게 배치된 2개의 N⁺드레인 전극(9)과 상기 소오스 전극(8) 및 상기 2개의 드레인 전극(9)에 각각 접속되고 BPSG막(10)상에 형성되는 금속배선(11,12)으로 구성되어, 상기 소오스 전극(8)을 중심으로 좌우 대칭형 LDMOS 구조를 갖는 것을 특징으로 하는 전력용 반도체 장치.
제1항에 있어서, 상기 P형 터브(5)는 채널영역인 것을 특징으로 하는 전력용 반도체 장치.
제1항에 있어서, 상기 소오스 전극(8)을 공통으로 하고, 2개의 게이트 전극(7)에 각각으로 다른 전압을 인가하여 드레인 전극(9)의 전류를 제어하는 것을 특징으로 하는 전력용 반도체 장치.
제1항에 있어서, 상기 소오스 전극(8)을 공통으로 하고, 2개의 게이트 전극(7)을 공통으로 전압을 인가하여 드레인 전극(9)의 전류를 제어하는 것을 특징으로 하는 전력용 반도체 장치.
LDMOS 구조를 갖는 전력용 반도체 장치의 제조방법에 있어서, P형 기판(1)에 전체적인 N형 에피층(2)을 성장시키고, 소자간 격리목적으로 소정부위에 P⁺형 불순물 이온 주입공정을 실시하여 N형 에피층(2)을 통하여 하부의 P형 기판(1)에 닿는 다수의 P⁺소자분리막(3)을 형성하는 단계와, 상기 단계로부터 형성된 P⁺소자분리막(3) 사이의 N형 에피층(2) 양측 소정부위에 능동영역을 설정하기 위해 대칭되는 2개의 필드 산화막(4)을 형성하는 단계와, 상기 단계로부터 형성된 2개의 필드 산화막(4) 사이에 P형 불순물 이온주입공정으로 P형 터브(5)에 형성하는 단계와, 상기 단계로부터 전체구조 상부에 게이트 산화막(6)을 성장시키고, 그 상부에 게이트 전극용 폴리실리콘을 증착한 후 게이트 전극 마스크를 사용하여 P형 터브(5)와 필드 산화막(4) 소정부위에 걸쳐져 대칭되는 2개의 게이트 전극(7)을 형성하는 단계와, 상기 단계로부터 소오스 및 드레인 불순물 이온주입공정으로 상기 2개의 게이트 전극(7) 사이의 노출된 P형 터브(5)상에 N⁺소오스 전극(8A)을, 상기 2개의 필드 산화막(4) 외측 각각의 N형 에피층(2)상에 N⁺드레인 전극(9)을 형성하는 단계와, 상기 단계로부터 형성된 N⁺소오스 전극(8A) 소정부위에 P⁺형 불순물 이온주입공정으로 P⁺소오스 콘택부(8B)를 형성하여 N⁺/P⁺/N⁺으로 된 소오스 전극(8)을 형성하는 단계와, 상기 단계로부터 전체 구조 상부에 BPSG막(10)을 형성한 후 2개의 N⁺드레인 전극(9)과 N⁺/P⁺/N⁺소오스 전극(8) 상부를 개방하고, 상기 개방된 전극(9 및 8) 각각에 접속되는 금속배선(11 및 12)을 형성하는 단계로 이루어지는 것을 특징으로 하는 전력용 반도체 장치의 제조방법.
제5항에 있어서, 상기 N⁺/P⁺/N⁺소오스 전극(8)을 중심으로 게이트 전극(7)을 좌우 대칭되게 하고 N⁺드레인 전극(9)을 좌우 대칭되게 하여, N⁺/P⁺/N⁺소오스 전극(8)을 공통으로 좌우 대칭형 LDMOS를 형성하는 것을 특징으로 하는 전력용 반도체 장치의 제조방법.