JPS61292370A - 縦形電界効果半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はスイッチングあるいは増幅を目的とした縦形電
界効果半導体装置に関するものであり、特に微細化およ
び高性能化の技術に関するものである。

（従来の技術） ＭＩＳ型半導体装置のうち、特にＭＯＳＦＥＴは低耐圧
、低電力デバイスと従来考えられていだが、最近の半導
体製造技術あるいは回路設計技術等の発展に伴い、高耐
圧、大電力設計が可能となり、現在ではパワーデバイス
としてその地位を確保するに至っている。

かかる高耐圧パワーＭＯ８ＦＥＴの代表的なものとして
■オフセットゲート構造、■Ｖ−Ｇ　ｒｏｏｖｅおるい
はＵ　−Ｇ　ｒｏｏｖｅ構造、■ＤＳＡ（ＤＮｒｕｓｉ
ｏｎ　　Ｓｅ１「−Ａｌｉｇｎｍｅｎｔ）　ｔ２４造等
が知られているが、このうち製造技術、高性能化の点で
有利な従来のＤＳＡ構造のパワーＭＯ８ＦＥＴ　（以下
ＤＳＡ　　ＭＯＳと称する）の電極形成後の平面図と、
この平面図にお【ブるＡ−Ａ線方向の断面構造図を第１
０図（ａ　）および（ｂ　）に示し、また、その順次の
製造工程における断面構造を第１１図（ａ　’）乃至（
ｆ）に示す。ただし、第１０図（ａ　）ではソース電極
は省いである。

ＤＳＡ　　ＭＯＳは二重拡散によりチャンネルを形成す
るもので、ゲート酸化１］１１’５ａを介して形成され
た格子状のゲート多結晶シリコン膜６に囲まれた同一の
拡散窓を介してチャンネル領域を形成するための不純物
拡散（ｐ型半導体層４）と、ソース領域を形成するため
の不純物拡散（ｎ中型半導体層８）とを行っているのが
特徴である。チャンネル長さはｐ型半導体層４とｎ中型
半導体層８との拡散深さの差で決っているので数ミクロ
ン以下と極めて短く形成できる。絶縁膜５ｄ上に形成し
たソース電極９はソース領域を形成するｎ中型半導体層
８とチャンネル領域を形成するｐ型半導体層４（あるい
はｐ十型半導体層３）との両方にオーミック接触してい
る。ゲート電極形状は格子状のものとストライブ状のも
のとが一般的であるが、ここでは格子状のものを示す。

ｎ中型半導体基板１がドレイン領域であり、その上にｎ
型エピタキシャル成長層２を堆積させたｎオンｎ十構造
となっている。ドレイン電極は図示していないがチップ
裏面に形成されており、ゲート・ソース間に正の電圧を
加えてチャンネルをオンさせると電流は基板１より縦方
向に流れ、チャンネル領域４を通ってソース領域８に流
れ込む。なお、第１０図（ａ　）における破線は各セル
を構成する多結晶シリコン膜パターン６の開口の輪郭を
示すものである。

次に、第１１図（ａ　）乃至（ｆ）を用いて従来のＤＳ
Ａ　　ＭＯＳの製造工程を説明する。ｎ十型半導体基板
１上にｎ型エピタキシャル成長層２を、例えば比抵抗１
０〜２５Ω−印、　Ｈさ３０〜６０μｍに形成後、表面
からｐ十型半導体層３を形成する。その後、ゲート酸化
膜５ａを約１０００人の厚さに形成した様子を第１１図
（ａ）に示す。

次に多結晶シリコンｌｌ１ｉ！６を、例えば６０００人
の厚さに堆積した侵選択的にバターニングし、この多結
晶シリコン膜パターンをマスクにしてイオン注入を施し
、チャンネル領域となるｐ型半導体層４を自己整合的に
形成する。この様子を第１１図（ｂ）に示す。

続いてフォト・エツチング技術にてフォトレジストアを
用いてソース領域となるｎ中型半導体層８を形成すべき
予定部に選択的に開口を形成した様子を第１１図（Ｃ）
に示す。

次にソース領域となるｎ中型半導体層８および酸化ｇＩ
５ｂを形成しく第１１図（ｄ　）に図示）、その上にＣ
ＶＤ法にてＰ　Ｓ　Ｇ　（ｐｈｏｓｐｈｏ　　５ｉｌｉ
ｃａｔｅＧ　１ａｓｓ）膜５Ｃを約８０００人の厚さに
堆積した様子を第１１図（ｅ　）に示す。第１０図（ｂ
　）ではこの酸化１１５ｂとＰＳＧ膜５Ｃを合せて第２
絶縁膜５ｄとして示しである。

次に、各種熱処理を施した模に酸化膜５ｂおよびＰＳＧ
膜５Ｃに電極取り出し開口部１０ａを形成し、アルミニ
ウム（／ｌ）電極９を形成することによってソース・ド
レイン間耐圧ｖ、８８が２００〜６００Ｖ程度のＤＳＡ
　　ＭＯＳ　　ＦＥＴが完成する。

この様子を第１１図（「）に示す。

一般的にＭＯＳ　　ＦＥＴは少数キャリアの蓄積がない
ため高速スイッチングが可能でドレイン電流が負の温度
係数を持つため熱的安定性が高い等大電力用素子として
長所を持っている反面、バイポーラ型トランジスタと比
較した場合多数キャリア素子であるため高耐圧化と大電
力化の相反関係が著しく、高耐圧化に必要な基板抵抗層
がそのまま飽和電圧の上昇に結びつき、同一チップ面積
ではオン抵抗が大きくなるという欠点があった。かかる
問題を解決するためにはＦＥＴの電力通路の抵抗、特に
ドレイン抵抗の低減を図ることが必要である。換言すれ
ば、いかにドレインの面積効率を上げるかということで
あり、このためには微細加工技術を駆使して最良パター
ン設計を行わなければならない。これらを満足させる構
造として一般的にはＤＳＡ　　ＭＯＳ　　ＦＥＴが採用
されている。

しかしながら従来のＤＳＡ　　ＭＯＳ　　ＦＥＴのパタ
ーン設計は必ずしも最適設計とはなっていない。限られ
たシリコン・チップ面積内に電流通路の幅、つまりチャ
ンネルの周縁長であるチャンネル幅を長くあるいはチャ
ンネル長を短かくとれるような多結晶シリコン膜パター
ンやチャンネル領域の形状について種々の工夫が必要で
ある。チャンネル幅を長くすることによってドレイン電
流を大きくすることが可能で、しかも大電流領域での相
互コンダクタンス９ｍ　も大きなものが得られる。

これらがひいてはオン抵抗の低減化を可能にする最大の
要因であるため、いかにして限られた面積内でチャンネ
ル幅を長くするかが、最大の目標であった。

そこで、従来スイッチング電源等に用いられている高耐
圧パワーＭＯ３ＦＥＴのゲート多結晶シリコンパターン
を検討してみると、はとんどが第１０図（ａ）に示すよ
うな四角の格子形状を呈している。

第１０図（ａ　＞の平面図において、成るセルの多結晶
シリコン膜６の開ロバターンのエツジから上下左右に隣
接するセルの開ロバターンのエツジまでのゲート多結晶
シリコン膜の長さをβ、とし、斜め方向に隣接するセル
間での長さをぶ２とすると、ｐ２はぶ、よりも８倍長く
なっている。定められた面積内にｎ生型ソース領域８と
ゲート多結晶シリコン１６を多く集積するには上記の長
さ℃、とβ２は等しいことが望ましい。すなわち、チャ
ンネル領域４はゲート多結晶シリコンＩＩ！６のパター
ンエツジに沿って存在するため、大きなチャンネル幅を
得るにはλ＋　＝　Ｊ２ｚとするのが望ましく、ぶ２〉
β、とすると、Ｊ２．２−β、に相当する余分な面積を
多結晶シリコン膜６が占めることになる。このことは、
ゲート面積を広くし、スイッチング・スピードの妨げと
なるドレイン・ゲート間容量を増大させる原因にもなっ
ている。

また、一般的にチャンネル幅を増大させるために各パタ
ーンの微細化をすることがよく知られており、これによ
りゲート多結晶シリコン膜パターンとソース領域は縮少
され、その分チャンネル幅の増大が図れる。しかしなが
ら、従来の四角形の格子形状を持つゲート多結晶シリコ
ンパターンではドレイン電流容量の割合に対してソース
電極開口部が多すぎる傾向にある。微細化によって独立
したチャンネル領域を数多く形成できるようになり、そ
の結果チャンネル幅が総合的に増大することになるが、
１つのセル内でのチャンネル幅は小さくなる。つまり、
同一条件でＭｏＳトランジスタとしての動作をさせた場
合、チャンネル幅の小さい方が電流容量が小さいにもか
かわらず、セル内に形成されているソース領域の電極引
き出し開口部は数多く存在することになる。

周知のごとく、Ｍｏ８　　ＦＥＴはバイポーラ型トラン
ジスタと比較して熱暴走が少なく、１セルの領域から得
られる電流密度が少なく、従って必要以上のソース電極
取り出し開口部は不要である。

この不要な分を利用してより多くのチャンネル領域を形
成し、チャンネル幅を大きくするようなパターン配置を
行わなければならない。したがって、このソース電極取
り出し開口部の面積を小さくし、その分チャンネル幅を
有効に大きくするためのパターンの工夫が重要となる。

また性能面では特にスイッチング・スピードの向上に関
しては、ゲート・ドレイン間の容量を小さくすることが
重要である。これを達成するための方法としては、ゲー
ト酸化膜の膜厚を大きくする方法と、ゲート多結晶シリ
コン膜パターンの占める面積を小さくする方法とが代表
的なものである。しかしながら、ＭＯ３動作特性の１つ
であるしきい値電圧Ｖｔｈ　　や、相互コンダクタンス
９ｍ等の関係上ゲート酸化膜の膜厚を大きくすることに
は限界がある。そこで、もう１つの代表的な方法として
、ゲート多結晶シリコン膜パターンがゲート酸化膜上に
占める面積を小さくする方法が有力である。この方法を
最も簡単に実施するにはゲート多結晶シリコン膜パター
ンを細くすることである。しかしながら細くすると、そ
の分抵抗が増大し、スイッチング・スピードが遅（なる
欠点があった。

従来のゲート電極材料の多くは多結晶シリコン膜や、モ
リブデン膜等の高融点金属膜が用いられ、これらの材料
の特徴として、高温プロレスに強いことから、多層配線
材料膜として用いられている。

その関係上、大電力用ＤＳＡ　　Ｍｏ８　　ＦＥＴでは
、代表的なゲート電極材料として、多結晶シリコン膜が
用いられ、ソース電極Ａλ膜との間で絶縁膜を介して２
Ｍ電極構造となっている。しかもチャンネル幅を長くす
るため、ゲート多結晶シリコン膜パターンは細く、そし
て極めて長く設計されている。限られたシリコンチップ
内において、チャンネル幅の長さと、ゲート多結晶シリ
コン膜パターンの配線抵抗の関係は、オン抵抗を低くす
るために、チャンネル幅を長く設計するとゲート抵抗が
増大し、スイッチング・スピードが遅くなるという欠点
があった。そのため従来においては、チップ内のチャン
ネル領域を犠牲にし、導電性の優れたＡ℃のストライプ
・パターンを数カ所設け、これとゲート多結晶シリコン
膜を接続して、ゲート抵抗の低減化に努めていた。しか
しながら、ゲート八β電極間は、数百〜数千ミクロンの
長さを持つ多結晶シリコンゲートであるため、ゲート抵
抗は依然として高ＧＸ０ 一方、ゲート抵抗を下げる他の方法として、第１２図（
ａ　）および（ｂ　）に示すようにゲート多結晶シリコ
ン膜パターン上に絶縁膜を介してゲートＡＪパターンと
ソースＡ℃パターンとを互いちがいに配置した櫛形状電
極構造がある。

第１２図において第１０図に示した部分と同じ部分には
同じ符号を付けて示す。この櫛形状電極構造を有する半
導体装置は、ｎ生型半導体基板１上にエピタキシャル成
長させた第１のｎ型半導体層２を有し、その主面に第１
絶縁膜５ａを介して格子状に開口部を有するようにパタ
ーニングされた多結晶シリコン膜６が形成され、第１半
導体層２の主面には一部分が第１絶縁Ｉｔ！５ａを介し
て多結晶シリコン膜と重なるようにｐ型の第２半導体層
４が形成され、この第２半導体層内には一部分が第１絶
縁膜５ａを介して多結晶シリコン膜６と重なるようにｎ
十型半導体層８が形成され、多結晶シリコン膜６および
その開口部を被覆するように第２絶縁膜５ｄが形成され
ている。この第２絶縁股上にはストライブ状のソースお
よびゲートへβ電極９ａおよび９ｂが形成され、へλ電
極９ａは第２絶縁膜５ｄにあけた開口部１０ａおよび多
結晶シリコン膜６にあけた開口部を介して第２および第
３の半導体層４ａよび８とオーミック接続され、ＡＪ２
電極９ｂは第２絶縁膜５ｄにあけた開０口部１０ｂを経
て多結晶シリコン膜６に接続されている。

（発明が解決しようとする問題点） 第１２図に示した従来の櫛形電極構造を有する半導体装
置は、ゲート多結晶シリコン膜６のスルーホールや、Ａ
λ電極９ａ、９ｂの膜厚の等方エツチングによるパター
ンの後退等を考慮して、ソース八β電極９ａとゲートＡ
Ａｆｆｉ極９ｂとは一定の距離を隔てなければならない
。したがってゲート多結晶シリコン膜６のパターン幅を
太くしたり、セル面積を大きくしないと、ソース八β電
極９ａとゲートＡλ電極９ｂの電極分離がフォトリソグ
ラフィの関係上極めてむずかしくなり、したがって微細
化に限界が生じ、特にゲート・ソース間容量が増大し、
これがひいてはスイッチング・スピードの向上を妨げる
要因でもあった。一方、ゲート抵抗を下げる最も簡単な
方法として、ゲート多結晶シリコン膜６の膜厚を大きく
すれば、少し効果があるが、多結晶シリコン膜パターン
上に形成されるソース八β電極９ａあるいはゲートへＩ
２電極９ｂが、多結晶シリコンｌ！ｌ　６に形成した開
口部のエツジで断切れを起し易い欠点がある。

次にスイッチング・スピードを向上させる要因の伯のひ
とつにチャンネル長を狭く形成する方法がある。このチ
ャンネル長は、チャンネル領域のｐ型半導体Ｊｉ！！４
と、ソースｎ中型半導体Ｒ８の拡散の深さの差で決定さ
れる。しかしながら、スイッチング・スピードを考える
と次の条件をみたす必要がある。一般的にドレイン電流
は、ソーモロ十型半導体層８からチャンネル領域のｎ型
半導体層４を通ってｎ型エピタキシャル層２から縦方向
へｎ中型半導体基板１のドレイン領域へ流れ、基板裏面
のドレイン電極から取り出される。したがって、ドレイ
ン電流はチャンネル領域を形成しているｎ型半導体層４
間を通って流れる。したがってｎ型半導体層４はゲート
多結晶シリコン膜６の両側に互いに対向して形成されて
いるため、ｐ型半導体層が藻＜形成された場合、上記ド
レイン電流の流通路が狭くなり、電流通路が抵抗弁を持
ち、これがひいてはオン抵抗を増加させる原因にもなる
。その他、前記チャンネル領域を形成しているｎ型半導
体層４を深く形成することによって、まずゲート多結晶
シリコン膜６と重なる領域が多くなる。周知のごとく、
ゲート絶縁膜５ａは従来では５００人〜１２００人と極
（薄く形成されており、したがって、当然のごとく、ゲ
ート・ソース間の容量が増大し、スイッチング・スピー
ドの妨げになることが明らかである。そこでチャンネル
領域を形成しているｐ型半導体層４をできるだけ浅く形
成し、それにともなってソースｎ中型半導体層８も浅く
形成することによって、チャンネル長の狭い、スイッチ
ング・スピードの速いＯ８ＡＭＯ８ＦＥＴの実現が可能
となる。

しかしながら、前記チャンネル領域を形成しているｐ型
半導体層４を浅く形成し、チャンネル長を狭くすること
によって、次のような新たな問題が生ずる。

まず、ＭＯ８動作した際、チャンネル領域を形成してい
るｐ型半導体層４からドレイン領域のｎ型エピタキシャ
ル層２側へ空乏層が広がる。それと同時に、ｐ型半導体
層４内にも空乏層が広がる。

この空撃層は半導体層又は拡散層の濃度が低いほど広が
り易すく、又、トレイン電圧が高いほど広がる。したが
って当然のごとく、濃度の低いドレイン領域のｎ型エピ
タキシャル層２側へ空乏層は多く広がる。しかしながら
、ＤＳＡ構造を持つＭＯ８型ＦＥＴの場合、チャンネル
領域４はセル部分において互いに対向して形成されてい
るため、両方がら空乏層が互いに接近するように広がり
、ちょうどゲート多結晶シリコン膜６の真中付近のドレ
イン領域でぶつかり合うため、ソース・ドレイン間のブ
レークダウン電圧を大きく得るための妨げとはならない
。一方ｐ型半導体層４側では、ドレイン電圧をどんどん
高くして行くことによって、チャンネル領域を形成して
いるｐ型半導体層４内の空乏層はどんどん広がり、ソー
スｎ中型半導体層８へ届いてしまう。これがいわゆるパ
ンチ・スルー現象である。この時点ですでにソース・ド
レイン間の電圧はブレークダウンしてしまう。つまりチ
ャンネル長が狭いため空乏層がｎ生型半導体層８へすぐ
に到達してしまうのでバルクの特性で決まるブレークダ
ウン電圧よりも小さな値でブレークダウンしてしまう。

特にチャンネル幅を長く得るためゲート多結晶シリコン
膜パターンを微細化しなければならず、それにともなっ
てチャンネルを構成するｐ型半導体層４は浅い拡散によ
って形成する必要がある。当然ゲート多結晶シリコン膜
パターン間には、細くて長いパターンが形成されること
になるため、パンチ・スルー現象はこのような部分に生
じやすい。

又、パンチ・スルー現象を生じにくくする一方法として
、従来のＤＳＡ　　ＭＯＳ　　ＦＥＴでは、セル内にｐ
中型半導体層３を、フォトエツチング技術によって形成
しＣいた。しかしながらこの方法においては、次のよう
な欠点が生じて来る。まず、フォトリソグラフィ技術で
、ｐ中型半導体層３に対して位置合せをおこなって、ゲ
ート多結晶シリコンＩｔ！Ｊ６のパターンを形成するた
め、ゲート多結晶シリコン膜６のパターンによって自己
整合的に形成されるチャンネル領域のｐ型半導体層４と
、自己整合的に形成されないｐ中型半導体層３の位置関
係が不正確となり、ｎ生型半導体層８によって狭ばめら
れるｐ型半導体層（チャンネル領域）４の長い部分と短
い部分が上記ｎ十型半導体Ｒ８の下に形成される。した
がって、狭いｐ型半導体層４が長く形成されている部分
ではパンチ・スルーが起こりやすく、逆に短い部分は高
濃度ｐ＋＋半導体層３の一部がチャンネルｐ型半導体層
４まで及びＭＯ８型トランジスタの特性で、しきい値電
圧の値に影響を及ぼす。又、前記位置合せをする際、合
せ誤差を見込んでパターンを形成しなければならないた
め、セル面積が増加し、その分チャンネル幅が減少する
欠点もある。又、ｐ＋型型環導体層３、フォトリソグラ
フィ技術で位置合せして形成する関係上、フォトエツチ
ング工程が多くなり、ひいては生産性向上の妨げとなる
。

ＤＳＡ　　ＭＯＳ　　ＦＥＴの／−スートレイン間のブ
レーク・ダウン電圧は、一般的にはｎ型エピタキシャル
層２の不純物濃度と厚さで決められる。

したがって、従来の半導体装置においてはスイッチング
・スピードを考慮してシリコン半導体基体１．２の結晶
面方位としては、表面電荷密度Ｇ１５ｓが小さい面方位
（１ｏｏ）が用いられていた。一方、ＤＳＡ　　ＭＯＳ
　　ＦＥＴにおいてはＭＯ３動作の際、ヂレンネル領域
を形成しているｐ型半導体層４の中にも空乏層が広がっ
てソーモロ十型半導体層８へ到達するパンチ・スルー現
象が生ずる場合がある。つまり、チャンネル長が狭めて
短かく形成され、セルが細長く形成されているＭＯＳＦ
ＥＴにおいてはｎ型エピタキシャル層２の厚みと不純物
濃度で決定されるはずのソース・ドレイン間耐圧がパン
チ・スルー現象によって決定されることがあった。

一方、このパンチ・スルー現象はｐ型半導体層４の濃度
依存性が太き（、濃度が高いほどあるいはチャンネル長
が大きいほど生じにくい。しかしながら、ｐ型半導体ｆ
ｆ４はＭＯ８動作に必要なしきい値電圧を決定する重要
な役目を果しており、むやみに濃度を上げると、しきい
値電圧の高い半導体装置が形成されてしまう欠点がある
。また、このしきい値電圧はゲート酸化膜５ａを薄くす
ることで小さくすることができるが、ゲート酸化膜５ａ
を極端に薄くすると、ゲート・ドレイン間の容量が増大
し、スイッチング・スピードが遅くなるとともにゲート
耐圧が低下し、特に使用時においては静電気に弱く、ゲ
ート酸化ｇ１５ａの静電破壊による半導体装置の破損が
生ずる恐れがある。

したがって、一定のゲート酸化膜厚を確保しなければな
らない。

本発明は上記した点に鑑みてなされたもので、縦形電界
効果半導体装置の内、特にＭＩＳ形トランジスタのオン
抵抗を、しきい値電圧を上げることなく低（することが
でき、さらにゲート多結晶シリコンパターンの幅を極力
等しくし、全体的なパターンの微細化がおこなわれても
電流容量にしたがって最適なソース電極取り出し開口部
が得られるように、さらにはソース電極取り出し開口部
において特に自己整合的に形成されたｐ十型半導体層３
とｎ十型半導体Ｆ１８が金属電極膜９にて電気的に接続
されることを満足し、前記開口部の微細化を目的とし、
その目的を満足するにともなった適切なパターン配置を
可能とし、これらの効果で得た余分な面積に有効的にチ
ャンネル領域を形成し、パンチ・スルー現象を防止し、
チャンネル長を狭くすることを可能とし、フォトエツチ
ング工程を減少させ、オン抵抗を低くし、相互フンダク
タンスｇ。、スイッチング・スピード等の素子性能の向
上やチップ面積の縮少化を図り、生産性向上を可能とす
る縦形電界効果半導体装置を提供するものである。

（問題点を解決するための手段） 本発明による縦形電界効果半導体装置は、一導電型の半
導体基体の主面に形成したチャンネル領域を具え、この
チャンネル領域を経て、電界効果によって縦方向に電流
が流れるようにした縦形電界効果半導体装置において、
前記半導体基体を、その主面の面方位が（１１１）と実
質的に平行な面を持つ半導体結晶を以って構成したこと
を特徴とするものである。

（作用） 本発明による縦形電界効果半導体装置においては、面方
位が（１ｉｉ）の半導体基体を用いるので、ソース・ド
レイン間耐圧を大きくできるように、チャンネル領域の
濃度を従来よりも高くすることができ、かつしきい値電
圧が従来のものと変わらないようにすることができる。

また、オン抵抗を低くするため、チャンネル幅を長くし
たパターン設計をすることができ、またチャンネル長を
短かくすることにより相互コンダクタンスク、を大きく
することができ、しかもチャンネル長を短かくすること
によって生ずる恐れのあるパンチ・スルー現象を有効に
防止することができる。

さらに、本発明の半導体装置においては、半導体膜また
は所定のチップ面積内でチャンネル幅を大きくすること
ができるとともに多結晶シリコン膜の占める面積を減ら
すことによってゲート・ドレイン間容量を小さくするこ
とができる。したがって大きなドレイン電流を得ること
ができると同時に速いスイッチング・スピードを得るこ
とができる。また、特に後述する実施例のように多結晶
シリコン膜パターンの開口部を、独立パターン部分を囲
む環状部分と、この環状部分の両側に対称的に位置する
端部分と、これら環状部分と端部分とを連結する幅の狭
い連結部分とを持って溝成し、このような開口部を複数
隣接する開口部の端部分がインターディジタルに配置さ
れるように配列することによってチップ面積の利用効率
は著しく高くなり、上述した効果がより一層効果的に発
揮されることになる。

（実施例） 以下本発明を実施例により具体的に説明する。

第１図（ａ　）および（ｂ）は本発明の一実施例である
［）ＳＡ　　ＭＯＳ　　ＦＥＴの平面図および断面図で
あり、第１図（ａ　）ではへβ電極膜および絶縁膜の一
部を切欠いである。

この装置は、結晶面方位（１１１）のｎ十型半導体基板
１上に同じく結晶面方位（１１１）のｎ型エピタキシャ
ル成長層（第１半導体層）２が設けられ、この第１半導
体層２の主面に絶縁酸化ＩＩ（第１絶縁膜＞５ａを介し
て多結晶シリコンｌ１ｌ（半導体膜または導電体膜）パ
ターン６が設けられ、第１半導体！！２中であって前記
第１絶縁１１５ａを介して前記多結晶シリコン膜パター
ン６の一部と部分的に重なる位置に前記第１半導体１Ｉ
ｉ２とは逆導電型であるｐ型の半導体Ｊｉ（第２半導体
層）４が設けられ、多結晶シリコン膜パターン６の間に
は、このパターンのエツジに沿って均等の間隔を保って
、ｐ型半導体層４よりも不純物濃度が高いｐ＋型半導体
Ｒ（第３半導体層）３がｐ型半導体層４よりも深く形成
され、該第２半導体層４の表面であって前記第１絶縁膜
５ａを介して前記導電体膜パターン６の一部と部分的に
重なる位置にｎ中型半導体！！（第４半導体層）８が形
成され、前記多結晶シリコン膜パターン６を被覆するよ
うに絶縁酸化膜（第２絶縁Ｉｌり５ｄが形成され、この
絶縁膜上にはソース／ｌ電極ｌｌ（第１金属電極膜）９
ａが形成されている。ソース／ｌ電極膜９ａは、絶縁１
１１５ｄに形成したセル内のソース電極取り出し開口部
１０ａを経て半導体層４および８にオーミック接続され
ている。

多結晶シリコン膜パターン６で囲まれるとともにｎ型エ
ピタキシャル層２の表面に形成されたｐ型半導体層４の
パターン、したがって多結晶シリコン［１６の開ロバタ
ーンの平面形状は、第１図（ａ　）に示すようにへ角形
状の拡大部４Ａ、４８４Ｃと、これら３つのへ角形パタ
ーンの相隣り合う一辺同志を結ぶ幅の狭い連結部４Ｄ、
４Ｅによって連続的に形成されている。ここで、水平お
よび垂直方向に隣接するセルの各辺間の距離（、と、斜
め方向に隣接するセルの各辺間の距ｔＩＩＪ２２とはＪ
ｌ、＊１２となっている。また、セルは水平方向に隣接
するセルの互いに対向する両端に位置するへ角形状の拡
大部４Ａと４Ｃとの中間に垂直方向に隣接するセルの中
央のへ角形状の拡大部４Ｂが位置するようにずらして配
置しである。　本実施例の縦形電界効果トランジスタに
おいては、性能向上を図るためにゲート多結晶シリコン
膜パターンに工夫をこらし、チャンネル幅を長くし、単
位面積当りの電流容量を増すことによって性能向上を図
っている。このことを従来装置との寸法関係の比較に於
いて説明する。

従来例である第１０図（ａ　）の平面図と第１図（ａ　
）の平面図の倍率は同一のデザインルールを採用してお
り、実線で囲まれた所定面積内の縦の長さＹＬを１２０
μｍとし、横の長さＸＬを１６０μｍとして設定してお
く。

第１０因（ａ　）では３Ｘ４−１２個のソース電極取り
出し開口部１０ａが存在し、１個のセルの一辺の長さＬ
　　　（−１）は２０μ讃となっているからセル１個の
チャンネル幅（１セルの全周聞良）は８０μ層となり、
この実線枠内の合計チャンネル幅は９６０μｍとなって
いる。

これに対し、第１図（ａ）ではへ角形の端部４Ａ、４Ｂ
、４Ｇの直線辺の長さＬ　　　ハｉｏμｍ　。

４５°傾斜している辺Ｌ（−ｆ２Ｌｏ８／２）の長さは
約７μ曙であり、連結１４Ｄ、４Ｈの１辺の長さし。、
は２０μ−となるので、１個のセルのチャンネル幅は約
２４４μｍとなり、破線内のパターン面積での合計チャ
ンネル幅は約１１３２μｍとなる。このように本実施例
のチャンネル幅は従来のものに比較して大きくなり、か
つその差はセル数が層加するほど、あるいはパターン面
積が大きいほど大きくなる。

このよぢに本実施例によれば大幅にチャンネル幅を大き
くできる。この理由としては、斜線を有動的に用いるこ
とによって第１０図＜ａ　＞の平面図におけるフ、〈β
２の関係を第１図（ａ　）ではぶ、→β２にしたためで
ある。従って、セル同志をイビッチずつ交互にずらして
配列することによって同じデザインルールにも拘わらず
全体的に中央部へセルパターン配列を集積することがで
きるわけであり、その分従来のものより多くのセルの集
積が可能となる。

次に微細化を進めた場合、特にセルとゲート多結晶シリ
コン膜パターンを縮小化した場合、従来の半導体装置で
は数ミクロンの間隔でソース電極取り出し開口部が必要
であった。つまりソース電極取り出し開口部は、デザイ
ンルールに束縛されてしまう欠点を持っていた。これに
対し、本実施例では、ソース７４Ｉｉ取り出し開口部の
間隔を任意に設計可能であり、しかもチャンネル幅は減
少しない長所がある。

以上のことから、本実施例では、定められたチップ面積
内でチャンネル幅を大きくできるように適切なゲート多
結晶シリコン膜パターンが得られ、このゲート多結晶シ
リコン膜パターンの開口部に相当するセルを適切に配置
することによって大きなドレイン電流を得ることが可能
となり、しかも大電流領域での相互コンダクタンスク、
を大きくし、スイッチング・スピードの高速化、あるい
はオン抵抗の低減化、さらには、チップ面積の縮小化を
図り、生産性向上を可能とする最適パターンを施したも
のである。

次にセルパターンの中央にチャンネル領域を構成するｐ
型半導体層４よりも深いｐ生型半導体層３を自己整合的
に形成してなるため、正確で微細なセルが可能である。

そして、スイッチング・スピードやオン抵抗の性能を向
上させるため、チャンネル長を可能なかぎり狭ばめても
、上記ｐ十型半導体層３が深く、そしてゲート多結晶シ
リコン膜６（あるいはチャンネル領域）に対して自己整
合的にセル中心部に形成されているため、ｐ生型半導体
層３から等間隔でチャンネル領域のｐ型半導体１１！４
が形成されることになる。よってｐ生型半導体層３の位
置合せずれによるチャンネル領域の濃度の変化によるし
きい値電圧の不均一性が防止できる。したがって、パン
チスルー現象も防止することができ、前記ｐ型半導体層
４を浅く形成することができるから極めて薄いゲート酸
化膜５ａ上に形成されているゲート多結晶シリコン膜６
と部分的に重なるｐ型半導体層４の面積が少ないため、
ゲート・ソース間の容量を減少させ、さらにこのｐ型半
導体１１４にともなってソースｎ＋型半導体層８も浅く
することによって相互コンダクタンス９ｍ　も大きくす
ることが可能である。そしてチャンネル領域となるｐ型
半導体層４と、ソーモロ十型半導体層８とは浅い接合（
Ｓ　ｈａｌｌｏｗＪｕｎｃｔｉｏｎ　）を構成している
ためチャンネル領域とチャンネル領域との間のドレイン
電流の流通路（ｎ型エピタキシャル層２）は広がり、そ
の分ゲート多結晶シリコン膜パターン幅の縮少が可能で
ある。したがって特にチャンネル幅を長く形成するため
に、ゲート多結晶シリコン膜パターンの開口部（セル〉
を細く、長いパターン配列とするのが好適である。

本実施例では、このようにチャンネル領域を構成するｐ
型半導体層４は、細長く形成されているパターン連結部
４Ｄ、４Ｅにおいてもソースｎ＋型半導体層８の直下で
セルの中央に自己整合的に形成されており、バンチスル
ー現象による低耐圧化を防止するために、チャンネル領
域よりも空乏層が広がりにくく、高濃度で深いｐ生型半
導体層３を形成している。そして、このｐ生型半導体層
３を自己整合的に形成しているため、従来のものと比べ
てフォトエツチング工程が１回少なくて済む。このこと
は生産性を高めるために大いに有効である。

上述したように、オン抵抗を下げるために、チャンネル
長を可能な限り短く形成するが、それに伴なうパンチ・
スルーのためにソース・ドレイン間の耐圧が低くなる恐
れがある。周知のごとく、パンチ・スルーは、チャンネ
ルｐ型半導体領域４の不純物濃度を高くすることにより
ソーモロ十型半導体層８への空乏層の到達を防ぐことに
よって組上することができる。しかし、従来の半導体装
置ではスイッチング・スピードを速くするために表面電
荷密度ＱＳ８　の小さい面方位（１００）のシリコン基
体を用いていた。周知のごとくこのＱＳＳが小さいと、
チャンネルｐ型半導体層４の不純物濃度およびゲート酸
化膜５ａのＩ！！厚が同じでも、ゲートに印加される電
圧が高い所でトレイン電流が流れる。つまり、しきい値
電圧は、面方位（１１１）の方が面方位（１００）より
も１７２〜１／３と小さくなる。一方、このしきい値電
圧は、チャンネルｐ型半導体Ｍ４の不純物濃度が高いほ
ど大きい。したがって、オン抵抗を低くするために、チ
ャンネル幅を長くし、ソース領域を細長く形成し、パン
チ・スルーの生じ易い部分のｐ型半導体層４の不純物濃
度を高（するには、本発明のように面方位が（１１１）
のシリコン基体を用いるのが有効である。つまり、面方
位（１１１）のシリコン基体を用いることにより、しき
い値の増大を抑止しながら、オン抵抗を下げることがで
きる。

次に第２図（ａ）〜（ｆ）を参照して第１図に示す半導
体装置を製造する方法について説明する。

まず、ｎ十型半導体基板１上にそれよりも低濃度のｎ型
エピタキシャル層２を形成し、その表面に例えば厚さ５
００人程度のゲート酸化膜５ａを形成した様子を第２図
（ａ）に示す。続いて、ノンドープの多結晶シリコンｌ
ｌｌ６をたとえば厚さ７０００人程形成し、フォトレジ
ストアを用いたフォトエツチング技術によって選択的に
パターニングする。

尚、この際多結晶シリコン膜６には、フォトレジストア
をマスクとしてフレオン系の等方ドライエッヂングを施
こし、フォトレジストのエツジよりも内方まで多結晶シ
リコン膜をアンダーエツチングしてフォトレジストをオ
ーバーハング状に形成する。

その俊前記オーバーハング状のフォトレジストアをマス
クとして高濃度のｐ型不純物３ａをイオン注入する。こ
の様子を第２図（ｂ）に示す。

続いてフォトレジストアを酸素プラズマにて除去した後
、たとえば１２００℃で熱処理してｐ型不純物３ａを拡
散させてρ十型半導体層３を深く形成する。

このようにして形成されたｐ十型半導体層３はフォトレ
ジストアのオーバーハングをインプラマスクとしている
ため、縦方向の拡散長と比較して横方向の拡散長は広が
らず短かい。よって多結晶シリコン膜６のエツジまでは
到達しない。

次に多結晶シリコン膜６をマスクとして、ｐ＋型半導体
Ｍ３よりも低濃度のｐ型半導体層４を形成すべく、低濃
度のｐ型不純物イオン４ａを注入する。この様子を第２
図（Ｃ）に示す。続いて熱拡散をおこない、多結晶シリ
コン膜６とｐ型半導体層４の一部が重なるように浅く形
成する。よって、この熱拡散による浅いｐ型半導体層４
が、この素子の特性や性能を決めている。つまり、ｐ型
不純物イオン４ａのドーズ」（濃度）で、しきいｆｔｉ
電圧を決め、ｐ型半導体層４の拡散長でチャンネル幅を
決定している。次にフォトエツチング技術によってセル
内に選択的にフォトレジストアを形成した後、ソースｎ
小型半導体層８を形成するため高濃度のｎ生型不純物イ
オン８ａを打ち込んだ様子を第２図（ｄ　）に示す。

その俊、熱処理をおこない、掻く薄い酸化膜５ｂを形成
した後、ＣＶＤ法にてＰＳＧ膜５ｃを約５０００人程度
形成した後、ｎ生型半導体層８をたとえば１０５０℃の
熱処理にて拡散形成した様子を第２図（ｅ　）に示す。

なお、第１図（ｂ）では酸化１１５　ｂとＰＳＧＩＩＩ
５ｃを合わぜて絶縁膜５ｄとして示しである。その後、
各領域の電極取り出し開口部１０ａを形成した後、たと
えば厚さ約４μｍ程度のＡＪ２金属膜９を形成して半導
体装置を完成した様子を第２図（ｒ　）に示す。

第３図は本発明の半導体装置の製造方法の催の実施例を
示すもので、特に高耐圧を要する素子において、ｐ十型
半導体層を一層深く形成するのに好適なものである。

まず、結晶面方位（１１１）を有するｎオンｎ子構造の
半導体基体１．２上に形成した酸化膜５ａ上に多結晶シ
リコン膜６を形成した後、この多結晶シリコン膜を、フ
ォトレジストアをマスクとして選択的にエツチングする
。続いてフォトレジストアをマスクとして高濃度にｐ型
不純物イオン３ａの注入をおこなった状態を第３図（ａ
　）に示す。

そしてｐ生型半導体層３を深く形成しても多結晶シリコ
ンＷｉ６の下には到達しない程度かあるいはチャンネル
領域に到達しないように多結晶シリコン膜６を再度エツ
チングして多結晶シリコン膜パターンのエツジを後退さ
せる。この様子を第３図（ｂ　）に示す。その優は第２
図（Ｃ）〜＜ｒ　＞に示した工程と同様の工程を経て半
導体装置を形成する。

第４図は、ｐ生型半導体層３を深く形成した高耐圧を要
するＤＳＡ　　ＭＯＳ　　ＦＥＴを製造する製造方法の
他の実施例を示すものである。この実施例は、第３図の
実施例よりもｐ生型半導体層３をより深く形成すること
ができるものである。

まず前記実施例と同様に結晶面方位＜　１１１）のｎ型
エピタキシャル層２上にゲート酸化＊５ａを約５００人
の厚さに形成した後、約７０００人の厚さにノンドープ
の多結晶シリコン１Ｉ６Ａを形成する。

その後、ＣＶＤ法にて高濃度のリンを含んだＰＳＧＩＩ
Ｉ５ｅを約５０００人の厚さに形成した後、フォトエツ
チング技術にて、ＰＳＧ膜５ｅ、ノンドープの多結晶シ
リコン膜６Ａの順で選択的にエツチングする。次に該エ
ツチングマスクのフォトレジストアを用いて高濃度のｐ
型不純物イオン３ａの注入をおこなった様子を第４図＜
ａ　＞に示す。次に７オトレジストアを除去した後、熱
処理をおこないｐ生型半導体層３を深く形成するととも
にＰＳＧＩＩＩ５ｅから高濃度のｎ十型不純物をノンド
ープの多結晶シリコン膜６Ａへ拡散してゲートｎ生型多
結晶シリコン膜６を形成し、ざらにその後ＰＳＧＩＩＩ
５ｅを除去した様子を第４図に（ｂ）に示す。

以下第２図（Ｃ）〜（ｆ　）に示したのと同様の工程で
半導体装置を製造する。

尚、本実施例において、第４図（ａ）で、ｐ型イオン３
ａの注入後、再度ノンドープの多結晶シリコン膜６Ａを
エツチングして、該多結晶シリコン膜のパターンエツジ
を後退させても良い。

第５図（ａ　）および（ｂ）は本発明のさらに他の実施
例であるＤＳＡ　　ＭＯＳ　　ＦＥＴの平面図および断
面図であり、第５図（ａ　）ではＡ℃電極膜を切欠いで
ある。

この装置は、結晶面方位（１１１）のｎ中型半導体基板
１上に同じく結晶面方位（１１１）のｎ型エピタキシャ
ル成長層（第１半導体農）２が設けられ、この第１半導
体１！２の主面に絶縁酸化膜（第１絶縁Ｗ４）５ａを介
して多結晶シリコン膜（半導体膜または導電体ｌ１ｌ）
パターン６が設けられ、第１半導体層２中であって前記
第１絶縁１１５ａを介して前記多結晶シリコン膜パター
ン６の一部と部分的に重なる位置に前記第１半導体層２
とは逆導電型であるｐ型の半導体Ｍ（第２半導体層）４
が設けられ、多結晶シリコン膜パターン６の間には、該
パターンのエツジに沿って均等の間隔を保って、ｐ型の
半導体層４よりも不純物濃度が高いｐ十型半導体ＷＩ（
第３半導体層）３がｐ型半導体層４よりも深（形成され
、第２半導体層４の表面であって前記第１絶縁膜５ａを
介して前記多結晶シリコン膜パターン６の一部と部分的
に重なる位置にｎ中型半導体層（第４半導体１１＞８が
形成され、前記多結晶シリコン膜パターン６を被覆する
ように絶縁酸化膜（第２絶縁膜＞５ｄが形成され、この
絶縁股上にはソース八ぶ電極膜（第１金ｆｆ１ｌｉ極膜
）９ａとゲートＡぶ電極膜（第２金属電極膜）９ｂとが
ストライプ状に形成されている。ソースＡ１電極膜９ａ
は、絶縁膜５ｄに形成したセル内のソース電極取り出し
開口部′１０ａを経て半導体層４および８にオーミック
接続され、第２八β電極１１１９ｂは、絶縁膜５ｄに形
成したゲート金屈電極取り出し開口部１０ｃを経て後述
するように多結晶シリコン膜パターン６に接続されてい
る。多結晶シリコン膜パターンの６は格子状に連続する
部分６ａと、独立した島状の部分６ｂとより成り、これ
らの部分によって画成されるセルの平面形状は独立部分
６ｂを囲む環状部分１２Ａと、この環状部分に対して対
称的に形成した２個の端部分１２Ｂ＋１３よび１２Ｃと
、環状部分とこれら端部分とを連結する連結部分１２Ｄ
および１２Ｅとから構成されている。端部分１２Ｂおよ
び１２Ｃの輪郭形状は２の整数倍の多角形、本例では四
角形とし、環状部分１２Ａの輪郭形状も２の整数倍の多
角形、本例では四角形とする。これら端部分および環状
部分の形状は四角形に限定されるものではなく、たとえ
ばへ角形とすることもできるし、円形とすることもでき
る。

本例では、第５図（ａ　）に示すように、環状部分１２
Ａが整列するように複数個のセルを配列するとともに成
る列の環状部分１２Ａと隣接する列の環状部分１２Ａと
は互に坏ピッチずらし、成る列の順次の端部分１２Ｂお
よび１２Ｇの間に隣接する列の順次の端部分１２Ｃおよ
び１２３が入り込むようにインターディジタルに配列す
る。この場合、成る端部分１２Ｂに注目した場合、これ
と隣接する端部分１２Ｃ１連結部分１２Ｅおよび環状部
分１２Ａまでの距離はすべてほぼ等しくなるように構成
する。

ゲート八β電極を構成する第２Ａぷ電極膜９ｂは第２絶
Ｒ膜５ｄにあけたゲート電極取り出し開口部１０ｂを経
て多結晶シリコンパターンの島状の独立部分６ｂに接続
されているとともに隣接する独立部分との中間位置にお
いて第２絶縁膜５ｄにあけた開口部１０ｃを経て多結晶
シリコン膜パターンの連続部分６ａに接続されている。

すなわち、多結晶シリコン膜パターンの連続部分６ａと
独立部分６ｂとは第２ＡＪ２電極膜９ｂを介して相互接
続されている。このように、本例では第１Δ℃電極膜９
ａと第２Ａ℃電極膜９ｂとは十数〜二十数ミクロンの間
隔をもって交互にストライプ状に配列されており、ソー
スＡｎ電極を構成する第１Ａλ電８ｉ膜９ａの幅はゲー
ト八β電極を構成する第２Ａβ電極膜９ｂよりも広くな
っている。

上述したように、本実施例では多結晶シリコン膜パター
ン６を、メツシュ状の連続部分６ａど、島状に独立した
部分６ｂとをもって構成することによりチャンネル幅を
前述した実施例よりもさらに長くすることができる。す
なわち、ゲート電極構造は、連続したメツシュ状の部分
と、これによって囲まれる独立した部分を複数個配置し
、これらの部分を導電性に優れた第２のＡＪ２電極膜９
ｂで接続した構成としている。一方、ソース電極構造は
、セル内部の端部分１２８．１２Ｇにおいて、チャンネ
ル領域を構成するｐ型半導体層４と、これに電気的に接
しているｐ中型半導体層３と、ソース領域を構成するｎ
十型半導体層８とを表面で露出させて第１／ｌ電極膜９
ａと接続した構成としている。そしてこれらの第１およ
び第２のＡ　Ｊ２　Ｎ極１１１９ａおよび９ｂは櫛状に
交互に配置している。

このように、ゲート多結晶シリコンパターンを連続した
メツシュ構造と、独立したマルチ構造とすることによっ
て、ソース電極とゲート電極を導電性の優れたＡ、１２
等の金属膜で櫛状に構成していることが本実施例の最大
の特徴である。

第６図は、本発明によるさらに他の実施例を示すもので
あり、第６図（ａ　）は平面図、（ｂ）はＡ−Ａｌ１で
切った断面図であり、第６図（ａ　）では八ぶ電極膜の
全部を除去して示しである。ゲート多結晶シリコン膜パ
ターン幅を一定にするため、セル形状に斜線を用い、多
くのセルを集積することによって、チャンネル幅を長（
得る工夫をしている。そのため、単位面積当りのパター
ン面積において、最もチャンネル幅の長い構造である。

本実施例において前例と同じ部分には同じ符号を付けて
示す。本例では多結晶シリコン膜パターンの連続部分　
６ａによって囲まれるセルの平面形状をほぼへ角形の環
状部分１２Ａと、その両側に対称的に配置した同じくほ
ぼへ角形の端部分１２Ｂ、１２Ｃと、環状部分とこれら
端部分とを連結する幅の狭い連結部分１２０．１２６と
から構成されている点が第５図に示した実施例と相違し
ているだけであり、その他の構成は同様であるので、こ
れ以上説明はしない。

第７図〜第９図は本発明の半導体装置のさらに伯の実施
例における多結晶シリコン膜パターン６で囲まれたｐ型
半導体層４のパターンの平面形状を示すものである。第
７図に示す実施例では、へ角形状の端部４Ｆおよび４Ｇ
の間を幅の狭い連結部４Ｈで連結したものを坏ビッヂず
つずらして配置しである。また、第８図に示す実施例で
は六角形状の端部４ｒおよび４Ｊの間を幅の狭い連結部
４にで連結したものをイビッチずつずらして配置してい
る。ざらに、第９図に示す実施例では四角形状の端部４
Ｌおよび４Ｍの間を幅の狭い連結部４Ｎで連結したもの
を坏ピッチずつずらして配置している。これら第７〜９
図に示す実施例においても、不純物濃度が高いｐ十型半
導体層３が自己整合的に深く形成されている。また、隣
接するセル間の間隔も互いにほぼ等しいので、限られた
面積の中で長いチャンネル幅が得られている。

本発明は上述した実施例に限定されるものではなく、幾
多の変更や変形を加えることができる。

例えば上述した実施例ではゲート電極材料を多結晶シリ
コンとしたがこれに限られるものではなく、Ｍｏ、Ｎｉ
　、Ｔｉ　、Ｃｒ等の高融点金属や、モリブデンシリサ
イド、ニッケルシリサイド、白金シリサイド等の高融点
金属でもよい。また、ｐ型半導体層とｎ型半導体層の導
電型は反対としてもよい。さらに、上述した例では縦形
電解効果半導体装置のうち、特にＤＳＡ　　ＭＯ８型半
導体装置としたが、これに限定されるものではなく、ゲ
ート多結晶シリコン膜パター′ンをエミッタ、セルパタ
ーンをベースとするかまたはこの逆にゲート多結晶シリ
コン膜パターンをベース、セルパターンをエミッタとす
るバイポーラ型ＭＯ８ＦＥＴに応用することもできる。

さらにまた、上述の実施例ではＤＳＡ　　ＭＯＳ　　Ｆ
ＥＴとしたが、たとえばＶ溝またはＵ溝型ＭＯ８ＦＥＴ
にも応用することができる。その場合多結晶シリコン膜
パターンそのものまたはそのエツジ部分にＶ溝あるいは
Ｕ溝を形成してチャンネル領域を形成することもできる
。さらに上述した実施例ではパワートランジスタとした
が、高周波トランジスタやパワースイッチングトランジ
スタとすることもできる。特に高耐圧トランジスタにお
いては、フィールド・リミテイング・リングを本発明に
よって形成可能であるから、ＤＳＡ−ＦＥＴの他に５Ｉ
Ｔ（静電誘導トランジスタ）にも適用可能である。また
、上述した実施例では面方位が（１１１）の半導体基体
を半導体基板上に堆積させたエピタキシャル層を以って
構成したが、引き上げ法により形成した低不純物濃度の
ウェファの裏面から不純物を拡散して形成した拡散ウェ
ファを以って構成することもできる。

（発明の効果） 本発明の縦形電界効果半導体装置においては、表面電荷
密度Ｇｓｓ　　の大きい面方位（１ｉｉ）の半導体基体
を用いることによってしきい値電圧を高くすることなく
チャンネル領域を構成する半導体層の不純物濃度を高く
することができ、これによってパンチ・スルー現象の発
生を抑止しつつチャンネル長を短かくすることができ、
その結果としてオン抵抗を下げることができる。この場
合、面方位が（１ｉｉ）の半導体基体を用いるのでスイ
ッチング・スピードは幾分遅くなるが、例えばチイツチ
ング・レギュレータ等に用いられるＭＯＳＦＥＴにおい
ては、成る程度以上のスイッチング・スピードがあれば
、どれほどオン抵抗を下げることが可能かによってスイ
ッチング・レギュレータの性能が左右されるほど、特に
オン抵抗の低いＭＯＳ　　ＦＥＴが要求されており、本
発明はこのような要求を十分に満たずことができるもの
である。

さらに、上述した実施例では、チャンネル幅を長く形成
でき、オン抵抗を低くすることが可能であるばかりでな
く、チャンネル長を狭めてもパンチ・スルー現象が起こ
らず、ソース・ドレイン間のブレークダウン電圧の高い
ものが得られ、かつチャンネルｐ型半導体層およびソー
スｎ十型半導体層を浅く形成することで、シース・ゲー
ト間容量を小さくし、それにともなってゲート多結晶シ
リコン膜のパターン幅を縮少でき、それにともなって、
ゲート多結晶シリコン膜の面積が減少することからゲー
ト・ドレイン間の容量も小さくすることが可能である。

このようにチャンネル領域が狭いことから相互コンダク
タンスｇ、が大きく、したがって、面方位（ｉｉｉ＞を
用いることによるスイッチング・スピードの低下を補償
することができ、高耐圧素子で、スイッチング・スピー
ドが速く、しかもオン抵抗の低い大電力ＭＯ８型トラン
ジスタを生産性の優れた製造方法にて提供できる。

【図面の簡単な説明】

第１図（ａ）および（ｂ　）は本発明による縦形電界効
果半導体装置の一実施例の構成を示す平面図および断面
図、 第２図（ａ　）〜（ｆ）は本発明による縦形電界効果半
導体装置の製造方法の一実施例の順次の製造工程におけ
る構成を示す断面図、 第３図（ａ）および（ｂ）は同じく製造方法の他の実施
例の製造工程における構成を示す断面図、第４図（ａ　
）および（ｂ）は同じくそのざらに他の実施例の製造工
程における構成を示す断面図、第５図（ａ　）および（
ｂ）は本発明の縦形電界効果半導体装置の伯の実施例の
構成を示す平面図および断面図、 第６図＜ａ　＞および（ｂ　）は同じくそのさらに他の
実施例の構成を示す平面図および断面図、第７図〜第９
図はセルパターンの変形例を示す平面図、 第１０図（ａ　＞および（ｂ）は従来の縦形電界効果ト
ランジスタの構成を示す平面図および断面図、第１１図
（ａ　）〜（［）は同じくその順次の製造工程における
構成を示す断面図、 第１２図＜ａ　＞および（ｂ）は従来の縦形電界効果ト
ランジスタの他の例の構成を示す平面図および断面図で
ある。 １・・・面方位＜　　１１１．）のｎ十型半導体基板２
・・・面方位（１１１）のｎ型エピタキシャル層３・・
・ｐ十型半導体層　　４・・・ｐ型半導体層５ａ・・・
第１絶縁膜　　　　５ｄ・・・第２絶縁膜６・・・多結
晶シリコン１Ｉ６ａ・・・連続部分６ｂ・・・独立部分 ８・・・ｎ十型半導体層 ９ａ・・・第１Ａβ電極膜　　９ｂ・・・第２Ａρ電極
膜１０ａ　、　１０ｂ　、　１０ｃ　−・・開口部１２
Ａ・・・環状部分　　　　１２Ｂ、　１２Ｃ・・・端部
分１２０、１２６・・・連結部分　　　　　４Ａ〜４０
．４Ｆ、４Ｇ、４１，４Ｊ、４Ｌ。 ４Ｍ・・・拡大部 ４Ｄ、　　４Ｅ、　　４）１．　４に、　　４Ｎ・・・
連結部第２図 （ａ） （Ｃ） 第３図 （ａ） （ｂ） 第４図 （ａ） （ｂ） シ　　　　ｆ　　　　　　ｚ　　　　Ｊ第１θ図 （ｂ） 第１１図 （ａ） 第１１図 （ｄ） （ｅ）

Claims (1)

【特許請求の範囲】
1. １、一導電型の半導体基体の主面に形成したチャンネル
   領域を具え、このチャンネル領域を経て、電界効果によ
   つて縦方向に電流が流れるようにした縦形電界効果半導
   体装置において、前記半導体基体を、その主面の面方位
   が（１１１）と実質的に平行な面を持つ半導体結晶を以
   って構成したことを特徴とする縦形電界効果半導体装置
   。