JPH0955506A - 低いオン抵抗を有する縦型ｉｇｆｅｔ構造および方法 - Google Patents
低いオン抵抗を有する縦型ｉｇｆｅｔ構造および方法Info
- Publication number
- JPH0955506A JPH0955506A JP8044162A JP4416296A JPH0955506A JP H0955506 A JPH0955506 A JP H0955506A JP 8044162 A JP8044162 A JP 8044162A JP 4416296 A JP4416296 A JP 4416296A JP H0955506 A JPH0955506 A JP H0955506A
- Authority
- JP
- Japan
- Prior art keywords
- region
- stripe
- resistance
- low
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 239000002019 doping agent Substances 0.000 description 13
- 230000015556 catabolic process Effects 0.000 description 8
- 238000002161 passivation Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000005669 field effect Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000007704 transition Effects 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66719—With a step of forming an insulating sidewall spacer
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Connection Of Batteries Or Terminals (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 ストライプ構造の利点を生かし低いオン抵抗
を有する縦型ＩＧＦＥＴ装置を実現する。 【解決手段】 非直線形状を有するストライプ配置を含
む縦型ＩＧＦＥＴ構造である。１つの例では、ストライ
プ配置３０はコンタクトカットアウト部分４１および延
長部分４２を有する。延長部分４２はコンタクトカット
アウト部分４１の幅４３より小さな幅４４を有する。ス
トライプ配置３０は典型的な個別セル構造１０および直
線状ストライプ構造２０と比較してチャネル密度を増大
し、それによってオン抵抗を低下させる。
を有する縦型ＩＧＦＥＴ装置を実現する。 【解決手段】 非直線形状を有するストライプ配置を含
む縦型ＩＧＦＥＴ構造である。１つの例では、ストライ
プ配置３０はコンタクトカットアウト部分４１および延
長部分４２を有する。延長部分４２はコンタクトカット
アウト部分４１の幅４３より小さな幅４４を有する。ス
トライプ配置３０は典型的な個別セル構造１０および直
線状ストライプ構造２０と比較してチャネル密度を増大
し、それによってオン抵抗を低下させる。
Description
【０００１】
【発明の属する技術分野】この発明は、一般的には、縦
型電界効果トランジスタに関し、かつより特定的には、
改善された特性を提供するための高密度縦型絶縁ゲート
電界効果トランジスタの構造配置に関する。
型電界効果トランジスタに関し、かつより特定的には、
改善された特性を提供するための高密度縦型絶縁ゲート
電界効果トランジスタの構造配置に関する。
【０００２】
【従来の技術】高密度（典型的には、８００，０００セ
ル／ｃｍ２以上）の縦型絶縁ゲート電界効果トランジス
タ（ＩＧＦＥＴ）装置は、アンチロック・ブレーキシス
テム、電子パワーステアリング、ソリッドステート・リ
レー、およびスイッチング電源のような、電力用トラン
ジスタの用途における好ましい設計上の選択として出現
しつつある。高密度縦型ＩＧＦＥＴ装置は、それらが、
とりわけ、標準的な密度のＩＧＦＥＴ装置（典型的に
は、１５５，０００セル／ｃｍ２）と比較して単位面積
あたりより低いオン抵抗を与えるため好ましいものであ
る。低いオン抵抗を有する高密度縦型ＩＧＦＥＴ装置は
より低い電力損失を与え、これは例えば、バッテリ給電
される機器に利益をもたらす。
ル／ｃｍ２以上）の縦型絶縁ゲート電界効果トランジス
タ（ＩＧＦＥＴ）装置は、アンチロック・ブレーキシス
テム、電子パワーステアリング、ソリッドステート・リ
レー、およびスイッチング電源のような、電力用トラン
ジスタの用途における好ましい設計上の選択として出現
しつつある。高密度縦型ＩＧＦＥＴ装置は、それらが、
とりわけ、標準的な密度のＩＧＦＥＴ装置（典型的に
は、１５５，０００セル／ｃｍ２）と比較して単位面積
あたりより低いオン抵抗を与えるため好ましいものであ
る。低いオン抵抗を有する高密度縦型ＩＧＦＥＴ装置は
より低い電力損失を与え、これは例えば、バッテリ給電
される機器に利益をもたらす。
【０００３】いくつかの高密度縦型ＩＧＦＥＴ構造が報
告されており、それらは個別セルの設計およびまっすぐ
なまたは直線状のストライプ設計を含んでいる。典型的
な直線ストライプ設計においては、ソース用ストライプ
がベース用ストライプ領域内に配置され、かつベースス
トライプ領域は一緒に結合されて共通のベース構造を形
成する。典型的な直線状ストライプ設計は個別セル設計
と比較して改善されたブレークダウン電圧特性を有す
る。
告されており、それらは個別セルの設計およびまっすぐ
なまたは直線状のストライプ設計を含んでいる。典型的
な直線ストライプ設計においては、ソース用ストライプ
がベース用ストライプ領域内に配置され、かつベースス
トライプ領域は一緒に結合されて共通のベース構造を形
成する。典型的な直線状ストライプ設計は個別セル設計
と比較して改善されたブレークダウン電圧特性を有す
る。
【０００４】
【発明が解決しようとする課題】しかしながら、典型的
な直線状ストライプ設計においては、チャネル密度が個
別セル設計よりも低い。このより低いチャネル密度は個
別セル設計と比較して直線状ストライプ設計におけるよ
り高いオン抵抗に加担することになる。
な直線状ストライプ設計においては、チャネル密度が個
別セル設計よりも低い。このより低いチャネル密度は個
別セル設計と比較して直線状ストライプ設計におけるよ
り高いオン抵抗に加担することになる。
【０００５】容易に分かるように、必要なことは直線状
設計の利点を提供しかつ良好なオン抵抗特性を有する縦
型ＩＧＦＥＴ装置のための構造である。
設計の利点を提供しかつ良好なオン抵抗特性を有する縦
型ＩＧＦＥＴ装置のための構造である。
【０００６】
【課題を解決するための手段】一般に、本発明は典型的
な高密度設計のものと比較してより低いオン抵抗特性を
提供する高密度縦型ＩＧＦＥＴ装置のためのストライプ
構造または配置を提供する。特に、本発明に係わるスト
ライプ構造はチャネル密度を増大する非線形または非直
線状の（ｎｏｎ−ｌｉｎｅａｒ）形状を有するストライ
プ領域を含み、それによってより低いオン抵抗を有する
縦型ＩＧＦＥＴ装置を提供する。
な高密度設計のものと比較してより低いオン抵抗特性を
提供する高密度縦型ＩＧＦＥＴ装置のためのストライプ
構造または配置を提供する。特に、本発明に係わるスト
ライプ構造はチャネル密度を増大する非線形または非直
線状の（ｎｏｎ−ｌｉｎｅａｒ）形状を有するストライ
プ領域を含み、それによってより低いオン抵抗を有する
縦型ＩＧＦＥＴ装置を提供する。
【０００７】１つの例では、本発明は細長いまたは延長
（ｅｎｌｏｎｇａｔｅｄ）部分および該細長い部分より
広い幅のコンタクトのカットアウト部分を有する非線形
のストライプ配置を提供する。該配置は典型的な個別セ
ルおよび直線状ストライプ設計と比較してチャネル密度
を増大し、それによってオン抵抗を低下させる。さら
に、この配列は典型的な個別セル設計と比較して改善さ
れたブレークダウン電圧特性を提供する。
（ｅｎｌｏｎｇａｔｅｄ）部分および該細長い部分より
広い幅のコンタクトのカットアウト部分を有する非線形
のストライプ配置を提供する。該配置は典型的な個別セ
ルおよび直線状ストライプ設計と比較してチャネル密度
を増大し、それによってオン抵抗を低下させる。さら
に、この配列は典型的な個別セル設計と比較して改善さ
れたブレークダウン電圧特性を提供する。
【０００８】
【発明の実施の形態】図１〜図４とともに以下の詳細な
説明を参照することにより本発明をよりよく理解でき
る。図１は、縦型ＩＧＦＥＴ装置のための従来技術の個
別セル配置１０の一部の拡大された頭部面図を示す。個
別セル配置１０は絶縁ゲート領域１２によって上が囲ま
れた個別セル１１を含む。絶縁ゲート領域１２の一部１
４が取り去られて絶縁ゲート領域１２の下の構造のより
完全な観察を可能にする。部分１４に示されるラインは
単にドーパントの導電型の遷移を示すにすぎない。
説明を参照することにより本発明をよりよく理解でき
る。図１は、縦型ＩＧＦＥＴ装置のための従来技術の個
別セル配置１０の一部の拡大された頭部面図を示す。個
別セル配置１０は絶縁ゲート領域１２によって上が囲ま
れた個別セル１１を含む。絶縁ゲート領域１２の一部１
４が取り去られて絶縁ゲート領域１２の下の構造のより
完全な観察を可能にする。部分１４に示されるラインは
単にドーパントの導電型の遷移を示すにすぎない。
【０００９】部分１４に示されるように、個別セル１１
はウエルまたはベース領域１６、ソース領域１７、およ
びドーピングされたコンタクト領域１８を具備する。共
通のドレイン領域１９の一部が部分１４内の個別のセル
１１の間に見られる。個別のセル１１のおのおのに対す
るチャネルはソース領域１７のエッジおよびウエル領域
１６と共通ドレイン領域１９との接合部の間に形成され
ている。図１の個別セル構造のチャネル密度は２８メー
トル／ｃｍ２のオーダである。技術的によく知られてい
るように、チャネル密度は与えられた面積または領域内
の水平方向のチャネル長さの量である。典型的には、図
１の個別セル構造のセル密度は９３０，０００セル／ｃ
ｍ２のオーダである。この個別セル設計は直線状のスト
ライプ配列と比較してより低いブレークダウン電圧を含
めていくつかの欠点を有する。
はウエルまたはベース領域１６、ソース領域１７、およ
びドーピングされたコンタクト領域１８を具備する。共
通のドレイン領域１９の一部が部分１４内の個別のセル
１１の間に見られる。個別のセル１１のおのおのに対す
るチャネルはソース領域１７のエッジおよびウエル領域
１６と共通ドレイン領域１９との接合部の間に形成され
ている。図１の個別セル構造のチャネル密度は２８メー
トル／ｃｍ２のオーダである。技術的によく知られてい
るように、チャネル密度は与えられた面積または領域内
の水平方向のチャネル長さの量である。典型的には、図
１の個別セル構造のセル密度は９３０，０００セル／ｃ
ｍ２のオーダである。この個別セル設計は直線状のスト
ライプ配列と比較してより低いブレークダウン電圧を含
めていくつかの欠点を有する。
【００１０】図２は、縦型ＩＧＦＥＴ装置のための従来
技術の直線状またはまっすぐなストライプ配列２０の一
部を示す拡大された頭部面図である。直線状ストライプ
配置２０はストライプ領域またはセル２１を含む。図２
から分かるように、ストライプ領域２１のエッジは直線
的な形状を与える直線になっている。絶縁ゲート領域２
２がストライプ領域２１のおのおのの一部の間および上
に横たわっている。
技術の直線状またはまっすぐなストライプ配列２０の一
部を示す拡大された頭部面図である。直線状ストライプ
配置２０はストライプ領域またはセル２１を含む。図２
から分かるように、ストライプ領域２１のエッジは直線
的な形状を与える直線になっている。絶縁ゲート領域２
２がストライプ領域２１のおのおのの一部の間および上
に横たわっている。
【００１１】絶縁ゲート領域２２の部分２４は絶縁ゲー
ト領域２２の下の構造をより完全に観察できるようにす
るため取り除かれている。部分２４に示されるラインは
単にドーパントの導電型の遷移を示すにすぎない。部分
２４に示されるように、ストライプ領域２１のおのおの
はウエルまたはベース領域２６、ソース領域２７、およ
びドーピングされたコンタクト領域２８を具備する。共
通ドレイン領域２９の一部は部分２４におけるウエル領
域２６の外側に示されている。おのおののストライプに
対するチャネルはソース領域２７のエッジおよびウエル
領域２６および共通ドレイン領域２９の接合部の間に形
成されている。典型的には、ソース領域２７は、３．０
〜５．０ミクロンの範囲の幅２３を有する。
ト領域２２の下の構造をより完全に観察できるようにす
るため取り除かれている。部分２４に示されるラインは
単にドーパントの導電型の遷移を示すにすぎない。部分
２４に示されるように、ストライプ領域２１のおのおの
はウエルまたはベース領域２６、ソース領域２７、およ
びドーピングされたコンタクト領域２８を具備する。共
通ドレイン領域２９の一部は部分２４におけるウエル領
域２６の外側に示されている。おのおののストライプに
対するチャネルはソース領域２７のエッジおよびウエル
領域２６および共通ドレイン領域２９の接合部の間に形
成されている。典型的には、ソース領域２７は、３．０
〜５．０ミクロンの範囲の幅２３を有する。
【００１２】典型的には、直線状のストライプ配置２０
は７００，０００セル／ｃｍ２のオーダのセル密度およ
び典型的には個別セル配置１０よりも１０〜１５％高い
ブレークダウン電圧を有する。これは部分的には、個別
セル設計のウエル領域における鋭いコーナに関連する高
電界効果を低減する、直線状ストライプのウエルの設計
による。しかしながら、直線状ストライプ配置２０のチ
ャネル密度は典型的には２０メートル／ｃｍ２のオーダ
である。これは個別セル配置１０のチャネル密度よりか
なり低く、かつ、その結果、直線状ストライプ配置２０
は典型的には個別セル配置１０よりも１０〜２０％高い
オン抵抗を有する。
は７００，０００セル／ｃｍ２のオーダのセル密度およ
び典型的には個別セル配置１０よりも１０〜１５％高い
ブレークダウン電圧を有する。これは部分的には、個別
セル設計のウエル領域における鋭いコーナに関連する高
電界効果を低減する、直線状ストライプのウエルの設計
による。しかしながら、直線状ストライプ配置２０のチ
ャネル密度は典型的には２０メートル／ｃｍ２のオーダ
である。これは個別セル配置１０のチャネル密度よりか
なり低く、かつ、その結果、直線状ストライプ配置２０
は典型的には個別セル配置１０よりも１０〜２０％高い
オン抵抗を有する。
【００１３】図３は、本発明に係わる縦型ＩＧＦＥＴ装
置のための非線形形状を有するストライプ構造または配
置３０の一部の拡大頭部面図を示す。ストライプ構造３
０はストライプまたはストライプ領域３１を具備する。
図３から分かるように、ストライプ領域３１のエッジは
非線形または非直線状（ｎｏｎ−ｌｉｎｅａｒ）である
（すなわち、それらは直線上にない）。絶縁ゲート領域
または層３２は隣接するストライプ領域３１の間にかつ
部分的に隣接ストライプ領域３１の上に横たわっている
（これは図４にさらに明瞭に示されている）。
置のための非線形形状を有するストライプ構造または配
置３０の一部の拡大頭部面図を示す。ストライプ構造３
０はストライプまたはストライプ領域３１を具備する。
図３から分かるように、ストライプ領域３１のエッジは
非線形または非直線状（ｎｏｎ−ｌｉｎｅａｒ）である
（すなわち、それらは直線上にない）。絶縁ゲート領域
または層３２は隣接するストライプ領域３１の間にかつ
部分的に隣接ストライプ領域３１の上に横たわっている
（これは図４にさらに明瞭に示されている）。
【００１４】絶縁ゲート領域３２の部分３４は絶縁ゲー
ト領域３２の下の構造をより完全に観察できるようにす
るため取り除かれている。部分３４に示されるラインは
単にドーパントの導電型の遷移を示すにすぎない。部分
３４に示されるように、ストライプ領域３１のおのおの
はウエルまたはベース領域３６内にソース領域３７を含
む。共通ドレイン領域３９の一部は部分３４内に露出し
たウエル領域の外側に示されている。各ストライプに対
するチャネルはソース領域３７のエッジおよびウエル領
域３６と共通ドレイン領域３９の接合部の間に形成され
る。
ト領域３２の下の構造をより完全に観察できるようにす
るため取り除かれている。部分３４に示されるラインは
単にドーパントの導電型の遷移を示すにすぎない。部分
３４に示されるように、ストライプ領域３１のおのおの
はウエルまたはベース領域３６内にソース領域３７を含
む。共通ドレイン領域３９の一部は部分３４内に露出し
たウエル領域の外側に示されている。各ストライプに対
するチャネルはソース領域３７のエッジおよびウエル領
域３６と共通ドレイン領域３９の接合部の間に形成され
る。
【００１５】ストライプ領域３１はコンタクトのカット
アウト部分４１および細長いまたは延長（ｅｌｏｎｇａ
ｔｅｄ）部分４２を含む。図３から分かるように、コン
タクトのカットアウト部分４１の間の延長部分４２の１
つは「ダンベル（ｄｕｍｂ−ｂｅｌｌ）」または「犬の
骨またはドッグボーン（ｄｏｇ−ｂｏｎｅ）」形状と類
似している。コンタクトのカットアウト部分４１は最も
広いポイントで幅４３を有する。延長部分４２は前記幅
４３より小さな幅４４を有する。言い換えれば、幅４３
は部分的にコンタクトのカットアウト部分４１を囲む絶
縁ゲート領域３２の隣接部分の間の最も広い距離であ
る。幅４４は延長部分４２の２つの側部の境をなす絶縁
ゲート領域３２の隣接部分の間の最も広い距離である。
幅４４はまた延長部分４２のソース領域３７の幅であ
る。
アウト部分４１および細長いまたは延長（ｅｌｏｎｇａ
ｔｅｄ）部分４２を含む。図３から分かるように、コン
タクトのカットアウト部分４１の間の延長部分４２の１
つは「ダンベル（ｄｕｍｂ−ｂｅｌｌ）」または「犬の
骨またはドッグボーン（ｄｏｇ−ｂｏｎｅ）」形状と類
似している。コンタクトのカットアウト部分４１は最も
広いポイントで幅４３を有する。延長部分４２は前記幅
４３より小さな幅４４を有する。言い換えれば、幅４３
は部分的にコンタクトのカットアウト部分４１を囲む絶
縁ゲート領域３２の隣接部分の間の最も広い距離であ
る。幅４４は延長部分４２の２つの側部の境をなす絶縁
ゲート領域３２の隣接部分の間の最も広い距離である。
幅４４はまた延長部分４２のソース領域３７の幅であ
る。
【００１６】ストライプ領域３１を形成するために、前
記「ダンベル」形状は絶縁ゲート領域３２が下に横たわ
る半導体材料の上に被着された後に絶縁ゲート領域３２
に形成されるのが好ましい。「ダンベル」形状が形成さ
れた後に、ウエル領域３６が始めに形成され、続いてソ
ース領域３７が形成される。両方の領域は適切なドーパ
ント（ｎ型またはｐ型）を絶縁ゲート領域３２に形成さ
れた前記「ダンベル」形状を通して下に横たわる半導体
材料に導入することによって形成される。
記「ダンベル」形状は絶縁ゲート領域３２が下に横たわ
る半導体材料の上に被着された後に絶縁ゲート領域３２
に形成されるのが好ましい。「ダンベル」形状が形成さ
れた後に、ウエル領域３６が始めに形成され、続いてソ
ース領域３７が形成される。両方の領域は適切なドーパ
ント（ｎ型またはｐ型）を絶縁ゲート領域３２に形成さ
れた前記「ダンベル」形状を通して下に横たわる半導体
材料に導入することによって形成される。
【００１７】コンタクトのカットアウト部分４１は八角
形状で示されている。任意選択的には、コンタクトのカ
ットアウト部分４１は円形またはまるみを帯びた形状ま
たは他の複数辺形状を含む他の形状を持つことができ
る。延長部分４２はまっすぐな線分として示されている
が、延長部分４２のための他のまっすぐでない変形もジ
グザグ形状を含めて可能である。さらに、幅４４は延長
部分４２の長さに沿って変わってもよい。
形状で示されている。任意選択的には、コンタクトのカ
ットアウト部分４１は円形またはまるみを帯びた形状ま
たは他の複数辺形状を含む他の形状を持つことができ
る。延長部分４２はまっすぐな線分として示されている
が、延長部分４２のための他のまっすぐでない変形もジ
グザグ形状を含めて可能である。さらに、幅４４は延長
部分４２の長さに沿って変わってもよい。
【００１８】典型的には、幅４４はほぼ１．０〜３．５
ミクロンの範囲にあり、かつ幅４３は幅４４よりほぼ
０．５〜２．０ミクロン大きい。典型的には、延長部分
４２は２０．０ミクロンより小さく好ましくは５．０〜
１０．０ミクロンの範囲を有する高さ４６を有する。典
型的には、隣接ストライプ領域３１の延長部分４２はほ
ぼ３．０〜７．０ミクロンの範囲にあり好ましくは４．
０〜５．０ミクロンの距離４７だけ離れている。これら
の寸法により、絶縁ゲート領域３２は延長部分４２にお
けるソース領域３７の幅４４よりも広くすることができ
る。
ミクロンの範囲にあり、かつ幅４３は幅４４よりほぼ
０．５〜２．０ミクロン大きい。典型的には、延長部分
４２は２０．０ミクロンより小さく好ましくは５．０〜
１０．０ミクロンの範囲を有する高さ４６を有する。典
型的には、隣接ストライプ領域３１の延長部分４２はほ
ぼ３．０〜７．０ミクロンの範囲にあり好ましくは４．
０〜５．０ミクロンの距離４７だけ離れている。これら
の寸法により、絶縁ゲート領域３２は延長部分４２にお
けるソース領域３７の幅４４よりも広くすることができ
る。
【００１９】ストライプ領域３１はさらにコンタクトの
カットアウト部分４１のおのおのの中に位置するドーピ
ングされたコンタクト領域３８を含む。好ましくは、ド
ーピングされたコンタクト領域３８はコンタクトのカッ
トアウト部分４１内のまたは該コンタクトのカットアウ
ト部分４１によって区画されるソース領域３７のその部
分４８へのコンタクト面積を最大にする形状または形状
構造を有する。例えば、ドーピングされたコンタクト領
域３８は円形、ダイヤモンド形、あるいは複数辺形状を
有する。任意選択的にドーピングされたコンタクト領域
３８はコンタクトのカットアウト部分４１と同じ形状を
持つことができる。
カットアウト部分４１のおのおのの中に位置するドーピ
ングされたコンタクト領域３８を含む。好ましくは、ド
ーピングされたコンタクト領域３８はコンタクトのカッ
トアウト部分４１内のまたは該コンタクトのカットアウ
ト部分４１によって区画されるソース領域３７のその部
分４８へのコンタクト面積を最大にする形状または形状
構造を有する。例えば、ドーピングされたコンタクト領
域３８は円形、ダイヤモンド形、あるいは複数辺形状を
有する。任意選択的にドーピングされたコンタクト領域
３８はコンタクトのカットアウト部分４１と同じ形状を
持つことができる。
【００２０】前記「ダンベル」形状を使用することによ
り、チャネル密度が増大し、これは幅４４でのソース幅
が直線状のストライプ配置２０におけるソース幅２３と
比較してより小さな寸法に低減されるからである。この
形状は水平方向のチャネル長さを増大する。幅４４は最
終的にはフォトリソグラフ工程の能力によって制限され
る。上に述べた寸法は少なくとも１．５ミクロンの能力
を有し商業的に入手可能なフォトリソグラフ機器（例え
ば、ステッパ機器）およびよく知られたポジティブ・フ
ォトレジスト処理を使用して製造上容易に達成できる。
り、チャネル密度が増大し、これは幅４４でのソース幅
が直線状のストライプ配置２０におけるソース幅２３と
比較してより小さな寸法に低減されるからである。この
形状は水平方向のチャネル長さを増大する。幅４４は最
終的にはフォトリソグラフ工程の能力によって制限され
る。上に述べた寸法は少なくとも１．５ミクロンの能力
を有し商業的に入手可能なフォトリソグラフ機器（例え
ば、ステッパ機器）およびよく知られたポジティブ・フ
ォトレジスト処理を使用して製造上容易に達成できる。
【００２１】好ましくはかつ図３に示されるように、隣
接するストライプ領域３１はシフトまたはオフセットさ
れ、それによって１つのストライプ領域のコンタクトの
カットアウト部分４１が隣接ストライプ領域の延長部分
４２の次にくるようにされる。隣接ストライプ領域をこ
のように配置することにより、距離４７が最小化され、
それによってチャネル密度がさらに増大されるが、これ
はストライプ領域３１が一緒により近く配置できるから
である。このシフトされた「ダンベル」配置により、３
１〜４６メートル／ｃｍ２のオーダのチャネル密度が達
成される。このチャネル密度の大幅な増大により個別セ
ル配置１０よりも２５％低くかつ直線状ストライプ配置
２０よりも３５％低いオン抵抗が得られる。ストライプ
配置３０により、１４０万（１．４ ｍｉｌｌｉｏｎ）
セル／ｃｍ２のオーダのセル密度を有する縦型ＩＧＦＥ
Ｔ装置が得られ、これは個別セル配置１０と比較してセ
ル密度で５０％の増加でありかつ直線状ストライプ配置
２０と比較してセル密度で約９０〜１００％の増加であ
る。
接するストライプ領域３１はシフトまたはオフセットさ
れ、それによって１つのストライプ領域のコンタクトの
カットアウト部分４１が隣接ストライプ領域の延長部分
４２の次にくるようにされる。隣接ストライプ領域をこ
のように配置することにより、距離４７が最小化され、
それによってチャネル密度がさらに増大されるが、これ
はストライプ領域３１が一緒により近く配置できるから
である。このシフトされた「ダンベル」配置により、３
１〜４６メートル／ｃｍ２のオーダのチャネル密度が達
成される。このチャネル密度の大幅な増大により個別セ
ル配置１０よりも２５％低くかつ直線状ストライプ配置
２０よりも３５％低いオン抵抗が得られる。ストライプ
配置３０により、１４０万（１．４ ｍｉｌｌｉｏｎ）
セル／ｃｍ２のオーダのセル密度を有する縦型ＩＧＦＥ
Ｔ装置が得られ、これは個別セル配置１０と比較してセ
ル密度で５０％の増加でありかつ直線状ストライプ配置
２０と比較してセル密度で約９０〜１００％の増加であ
る。
【００２２】部分５１は、典型的にはストライプ配置で
ある、共通または単一ベース構造を示すために与えられ
ている。部分５１は絶縁ゲート領域３２を除去して示さ
れている。例えば、おのおののウエル領域３６は共通の
ドーピングされた領域５２を使用して一緒に結ばれまた
は接続されてそのような構造を形成している。典型的に
は、おのおののウエル領域３６は縦型ＩＧＦＥＴ装置の
周辺部のまわりに一緒に結合される。
ある、共通または単一ベース構造を示すために与えられ
ている。部分５１は絶縁ゲート領域３２を除去して示さ
れている。例えば、おのおののウエル領域３６は共通の
ドーピングされた領域５２を使用して一緒に結ばれまた
は接続されてそのような構造を形成している。典型的に
は、おのおののウエル領域３６は縦型ＩＧＦＥＴ装置の
周辺部のまわりに一緒に結合される。
【００２３】図４は、付加的な層が形成された後の図３
の構造に係わる縦型ＩＧＦＥＴ装置６１の一部の拡大さ
れた断面図を示す。図４に示された部分は図３の基準線
４に沿って取られたものである。図３からの同じ参照番
号が同等の領域を示すのに適切である場合は図４におい
ても使用されている。
の構造に係わる縦型ＩＧＦＥＴ装置６１の一部の拡大さ
れた断面図を示す。図４に示された部分は図３の基準線
４に沿って取られたものである。図３からの同じ参照番
号が同等の領域を示すのに適切である場合は図４におい
ても使用されている。
【００２４】縦型ＩＧＦＥＴ装置６１は半導体基板また
は基板６２を含み、該半導体基板または基板６２は第１
の面および該第１の面に平行な第２のまたは対向する面
を有しかつ第１の面から第２の面へと電流を導くよう構
成されている。基板６２は典型的には高いドーパント濃
度を有する出発基板（ｓｔａｒｔｉｎｇ ｓｕｂｓｔｒ
ａｔｅ）６３および該出発基板６３上に形成されたドー
ピング層６４を含む。ドーピング層６４は出発基板６３
と同じ導電型のものであるが、より軽くドーピングされ
ている。例えば、ｎチャネル装置では、出発基板６３お
よびドーピング層６４はｎ型の導電型を有する。ｐチャ
ネル装置では、出発基板６３およびドーピング層６４は
ｐ型の導電型を有する。ドーピング層６４は完成した装
置の所望のブレークダウン電圧特性に依存するドーパン
ト濃度を有する。典型的には、ドーピング層６４はほぼ
１．５から６．０ミクロンの範囲の厚さを有する。ドー
ピング層６４はよく知られた技術を使用して形成され
る。ドーピング層６４のウエル領域３６のまわりおよび
下の部分は共通のドレイン領域３９である。
は基板６２を含み、該半導体基板または基板６２は第１
の面および該第１の面に平行な第２のまたは対向する面
を有しかつ第１の面から第２の面へと電流を導くよう構
成されている。基板６２は典型的には高いドーパント濃
度を有する出発基板（ｓｔａｒｔｉｎｇ ｓｕｂｓｔｒ
ａｔｅ）６３および該出発基板６３上に形成されたドー
ピング層６４を含む。ドーピング層６４は出発基板６３
と同じ導電型のものであるが、より軽くドーピングされ
ている。例えば、ｎチャネル装置では、出発基板６３お
よびドーピング層６４はｎ型の導電型を有する。ｐチャ
ネル装置では、出発基板６３およびドーピング層６４は
ｐ型の導電型を有する。ドーピング層６４は完成した装
置の所望のブレークダウン電圧特性に依存するドーパン
ト濃度を有する。典型的には、ドーピング層６４はほぼ
１．５から６．０ミクロンの範囲の厚さを有する。ドー
ピング層６４はよく知られた技術を使用して形成され
る。ドーピング層６４のウエル領域３６のまわりおよび
下の部分は共通のドレイン領域３９である。
【００２５】ベースまたはウエル領域３６は基板６２の
表面上に形成されかつ基板６２内へ深さ６９まで延びて
いる。ウエル領域３６はドーピング層６４と逆の導電型
を有するドーパントでドーピングされる。例えば、ｎチ
ャネル装置では、ウエル領域３６はｐ型の導電型を有す
る。ｐチャネル装置では、ウエル領域３６はｎ型の導電
型を有する。ウエル領域３６は典型的にはそのブレーク
ダウン電圧特性のため「高電圧」領域と称される。典型
的な装置では、ウエル領域３６はほぼ５．０×１０１６
〜５．０×１０１７アトム／ｃｍ３の範囲の表面ドーパ
ント濃度を有する。深さ６９は典型的にはほぼ０．７〜
１．５ミクロンの範囲にある。
表面上に形成されかつ基板６２内へ深さ６９まで延びて
いる。ウエル領域３６はドーピング層６４と逆の導電型
を有するドーパントでドーピングされる。例えば、ｎチ
ャネル装置では、ウエル領域３６はｐ型の導電型を有す
る。ｐチャネル装置では、ウエル領域３６はｎ型の導電
型を有する。ウエル領域３６は典型的にはそのブレーク
ダウン電圧特性のため「高電圧」領域と称される。典型
的な装置では、ウエル領域３６はほぼ５．０×１０１６
〜５．０×１０１７アトム／ｃｍ３の範囲の表面ドーパ
ント濃度を有する。深さ６９は典型的にはほぼ０．７〜
１．５ミクロンの範囲にある。
【００２６】ソース領域３７はウエル領域３６内に形成
されかつ深さ６９より少ない深さまで延びている。ソー
ス領域３７は典型的には０．１５〜０．２５ミクロンの
範囲の深さを有する。図４においては、ソース領域３７
はウエル領域３６内の２つの部分であるとして示されて
おり、それは、図３に示されるように、断面図がコンタ
クトのカットアウト部分４１の１つの中心（これはドー
ピングされたコンタクト領域３７の１つを含む）を通り
まっすぐに取られているからである。ソース領域３７は
ドーピング層６４および出発基板６３と同じ導電型を有
するドーパントによってドーピングされている。典型的
には、ソース領域３７はほぼ１．０×１０１９〜１．０
×１０２０アトム／ｃｍ３の範囲の表面ドーパント濃度
を有する。
されかつ深さ６９より少ない深さまで延びている。ソー
ス領域３７は典型的には０．１５〜０．２５ミクロンの
範囲の深さを有する。図４においては、ソース領域３７
はウエル領域３６内の２つの部分であるとして示されて
おり、それは、図３に示されるように、断面図がコンタ
クトのカットアウト部分４１の１つの中心（これはドー
ピングされたコンタクト領域３７の１つを含む）を通り
まっすぐに取られているからである。ソース領域３７は
ドーピング層６４および出発基板６３と同じ導電型を有
するドーパントによってドーピングされている。典型的
には、ソース領域３７はほぼ１．０×１０１９〜１．０
×１０２０アトム／ｃｍ３の範囲の表面ドーパント濃度
を有する。
【００２７】ドーピングされたコンタクト領域３８は
（コンタクトのカットアウト部分４１内の）ソース領域
３７の一部の間に形成されかつウエル領域３６内に０．
４〜０．７ミクロンのオーダの深さまで延びている。技
術的によく知られているように、ドーピングされたコン
タクト領域３７は埋込みチャネルコンタクトを提供す
る。ドーピングされたコンタクト領域３８はウエル領域
３６と同じ導電型を有するドーパントでドーピングされ
るが、ウエル領域３６よりも高いドーパント濃度までド
ーピングされる。典型的には、ドーピングされたコンタ
クト領域３８はほぼ１．０×１０１８〜１．０×１０
１９アトム／ｃｍ３の範囲の表面ドーパント濃度を有す
る。
（コンタクトのカットアウト部分４１内の）ソース領域
３７の一部の間に形成されかつウエル領域３６内に０．
４〜０．７ミクロンのオーダの深さまで延びている。技
術的によく知られているように、ドーピングされたコン
タクト領域３７は埋込みチャネルコンタクトを提供す
る。ドーピングされたコンタクト領域３８はウエル領域
３６と同じ導電型を有するドーパントでドーピングされ
るが、ウエル領域３６よりも高いドーパント濃度までド
ーピングされる。典型的には、ドーピングされたコンタ
クト領域３８はほぼ１．０×１０１８〜１．０×１０
１９アトム／ｃｍ３の範囲の表面ドーパント濃度を有す
る。
【００２８】ゲート誘電体層７６はソース領域３７の一
部、ウエル領域３６の一部、およびドーピング層６４
（これは共通ドレイン領域３９を含む）の上に形成され
る。ゲート誘電体層７６は典型的には酸化シリコンから
なり、２５０〜１５００オングストロームのオーダの厚
さを有し、かつよく知られた技術を使用して形成され
る。絶縁ゲート領域３２はゲート誘電体層７６の上に形
成されかつ典型的にはポリシリコンのようなドーピング
された多結晶半導体材料からなる。絶縁ゲート領域３２
はよく知られたプロセス技術を使用して形成される。パ
ッシベイション層７８は絶縁ゲート領域３２の上に形成
されかつ典型的には酸化シリコンのような誘電体からな
る。任意選択的に、パッシベイション層７８は絶縁ゲー
ト領域３２の上に形成された窒化シリコン層および窒化
シリコン層上に形成された酸化シリコン層のような多層
パッシベイションから構成される。パッシベイション層
７８はよく知られたプロセス技術を使用して形成され
る。
部、ウエル領域３６の一部、およびドーピング層６４
（これは共通ドレイン領域３９を含む）の上に形成され
る。ゲート誘電体層７６は典型的には酸化シリコンから
なり、２５０〜１５００オングストロームのオーダの厚
さを有し、かつよく知られた技術を使用して形成され
る。絶縁ゲート領域３２はゲート誘電体層７６の上に形
成されかつ典型的にはポリシリコンのようなドーピング
された多結晶半導体材料からなる。絶縁ゲート領域３２
はよく知られたプロセス技術を使用して形成される。パ
ッシベイション層７８は絶縁ゲート領域３２の上に形成
されかつ典型的には酸化シリコンのような誘電体からな
る。任意選択的に、パッシベイション層７８は絶縁ゲー
ト領域３２の上に形成された窒化シリコン層および窒化
シリコン層上に形成された酸化シリコン層のような多層
パッシベイションから構成される。パッシベイション層
７８はよく知られたプロセス技術を使用して形成され
る。
【００２９】好ましい実施形態では、ゲート誘電体層７
６、絶縁ゲート領域３２、およびパッシベイション層７
８は基板６２上に形成される。非線形ストライプ構造
（例えば、前記「ダンベル」構造）は少なくともパッシ
ベイション層７８および絶縁ゲート領域３２へとパター
ニングされる。ウエル領域３６が次にドーピング層６４
に形成され、これに続きソース領域３７およびドーピン
グされたコンタクト領域３８が形成される。ウエル領域
３６、ソース領域３７、およびドーピングされたコンタ
クト領域３８は、例えば、イオン注入技術を使用して形
成される。
６、絶縁ゲート領域３２、およびパッシベイション層７
８は基板６２上に形成される。非線形ストライプ構造
（例えば、前記「ダンベル」構造）は少なくともパッシ
ベイション層７８および絶縁ゲート領域３２へとパター
ニングされる。ウエル領域３６が次にドーピング層６４
に形成され、これに続きソース領域３７およびドーピン
グされたコンタクト領域３８が形成される。ウエル領域
３６、ソース領域３７、およびドーピングされたコンタ
クト領域３８は、例えば、イオン注入技術を使用して形
成される。
【００３０】ソースオーミック層またはソース電極８２
がパッシベイション層７８の上に形成されかつソース領
域３７およびドーピングされたコンタクト領域３８に接
触する。スペーサ領域７９がソースオーミック層８２を
絶縁ゲート領域３２から絶縁する。スペーサ領域７９は
典型的には酸化シリコンからなりかつよく知られた技術
を使用して形成される。例えば、スペーサ領域７９は酸
化シリコン層を被着することによって形成され、これに
続きマスキングされたエッチング処理が行われて図４の
構造を提供する。任意選択的には、スペーサ領域７９を
形成するためにマスクなしのエッチング処理を使用する
ことができる。そのようなプロセスは一般にセルフアラ
イメント・プロセスと称される。対向するスペーサ領域
７９の間の距離８１はコンタクトのカットアウト部分４
１内で１．５ミクロンのオーダである。延長部分４２
（図４には示されていない）内で、距離８１は０．７ミ
クロンのオーダである。
がパッシベイション層７８の上に形成されかつソース領
域３７およびドーピングされたコンタクト領域３８に接
触する。スペーサ領域７９がソースオーミック層８２を
絶縁ゲート領域３２から絶縁する。スペーサ領域７９は
典型的には酸化シリコンからなりかつよく知られた技術
を使用して形成される。例えば、スペーサ領域７９は酸
化シリコン層を被着することによって形成され、これに
続きマスキングされたエッチング処理が行われて図４の
構造を提供する。任意選択的には、スペーサ領域７９を
形成するためにマスクなしのエッチング処理を使用する
ことができる。そのようなプロセスは一般にセルフアラ
イメント・プロセスと称される。対向するスペーサ領域
７９の間の距離８１はコンタクトのカットアウト部分４
１内で１．５ミクロンのオーダである。延長部分４２
（図４には示されていない）内で、距離８１は０．７ミ
クロンのオーダである。
【００３１】ソースオーミック層８２は典型的にはアル
ミニウムまたはアルミニウム合金から構成される。ゲー
トオーミック層（図示せず）はソースオーミック層８２
と同じ面上に形成されかつ絶縁されたゲート領域３２と
コンタクトする。ゲートオーミック層は典型的にはソー
スオーミック層８２と同じ材料で構成される。共通ドレ
インオーミック層またはドレイン電極８３は基板６２の
第２の面上に形成されかつ典型的にはチタン／ニッケル
／銀その他のような多層メタリゼイションで構成され
る。ソースオーミック層８２、ゲートオーミック層、お
よび共通ドレインオーミック層８３はよく知られた処理
技術を使用して形成される。
ミニウムまたはアルミニウム合金から構成される。ゲー
トオーミック層（図示せず）はソースオーミック層８２
と同じ面上に形成されかつ絶縁されたゲート領域３２と
コンタクトする。ゲートオーミック層は典型的にはソー
スオーミック層８２と同じ材料で構成される。共通ドレ
インオーミック層またはドレイン電極８３は基板６２の
第２の面上に形成されかつ典型的にはチタン／ニッケル
／銀その他のような多層メタリゼイションで構成され
る。ソースオーミック層８２、ゲートオーミック層、お
よび共通ドレインオーミック層８３はよく知られた処理
技術を使用して形成される。
【００３２】矢印８６はどのようにして電流がソース領
域３７から共通ドレイン領域３９へ、次に縦方向にドレ
イン電極８３へ流れるかをより明瞭に示す。縦型ＩＧＦ
ＥＴ装置６１のためのチャネルはソース領域３７および
共通ドレイン領域３９とウエル領域３６の接合部の間に
形成される。ウエル領域３６の断面構造は縦型ＩＧＦＥ
Ｔ装置６１のブレークダウン電圧特性をさらに強化する
ため変更できることが理解される。
域３７から共通ドレイン領域３９へ、次に縦方向にドレ
イン電極８３へ流れるかをより明瞭に示す。縦型ＩＧＦ
ＥＴ装置６１のためのチャネルはソース領域３７および
共通ドレイン領域３９とウエル領域３６の接合部の間に
形成される。ウエル領域３６の断面構造は縦型ＩＧＦＥ
Ｔ装置６１のブレークダウン電圧特性をさらに強化する
ため変更できることが理解される。
【００３３】
【発明の効果】以上の説明から、チャネル密度を増大し
それによってオン抵抗を低下させる非線形または非直線
状のストライプ構造を有する縦型ＩＧＦＥＴ装置が提供
されたことが理解されるべきである。該構造は典型的な
個別セル設計よりも２５％のオーダで低くかつ典型的な
直線状またはリニアストライプ設計よりも３５％低いオ
ン抵抗を提供する。さらに、本構造は典型的な個別セル
設計と比較して改善されたブレークダウン電圧特性を提
供する。
それによってオン抵抗を低下させる非線形または非直線
状のストライプ構造を有する縦型ＩＧＦＥＴ装置が提供
されたことが理解されるべきである。該構造は典型的な
個別セル設計よりも２５％のオーダで低くかつ典型的な
直線状またはリニアストライプ設計よりも３５％低いオ
ン抵抗を提供する。さらに、本構造は典型的な個別セル
設計と比較して改善されたブレークダウン電圧特性を提
供する。
【００３４】本発明の特定の例示的な実施形態が示され
かつ説明されたが、当業者にはさらに他の修正および改
善をなすことができるであろう。従って、この発明は示
された特定の形態に限定されるのでないことが理解され
るべきであり、かつ添付の特許請求の範囲がこの発明の
精神および範囲内にあるすべての変形をカバーするもの
と考える。
かつ説明されたが、当業者にはさらに他の修正および改
善をなすことができるであろう。従って、この発明は示
された特定の形態に限定されるのでないことが理解され
るべきであり、かつ添付の特許請求の範囲がこの発明の
精神および範囲内にあるすべての変形をカバーするもの
と考える。
【図１】従来技術の個別セル構造の一部を示す拡大頭部
面図である。
面図である。
【図２】従来技術の直線状ストライプ構造の一部を示す
拡大頭部面図である。
拡大頭部面図である。
【図３】本発明に係わるストライプ構造を示す拡大され
た頭部面図である。
た頭部面図である。
【図４】図３の４−４線に沿って示される付加的な層を
有する縦型ＩＧＦＥＴの一部を示す拡大された断面図で
ある。
有する縦型ＩＧＦＥＴの一部を示す拡大された断面図で
ある。
３０ ストライプ構造または配置 ３１ ストライプまたはストライプ領域 ３２ 絶縁ゲート領域または層 ３４ 絶縁ゲート領域３２の一部 ３６ ウエルまたはベース領域 ３７ ソース領域 ３９ 共通ドレイン領域 ４１ コンタクトのカットアウト部分 ４２ 延長部分 ５２ 共通ドーピング領域 ６１ 縦型ＩＧＦＥＴ装置 ６２ 半導体基板または基板 ６３ 出発基板 ６４ ドーピング層 ７６ ゲート絶縁体層 ７８ パッシベイション層 ７９ スペーサ領域 ８２ ソース電極 ８３ ドレイン電極
Claims (3)
- 【請求項１】 半導体基板（６２）の１つの面上に形成
された複数のストライプ（３１）および前記半導体基板
の対向面上に形成されたドレイン電極（８３）を具備
し、前記複数のストライプは前記半導体基板内に延びて
おりかつチャネル密度を増大する非直線形状を有するこ
とにより低いオン抵抗を提供することを特徴とする低い
オン抵抗を有する縦型ＩＧＦＥＴ構造。 - 【請求項２】 低いオン抵抗を有する縦型ＩＧＦＥＴ配
置であって、 第１の面および該第１の面に平行な第２の面を有する半
導体基板（６２）、 前記半導体基板内に形成されかつ前記第１の面から延び
ている複数のストライプ領域（３１）であって、該複数
のストライプ領域のおのおのは第１の幅（４３）を有す
る第１の部分（４１）および前記第１の幅より小さい第
２の幅（４４）を有する第２の部分（４２）を含む形状
を有し、前記複数のストライプ領域のおのおのはウエル
領域（３６）内にソース領域（３７）を含み、該ウエル
領域は前記第１の面から前記ソース領域よりも大きな距
離だけ延びているもの、 前記第２の面とコンタクトする共通ドレイン電極（８
３）、そして隣接するストライプ領域の間に形成された
絶縁ゲート領域（３２）、 を具備することを特徴とする低いオン抵抗を有する縦型
ＩＧＦＥＴ配置。 - 【請求項３】 低いオン抵抗を有する縦型ＩＧＦＥＴ装
置を形成する方法であって、 第１の面および該第１の面に平行な第２の面を有する半
導体基板（６２）を提供する段階、 前記半導体基板内に前記第１の面から延びる複数のスト
ライプ領域（３１）を形成する段階であって、前記複数
のストライプ領域のおのおのは非直線形状を有しかつウ
エル領域（３６）内にソース領域（３７）を具備するも
の、 前記第１の面上に絶縁ゲート領域（３２）を形成する段
階、 前記複数のストライプ領域のおのおののソース領域と接
触してソース電極（８２）を形成する段階、そして前記
第２の面と接触して共通ドレイン電極（８３）を形成す
る段階、 を具備することを特徴とする低いオン抵抗を有する縦型
ＩＧＦＥＴ装置を形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/393,772 US5703389A (en) | 1995-02-24 | 1995-02-24 | Vertical IGFET configuration having low on-resistance and method |
| US08/393,772 | 1995-02-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955506A true JPH0955506A (ja) | 1997-02-25 |
Family
ID=23556188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8044162A Pending JPH0955506A (ja) | 1995-02-24 | 1996-02-06 | 低いオン抵抗を有する縦型ｉｇｆｅｔ構造および方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5703389A (ja) |
| JP (1) | JPH0955506A (ja) |
| KR (1) | KR960032725A (ja) |
| IT (1) | IT1284275B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006129423A1 (ja) * | 2005-06-03 | 2006-12-07 | Rohm Co., Ltd. | 半導体装置およびその製造方法 |
| JP2007134500A (ja) * | 2005-11-10 | 2007-05-31 | Fuji Electric Holdings Co Ltd | 双方向半導体装置 |
| WO2013103051A1 (ja) * | 2012-01-06 | 2013-07-11 | 三菱電機株式会社 | 半導体装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346726B1 (en) * | 1998-11-09 | 2002-02-12 | International Rectifier Corp. | Low voltage MOSFET power device having a minimum figure of merit |
| US6144067A (en) * | 1998-11-23 | 2000-11-07 | International Rectifier Corp. | Strip gate poly structure for increased channel width and reduced gate resistance |
| US6885110B1 (en) * | 1999-09-08 | 2005-04-26 | Matsushita Electric Industrial Co., Ltd. | Electrical circuit board and TFT array substrate and liquid crystal display device utilizing the same |
| JP4666708B2 (ja) | 1999-10-13 | 2011-04-06 | 新電元工業株式会社 | 電界効果トランジスタ |
| EP1387408A1 (en) | 2002-06-12 | 2004-02-04 | Motorola, Inc. | Power semiconductor device and method of manufacturing the same |
| JP4990140B2 (ja) * | 2004-08-31 | 2012-08-01 | フリースケール セミコンダクター インコーポレイテッド | パワー半導体デバイス |
| WO2007016969A1 (en) | 2005-07-25 | 2007-02-15 | Freescale Semiconductor, Inc. | Power semiconductor device and method of manufacturing a power semiconductor device |
| US8030153B2 (en) * | 2007-10-31 | 2011-10-04 | Freescale Semiconductor, Inc. | High voltage TMOS semiconductor device with low gate charge structure and method of making |
| US11152503B1 (en) | 2019-11-05 | 2021-10-19 | Semiq Incorporated | Silicon carbide MOSFET with wave-shaped channel regions |
| US11749758B1 (en) | 2019-11-05 | 2023-09-05 | Semiq Incorporated | Silicon carbide junction barrier schottky diode with wave-shaped regions |
| US10950695B1 (en) * | 2019-11-05 | 2021-03-16 | Semiq Incorporated | Silicon carbide planar MOSFET with wave-shaped channel regions |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4532534A (en) * | 1982-09-07 | 1985-07-30 | Rca Corporation | MOSFET with perimeter channel |
| US4833513A (en) * | 1985-01-20 | 1989-05-23 | Tdk Corporation | MOS FET semiconductor device having a cell pattern arrangement for optimizing channel width |
| US4775879A (en) * | 1987-03-18 | 1988-10-04 | Motorola Inc. | FET structure arrangement having low on resistance |
| US5208471A (en) * | 1989-06-12 | 1993-05-04 | Hitachi, Ltd. | Semiconductor device and manufacturing method therefor |
| JP2910489B2 (ja) * | 1993-03-22 | 1999-06-23 | 日本電気株式会社 | 縦型二重拡散ｍｏｓｆｅｔ |
| US5396097A (en) * | 1993-11-22 | 1995-03-07 | Motorola Inc | Transistor with common base region |
-
1995
- 1995-02-24 US US08/393,772 patent/US5703389A/en not_active Expired - Lifetime
-
1996
- 1996-01-29 KR KR1019960001848A patent/KR960032725A/ko not_active Application Discontinuation
- 1996-02-06 JP JP8044162A patent/JPH0955506A/ja active Pending
- 1996-02-07 IT IT96RM000084A patent/IT1284275B1/it active IP Right Grant
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006129423A1 (ja) * | 2005-06-03 | 2006-12-07 | Rohm Co., Ltd. | 半導体装置およびその製造方法 |
| JP2006339516A (ja) * | 2005-06-03 | 2006-12-14 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| US9202891B2 (en) | 2005-06-03 | 2015-12-01 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing same |
| US9837525B2 (en) | 2005-06-03 | 2017-12-05 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing same |
| JP2007134500A (ja) * | 2005-11-10 | 2007-05-31 | Fuji Electric Holdings Co Ltd | 双方向半導体装置 |
| WO2013103051A1 (ja) * | 2012-01-06 | 2013-07-11 | 三菱電機株式会社 | 半導体装置 |
| JP5687364B2 (ja) * | 2012-01-06 | 2015-03-18 | 三菱電機株式会社 | 半導体装置 |
| JPWO2013103051A1 (ja) * | 2012-01-06 | 2015-05-11 | 三菱電機株式会社 | 半導体装置 |
| US9324782B2 (en) | 2012-01-06 | 2016-04-26 | Mitsubishi Electric Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960032725A (ko) | 1996-09-17 |
| ITRM960084A0 (ja) | 1996-02-07 |
| IT1284275B1 (it) | 1998-05-18 |
| ITRM960084A1 (it) | 1997-08-07 |
| US5703389A (en) | 1997-12-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5447876A (en) | Method of making a diamond shaped gate mesh for cellular MOS transistor array | |
| EP0788659B1 (en) | High voltage lateral dmos device with enhanced drift region | |
| US7265041B2 (en) | Gate layouts for transistors | |
| JP2585331B2 (ja) | 高耐圧プレーナ素子 | |
| US5187552A (en) | Shielded field-effect transistor devices | |
| JP2000156503A (ja) | Ｍｏｓゲートデバイスおよびその製造プロセス | |
| US20040140517A1 (en) | LDMOS transistor with high voltage source and drain terminals hideaki tsuchiko | |
| US7262460B2 (en) | Vertical insulated gate transistor and manufacturing method | |
| JPH0955506A (ja) | 低いオン抵抗を有する縦型ｉｇｆｅｔ構造および方法 | |
| US6160288A (en) | Vertical type misfet having improved pressure resistance | |
| JP2002540602A (ja) | トレンチゲート電界効果型素子を備えた電子装置 | |
| US5468668A (en) | Method of forming MOS-gated semiconductor devices having mesh geometry pattern | |
| JPH09252115A (ja) | Ｍｏｓ技術パワーデバイス | |
| US5691555A (en) | Integrated structure current sensing resistor for power devices particularly for overload self-protected power MOS devices | |
| KR100701712B1 (ko) | 수평 박막 ｓｏｉ 디바이스 | |
| JPH07193243A (ja) | 共通ベース領域を有するトランジスタ | |
| US5451536A (en) | Power MOSFET transistor | |
| US6492691B2 (en) | High integration density MOS technology power device structure | |
| JP2005505136A (ja) | 薄膜シリコン・オン・インシュレータ（ｓｏｉ）高電圧装置構造 | |
| US6486512B2 (en) | Power semiconductor device having high breakdown voltage and method for fabricating the same | |
| US7432145B2 (en) | Power semiconductor device with a base region and method of manufacturing same | |
| JP3099917B2 (ja) | 電界効果トランジスタ | |
| CN101228636B (zh) | 功率半导体器件以及制造功率半导体器件的方法 | |
| US7800135B2 (en) | Power semiconductor device and method of manufacturing a power semiconductor device | |
| JPS6226859A (ja) | 縦形半導体装置およびその製造方法 |