ITRM960084A1 - Configurazione igfet verticale a bassa resistenza nello stato condutto re e procedimento di fabbricazione - Google Patents

Configurazione igfet verticale a bassa resistenza nello stato condutto re e procedimento di fabbricazione Download PDF

Info

Publication number
ITRM960084A1
ITRM960084A1 IT96RM000084A ITRM960084A ITRM960084A1 IT RM960084 A1 ITRM960084 A1 IT RM960084A1 IT 96RM000084 A IT96RM000084 A IT 96RM000084A IT RM960084 A ITRM960084 A IT RM960084A IT RM960084 A1 ITRM960084 A1 IT RM960084A1
Authority
IT
Italy
Prior art keywords
regions
region
width
strip
forming
Prior art date
Application number
IT96RM000084A
Other languages
English (en)
Inventor
Lynnita Knoch
Pak Tam
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of ITRM960084A0 publication Critical patent/ITRM960084A0/it
Publication of ITRM960084A1 publication Critical patent/ITRM960084A1/it
Application granted granted Critical
Publication of IT1284275B1 publication Critical patent/IT1284275B1/it

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66719—With a step of forming an insulating sidewall spacer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Connection Of Batteries Or Terminals (AREA)
  • Thin Film Transistor (AREA)

Abstract

Una configurazione IGFET verticale comprende una disposizione a striscia avente una forma non lineare. In un esempio, una disposizione a striscia (30) presenta porzioni intagliate di contatto (41) e porzioni allungate (42). Le porzioni allungate (42) presentano una larghezza (44) che è inferiore alla larghezza (43) delle porzioni intagliate di contatto (41). La disposizione a striscia (30) aumenta la densità dei canali in confronto con le tipiche configurazioni a celle singole (10) e con le configurazioni a strisce rettilinee (20), abbassando così la resistenza nello stato conduttore.

Description

DESCRIZIONE
a corredo di una domanda di Brevetto d'invenzione, avente per titolo:
"Configurazione IGFET verticale a bassa resistenza nello stato conduttore e procedimento di fabbricazione"
La presente invenzione si riferisce, in generale, ai dispositivi a transistori ad effetto di campo vertica li e, in modo più particolare, alle disposizioni strutturali di transistori ad effetto di campo con regione di gate isolata verticali ad alta densità per fornire perfezionate caratteristiche.
I transistori ad effetto di campo con regione di gate isolata (IGFET) verticali ad elevata densità (tipj_ camente più di 800.000 celle/cm ) stanno emergendo come scelta progettuale preferita nelle applicazioni dei transistori di potenza, per esempio i sistemi di frenatura anti-bloccaggio, la guida elettronica, i relè a stato solido e gli alimentatori di commutazione. I dispositivi IGFET verticali ad alta densità sono preferiti poiché essi offrono, fra le altre cose, una minore resistenza nello stato conduttore per unità di area in confronto con i dispositivi IGFET di densità standard (tipicamente dell’ordine di 150.000 celle/cm ). I disp£ sitivi IGFET verticali ad alta densità aventi una bassa resistenza nello stato conduttore forniscono minori per. dite di potenza, cosa che avvantaggia, per esempio, le apparecchiature con alimentazione a batteria.
Diverse configurazioni IGFET verticali ad alta densità sono state riportate come comprendenti progetta, zioni di celle singole e progettazioni a strisce rettilinee o lineari. In una tipica progettazione a strisce rettilinee, delle strisce di sorgente vengono collocate all'interno delle regioni a strisce di base e le regioni a strisce di base sono allacciate insieme per formare una comune struttura di base. Le tipiche progettazio ni a strisce rettilinee presentano perfezionate caratte ristiche di tensione di scarica in confronto con le pro gettazioni delle celle singole. Tuttavia, nelle tipiche progettazioni delle strisce rettilinee, la densità dei canali è inferiore in confronto con le progettazioni a celle singole. Questa minore densità dei canali contribuisce ad aumentare la resistenza nello stato conduttore nelle progettazioni a strisce rettilinee, in confron. to con le progettazioni a strisce singole.
Come è immediatamente evidente, ciò di cui vi è necessità è di una configurazione per dispositivi IGFET verticali che fornisca il vantaggio di una progettazione a strisce e che presenti buone caratteristiche di re sistenza nello stato conduttore.
Breve descrizione dei Disegni La Figura 1 illustra una vista dall'alto in scala ingrandita di una porzione di una configurazione a cella singola della tecnica precedente,
la Figura 2 illustra una vista dall'alto in scala ingrandita di una porzione di una configurazione a striscia rettilinea secondo la tecnica precedente,
la Figura 3 illustra una vista dall'alto in scala ingrandita di una configurazione a striscia in conformità con la presente invenzione, e
la Figura 4 illustra una vista in sezione retta in scala ingrandita di una porzione di un transistore IGFET verticale presa lungo la linea di riferimento 4 della Figura 3 con ulteriori strati.
Descrizione dettagliata dei Disegni In generale, la presente invenzione fornisce una configurazione o disposizione a striscia per dispositivi IGFET verticali ad alta densità che fornisce caratte ristiche di minore resistenza nello stato conduttore, in confronto con le tipiche progettazioni ad alta dens_i_ tà. In particolare, la configurazione a striscia secondo la presente Invenzione comprende delle regioni a striscia aventi una forma non lineare, cosa che aumenta la densità dei canali, per fornire cosi un dispositivo IGFET verticale avente una bassa resistenza nello stato conduttore.
In un esempio, la presente invenzione fornisce una disposizione a striscia non lineare avente una porzione allungata ed una porzione intagliata di contatto più larga della porzione allungata. La disposizione aumenta la densità dei canali in confronto con le progettazioni delle celle singole e con le progettazioni tipiche a striscia rettilinea, riducendo cosi la resistenza nello stato conduttore. Inoltre, tale disposizio ne fornisce perfezionate caratteristiche di tensione di scarica in confronto con le tipiche progettazioni a cel le singole.
La presente invenzione può essere meglio compresa con riferimento alle Figure 1-4, insieme con la seguente dettagliata descrizione. La Figura 1 illustra una vista dall'alto in scala ingrandita di una porzione di una disposizione a cella singola 10 secondo la tecn_i_ ca precedente per un dispositivo IGFET verticale. La d_i_ sposizione a cella singola 10 comprende le celle singole 11 circondate superiormente dalla regione di gate isolata 12. Una porzione 14 della regione di gate o di controllo isolata 12 è stata lasciata per fornire una vista più completa della struttura al disotto della regione di gate o di controllo isolata 12. Le linee rappresentate nella porzione 14 semplicemente indicano una transizione nei tipi di conduttività dell'agente di dro gaccio.
Come rappresentato nella porzione 14, le singole celle 11 comprendono una regione di pozzo o dì base 16, una regione di sorgente 17 ed una regione di contatto drogata 18. Una porzione di una comune regione ricevitrice o di drain 19 è visibile fra le singole celle 11 nella porzione 14. Il canale per ciascuna delle celle singole 11 è formata fra il bordo della regione di sorgente 17 e la giunzione fra la regione di pozzo 16 e la regione assorbitrice o di drain comune 19. La densità dei canali della configurazione a celle singole della Figura 1 è dell'ordine di 28'metri/cm . Come è ben noto nella tecnica, la densità dei canali è la quantità o il valore di lunghezza orizzontale dei canali entro una da. ta area. Tipicamente, la densità.delle celle della configurazione a celle singole della Figura 1 è dell'ordine di 930.000 celle/cm . La progettazione a celle singo le presenta diversi inconvenienti, inclusa la più bassa tensione di scarica in confronto con la disposizione a striscia rettilinea.
La Figura 2 illustra una vista dall'alto in scala ingrandita di una porzione di una disposizione a striscia lineare o rettilinea secondo la tecnica precedente 20 per un dispositivo IGFET verticale. La dispos_i_ zione a striscia rettilinea 20 comprende le celle o regioni di striscia 21. Come si può vedere dalla Figura 2, i bordi delle regioni a striscia 21 sono collocati in linea retta per fornire una forma lineare. Una regione di controllo isolata 22 è inserita ed al disopra di una porzione di ciascuna delle regioni a striscia 21.
Una porzione 24 della regione di controllo isola ta 22 è stata lasciata via per fornire una vista più completa della struttura al disotto della regione di controllo isolata 22. Le linee rappresentate nella porzione 24 semplicemente mostrano una transizione nei tipi di conduttività dell'agente di drogaggio. Come rappresentato nella porzione 24, ciascuna delle regioni a striscia 21 comprende una regione di pozzo o di base 25, una regione di sorgente 27 e le regioni di contatto dro gate 28. Una porzione di una comune regione di assorbimento o di scarico 29 è rappresentata all'esterno della regione di pozzo 26 nella porzione 24. Il canale per ciascuna striscia è formato fra il bordo della regione di sorgente 27 e la giunzione fra la regione di pozzo 26 e la comune regione di scarico 29. Tipicamente, la regione di sorgente 27 presenta una larghezza 23 nello intervallo fra 3,0.e 5,0 micron.
Tipicamente, la disposizione a striscia rettilinea 20 presenta una densità di celle dell'ordine di 700.000 celle/cm ed una .tensione di scarica la quale tipicamente è dal 10 al 15% superiore in confronto con la disposizione a celle singole 10. Ciò è dovuto in par te alla progettazione della regione di pozzo della stri scia rettilinea, che riduce gli effetti di campo elevato associati con gii spigoli vivi nelle regioni di pozzo della progettazione a singole celle. Tuttavia, la densità di canale della disposizione a striscia rettili nea 20 tipicamente è dell'ordine di 20 metri/cm . Ciò rappresenta un valore significativamente inferiore alla densità di canale della disposizione a singola cella 10 e, come risultato, la disposizione a striscia rettilinea 20 tipicamente presenta una resistenza nello stato conduttore che è dal 10 al 20% superiore In confronto con la disposizione a celle singole 10.
La Figura 3 illustra una vista dall'alto in scala ingrandita di una porzione di una configurazione o disposizione a striscia 30 avente una forma non lineare per un dispositivo IGFET verticale secondo la presente invenzione. La configurazione a striscia 30 comprende strisce o regioni a striscia 31. Come si può vedere dal la Figura 3, i bordi delle regioni a striscia 31 non so no lineari (in altre parole essi non si trovano in linea retta). Uno strato o regione di gate o di controllo isolato 32 giace fra le regioni a striscia adiacenti 31 e parzialmente al disopra di esse (ciò è più chiaramente rappresentato nella Figura 4).
Una porzione 34 della regione di controllo isola ta 32 è stata asportata per fornire una vista più completa della struttura al disotto della regione di controllo isolata 32. Le linee rappresentate nella porzione 34 semplicemente indicano una transizione nel tipo di conduttività dell'agente di drogaggio. Come rappresentato nella porzione 34, ciascuna delle regioni a striscia 31 comprende una regione di sorgente 37 entro una regione di base o di pozzo 36. Una porzione di una comune regione di scarico o di drain 39 è rappresentata all'esterno della regione di pozzo esposta nella porzio^ ne 34. Il canale per ciascuna striscia viene formato fra il bordo della regione di sorgente 37 e la giunzione fra la regione di pozzo 36 e la comune regione di scarico 39.
Le regioni a striscia 31 presentano una configurazione o forma non lineare la quale comprende le porzioni di contatto intagliate 41 e le porzioni allungate 42. Come si può vedere dalla Figura 3, una delle porzio ni allungate 42 fra due delle porzioni di contatto inta_ gliate 41 rassomiglia ad una forma a "manubrio da ginna stica" o "osso di cane". Le porzioni di contatto intagliate 41 presentano una larghezza 43 nel punto più la_r go. Le porzioni allungate 42 presentano una larghezza 44 la quale è inferiore alla larghezza 43. In altre parole, la larghezza 43 è la massima distanza fra le porzioni adiacenti della regione di controllo isolata 32 che circondano parzialmente le porzioni di contatto intagliate 41. La larghezza 44 è la massima distanza fra le porzioni adiacenti della regione di controllo isolata 32 che sono ai bordi dei due lati delle porzioni allungate 42. La larghezza 44 è anche la larghezza della regione di sorgente 37 nelle porzioni allungate 42.
Per formare le regioni a striscia 31, la forma a "manubrio da ginnastica" preferibilmente viene realizza, ta nella regione di controllo isolata 32 dopo che la re gione di controllo isolata 32 è stata deposta su un sot. tostante materiale semiconduttore. Dopo la formazione della sagoma a "manubrio da ginnastica", la regione di pozzo 36 viene formata per prima, seguita dalla regione di sorgente 37. Ambedue le regioni sono formate incorp£ rando gli appropriati agenti di drogaggio (di tipo n o di tipo p) nel sottostante materiale semiconduttore attraverso la sagoma a "manubrio da ginnastica" formata nella regione di controllo isolata 32.
Le porzioni di contatto intagliate 41 sono rappresentate con la sagoma di un ottagono. Facoltativamen te, le porzioni di contatto intagliate 41 presentano a_l_ tre forme, inclusa una forma circolare o arrotondata op pure altre forme a lati multipli. Sebbene le porzioni allungate 42 siano rappresentate come segmenti rettilinei, altre varianti non rettilinee per le porzioni allungate 42 sono possibili, incluse le forme a zig-zag. In aggiunta, la larghezza 44 può variare nel senso della lunghezza delle porzioni allungate 42.
Tipicamente, la larghezza 44 è compresa nell i tervallo approssimativamente fra 1,0 e 3,5 micron e la larghezza 43 è approssimativamente fra 0,5 e 2,0 micron maggiore della larghezza 44. Tipicamente, le porzioni allungate 42 presentano una altezza 46 inferiore a 20,0 micron con un intervallo preferito fra 5,0 e 10,0 micron. Tipicamente, le porzioni allungate 42 nelle adiacenti regioni a striscia 31 sono distanziate di una distanza 47 nell intervallo approssimativamente fra 3,0 e 7,0 micron, con un intervallo preferito fra 4,0 e 5,0 micron. Con queste dimensioni, la regione di controllo isolata 32 può essere più larga della larghezza 44 della regione di sorgente 37 nelle porzioni allungate 42.
Le regioni a striscia 41 inoltre comprendono re_ gioni di contatto drogate 33 collocate entro ciascuna delle porzioni di contatto intagliate 41. Preferibilmen te, le regioni di contatto drogate 38 presentano una forma o geometria che aumenta al massimo l’area di contatto con quella porzione 48 della regione di sorgente 37 che si trova all'interno oppure è delimitata dalle porzioni di contatto intagliate 41. Per esempio, le regioni di contatto drogate 3S presentano una forma circo lare, rombica o multilaterale. Facoltativamente, le regioni di contatto drogate 38 presentano la stessa forma delle porzioni di contatto intagliate 41.
Impiegando la forma a "manubrio da ginnastica", la densità di canale viene aumentata poiché la larghezza della sorgente in corrispondenza della larghezza 44 è ridotta a dimensioni più piccole in confronto con la larghezza di sorgente 23 nella disposizione a striscia rettilinea 20. Questa forma aumenta la lunghezza del ca_ naie orizzontale. La larghezza 44 in definitiva è limitata dalla capacità del procedimento fotolitografico. Le dimensioni fornite precedentemente sono facilmente realizzate nella fabbricazione con l'uso delle apparecchiature fotolitografiche commercialmente reperibili (per esempio le apparecchiiature con avanzamento a passi successivi) aventi una capacità di almeno 1,5 micron ed un trattamento di photoresist positivo ben noto.
Preferibilmente e come rappresentato nella Figu ra 3, le adiacenti regioni a striscia 31 sono fatte scorrere ovvero sono spostate in modo tale che le porzioni di contatto intagliate 41 di una regione a striscia siano in prossimità delle porzioni allungate 42 di una adiacente striscia. Disponendo le regioni a striscia adiacenti in questa maniera, la distanza 47 viene minimizzata, per cui la densità del canale viene ulteriormente aumentata dato che le regioni a striscia 31 possono essere disposte più ravvicinate fra di loro. Con questa disposizione a "manubrio da ginnastica" spostato, si realizza una densità di canale dell'ordine da 31 a 46 metri/cm . Questo significativo incremento della densità di canale si traduce in una resistenza nello stato conduttore che è del 25% inferiore alla disposizione a celle singole 10 e del 35% inferiore in confron to con la disposizione a striscia rettilinea 20. Con la disposizione a striscia 30, un dispositivo IGFET verticale viene realizzato con una densità di celle dell ordine di 1,4 milioni di celle/cm , che rappresenta un in cremento del 50% della densità delle celle in confronto con la disposizione a celle singole 10 ed un incremento circa dal SO al 100% nella densità delle celle in confronto con la disposizione a striscia rettilinea 20.
La porzione 51 è fornita per evidenziare una configurazione di base singola o comune la quale è tipi ca nelle disposizioni a striscia. La porzione 51 è rappresentata con la regione di controllo isolata 32 rimos sa. Per esempio, ciascuna regione di pozzo o di well 35 è allacciata o collegata insieme utilizzando una comune regione drogata 52 per formare una tale configurazione. Tipicamente, ciascuna regione di well o di pozzo 36 è allacciata insieme intorno ad una periferia del disposi tivo IGFET verticale.
La Figura 4 illustra una vista in sezione retta in scala ingrandita di una porzione di un dispositivo IGFET verticale 61 in conformità con la configurazione della Figura 3, dopo che ulteriori strati sono stati formati. La porzione rappresentata nella Figura 4 viene presa lungo la linea di riferimento 4 della Figura 3. Gli stessi numeri di riferimento della Figura 3 sono usati nella Figura 4, dove appropriati, per mostrare le regioni equivalenti.
Il dispositivo IGFET verticale 61 comprende un substrato semiconduttore o substrato 62 avente una pri ma superficie ed una seconda o opposta superficie paral lela alla prima superficie ed è configurato in modo da condurre corrente dalla prima superficie alla seconda superficie. Il substrato 62 tipicamente include un sub strato di avviamento 63 avente una elevata concentrazio ne dell'agente di drogaggio ed uno strato drogato 64 formato sul substrato di avviamento 63. Lo strato droga to 64 presenta lo stesso tipo di conduttività del substrato di avviamento 63, ma è più leggermente drogato. Per esempio, in un dispositivo con canale n, il substra to di avviamento 63 ed lo strato drogato 64 presentano una conduttività di tipo n. In un dispositivo con canale p, il substrato di partenza 63 e lo strato drogato 64 presentano una conduttività di tipo p. Lo strato dro gato 64 presenta una concentrazione dell'agente di drogaggio che dipende dalle desiderate caratteristiche di tensione di scarica del dispositivo finito. Tipicamente, lo strato drogato 64 presenta uno spessore nell'intervallo approssimativamente fra 1,5 e 6,0 micron. Lo stra_ to drogato 64 è formato utilizzando tecniche ben note. Quella porzione dello strato drogato 64 che si trova in torno ed al disotto della regione di pozzo 36 è la regione di scarico o di drain comune 39.
La regione di base o di pozzo 36 è formata su una superficie del substrato 62 e si estende fino ad una profondità 69 nel substrato 62. La regione di pozzo 36 è drogata con un agente di drogaggio avente un tipo di conduttività opposto a quello dello strato drogato 64. Per esempio, in un dispositivo con canale n, la regione di pozzo 36 presenta una conduttività di tipo p. In un dispositivo con canale p, la regione di pozzo 36 presenta una conduttività di tipo n. La regione di pozzo 36 tipicamente viene riferita come la regione di "al ta tensione", a causa delle sue caratteristiche di tensione di scarica. In un dispositivo tipico, la regione di pozzo 35 presenta una concentrazione superficiale dell'agente di drogaggio nell'intervallo approssimativ_a mente fra 5,0 x 10<16 >e 5,0 x 10 atomi/cm<3. >La profon dità 59 tipicamente è compresa nell intervallo approssi mativo fra 0,7 e 1,5 micron.
La regione di sorgente 37 è formata all'interno della regione di pozzo 36 e si estende fino ad una profondità inferiore alla profondità 69. La regione di so_r gente 37 tipicamente presenta una profondità nell'inter. vallo fra 0,15 e 0,25 micron. Nella Figura 4, la regione di sorgente 37 è illustrata come se fosse costituita da due porzioni all'interno della regione di pozzo 36, poiché la sezione retta, come illustrata nella Figura 3, viene presa esattamente attraverso il centro di una del le regioni di contatto intagliate 41 (che comprende una delle regioni di contatto drogate 38). La regione di sorgente 37 è drogata con un agente di drogaggio avente lo stesso tipo di conduttività dello strato drogato 64 e del substrato di partenza 53. Tipicamente, la regione di sorgente 37 presenta una concentrazione superficiale dell'agente di drogaggio nell'intervallo approssimativa mente fra 1,0 x 10 e 1,0 x 10 atomi/cm .
Le regioni di contatto drogate 38 sono formate fra una porzione della regione di sorgente 37 (nelle porzioni di contatto intagliate 41) e si estendono nella regione di pozzo 36 fino ad una profondità dell ordi ne da 0,4 a 0,7 micron. Come è ben noto nella tecnica, le regioni di contatto drogate 38 forniscono un contatto di canale annegato. Le regioni di contatto drogate 38 sono drogate con un agente di drogaggio avente lo stesso tipo di conduttività della regione di pozzo 36, ma sono drogate con una concentrazione dell'agente di drogaggio superiore a quella della regione di pozzo 36. Tipicamente, le regioni di contatto drogate 38 presenta no una concentrazione dell'agente di drogaggio superficiale nell'intervallo approssimativamente fra 1,0 x 1018 e 1,0 x 1019 atomi/cm3.
Lo strato dielettrico di gate o di controllo 75 è formato su una porzione della regione di sorgente 37, su una porzione della regione di pozzo 36 e sullo strato drogato 64 (che comprende la regione di scarico com_u ne 39). Lo strato dielettrico di controllo 76 tipicamen_ te comprende un ossido di silicio, presenta uno spessore dell'ordine da 250 a 1500 angstrom e viene formato _u tilizzando tecniche ben note. La regione di controllo isolata 32 è formata al disopra dello strato dielettrico di controllo 76 e comprende tipicamente un materiale semiconduttore policristallino drogato, come il polisilicio. La regione di gate o di controllo isolata 32 è formata utilizzando tecniche dì trattamento ben note. Lo strato di passivazione 78 è formato sulla regione di controllo isolata 32 e comprende tipicamente un dielettrico, come l'ossido di silicio. Facoltativamente, lo strato di passivazione 78 comprende una passivazione multistrato, per esempio uno strato di nitruro di silicio formato sulla regione di gate o di controllo isolata 32 ed uno strato di ossido di silicio formato sullo strato di nitruro di silicio. Lo strato di passivazione 78 è formato utilizzando tecniche di trattamento ben no te.
In una preferita forma di realizzazione, lo strato dielettrico di controllo 75, la regione di controllo isolata 32 e lo strato di passivazione 78 sono formati sul substrato 62. La configurazione a striscia non lineare (per esempio la configurazione a "manubrio da ginnastica") è configurata almeno nello strato di passivazione 78 e nella regione di controllo isolata 32. La regione dì pozzo 36 viene quindi formata nello strato drogato 64, seguita dalla regione di sorgente 37 e dalle regioni di contatto drogate 38. La regione di poz zo 36, la regione di sorgente 37 e le regioni di contai; to drogate 38 sono formate usando, per esempio, le tecni_ che dell'impianto ionico.
Lo strato ohmico di sorgente o elettrodo di sor gente 82 è formato sullo strato di passivazione 78 e si trova in contatto con la regione di sorgente 37 e con le regioni di contatto drogate 38. La regione distanzia, trice 79 isola lo strato ohmico di sorgente 82 dalla re gione di controllo isolata 32. Le regioni distanziatrici 79 tipicamente comprendono un ossido di silicio e so no formate utilizzando tecniche ben note. Per esempio, le regioni distanziatrici 79 sono formate deponendo uno strato di ossido di silicio seguito da un procedimento di corrosione chimica mascherata per fornire la struttu ra della Figura 4. Facoltativamente, un procedimento di corrosione chimica non mascnerata viene usato per forma, re le regioni distanziatrici 79. Un tale procedimento viene riferito comunemente come procedimento di auto-al lineamento. La distanza 81 fra le regioni distanziatrici opposte 79 è dell'ordine di 1,5 micron nelle porzioni di contatto intagliate 41. Nelle porzioni allungate 42 (non rappresentate nella Figura 4), la distanza 81 è dell'ordine di 0,7 micron.
Lo strato ohmico di sorgente 82 tipicamente com prende alluminio oppure una lega di alluminio. Uno stra to ohmico di controllo (non rappresentato) è formato sulla stessa superficie dello strato ohmico di sorgente 82 e si trova in contatto con la regione di controllo i solata 32. Lo strato ohmico di controllo tipicamente comprende lo stesso materiale dello strato ohmico di sorgente 82. Lo strato ohmico di scarico comune o elettrodo di drain 83 è formato sulla seconda superficie del substrato 62 e tipicamente comprende una metallizza zione a livelli multipli, per esempio titanio/nichelio/ argento o simili. Lo strato ohmico di sorgente 82, lo strato ohmico di controllo e lo strato ohmico 83 di sca rico comune sono formati utilizzando tecniche di tratta mento ben note.
Le frecce 86 mostrano più chiaramente il modo in cui la corrente fluisce dalla regione di sorgente 37 nella regione di scarico comune 39 e quindi verticalmen te nell'elettrodo di scarico.83. Il canale per il dispo sitivo IGFET verticale 61 è formato fra la regione di sorgente 37 e la giunzione della regione di pozzo 36 con la regione di scarico comune 39. E' sottinteso che la configurazione in sezione retta della regione di poz zo 36 può essere modificata per migliorare ulteriormente le caratteristiche di tensione di scarica del dispositivo IGFET verticale 61.
Per il momento, si drovrebbe apprezzare che è stato fornito un dispositivo IGFET verticale avente una ccnfigurazione a striscia non lineare che aumenta la densità di canale, abbassando cosi la resistenza nello stato conduttore. La configurazione fornisce una resistenza nello stato conduttore che è dell'ordine del 253⁄4 inferiore a quella delle progettazioni a celle singole tipiche e del 35% inferiore in confronto con le progettazioni a striscia lineare o rettilinea. In aggiunta, la configurazione fornisce perfezionate caratteristiche di tensione di scarica in confronto con le progettazioni tipiche a celle singole.
Sebbene siano state rappresentate e descritte specifiche illustrative forme di realizzazione della presente invenzione, ulteriori modificazioni e perfezi£ namenti saranno noti a coloro che sono esperti nel ramo. Si desidera che sia sottinteso, pertanto, che la presen te invenzione non è limitata.alle particolari forme ra£ presentate e che si intende che le allegate rivendicazioni coprano tutte le modificazioni che non comportino un distacco o un allontanamento dallo spirito e dallo ambito della presente invenzione.

Claims (5)

  1. RIVENDICAZIONI 1. Configurazione IGFET verticale avente bassa resistenza nello stato conduttore, comprendente u na pluralità di strisce (stripes){31) formate su una su perficie di un substrato semiconduttore (62) ed un elet trodo di scarico (drain)(83) formato su una superficie opposta del substrato semiconduttore, la pluralità delle strisce estendendosi nel substrato semiconduttore ed avendo una forma non lineare che aumenta la densità di canale, per fornire cosi la bassa resistenza nello stato conduttore.
  2. 2. Configurazione secondo la rivendicazione 1, in cui la forma non lineare comprende porzioni di contatto intagliate (41) aventi.una prima larghezza (43) e porzioni allungate (42) aventi una seconda larghezza (44) inferiore alla prima larghezza ed in cui la pluralità delle strisce comprendono una pluralità di regioni di sorgente (source)(37) entro una pluralità di regioni di base (36).
  3. 3. Configurazione secondo la rivendicazione 2, in cui la pluralità delle regioni di base (36) sono col legate insieme per formare una configurazione di base singoia {52).
  4. 4. Disposizione IGFET verticale avente bassa re sistenza nello stato conduttore, comprendente: un substrato semiconduttore (52) avente una pri ma superficie ed una seconda superficie parallela alla prima superficie; una pluralità di regioni a striscia (31) forma te nel substrato semiconduttore ed estendentìsi dalla prima superficie, ciascuna della pluralità delle regioni a striscia avendo una forma che include una prima porzione (41) avente una prima larghezza (43) ed una se conda porzione (42) avente una seconda larghezza (44) inferiore alla prima larghezza, in cui ciascuna della pluralità delle regioni a striscia include una regione di sorgente (37) entro un aregione di pozzo (well){36), la regione di pozzo estendendosi dalla prima superficie di una distanza maggiore che.non la regione di sorgente; un comune elettrodo di scarico (drain) (83) in contatto con la seconda superficie; e un aregione di controllo (gate) isolata (32) formata fra adiacenti regioni a striscia. 5. Disposizione secondo la rivendicazione 4, in cui adiacenti regioni a striscia sono sfalsate in modo tale che la prima porzione di una della pluralità delle regioni a striscia sia prossima ad una seconda porzione di una adiacente della pluralità delle regioni a striscia.
  5. 5. Disposizione secondo la rivendicazione 4, in cui le regioni di pozzo (36) da ciascuna della pluralità delle regioni a striscia sono allacciate insieme per formare una comune configurazione di base (52). 7. Procedimento per formare un dispositivo IGFET verticale avente bassa resistenza nello stato conduttore, comprendente le seguenti operazioni: fornire un substrato semiconduttore (62) avente una prima superficie ed una seconda superficie parallela alla prima superficie; formare una pluralità di regioni a striscia (31) nel substrato semiconduttore estendentisi a partire dal la prima superficie, ciascuna della pluralità delle regioni a striscia avendo una forma non lineare e compre^ dendo una regione di sorgente (37) entro una regione di pozzo (36); formare una regione di controllo isolata (32) sulla prima superficie; formare un elettrodo di sorgente (82) in contat to con la regione di sorgente di ciascuna della plurali tà delle regioni a striscia; e formare un elettrodo di scarico comune (83) in contatto con la seconda superficie. 8. Procedimento secondo la rivendicazione 7, in cui l'operazione di formazione della pluralità delle re gioni a striscia prevede la formazione di una pluralità di regioni a striscia in cui ciascuna della pluralità delle regioni a striscia presenta una forma che include una prima porzione (41) avente una prima larghezza (43) ed una seconda porzione (42) avente una seconda larghez za (44) inferiore alla prima larghezza. 9. Procedimento secondo la rivendicazione 8, in cui l'operazione di formazione della pluralità delle re gioni a striscia include la formazione di una pluralità di regioni a striscia in cui le regioni a striscia adia centi sono fatte scorrere in modo tale che la prima por zione di una della pluralità delle regioni a striscia sia prossima alla seconda porzione di una adiacente del la pluralità delle regioni a striscia. 10. Procedimento secondo la rivendicazione 8, ulteriormente comprendente l'operazione di formare una pluralità di regioni di contatto drogate, una regione di contatto drogata entro una prima porzione, in cui ciascuna della pluralità delle regioni di contatto drogate (38) e la prima porzione presentano la stessa forma .
IT96RM000084A 1995-02-24 1996-02-07 Configurazione igfet verticale a bassa resistenza nello stato conduttore e procedimento di fabbricazione IT1284275B1 (it)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US08/393,772 US5703389A (en) 1995-02-24 1995-02-24 Vertical IGFET configuration having low on-resistance and method

Publications (3)

Publication Number Publication Date
ITRM960084A0 ITRM960084A0 (it) 1996-02-07
ITRM960084A1 true ITRM960084A1 (it) 1997-08-07
IT1284275B1 IT1284275B1 (it) 1998-05-18

Family

ID=23556188

Family Applications (1)

Application Number Title Priority Date Filing Date
IT96RM000084A IT1284275B1 (it) 1995-02-24 1996-02-07 Configurazione igfet verticale a bassa resistenza nello stato conduttore e procedimento di fabbricazione

Country Status (4)

Country Link
US (1) US5703389A (it)
JP (1) JPH0955506A (it)
KR (1) KR960032725A (it)
IT (1) IT1284275B1 (it)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346726B1 (en) * 1998-11-09 2002-02-12 International Rectifier Corp. Low voltage MOSFET power device having a minimum figure of merit
US6144067A (en) * 1998-11-23 2000-11-07 International Rectifier Corp. Strip gate poly structure for increased channel width and reduced gate resistance
KR20020062275A (ko) * 1999-09-08 2002-07-25 마쯔시다덴기산교 가부시키가이샤 전기회로기판 및 이것을 이용한 ｔｆｔ 어레이기판 그리고액정표시장치
JP4666708B2 (ja) 1999-10-13 2011-04-06 新電元工業株式会社 電界効果トランジスタ
EP1387408A1 (en) 2002-06-12 2004-02-04 Motorola, Inc. Power semiconductor device and method of manufacturing the same
WO2006024322A1 (en) * 2004-08-31 2006-03-09 Freescale Semiconductor, Inc. Power semiconductor device
JP2006339516A (ja) * 2005-06-03 2006-12-14 Rohm Co Ltd 半導体装置およびその製造方法
US7800135B2 (en) 2005-07-25 2010-09-21 Jean-Michel Reynes Power semiconductor device and method of manufacturing a power semiconductor device
JP2007134500A (ja) * 2005-11-10 2007-05-31 Fuji Electric Holdings Co Ltd 双方向半導体装置
US8030153B2 (en) * 2007-10-31 2011-10-04 Freescale Semiconductor, Inc. High voltage TMOS semiconductor device with low gate charge structure and method of making
WO2013103051A1 (ja) * 2012-01-06 2013-07-11 三菱電機株式会社 半導体装置
US11152503B1 (en) 2019-11-05 2021-10-19 Semiq Incorporated Silicon carbide MOSFET with wave-shaped channel regions
US11749758B1 (en) 2019-11-05 2023-09-05 Semiq Incorporated Silicon carbide junction barrier schottky diode with wave-shaped regions
US10950695B1 (en) 2019-11-05 2021-03-16 Semiq Incorporated Silicon carbide planar MOSFET with wave-shaped channel regions

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4532534A (en) * 1982-09-07 1985-07-30 Rca Corporation MOSFET with perimeter channel
US4833513A (en) * 1985-01-20 1989-05-23 Tdk Corporation MOS FET semiconductor device having a cell pattern arrangement for optimizing channel width
US4775879A (en) * 1987-03-18 1988-10-04 Motorola Inc. FET structure arrangement having low on resistance
US5208471A (en) * 1989-06-12 1993-05-04 Hitachi, Ltd. Semiconductor device and manufacturing method therefor
JP2910489B2 (ja) * 1993-03-22 1999-06-23 日本電気株式会社 縦型二重拡散ｍｏｓｆｅｔ
US5396097A (en) * 1993-11-22 1995-03-07 Motorola Inc Transistor with common base region

Also Published As

Publication number Publication date
KR960032725A (ko) 1996-09-17
US5703389A (en) 1997-12-30
JPH0955506A (ja) 1997-02-25
ITRM960084A0 (it) 1996-02-07
IT1284275B1 (it) 1998-05-18

Similar Documents

Publication Publication Date Title
US5192989A (en) Lateral dmos fet device with reduced on resistance
DE69936839T2 (de) Laterales dünnfilm-silizium-auf-isolator-(soi)-jfet-bauelement
ITRM960084A1 (it) Configurazione igfet verticale a bassa resistenza nello stato condutto re e procedimento di fabbricazione
US6472708B1 (en) Trench MOSFET with structure having low gate charge
EP1408554B1 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
DE102005018378B4 (de) Halbleitervorrichtung der Bauart mit dielektrischer Isolierung
DE3131727C2 (it)
DE10041344B4 (de) SJ-Halbleitervorrichtung
DE19811297B4 (de) MOS-Halbleitervorrichtung mit hoher Durchbruchspannung
DE112010000882B4 (de) Siliziumkarbid-Halbleitervorrichtung
DE69938562T3 (de) Leistungshalbleiterbauelemente mit verbesserten Hochfrequenzschaltung- und Durchbruch-Eigenschaften
DE19949364B4 (de) Halbleiterbauteil mit MOS-Gate-Steuerung und Grabenstruktur sowie Verfahren zur Herstellung
US6600194B2 (en) Field-effect semiconductor devices
DE69833743T2 (de) Herstellungmethode einer integrierte Randstruktur für Hochspannung-Halbleiteranordnungen
DE112012002823B4 (de) Bipolartransistor mit isoliertem Gate und Verfahren zur Herstellung eines solchen Bipolartransistors
DE10014660C2 (de) Halbleiteranordnung mit einer durch einen Hohlraum von einer Driftstrecke getrennten Trenchelektrode
DE3229250A1 (de) Halbleitervorrichtung mit isoliertem gate und verfahren zu ihrer herstellung
EP1048074A1 (de) Leistungs-mosfet
DE102011080351A1 (de) Halbleitereinrichtung mit einer lateralen Diode
DE10122364B4 (de) Kompensationsbauelement, Schaltungsanordnung und Verfahren
DE102017118121B4 (de) Halbleiterbauelement und Herstellungsverfahren dafür
US20020098637A1 (en) High voltage laterally diffused metal oxide semiconductor with improved on resistance and method of manufacture
DE19953620A1 (de) Niederspannungs-MOSFET und Verfahren zu seiner Herstellung
JP3259330B2 (ja) 半導体装置の製造方法
US7432145B2 (en) Power semiconductor device with a base region and method of manufacturing same

Legal Events

Date Code Title Description
0001 Granted
TA Fee payment date (situation as of event date), data collected since 19931001

Effective date: 19990226