DE112010000882B4 - Siliziumkarbid-Halbleitervorrichtung - Google Patents

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Abstract

Siliziumkarbid-Halbleitervorrichtung, die Folgendes aufweist: – ein Siliziumkarbid-Halbleitersubstrat (5) eines ersten Leitfähigkeitstyps; – eine Drift-Schicht (4) eines ersten Leitfähigkeitstyps, welche auf einer Hauptfläche von dem Siliziumkarbid-Halbleitersubstrat angeordnet ist; – einen Zellen-Bereich, der in einem Teil der Drift-Schicht (4) angeordnet ist und in dem eine Mehrzahl von Zellen, welche jeweils als ein Halbleiterelement wirken, ausgebildet sind; und – eine Wannen-Schicht (10M) eines zweiten Leitfähigkeitstyps, die in einem anderen Teil einer Oberfläche der Drift-Schicht (4) angeordnet ist; – eine Halbleiterschicht (14) des zweiten Leitfähigkeitstyps, welche aus Siliziumkarbid gebildet ist und auf der Wannen-Schicht (10M) oder in einer oberen Schicht der Wannen-Schicht (10M) angeordnet ist; – eine Isolierschicht (12), welche auf einer oberen Oberfläche der Halbleiterschicht (14) angeordnet ist; und – eine Gate- Elektrode (7), welche auf dem Zellen-Bereich und auf der Isolierschicht (6) angeordnet ist; wobei die Siliziumkarbid-Halbleitervorrichtung einen MOSFET aufweist und die Halbleiterschicht (14) eine höhere Störstellenkonzentration aufweist als die Wannen-Schicht (10M).

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Siliziumkarbid-Halbleitervorrichtung, welche als eine Leistungshalbleitervorrichtung verwendet wird.
  • STAND DER TECHNIK
  • Wie bereits bekannt, wird ein IGBT oder ein Vertikal-MOSFET (es gibt Fälle, bei welchen ein MOS-Aufbau ein Planar-Typ oder ein Graben-Typ (engl.: trench type) ist), welcher ein typisches Beispiel von einer Leistungshalbleitervorrichtung (Leistungsvorrichtung) mit einem MOS-Aufbau ist, beispielsweise als ein Schaltelement in einer Inverterschaltung verwendet. Dieser Typ von Leistungsvorrichtung hat, verglichen mit einem Feldoxidfilm oder dergleichen, einen sehr dünnen Gate-Isolierfilm.
  • Die Druckschrift US 5 464 992 A beschreibt einen IGBT. Die Ausführungsform gem. 2 der US 5 464 992 A zeigt einen IGBT mit einem Silizium-Substrat, auf dem eine n–-schicht angeordnet ist. In dem Bereich der n–-schicht ist eine p+-Wannenschicht sowie eine p+ +-Schicht vorgesehen. Oberhalb der p+ +-Schicht ist eine Isolationsschicht vorgesehen. In einem anderen Bereich der n–-Schicht sind mehrere Halbleiter-Zellen angeordnet. Die in der US 5 464 992 A beschriebenen Probleme haben mit der Ausbildung der Halbleitervorrichtung als IGBT zu tun.
  • Bei einem derartigen IGBT kann es zu einem „Latch-up-Effekt” kommen. Aus diesem Grund ist die p++-Schicht in der US 5 464 992 A vorgesehen.
  • Die Druckschrift DE 20 2004 021 352 U1 zeigt in der Ausführungsform gem. 2A einen sog. „Doppel-Trench-MOSFET”, der Abschirmgräben umfasst, die zwischen benachbarten Gate-Gräben angeordnet sind.
  • Ein Vertikal-Leistungs-MOSFET ist weiterhin in Patentdokument 1 beschrieben. Dort wird Si als Halbleitersubstratmaterial verwendet. Wie in 1 und 2 in Patentdokument 1 dargestellt, sind in einem angrenzenden Bereich auf einer Seite von einem Zellenbereich von einem MOSFET, angrenzend zu einer Peripherie von dem Zellenbereich von dem MOSFET (einschließlich eines Gate-Feldes), winzige Dioden in zumindest einer Zeile entlang der Peripherie angeordnet. Jede dieser Dioden, welche in dem Bereich zwischen dem Gate-Feld und dem Zellenbereich von dem MOSFET in einer Zeile angeordnet sind, absorbiert Löcher, welche von einer P-Quelle bzw. P-Wanne (engl.: P-well) und einer P-Basis in eine N-Typ Halbleiterschicht auf einer Drain-Seite beim Anlegen von einer Durchlass-Spannung, wenn der MOSFET von einem EIN-Zustand in einen AUS-Zustand umgeschaltet wird, injiziert werden, wie in 3 von Patentdokument 1 dargestellt. Aus diesem Grund kann der in Patentdokument 1 beschriebene Aufbau verhindern, dass ein parasitärer Transistor, wie in 3 von Patentdokument 1 dargestellt, eingeschaltet wird, wenn der MOSFET von einer Durchlass-Spannung auf eine Sperrvorspannung umgeschaltet wird. Bei dem in Patentdokument 1 beschriebenen Aufbau ist die P-Basis, welche die P-Quelle von einer MOSFET-Zelle ist, zusätzlich elektrisch über ein Rück-Gate mit einer Source-Elektrode verbunden, wie in 2 von Patentdokument 1 dargestellt.
  • DOKUMENT AUS DEM STAND DER TECHNIK
  • PATENTDOKUMENT
    • Patentdokument 1: Japanische Patentanmeldung – Offenlegungsschrift JP 05-198 816 A (1 bis 3)
  • UMRISS DER ERFINDUNG
  • PROBLEM, WELCHES DURCH DIE ERFINDUNG ZU LÖSEN IST
  • Das durch die vorliegende Erfindung zu lösende Problem wird im Folgenden mit Bezug auf 2 von Patentdokument 1 beschrieben.
  • Nun wird, wenn eine MOSFET-Zelle, welche ein Schaltelement ist, von einem EIN-Zustand in einen AUS-Zustand umschaltet, eine Drain-Spannung von der MOSFET-Zelle, das heißt, eine Spannung von einer Drain-Elektrode, schnell ansteigen und sich von ungefähr 0 Volt auf mehrere Hundert Volt ändern. Dann fließt ein Verschiebungsstrom über eine parasitäre Kapazität, welche zwischen der P-Wanne und einer N-Typ Drain-Schicht vorliegt, in eine P-Wanne. Wie im Folgenden beschrieben, obwohl dieser Verschiebungsstrom in die Source-Elektrode fließt, gilt dies auch für den Fall, bei welchem die P-Wanne, welche die parasitäre Kapazität zwischen ihr und der N-Typ Drain-Schicht bildet, eine P-Wanne von der MOSFET-Zelle, eine P-Wanne von einer Dioden-Zelle oder eine P-Wanne ist, welche unterhalb eines Gate-Feldes oder unterhalb eines Gate-Fingers, welcher mechanisch mit dem Gate-Feld verbunden ist, positioniert ist.
  • Es ist hier zu erwähnen, dass, wenn ein Bereich von einer Querebene von der P-Wanne der MOSFET-Zelle mit einem Bereich von einer Querebene von der P-Wanne der Dioden-Zelle verglichen wird, der Bereich von der Querebene von der P-Wanne unterhalb des Gate-Feldes oder unterhalb des Gate-Fingers sehr groß ist. Daraus folgend wird ein elektrischer Widerstandswert in der P-Wanne unterhalb des Gate-Feldes oder unterhalb des Gate-Fingers, verglichen mit einem elektrischen Widerstandswert von der P-Wanne von der MOSFET-Zelle und einem elektrischen Widerstandswert von der P-Wanne von der Dioden-Zelle, einen sehr großen Wert einnehmen.
  • In Patentdokument 1, da die Source-Elektrode und eine Feldplatte, welche in einem Abschnitt (C) von 2 in einer Längsschnittansicht dargestellt sind, elektrisch miteinander verbunden sind, fließt der Verschiebungsstrom, welcher während des Umschaltens in die P-Wanne unterhalb des Gate-Feldes oder unterhalb des Gate-Fingers geflossen ist, innerhalb der P-Wanne unterhalb des Gate-Feldes oder unterhalb des Gate-Fingers, von einem Abschnitt auf einer Seite der MOSFET-Zelle zu einem Abschnitt eines Kontaktloches, welches mit der Feldplatte verbunden ist, und fließt über die Feldplatte in die Source-Elektrode.
  • Wie zuvor beschrieben, ist der Bereich der Querebene von der P-Wanne unterhalb des Gate-Feldes oder unterhalb des Gate-Fingers, verglichen mit den Bereichen von den Querebenen von weiteren P-Wannen, sehr groß. Da in der P-Wanne selber und im Kontaktloch Widerstände vorliegen, wird jedoch, wenn der Verschiebungsstrom in die P-Wanne fließt, welche einen großen Bereich von der Querebene hat und unterhalb des Gate-Feldes oder unterhalb des Gate-Fingers positioniert ist, ein Potenzialabfall eines nicht zu vernachlässigenden Wertes in der P-Wanne erzeugt.
  • Daraus resultierend hat ein Abschnitt, welcher in horizontaler Richtung eine große Distanz zu einem Abschnitt hat (ein Abschnitt unmittelbar unterhalb des Kontaktloches), welcher über das Kontaktloch und die Feldplatte in der P-Wanne elektrisch mit der Source-Elektrode verbunden ist, ein relativ großes Potenzial. Zusätzlich wird dieses Potenzial größer, wenn eine Schwankung von einer Drain-Spannung V in Relation zur Zeit t, das heißt, dV/dt, größer wird.
  • Aus diesem Grund wird, wie in dem Abschnitt (C) von 2 von Patentdokument 1 dargestellt, in dem Fall, bei welchem die Gate-Elektrode bereitgestellt ist, über einen Gate-Isolierfilm, in einem Abschnitt von einer Seitenkante von der Zelle, welche von dem Kontaktloch in der P-Wanne unterhalb des Gate-Fingers, welcher mit dem Gate-Feld verbunden ist, am weitesten entfernt ist, ein elektrisches Feld, welches eine große Stärke hat, an einen Gate-Isolierfilm zwischen der Gate-Elektrode, welche einen Spannungswert nahe 0 Volt hat, in einem Zustand, unmittelbar nachdem die MOSFET-Zelle von einem EIN-Zustand in einen AUS-Zustand umgeschaltet ist, und dem Abschnitt von der Seitenkante der Zelle von der P-Wanne angelegt. Dies bewirkt manchmal einen Durchschlag von einer elektrischen Isolation des Gate-Isolierfilms.
  • Daher wurde jüngst angenommen, einen Verlust in einer Inverterschaltung zu reduzieren, indem als ein Schaltelement von einer Inverterschaltung eine SiC Halbleitervorrichtung (beispielsweise ein Vertikal-MOSFET oder IGBT) verwendet wird, welche als ein Halbleitersubstratmaterial Siliziumkarbid (SiC) verwendet, welches eine Bandlücke hat, welche dreimal größer als jene von Si ist, welches als herkömmliches Halbleitersubstratmaterial verwendet wird. Zusätzlich wird ein weiterer Hochgeschwindigkeitsantrieb des Schaltelements nachgefragt, um einen noch geringeren Verlust zu erzielen. Anders ausgedrückt, wird nachgefragt, die Schwankung dV/dt von der Drain-Spannung V in Relation zur Zeit t weiter zu beschleunigen, um einen geringeren Verlust zu erzielen.
  • Das bauliche Problem, welches mit Bezug auf Patentdokument 1 hervorgehoben ist, ist ein jenes Problem, welches sogar dann ähnlich hervorgerufen werden kann, wenn Si, als ein herkömmliches Halbleitersubstratmaterial, durch SiC, wie zuvor beschrieben, ersetzt wird. Ferner wird in jenem Fall, bei welchem das Halbleitersubstratmaterial SiC ist, nachgefragt, die Schwankung dV/dt von der Drain-Spannung V in Relation zur Zeit t weiter zu beschleunigen, wie zuvor beschrieben. Daraus folgend wird der Wert des Verschiebungsstroms, welcher über die zuvor genannte parasitäre Kapazität in die P-Wanne fließt, ebenso weiter erhöht.
  • Wenn das Halbleitersubstratmaterial durch SiC ersetzt wird, wird ferner das folgende Problem auftreten. Das heißt, dass es bei dem Schaltelement, welches SiC als das Halbleitersubstratmaterial verwendet, schwierig ist, einen Widerstand von einer Halbleiterschicht aufgrund einer großen Bandlücke von SiC, verglichen mit einem Schaltelement, welches herkömmlicherweise Si als das Halbleitersubstratmaterial verwendet, ausreichend zu verringern. Aufgrund dessen, wenn SiC als das Halbleitersubstratmaterial verwendet wird, wird der Wert des parasitären Widerstandes der P-Wanne oder dergleichen, wie zuvor beschrieben, größer als bei jenem Fall, bei welchem Si verwendet wird, und ruft der Wert des großen parasitären Widerstandes hervor, dass das Potenzial, welches in der P-Wanne unterhalb des Gate-Feldes oder unterhalb des Gate-Fingers erzeugt wird, weiter größer wird.
  • Die vorliegende Erfindung wurde angesichts des Auffindens solcher Probleme und des Erkennens von Positionen, wo die Probleme auftreten, gemacht, und es ist eine grundlegende Aufgabe der vorliegenden Erfindung, das Auftreten des dielektrischen Durchschlages zwischen einer Gate-Elektrode und einer Source-Elektrode während des Umschaltens oder Ausschaltens zu unterdrücken, eine Schaltgeschwindigkeit oder eine Auflade- und Entladegeschwindigkeit zu erhöhen, und daher einen geringeren Verlust in einer SiC Halbleitervorrichtung zu erzielen, welche einen MOS-Aufbau hat und als ein Schaltelement wirkt.
  • MITTEL ZUM LÖSEN DES PROBLEMS
  • Die obige Aufgabe wird durch eine Halbleitervorrichtung nach Anspruch 1 gelöst. Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
  • WIRKUNGEN DER ERFINDUNG
  • Gemäß einer Siliziumkarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung ist es möglich, eine Potenzialverteilung in einer zweiten Wannen-Schicht eines zweiten Leitfähigkeitstyps zu unterdrücken, welche durch einen Zustrom eines Verschiebungsstroms, welcher während des Umschaltens erzeugt wird, insbesondere während des Ausschaltens, verursacht wird, so dass die Potenzialverteilung reduziert wird. Daraus resultierend wird eine Potenzialdifferenz zwischen einer Gate-Elektrode und der zweiten Wannen-Schicht des zweiten Leitfähigkeitstyps reduziert, wodurch es ermöglicht wird, einen Durchbruch eines Gate-Isolierfilms wirksam zu verhindern. Dies erlaubt es, dass die Umschaltgeschwindigkeit erhöht wird, eine Lebensdauer der Vorrichtung verlängert wird und ein geringer Verlust, resultierend aus einer Zunahme der Umschaltgeschwindigkeit, realisiert wird. Daraus folgend ist es ferner möglich, einen geringen Energieverbrauch (Energie-Einsparung) der Vorrichtung zu begünstigen. Im Folgenden werden verschiedene Ausführungsformen der vorliegenden Erfindung, zusammen mit den Wirkungen und Vorteilen davon, mit Bezug auf die begleitende Zeichnung detailliert beschrieben.
  • KURZE BESCHREIBUNG DER ZEICHNUNG
  • 1 ist eine Draufsicht, welche schematisch einen oberen Aufbau von einem SiC-MOSFET gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt.
  • 2 ist eine Längsschnittansicht des SiC-MOSFET gemäß Ausführungsform 1 der vorliegenden Erfindung.
  • 3 ist eine Längsschnittansicht, welche einen Herstellungsablauf des SiC-MOSFET gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt.
  • 4 ist eine Längsschnittansicht, welche einen Herstellungsablauf des SiC-MOSFET gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt.
  • 5 ist eine Längsschnittansicht, welche einen Herstellungsablauf des SiC-MOSFET gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt.
  • 6 ist eine Längsschnittansicht, welche einen Herstellungsablauf des SiC-MOSFET gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt.
  • 7 ist eine Längsschnittansicht, welche einen Herstellungsablauf des SiC-MOSFET gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt.
  • 8 ist eine Längsschnittansicht, welche einen Herstellungsablauf des SiC-MOSFET gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt.
  • 9 ist eine Längsschnittansicht, welche einen Herstellungsablauf des SiC-MOSFET gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt.
  • 10 ist eine Längsschnittansicht, welche einen Herstellungsablauf des SiC-MOSFET gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt.
  • 11 ist eine Längsschnittansicht, welche einen Herstellungsablauf des SiC-MOSFET gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt.
  • 12 ist eine Längsschnittansicht, welche einen Herstellungsablauf des SiC-MOSFET gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt.
  • 13 ist eine Längsschnittansicht, welche einen Herstellungsablauf des SiC-MOSFET gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt.
  • 14 ist eine Längsschnittansicht, welche einen Herstellungsablauf des SiC-MOSFET gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt.
  • 15 ist eine Längsschnittansicht, welche einen Herstellungsablauf des SiC-MOSFET gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt.
  • 16 ist eine Längsschnittansicht, welche einen Herstellungsablauf des SiC-MOSFET gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt.
  • 17 ist eine Längsschnittansicht, welche einen Herstellungsablauf des SiC-MOSFET gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt.
  • 18 ist eine Draufsicht, welche schematisch einen oberen Aufbau eines nichterfindungsgemäßen SiC-IGBT darstellt.
  • 19 ist eine Längsschnittansicht des SiC-IGBT gemäß 18.
  • 20 ist eine Draufsicht zur Erläuterung eines Aufbaus einer Modifikation der SiC-MOSFETs gemäß Ausführungsformen 1 der vorliegenden Erfindung.
  • 21 ist eine Draufsicht zur Erläuterung eines Aufbaus einer Modifikation der SiC-MOSFETs gemäß Ausführungsformen 1 der vorliegenden Erfindung.
  • 22 ist eine Draufsicht zur Erläuterung eines Aufbaus einer Modifikation der SiC-MOSFETs gemäß Ausführungsformen 1 der vorliegenden Erfindung.
  • 23 ist eine Draufsicht zur Erläuterung eines Aufbaus einer Modifikation der SiC-MOSFETs gemäß Ausführungsformen 1 der vorliegenden Erfindung.
  • 24 ist eine Draufsicht zur Erläuterung eines Aufbaus einer Modifikation der SiC-MOSFETs gemäß Ausführungsformen 1 der vorliegenden Erfindung.
  • 25 ist eine Draufsicht zur Erläuterung eines Aufbaus einer Modifikation der SiC-MOSFETs gemäß Ausführungsformen 1 der vorliegenden Erfindung.
  • 26 ist eine Draufsicht zur Erläuterung eines Aufbaus einer Modifikation der SiC-MOSFETs gemäß Ausführungsformen 1 der vorliegenden Erfindung.
  • 27 ist eine Längsschnittansicht eines SiC-MOSFET gemäß Ausführungsform 2 der vorliegenden Erfindung.
  • 28 ist eine Längsschnittansicht, welche einen Herstellungsablauf des SiC-MOSFET gemäß Ausführungsform 2 der vorliegenden Erfindung darstellt.
  • 29 ist eine Längsschnittansicht, welche einen Herstellungsablauf des SiC-MOSFET gemäß Ausführungsform 2 der vorliegenden Erfindung darstellt.
  • 30 ist eine Längsschnittansicht, welche einen Herstellungsablauf des SiC-MOSFET gemäß Ausführungsform 2 der vorliegenden Erfindung darstellt.
  • 31 ist eine Längsschnittansicht, welche einen Herstellungsablauf des SiC-MOSFET gemäß Ausführungsform 2 der vorliegenden Erfindung darstellt.
  • 32 ist eine Längsschnittansicht, welche einen Herstellungsablauf des SiC-MOSFET gemäß Ausführungsform 2 der vorliegenden Erfindung darstellt.
  • 33 ist eine Längsschnittansicht, welche einen Herstellungsablauf des SiC-MOSFET gemäß Ausführungsform 2 der vorliegenden Erfindung darstellt.
  • 34 ist eine Längsschnittansicht zur Erläuterung eines Aufbaus einer Modifikation 1 des SiC-MOSFET gemäß Ausführungsform 2 der vorliegenden Erfindung darstellt.
  • 35 ist eine Draufsicht zur Erläuterung eines Aufbaus einer Modifikation 2 des SiC-MOSFET gemäß Ausführungsform 2 der vorliegenden Erfindung.
  • 36 ist eine Draufsicht zur Erläuterung eines Aufbaus einer Modifikation 2 des SiC-MOSFET gemäß Ausführungsform 2 der vorliegenden Erfindung.
  • 37 ist eine Draufsicht zur Erläuterung eines Aufbaus einer Modifikation 2 des SiC-MOSFET gemäß Ausführungsform 2 der vorliegenden Erfindung.
  • 38 ist eine Draufsicht zur Erläuterung eines Aufbaus einer Modifikation 2 des SiC-MOSFET gemäß Ausführungsform 2 der vorliegenden Erfindung.
  • 39 ist eine Draufsicht zur Erläuterung eines Aufbaus einer Modifikation 2 des SiC-MOSFET gemäß Ausführungsform 2 der vorliegenden Erfindung.
  • AUSFÜHRUNGSFORM ZUR DURCHFÜHRUNG DER ERFINDUNG
  • AUSFÜHRUNGSFORM 1
  • Im Folgenden wird eine Beschreibung hinsichtlich eines Aufbaus, eines Herstellungsverfahrens und einer Bewertung eines n-Typ Kanal SiC-MOSFET als ein Beispiel einer SiC-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform gegeben.
  • 1 ist eine Draufsicht, welche schematisch einen oberen Aufbau eines SiC-MOSFET gemäß der vorliegenden Ausführungsform darstellt. 2 ist eine Längsschnittansicht des in 1 dargestellten SiC-MOSFET, welche entlang einer Linie Y1–Y2 genommen ist.
  • Das bauliche Merkmal des in 1 und 2 dargestellten SiC-MOSFET besteht darin, dass eine p-Typ Halbleiterschicht 14, gänzlich oder teilweise, auf einer oberen Fläche von einer p-Typ Wannen-Schicht 1 (entsprechend einer p-Typ Wannen-Schicht 1OM, welche an einer äußersten Peripherie angeordnet ist und den größten Bereich der Querebene hat) bereitgestellt ist, welche unmittelbar unterhalb eines Gate-Elektrode-Feldes 11 positioniert ist. Durch Ablagern der p-Typ Halbleiterschicht 14 ist eine p-Typ Schicht, welche unmittelbar unterhalb des Gate-Elektrode-Feldes 11 positioniert ist, aus einer Kombinationsschicht aus der p-Typ Wannen-Schicht 1OM und der p-Typ Halbleiterschicht 14 darüber aufgebaut.
  • Demgemäß ist ein Widerstand der p-Typ Schicht, welche unmittelbar unterhalb des Gate-Elektrode-Feldes 11 positioniert ist, in übergeordneter Hinsicht reduziert. Daher ist eine Potenzialdifferenz oder ein elektrischer Widerstand zwischen sowohl einem Endabschnitt als auch einer Nähe davon, gegenüberliegend zu einer Seite eines Bereiches von einer MOSFET-Zelle, in welcher eine Mehrzahl von MOSFET-Zellen, welche jeweils als ein MOSFET wirken, angeordnet sind, unter Endabschnitten von der p-Typ Wanne 1OM, welche unmittelbar unterhalb des Gate-Elektrode-Feldes 11 positioniert ist, und einem Nachbarabschnitt von einer Wanne-Kontakt-Schicht 3 von der p-Typ Wanne-Schicht 1OM, welche unmittelbar unterhalb des Gate-Elektrode-Feldes 11 positioniert ist, reduziert.
  • Daraus folgend ist ein Spannungswert, welcher zwischen dem Nachbarabschnitt von der Wannen-Kontakt-Schicht 3 der p-Typ Quellen-Schicht 1OM, welche unmittelbar unterhalb des Gate-Elektrode-Feldes 11 positioniert ist, und einer Gate-Elektrode-Polysiliziumschicht 7 angelegt ist, wesentlich reduziert, und sind Isoliereigenschaften des Gate-Isolierfilms 6, welcher unmittelbar unterhalb der Gate-Elektrode-Polysiliziumschicht 7 positioniert ist, geschützt.
  • Von einer solchen Perspektive aus steigen, wenn der Widerstandswert von der p-Typ Halbleiterschicht 14 geringer wird, der zuvor genannte Betrieb und die Wirkung aufgrund des Vorliegens besonders an. Beispielsweise wird eine Störstellenkonzentration, welche in der p-Typ Halbleiterschicht 14 enthalten ist, derart eingestellt, dass sie größer als jene der p-Typ Wannen-Schicht 1OM, welche unmittelbar unterhalb des Gate-Elektrode-Feldes 11 positioniert ist, wird, und es ist bevorzugt, dass ein Bereich der Störstellenkonzentration zwischen 1 × 1019 cm–3 und 1 × 1020 cm–3 eingestellt wird. Es wird ebenso bevorzugt, dass eine Dicke der p-Typ Halbleiterschicht 14 auf beispielsweise ungefähr 100 nm oder größer eingestellt wird. Jedoch kann eine Bandlücke der p-Typ Halbleiterschicht 14 größer, kleiner oder gleich jener der p-Typ Wannen-Schicht 1OM sein, welche unmittelbar unterhalb des Gate-Elektrode-Feldes 11 positioniert ist.
  • Die p-Typ Halbleiterschicht 14, welche ein kennzeichnender Abschnitt ist, ist strukturell und elektrisch mit dem Gate-Elektrode-Feld 11 verbunden, und es ist ebenso im Hinblick auf ihren Betrieb und ihre Wirkung bevorzugt, dass die p-Typ Halbleiterschicht 14 genauso gänzlich oder teilweise auf einer oberen Fläche der p-Typ Wannen-Schicht 1 (1OM) bereitgestellt ist, welche unmittelbar unterhalb des Gate-Elektrode-Fingers (nicht dargestellt) positioniert ist, welcher baulich und elektrisch mit jeder Gate-Elektrode-Polysiliziumschicht 7 verbunden ist.
  • In 2 stellen die Bezugszeichen die folgenden baulichen Elemente dar. Genauer gesagt, kennzeichnet jeweils 1 eine p-Typ Wannen-Schicht, kennzeichnet 1OM eine p-Typ Wannen-Schicht (zweite Wannen-Schicht) auf der äußersten Peripherie, kennzeichnet 2 eine n-Typ Kontaktschicht, kennzeichnet 3 eine Wannen-Kontaktschicht, kennzeichnet 5 ein n-Typ Halbleitersubstrat aus SiC als ein Basismaterial, kennzeichnet 4 eine n-Typ Drift-Schicht, welche auf einer Hauptfläche des n-Typ Halbleitersubstrats 5 bereitgestellt ist, kennzeichnet 6 einen Gate-Isolierfilm, welcher beispielsweise aus einem Siliziumoxidfilm ausgebildet ist, kennzeichnet 7 eine Gate-Elektrode-Polysiliziumschicht, kennzeichnet 8 einen Zwischenschicht-Dielektrikumfilm, kennzeichnet 9 eine NiSi-Schicht, kennzeichnet 10 eine Source-Elektrode, kennzeichnet 11 ein Gate-Elektrode-Feld, kennzeichnet 12 einen Feldoxidfilm, kennzeichnet 13 eine JTE (Verbindungs-Anschluss-Erstreckung) Schicht, kennzeichnet 14 eine p-Typ Halbleiterschicht, und kennzeichnet 17 eine Drain-Elektrode. Hier kann die p-Typ Wannen-Schicht, welche in dem Bereich der MOSFET-Zelle ausgebildet ist, in einigen Fällen als eine erste Wannen-Schicht bezeichnet werden, und kann die p-Typ Wannen-Schicht, welche auf einer äußeren Peripherie des Bereiches von der MOSFET-Zelle ausgebildet ist, in einigen Fällen als eine zweite Wannen-Schicht bezeichnet werden.
  • Bezug nehmend auf den in 1 und 2 dargestellten Aufbau, können die Leitfähigkeitstypen der Halbleiterschichten umgekehrt sein. In diesem Fall, wenn die n-Typ Leitfähigkeit als ein „erster Leitfähigkeits-Typ” bezeichnet wird, wird der p-Typ als ein „zweiter Leitfähigkeits-Typ” bezeichnet. Wenn diese Leitfähigkeitstypen umgekehrt sind, wird die p-Typ Leitfähigkeit der „erste Leitfähigkeitstyp”, und wird der n-Typ Leitfähigkeitstyp der „zweite Leitfähigkeitstyp”. Gemäß der Umkehrung der Leitfähigkeitstypen werden die Namen der Elektroden, mit Ausnahme der Gate-Elektrode, ebenso umgekehrt. Im Hinblick darauf wird das selbige ebenso bei Ausführungsformen 2 und 3, welche später beschrieben werden, angewendet.
  • Als Nächstes, unter Bezugnahme auf die Längsschnittansichten in 3 bis 17, welche sequenziell die Herstellungsschritte darstellen, wird ein Herstellungsverfahren des SiC-MOSFET gemäß der vorliegenden Erfindung, wie in 1 und 2 beispielhaft erläutert, beschrieben.
  • Zunächst, unter Bezugnahme auf 3, wird die n-Typ Drift-Schicht 4, welche aus n-Typ Siliziumkarbid erstellt ist, durch ein Epitaxie-Kristallwachstumsverfahren auf einer oberen Fläche (Hauptfläche) des n-Typ Halbleitersubstrats 5 ausgebildet, welches aus Siliziumkarbid ausgebildet ist.
  • Beispielsweise ist ein n-Typ 4H-Siliziumkarbidsubstrat als das n-Typ Halbleitersubstrat 5 bevorzugt. Zusätzlich wird Stickstoff in die n-Typ Drift-Schicht 4 dotiert, und ist die Stickstoffkonzentration in einem Bereich von nicht weniger als 5 × 1015 cm–3 und nicht mehr als 5 × 1016 cm–3. Es ist bevorzugt, dass die Dicke der n-Typ Drift-Schicht 4 in einem Bereich von nicht weniger als 10 μm und nicht mehr als 15 μm ist. Es ist zu erwähnen, dass anstelle von Stickstoff auch Phosphor dotiert werden kann.
  • Nachdem die n-Typ Drift-Schicht 4 ausgebildet ist, wird ein Fotolack (nicht dargestellt) als eine Maske verwendet, wird eine Störstelle in einer Position ionenimplantiert, welche um eine vorbestimmte Distanz von einer oberen Fläche der n-Typ Drift-Schicht 4 entfernt ist, und wird ein Paar von dem p-Typ Wannen-Schichten 1 in der n-Typ Drift-Schicht 4 ausgebildet.
  • Danach wird der Fotolack entfernt. Zu diesem Zeitpunkt ist es bevorzugt, dass die Störstellenkonzentration in einem Bereich von nicht weniger als 1 × 1018 cm–3 und nicht mehr als 1 × 1019 cm–3 ist, und dass die Dicke der p-Typ Wannen-Schicht 1 in einem Bereich von nicht weniger als 0,5 μm und nicht mehr als 1,5 μm ist. Als ein Beispiel wird Bor (B) oder Aluminium (Al) als p-Typ Störstelle genannt.
  • Ferner wird eine Störstelle unter Verwendung eines Fotolacks (nicht dargestellt) als eine Maske in jeder der p-Typ Wannen-Schichten 1, bei welcher angenommen wird, dass sie in dem Bereich der MOSFET-Zelle vorliegt, unter der Vielzahl von p-Typ Wannen-Schichten 1, ionenimplantiert, und wird die n-Typ Kontaktschicht 2 ausgebildet.
  • Danach wird der Fotolack entfernt. Zu diesem Zeitpunkt ist es bevorzugt, dass die Störstellenkonzentration in einem Bereich von nicht weniger als 1 × 1019 cm–3 und nicht mehr als 1 × 1020 cm–3 ist, und dass die Dicke der n-Typ Kontaktschicht 2 in einem Bereich von nicht weniger als 0,3 μm und nicht mehr als 0,8 μm ist. Beispielsweise werden Phosphor (P) oder Stickstoff (N) als n-Typ Störstelle genannt.
  • Zusätzlich wird unter der Mehrzahl von den p-Typ Wannen-Schichten 1 eine Störstelle unter Verwendung eines Fotolacks (nicht dargestellt) als eine Maske in der Nähe der äußersten Peripherie von der p-Typ Wannen-Schicht 1 derart ionenimplantiert, dass sie unmittelbar unterhalb des in 2 dargestellten Gate-Elektrode-Feldes 11 positioniert ist, wodurch die p-Typ JTE Schicht 13 ausgebildet wird, und wird danach der Fotolack entfernt. Zu diesem Zeitpunkt ist es bevorzugt, dass die Störstellenkonzentration in einem Bereich von nicht weniger als 1 × 1017 cm–3 und nicht mehr als 1 × 1018 cm–3 ist, und dass die Dicke der p-Typ JTE Schicht 13 in einem Bereich von nicht weniger als 0,5 μm und nicht mehr als 1,5 μm ist. Beispielsweise wird Bor (B) oder Aluminium (Al) als p-Typ Störstelle genannt.
  • Ferner wird eine Störstelle unter Verwendung eines Fotolacks (nicht dargestellt) als eine Maske in jeder der Mehrzahl von p-Typ Wannen-Schichten 1 ionenimplantiert, wird die p-Typ Wannen-Kontaktschicht 3 ausgebildet, und wird danach der Fotolack entfernt. Zu diesem Zeitpunkt ist es bevorzugt, dass die Störstellenkonzentration in einem Bereich von nicht weniger als 1 × 1020 cm–3 und nicht mehr als 1 × 1021 cm–3 ist, und dass die Dicke der p-Typ Wannen-Kontaktschicht 3 in einem Bereich von nicht weniger als 0,3 μm und nicht mehr als 0,8 μm ist. Beispielsweise wird Bor (B) oder Aluminium (Al) als p-Typ Störstelle genannt.
  • Als Nächstes wird die Aktivierung der n-Typ und p-Typ Störstellen, welche ionenimplantiert sind, durchgeführt. Dies ist ein Ablauf, bei welchem ein Wafer einer Ausglühbehandlung bei hoher Temperatur durch eine Wärmebehandlungsvorrichtung unterworfen wird, und die implantierten Ionen elektrisch aktiviert werden.
  • Alternativ ist es ebenso möglich, das Epitaxie-Kristallwachstumsverfahren zu verwenden, um weiterhin n-Typ SiC abzulagern, eine Musterung unter Verwendung eines Fotolacks (nicht dargestellt) als eine Maske durchzuführen, und eine n-Typ Kanal-Epitaxieschicht auszubilden. Es ist bevorzugt, dass die Störstelle, welche in der n-Typ Kanal-Epitaxieschicht zu dotieren ist, Stickstoff ist, und dass die Stickstoffkonzentration in einem Bereich von nicht weniger als 1 × 1016 cm–3 und nicht mehr als 1 × 1017 cm–3 ist, und dass die Dicke der n-Typ Kanal-Epitaxieschicht in einem Bereich von nicht weniger als 0,3 μm und nicht mehr als 0,6 μm ist. Hier kann Phosphor anstelle von Stickstoffdotiert werden.
  • Nach der Ausglühbehandlung wird eine obere Fläche von der n-Typ Drift-Schicht 4 durch Thermaloxidation oxidiert, wodurch ein Isolierfilm 6A eines SiO2 Films auf einem gesamten Wafer ausgebildet wird, und wird ein p-Typ Polysiliziumfilm 7A auf dem Isolierfilm 6A durch ein CVD-Verfahren abgelagert (3).
  • Nachdem der p-Typ Polysiliziumfilm 7A abgelagert ist, wird der p-Typ Polysiliziumfilm 7A einer Musterung unterworfen, und werden der Gate-Isolierfilm 6 und die Gate-Elektrode-Polysiliziumschicht 7, welche darauf bereitgestellt sind, ausgebildet, wie in 4 dargestellt.
  • Zusätzlich wird ein Isolierfilm 8A, wie beispielsweise TEOS Film, ausgebildet (5), und wird der Isolierfilm 8A einer Musterung unterworfen, um ein Teil des Zwischenschicht-Dielektrikumfilms 8 auszubilden (6).
  • Als Nächstes wird ein p-Typ Polysiliziumfilm 14A durch das CVD-Verfahren ausgebildet (7), wird eine Fotolackmaske (nicht dargestellt) dazu verwendet, um die Musterung auf eine solche Art und Weise durchzuführen, dass eine gesamte oder ein Teil von einer oberen Fläche von der p-Typ Wannen-Schicht 1OM, welche an der äußersten Peripherie außerhalb des Bereiches der MOSFET-Zelle vorliegt, unter der Mehrzahl von p-Typ Wannen-Schichten 1, bedeckt wird, und wird die p-Typ Halbleiterschicht 14 ausgebildet (8). Danach wird die Fotolackmaske entfernt.
  • Die p-Typ Halbleiterschicht 14, welche bei diesem Ablauf auszubilden ist, kann aus einem Einzelkristall, Polykristall, amorphen Halbleiter oder aus einer Mischung aus SiC, Si, GaAs, GaP, InP, InAs, ZnS, ZnSe, CdS, SiGe, GaN, AlN, BN oder C (Diamant) ausgebildet werden. Das Filmausbildungsverfahren kann ein Dampfablagerungsverfahren oder ein Sputterverfahren sein.
  • Auf diese Art und Weise hat die vorliegende Erfindung ein Merkmal dahin gehend, dass die Beschränkung auf das Material für die p-Typ Halbleiterschicht 14 gering ist. Wenn die p-Typ Halbleiterschicht 14 aus SiC ausgebildet wird, welches eine p-Typ Störstelle enthält, kann der Wärmewiderstand erhöht werden.
  • Dann wird, nachdem ein Oxidfilm 12A gänzlich auf einer exponierten Fläche ausgebildet ist (9), eine Fotolackmaske (nicht dargestellt) dazu verwendet, um eine Musterung auf dem Oxidfilm 12A durchzuführen, wird die Fotolackmaske entfernt, und wird, wie in 10 dargestellt, der Feldoxidfilm 12 auf einer gesamten oberen Fläche der p-Typ Halbleiterschicht 14 ausgebildet.
  • Danach wird der p-Typ Polysiliziumfilm 7B gänzlich durch das CVD-Verfahren abgelagert (11), wird der p-Typ Polysiliziumfilm 7B einer Musterung unterworfen, und wird die Gate-Elektrode-Polysiliziumschicht 7 auf dem Feldoxidfilm 12 ausgebildet (12). Obwohl 12 derart dargestellt ist, dass jede der Gate-Elektrode-Polysiliziumschichten 7 voneinander getrennt sind, sind alle der Gate-Elektrode-Polysiliziumschichten 7 tatsächlich netzartig miteinander verbunden.
  • Ferner wird ein Isolierfilm 8B, wie beispielsweise ein TEOS-Film, ausgebildet (13), und wird der Isolierfilm 8B einer Musterung unterworfen, um den Zwischenschicht-Dielektrikumfilm 8 auszubilden (14).
  • Als Nächstes, nachdem Nickel abgelagert ist und die Musterung durchgeführt ist, wird die Ausglühbehandlung durchgeführt, um Nickel zu verkieseln (engl.: to silicify), und bildet die Quellen-Kontaktschicht 3 die darauf ausgebildete NiSi Schicht 9 (15).
  • Danach werden ein Kontaktloch zur Gate-Elektrode-Polysiliziumschicht 7 auf der Feldoxidschicht 12 und ein Kontaktloch zur p-Typ Halbleiterschicht 14 ausgebildet (16), wird Aluminium abgelagert, und wird eine Musterung durchgeführt, um die Source-Elektrode 10 und das Gate-Elektrode-Feld (Gate-Elektrode) 11 auszubilden (17).
  • Nachfolgend wird die in 2 dargestellte Drain-Elektrode 17 auf einer rückgewandten Seite des n-Typ Halbleitersubstrats 5 ausgebildet.
  • <Bewertung>
  • In dem durch ein herkömmliches Verfahren hergestellten SiC-MOSFET wird, wenn die Schaltgeschwindigkeit erhöht wird, eine Spannungsverteilung in der p-Typ Quellen-Schicht 1, welche unterhalb des Gate-Feldes oder unterhalb des Gate-Fingers positioniert ist, groß, und wird der Gate-Isolierfilm zerstört. Jedoch wird bei dem durch das Herstellungsverfahren gemäß der vorliegenden Erfindung hergestellten SiC-MOSFET der Gate-Isolierfilm 6 unter der gleichen Bedingung nicht zerstört, und ist es verständlich, dass die Spannungsverteilung in der p-Typ Wannen-Schicht 1 (1OM), welche durch einen Spannungsabfall verursacht wird, wenn ein Verschiebungsstrom in der p-Typ Wannen-Schicht 1 (1OM), welche unterhalb des Gate-Elektrode-Feldes 11 positioniert ist, fließt, aufgrund eines Vorliegens der p-Typ Halbleiterschicht 14 unterdrückt oder reduziert wird.
  • Unter dieser Bedingung wird eine Abschätzung unter Verwendung einer numerischen Berechnung über die Verteilung der Potenzialdifferenz zwischen der p-Typ Wannen-Schicht 1 (1OM) und dem Gate-Elektrode-Feld (Gate-Elektrode) 11 unter der Annahme erstellt, dass die Schwankung dV/dt der Drain-Spannung in Relation zur Zeit t gleich 600 V/20 ns beträgt. Bei dem durch das herkömmliche Verfahren hergestellten SiC-MOSFET beträgt der Maximalwert gleich 120 V oder mehr, wohingegen der Maximalwert in dem durch das Herstellungsverfahren gemäß der vorliegenden Erfindung hergestellten SiC-MOSFET gleich 60 V oder weniger beträgt.
  • Wie zuvor beschrieben, ist es gemäß der vorliegenden Ausführungsform möglich, einen SiC-MOSFET bereitzustellen, welcher dazu in der Lage ist, die Schaltgeschwindigkeit zu erhöhen, und welcher eine lange Lebensdauer hat und einen geringen Verlust hat (Energie-Einsparung), ohne dass der Gate-Isolierfilm zerstört wird.
  • NICHT-ERFINDUNGSGEMÄSSES BEISPIEL
  • Im Folgenden wird eine Beschreibung hinsichtlich eines Aufbaus und einer Bewertung eines n-Typ Kanal SiC-IGBT als ein Beispiel einer SiC Halbleitervorrichtung gegeben.
  • 18 ist eine Draufsicht, welche schematisch einen oberen Aufbau eines SiC-IGBT gemäß dem vorliegenden Beispiel darstellt. 19 ist eine Längsschnittansicht des in 18 dargestellten SiC-IGBT, welche entlang einer Linie Y1–Y2 genommen ist.
  • Die Unterschiede des in 19 dargestellten Aufbaus zu dem in 2 dargestellten Aufbau sind zu finden in einem p-Typ Halbleitersubstrat 15, einer Emitter-Elektrode 16 und einer Kollektor-Elektrode 18. Weitere identische Bezugszeichen stellen die Äquivalente dar. Demgemäß ist das Merkmal in dem in 19 dargestellten Aufbau ebenso zu finden in dem Vorhandensein von einer p-Typ Halbleiterschicht 14, welche auf einer oberen Fläche der p-Typ Wannen-Schicht 1 (1OM) bereitgestellt ist, welche an einer äußersten Peripherie positioniert ist und unter einer Mehrzahl von p-Typ Wannen-Schichten 1 den größten Bereich der Querebene hat.
  • Der in 19 dargestellte Aufbau wird in dem gleichen Ablauf wie jener von Ausführungsform 1 hergestellt, mit Ausnahme, dass das p-Typ Halbleitersubstrat 15 anstelle des n-Typ Halbleitersubstrats 5 verwendet wird. In diesem Fall wird beispielsweise ein p-Typ 4H-Siliziumkarbidsubstrat vorzugsweise als das p-Typ Substrat 15 verwendet.
  • <Modifikation>
  • In Ausführungsform 1 gemäß der vorliegenden Erfindung, wie oben beschrieben, wurde beschrieben, dass die p-Typ Halbleiterschicht 14 gänzlich oder teilweise auf der oberen Fläche von der p-Typ Wannen-Schicht 1 (entsprechend 1OM), welche auf der äußersten Peripherie positioniert ist, bereitgestellt ist. Jedoch, als ein Beispiel des teilweisen Bereitstellens der p-Typ Halbleiterschicht 14, kann sie entsprechend der Form von Kammzähnen bereitgestellt werden. Im Folgenden wird unter Bezugnahme auf 20 bis 26 eine Beschreibung hinsichtlich eines Beispiels gegeben, bei welchem die p-Typ Halbleiterschicht 14 in der Form entsprechend von Kammzähnen bereitgestellt ist.
  • 20 ist eine Teil-Draufsicht, bei welcher ein Aufbau oberhalb der n-Typ Drift-Schicht 4 ausgelassen ist, und die p-Typ Wannen-Schichten 1 und 1OM, welche in einem oberen Schichtabschnitt von der n-Typ Drift-Schicht 4 ausgebildet sind, die n-Typ Kontaktschicht 2, welche in einem oberen Schichtabschnitt von der p-Typ Wannen-Schicht 1 ausgebildet ist, die p-Typ Wannen-Kontaktschicht 3, welche in einem oberen Schichtabschnitt der p-Typ Wannen-Schicht 1OM ausgebildet ist, und die p-Typ Wannen-Kontaktschicht 3, welche in einem oberen Schichtabschnitt von der p-Typ Wannen-Schicht 1 ausgebildet ist, darstellt. Die p-Typ Wannen-Schicht 1 hat eine rechteckige Aufrissform, und es sind mehrere Aufbauten, bei welchen die n-Typ Kontaktschicht 2 und die p-Typ Wannen-Kontaktschicht 3 konzentrisch in einer Fläche davon ausgebildet sind, in einer Fläche der n-Typ Drift-Schicht 4 voneinander beabstandet angeordnet. Die Anordnungen werden in einer Mehrzahl von Wiederholungen parallel zueinander vorgenommen. Die Anordnungen werden im Folgenden als die Anordnungen der p-Typ Wannen-Kontaktschichten 3 bezeichnet.
  • 21 ist eine Teil-Draufsicht, welche die Gate-Elektrode-Polysiliziumschicht 7 (bezeichnet als „untere Polysiliziumschicht”) darstellt, welche auf der n-Typ Drift-Schicht 4 ausgebildet ist, und es ist eine rechteckige Öffnung OP zum Exponieren der p-Typ Wannen-Kontaktschicht 7 auf eine Art und Weise bereitgestellt, welche einer Ausbildungsposition von der p-Typ Wannen-Kontaktschicht 3 entspricht. Hier ist ein Aussparungsabschnitt (engl.: notch portion) NP1 in einer Position bereitgestellt, welche der p-Typ Wannen-Kontaktschicht 3 entspricht, welche in der p-Typ Wannen-Schicht 1OM bereitgestellt ist.
  • 22 ist eine Teil-Draufsicht, welche die p-Typ Halbleiterschicht 14 darstellt, welche in der Form entsprechend von Kammzähnen ausgebildet ist. Die p-Typ Halbleiterschicht 14 erstreckt sich entlang einer Richtung der Anordnungen der p-Typ Wannen-Kontaktschichten 3, jedoch in einer Richtung entgegengesetzt hierzu, und erstellt eine Form einer Mehrzahl von Kammzähnen. Die p-Typ Halbleiterschicht 14 erstreckt sich entlang einer Richtung, in welche die Kammzähne angeordnet sind, auf eine solche Art und Weise, dass die Anordnungen der Kammzähne durch ein Ende der Kammzähne verbunden werden.
  • 23 ist eine Teil-Draufsicht, welche die Gate-Elektrode-Polysiliziumschicht 7 (bezeichnet als „obere Polysiliziumschicht”) darstellt, welche auf dem Zwischenschicht-Dielektrikumfilm 8 ausgebildet ist. Ein Aussparungsabschnitt NP2 ist in einer Position entsprechend der p-Typ Wannen-Kontaktschicht 3 bereitgestellt, welche in der p-Typ Wannen-Schicht 1OM bereitgestellt ist.
  • 24, 25 und 26 stellen Schnittansichten dar, welche jeweils entlang von Linien a-a', b-b' und c-c', wie in 20 bis 23 dargestellt, genommen sind. Zusätzlich entspricht die Position der Linie A-A', wie in 20 bis 23 dargestellt, der Position einer Linie L, wie in 24, 25 und 26 dargestellt.
  • Durch das Ausbilden der p-Typ Halbleiterschicht 14 in der Form entsprechend von Kammzähnen, ist ein Bereich, in welchem das elektrische Feld konzentriert ist, in einer verbundenen Fläche zwischen der p-Typ Wannen-Schicht 1OM und der p-Typ Halbleiterschicht 14 ausgebildet. Das heißt, da Kanten CN in einem Abschnitt entsprechend einem Abschnitt zwischen den Kammzähnen in 22 vorliegen, der Bereich, in welchem das elektrische Feld konzentriert ist, in der verbundenen Fläche nahe der Kanten CN ausgebildet ist. Daraus folgend wird die Injektion von Löchern von der p-Typ Halbleiterschicht 14 in die p-Typ Wannen-Schicht 1OM unterstützt.
  • AUSFÜHRUNGSFORM 2
  • Im Folgenden wird eine Beschreibung hinsichtlich eines Aufbaus, eines Herstellungsverfahrens und einer Bewertung eines n-Typ Kanal SiC-MOSFET als ein Beispiel einer SiC Halbleitervorrichtung gemäß der vorliegenden Ausführungsform gegeben.
  • 27 ist eine Ansicht, welche einen Längsschnittaufbau eines in 1 dargestellten SiC-MOSFET, welcher entlang einer Linie Y1–Y2 genommen ist, darstellt. Der in 27 dargestellte Aufbau ist ein Beispiel, bei welchem die p-Typ Halbleiterschicht 14 in einem Teil der p-Typ Wannen-Schicht 1OM ausgebildet ist, welcher auf der äußersten Peripherie außerhalb des Bereichs der MOSFET-Zelle positioniert ist.
  • Der n-Typ Kanal SiC-MOSFET, welcher einen in 27 dargestellten Aufbau hat, unterscheidet sich von dem n-Typ Kanal SiC-MOSFET der in Figur dargestellten Ausführungsform 1 darin, dass die p-Typ Halbleiterschicht 14 nicht auf der p-Typ Wannen-Schicht 1OM ausgebildet ist, jedoch in einer oberen Schicht von der p-Typ Wannen-Schicht 1OM ausgebildet ist. Daher wird der gleiche Ablauf, welcher für den n-Typ Kanal SiC-MOSFET, wie in Ausführungsform 1 beschrieben, verwendet wird, dazu verwendet, um die p-Typ Wannen-Kontaktschicht 3 auszubilden. Im Folgenden wird ein Herstellungsverfahren des SiC-MOSFET gemäß der vorliegenden Ausführungsform unter Bezugnahme auf Längsschnittansichten von 28 bis 34, welche sequenziell jeden Herstellungsablauf darstellen, beschrieben.
  • Nachdem die p-Typ Wannen-Kontaktschicht 3 in der Mehrzahl von p-Typ Wannen-Schichten 1 ausgebildet ist, wird ein Fotolack (nicht dargestellt) dazu verwendet, um gänzlich oder teilweise eine obere Fläche von der p-Typ Wannen-Schicht 1OM zu maskieren, welche auf der äußersten Peripherie außerhalb des Bereiches von der MOSFET-Zelle, unter der Mehrzahl von p-Typ Wannen-Schichten 1, positioniert ist, wird eine p-Typ Störstelle ionenimplantiert, um die p-Typ Halbleiterschicht 14 auszubilden, und wird danach der Fotolack entfernt.
  • Es ist bevorzugt, dass die Störstellenkonzentration in einem Bereich von nicht weniger als 1 × 1020 cm–3 und nicht mehr als 1 × 1021 cm–3 ionenimplantiert wird, und dass die Dicke von der p-Typ Wannen-Kontaktschicht 3 in einem Bereich von nicht weniger als 0,3 μm und nicht mehr als 0,8 μm ist. Beispielsweise wird Bor (B) oder Aluminium (Al) als p-Typ Störstelle genannt.
  • Die p-Typ Halbleiterschicht 14 kann gleichzeitig mit der Ausbildung von der p-Typ Quellen-Kontaktschicht 3 ausgebildet werden.
  • Als Nächstes wird die Aktivierung der n-Typ und p-Typ Störstelle, welche ionenimplantiert sind, durchgeführt. Dies ist ein Ablauf, bei welchem ein Wafer einer Ausglühbehandlung bei einer hohen Temperatur durch eine Wärmebehandlungsvorrichtung unterworfen wird und die implantierten Ionen elektrisch aktiviert werden.
  • Es ist ebenso möglich, ein Epitaxie-Kristallwachstumsverfahren dazu zu verwenden, um n-Typ SiC abzulagern, eine Musterung unter Verwendung eines Fotolacks (nicht dargestellt) als eine Maske durchzuführen, und eine n-Typ Kanal Epitaxieschicht auszubilden. Es ist bevorzugt, dass die in die n-Typ Kanal Epitaxieschicht zu dotierende Störstelle Stickstoff ist, dass die Stickstoffkonzentration in einem Bereich von nicht weniger als 1 × 1016 cm–3 und nicht mehr als 1 × 1017 cm–3 ist, und dass die Dicke der n-Typ Kanal Epitaxieschicht in einem Bereich von nicht weniger als 0,3 μm und nicht mehr als 0,6 μm ist. Hier kann Phosphor anstelle von Stickstoffdotiert werden.
  • Nach der Ausglühbehandlung wird ein Isolierfilm, wie beispielsweise ein TEOS-Film, ausgebildet, und wird der Isolierfilm einer Musterung unterworfen, so dass ein Feldoxidfilm 12, welcher sich von der p-Typ Wannen-Schicht 1OM über die JTE-Schicht 13 erstreckt, und dann weiter zur äußeren Peripherie erstreckt, ausgebildet wird, wie in 29 dargestellt.
  • Im Folgenden wird, wie in 30 dargestellt, eine obere Fläche von der n-Typ Drift-Schicht 4 durch Thermaloxidation oxidiert, so dass ein Isolierfilm 6A, wie beispielsweise ein SiO2-Film, auf einem gesamten Wafer ausgebildet wird. Danach wird ein p-Typ Polysiliziumfilm 7A auf dem gesamten Wafer durch das CVD-Verfahren abgelagert.
  • Nachdem der p-Typ Polysiliziumfilm 7A und der Isolierfilm 6A der Musterung unterworfen sind, wie in 31 dargestellt, werden der Gate-Isolierfilm 6 und die Gate-Elektrode-Polysiliziumschicht 7, welche darauf bereitgestellt sind, in dem Bereich von der MOSFET-Zelle ausgebildet. Bei dieser Musterung wird der p-Typ Polysiliziumfilm 7A, welcher sich über die JTE-Schicht 13 weiter zur Peripherie erstreckt, ebenso entfernt.
  • Ferner wird ein Isolierfilm, wie beispielsweise ein TEOS-Film, ausgebildet, und wird der Isolierfilm einer Musterung unterworfen, so dass ein Zwischenschicht-Dielektrikumfilm 8, wie in 32 dargestellt, ausgebildet wird. Die Musterung wird derart durchgeführt, dass der Zwischenschicht-Dielektrikumfilm 8 den Gate-Isolierfilm 6 und die Gate-Elektrode-Polysiliziumschicht 7 bedeckt, dass Öffnungen jeweils oberhalb von der p-Typ Wannen-Kontaktschicht 3, teilweise oberhalb von der p-Typ Halbleiterschicht 14, und oberhalb von der Gate-Elektrode-Polysiliziumschicht 7, welche oberhalb der p-Typ Halbleiterschicht 14 positioniert ist, ausgebildet werden.
  • Als Nächstes wird, nachdem eine Nickelschicht auf einem gesamten Wafer abgelagert ist, eine Musterung derart durchgeführt, so dass die Nickelschicht auf der p-Typ Wannen-Kontaktschicht 3 und der p-Typ Halbleiterschicht 14, welche im Bodenbereich von der Öffnung exponiert ist, verbleibt. Dann wird eine Ausglühbehandlung durchgeführt, um die Nickelschicht zu verkieseln, und wird, wie in 33 dargestellt, die NiSi-Schicht 9 auf der p-Typ Wannen-Kontaktschicht 3 und der p-Typ Halbleiterschicht 14, welche im Bodenbereich von der Öffnung exponiert ist, ausgebildet.
  • Nachfolgend wird, nachdem eine Aluminiumschicht auf einem gesamten Wafer abgelagert ist, eine Musterung derart durchgeführt, um die Source-Elektrode 10, das Gate-Elektrode-Feld (Gate-Elektrode) 11 auszubilden, und durch weiteres Ausbilden der Drain-Elektrode 17 auf einer Rückseite des n-Typ Halbleitersubstrats 5, kann der in 27 dargestellte n-Typ Kanal SiC-MOSFET erlangt werden.
  • <Bewertung>
  • In dem durch ein herkömmliches Verfahren hergestellten SiC-MOSFET wird, wenn die Schaltgeschwindigkeit erhöht wird, eine Spannungsverteilung in der p-Typ Wannen-Schicht 1, welche unterhalb des Gate-Feldes oder unterhalb des Gate-Fingers positioniert ist, groß, und ein Gate-Isolierfilm wird zerstört. Jedoch wird bei dem durch das Herstellungsverfahren gemäß der vorliegenden Erfindung hergestellten SiC-MOSFET der Gate-Isolierfilm 6 unter der gleichen Bedingung nicht zerstört, und ist es verständlich, dass die Spannungsverteilung in der p-Typ Wannen-Schicht 1 (1OM), welche durch einen Spannungsabfall hervorgerufen wird, wenn ein Verschiebungsstrom in der p-Typ Wannen-Schicht 1 (1OM), welche unterhalb des Gate-Elektrode-Feldes 11 positioniert ist, fließt, aufgrund des Vorliegens der p-Typ Halbleiterschicht 14 unterdrückt oder reduziert wird.
  • Unter dieser Bedingung wird eine Abschätzung unter Verwendung einer numerischen Berechnung über die Verteilung der Potenzialdifferenz zwischen der p-Typ Wannen-Schicht 1 (1OM) und dem Gate-Elektrode-Feld (Gate-Elektrode) 11 unter der Annahme vorgenommen, dass die Schwankung dV/dt der Drain-Spannung in Relation zur Zeit t gleich 600 V/20 ns beträgt. In dem durch das herkömmliche Verfahren hergestellten SiC-MOSFET beträgt der Maximalwert 120 V oder höher, wohingegen der Maximalwert in dem durch das Herstellungsverfahren gemäß der vorliegenden Erfindung hergestellten SiC-MOSFET gleich 55 V oder weniger beträgt.
  • Wie zuvor beschrieben, ist es gemäß der vorliegenden Ausführungsform möglich, einen SiC-MOSFET bereitzustellen, welcher dazu in der Lage ist, die Schaltgeschwindigkeit zu erhöhen, welcher eine lange Lebensdauer hat und welcher einen geringen Verlust hat (Energie-Einsparung), ohne dass der Gate-Isolierfilm zerstört wird.
  • (Ergänzung)
  • Obwohl die Ausführungsformen der vorliegenden Erfindung detailliert offenbart und beschrieben wurden, stellt die vorhergehende Beschreibung beispielhaft Aspekte dar, in welchen die vorliegende Erfindung angewendet werden kann, und ist die vorliegende Erfindung nicht hierauf beschränkt. Das heißt, dass verschiedene Modifikationen und Variationen für die beschriebenen Aspekte erdacht werden können, ohne vom Umfang der vorliegenden Erfindung abzuweichen.
  • <Modifikation 1>
  • Gemäß dem n-Typ Kanal SiC-MOSFET von Ausführungsform 2, wie zuvor beschrieben, kann, da die p-Typ Halbleiterschicht 14 in einem oberen Schichtabschnitt der p-Typ Wannen-Schicht 1OM ausgebildet ist, die p-Typ Quellen-Kontaktschicht 3, welche ähnlich in einem oberen Schichtabschnitt von der p-Typ Quellen-Schicht 1OM und der p-Typ Halbleiterschicht 14 ausgebildet ist, integriert werden.
  • Ein solcher Aufbau ist in 34 dargestellt. Wie in 34 dargestellt, erstreckt sich die p-Typ Halbleiterschicht 14 zu einer Nähe des Bereiches der MOSFET-Zelle, und ist eine Endkante davon mit der Source-Elektrode 10 verbunden.
  • <Modifikation 2>
  • Es wurde beschrieben, dass in dem n-Typ Kanal SiC-MOSFET gemäß der zuvor beschriebenen Ausführungsform 2 die p-Typ Halbleiterschicht 14 gänzlich oder teilweise auf der oberen Fläche der p-Typ Wannen-Schicht 1 (entsprechend 1OM), welche auf der äußersten Peripherie positioniert ist, bereitgestellt ist. Jedoch, als ein Beispiel einer teilweisen Bereitstellung, kann sie in der Form entsprechend von Kammzähnen bereitgestellt werden. Im Folgenden wird unter Bezugnahme auf
  • 35 bis 39 eine Beschreibung hinsichtlich eines Beispiels gegeben, bei welchem die p-Typ Halbleiterschicht 14 in einer Form entsprechend von Kammzähnen bereitgestellt ist.
  • 35 ist eine Teil-Draufsicht von jenem Fall, bei welchem ein Aufbau oberhalb der n-Typ Drift-Schicht 4 ausgelassen ist, und stellt die p-Typ Wannen-Schicht 1 und 1OM, welche in einem oberen Schichtabschnitt von der n-Typ Drift-Schicht 4 ausgebildet sind, die n-Typ Kontaktschicht 2, welche in einem oberen Schichtabschnitt der p-Typ Wannen-Schicht 1 ausgebildet ist, die p-Typ Wannen-Kontaktschicht 3, welche in einem oberen Schichtabschnitt der p-Typ Wannen-Schicht 1OM ausgebildet ist, und die p-Typ Wannen-Kontaktschicht 3, welche in einem oberen Schichtabschnitt der p-Typ Wannen-Schicht 1 ausgebildet ist, dar. Die p-Typ Wannen-Schicht 1 hat in der Draufsicht eine rechteckförmige Form, und die Aufbauten, bei welchen die n-Typ Kontaktschicht 2 und die p-Typ Wannen-Kontaktschicht 3 in einer Fläche davon konzentrisch ausgebildet sind, sind in einer Fläche der n-Typ Drift-Schicht 4 voneinander beabstandet angeordnet. Die Anordnungen sind wiederholt parallel zueinander ausgebildet. Im Folgenden werden die Anordnungen als Anordnungen der p-Typ Wannen. Kontaktschichten 3 bezeichnet. Die p-Typ Halbleiterschicht 14, welche in der Form entsprechend von Kammzähnen ausgebildet ist, erstreckt sich entlang einer Richtung der Anordnungen der p-Typ Wannen-Kontaktschichten 3, jedoch in einer Richtung entgegengesetzt hierzu, und bildet eine Mehrzahl von Kammzähnen aus. Die p-Typ Halbleiterschicht 14 erstreckt sich entlang einer Richtung, in welcher die Kammzähne auf eine derartige Art und Weise angeordnet sind, dass die Anordnungen der Kammzähne durch ein Ende von den Kammzähnen verbunden werden.
  • 36 ist eine Teil-Draufsicht, welche die Gate-Elektrode-Polysiliziumschicht 7 darstellt, und wobei eine rechteckige Öffnung OP zum Exponieren der p-Typ Wannen-Kontaktschicht 3 auf Art und Weise entsprechend einer Ausbildungsposition von der p-Typ Wannen-Kontaktschicht 3 ausgebildet ist. Es sind ebenso mehrere ähnliche Öffnungen OP voneinander beabstandet in einer Position entsprechend der p-Typ Wannen-Kontaktschicht 3 bereitgestellt, welche in der p-Typ Wannen-Schicht 1OM bereitgestellt ist.
  • 37, 38 und 39 stellen Schnittansichten dar, welche jeweils entlang einer Linie a-a', Linie b-b' und Linie c-c', wie in 35 und 36 dargestellt, genommen sind. Zusätzlich entspricht die Position der Linie A-A', wie in 35 und 36 dargestellt, der Position der Linie L, wie in 37 bis 39 dargestellt.
  • Durch Ausbilden der p-Typ Halbleiterschicht 14 in einer Form entsprechend von Kammzähnen wird ein Bereich, in welchem sich ein elektrisches Feld konzentriert, in einer verbundenen Fläche zwischen der p-Typ Wannen-Schicht 1OM und der p-Typ Halbleiterschicht 14 ausgebildet. Genauer gesagt, da Kanten CN in einem Abschnitt entsprechend eines Abschnittes zwischen den Kammzähnen in 35 vorliegen, wird der Bereich, in welchem sich das elektrische Feld konzentriert, in der verbundenen Fläche nahe der Kanten CN ausgebildet. Daraus folgend wird die Injektion von Löchern in die p-Typ Wannen-Schicht 1OM von der p-Typ Halbleiterschicht 14 unterstützt.
  • Bezugszeichenliste
    • 1
    p-Typ Wannen-Schicht,
    1OM
    p-Typ Wannen-Schicht auf der äußersten Peripherie,
    2
    n-Typ Kontaktschicht,
    3
    Wannen-Kontaktschicht,
    4
    n-Typ Drift-Schicht,
    5
    n-Typ Halbleitersubstrat,
    6
    Gate-Isolierfilm,
    7
    Gate-Elektrode-Polysiliziumschicht,
    8
    Zwischenschicht-Dielektrikumfilm,
    9
    NiSi-Schicht,
    10
    Source-Elektrode,
    11
    Gate-Elektrode-Feld (Gate-Elektrode),
    12
    Feldoxidfilm,
    13
    JTE-Schicht,
    14
    p-Typ Halbleiterschicht,
    15
    p-Typ Halbleitersubstrat,
    16
    Emitter-Elektrode,
    17
    Drain-Elektrode,
    18
    Kollektor-Elektrode.

Claims (4)

  1. Siliziumkarbid-Halbleitervorrichtung, die Folgendes aufweist: – ein Siliziumkarbid-Halbleitersubstrat (5) eines ersten Leitfähigkeitstyps; – eine Drift-Schicht (4) eines ersten Leitfähigkeitstyps, welche auf einer Hauptfläche von dem Siliziumkarbid-Halbleitersubstrat angeordnet ist; – einen Zellen-Bereich, der in einem Teil der Drift-Schicht (4) angeordnet ist und in dem eine Mehrzahl von Zellen, welche jeweils als ein Halbleiterelement wirken, ausgebildet sind; und – eine Wannen-Schicht (10M) eines zweiten Leitfähigkeitstyps, die in einem anderen Teil einer Oberfläche der Drift-Schicht (4) angeordnet ist; – eine Halbleiterschicht (14) des zweiten Leitfähigkeitstyps, welche aus Siliziumkarbid gebildet ist und auf der Wannen-Schicht (10M) oder in einer oberen Schicht der Wannen-Schicht (10M) angeordnet ist; – eine Isolierschicht (12), welche auf einer oberen Oberfläche der Halbleiterschicht (14) angeordnet ist; und – eine Gate- Elektrode (7), welche auf dem Zellen-Bereich und auf der Isolierschicht (6) angeordnet ist; wobei die Siliziumkarbid-Halbleitervorrichtung einen MOSFET aufweist und die Halbleiterschicht (14) eine höhere Störstellenkonzentration aufweist als die Wannen-Schicht (10M).
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Störstellenkonzentration in der Halbleiterschicht (14) im Bereich von 1·1019 bis 1·1021 cm–3 liegt.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die Dicke der Halbleiter-Schicht (14) größer oder gleich 100 nm ist.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, bei welcher die Halbleiterschicht (14) in der Draufsicht in der Form von Kammzähnen in der Wannen-Schicht (10M) ausgebildet ist.
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