DE112014006752T5

DE112014006752T5 - Halbleitervorrichtung, Leistungsmodul, Leistungsumsetzungsvorrichtung, Eisenbahnfahrzeug und Verfahren zum Herstellen der Halbleitervorrichtung

Info

Publication number: DE112014006752T5
Application number: DE112014006752.0T
Authority: DE
Inventors: Kumiko KONISHI; Yuki Mori; Haruka Shimizu; Akio Shima
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2014-06-17
Filing date: 2014-06-17
Publication date: 2017-04-20
Also published as: WO2015193965A1

Abstract

Es wird ein SiC-Element geschaffen, das verhindern kann, dass eine Vorwärtsspannung aufgrund eines Stroms, der in einem pn-Übergang in einem in einer Halbleitervorrichtung befindlichen SiC-Element fließt, ansteigt. Das bedeutet, dass in der vorliegenden Erfindung mit einer Anordnung eines Kontaktbereichs und einer Silizidschicht des SiC-Elements eine Größe eines pn-Stroms, der in dem peripheren Bereich des Elements fließt, wenn der pn-Übergang des SiC-Elements angeregt wird, unterdrückt wird oder eine Verteilung des pn-Stroms verbessert wird.

Description

Technisches Gebiet
Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, ein Leistungsmodul, eine Leistungsumsetzungsvorrichtung, ein Eisenbahnfahrzeug und ein Verfahren zum Herstellen der Halbleitervorrichtung und insbesondere auf eine Struktur einer Leistungsvorrichtung, die aus Siliziumcarbid hergestellt ist.
Stand der Technik
Für ein Halbleiterleistungselement sind sowohl eine hohe Durchbruchspannung als auch ein niedriger Widerstand im eingeschalteten Zustand und ein niedriger Schaltverlust erforderlich, außerdem nähert sich ein Silizium-Leistungselement (Si-Leistungselement), das gegenwärtig eine Hauptströmung darstellt, einer theoretischen Leistungsgrenze. Da Siliziumcarbid (SiC) eine um etwa eine Größenordnung höhere dielektrische Durchbruchfeldstärke als Si aufweist, ist eine Driftschicht, die die Durchbruchspannung hält, um etwa 1/10 dünner gemacht und eine Störstellenkonzentration ist um das etwa 100-Fache erhöht, wodurch es möglich ist, einen Elementwiderstand theoretisch um drei Stellen oder mehr zu reduzieren. Da darüber hinaus eine Bandlücke um etwa das Dreifache größer ist als bei Si, kann ein Betrieb bei höherer Temperatur ausgeführt werden, außerdem wird für das SiC-Halbleiterelement eine höhere Leistungsfähigkeit als die des Si-Halbleiterelements erwartet.
Die vorstehenden Vorteile von SiC werden beachtet, und Forschung und Entwicklung einer Schottky-Sperrschicht-Diode (SBD) als ein Gleichrichterelement sind vorangetrieben worden. Außerdem sind Forschung und Entwicklung eines MOSFET (Metalloxidhalbleiterfeldeffekttransistor), eines Sperrschicht-FET oder eines IGBT (Bipolartransistor mit isoliertem Gate) als ein Schaltelement vorangetrieben worden.
Patentliteratur 1 (internationale Patentveröffentlichung Nr. WO11/135995 ) offenbart einen MOSFET, der ein SiC-Leistungselement ist, in dem eine Fläche eines zweiten Wannenkontaktbereichs, der in einem peripheren Bereich gebildet ist, größer ist als eine Fläche eines ersten Wannenkontaktbereichs in einem aktiven Bereich.
Nichtpatentliteratur 1 offenbart, dass ein pn-Übergang von SiC angeregt wird, um eine Vorwärtsspannung mit dem Ablauf einer Anregungszeit zu erhöhen.
Nichtpatentliteratur 2 offenbart, dass die Effizienz zum Umsetzen einer BPD (Basisebenenversetzung), die einen Anstieg der Vorwärtsspannung verursacht, in eine TED (”Threading Edge”-Versetzung) umgesetzt wird.
Nichtpatentliteratur 3 offenbart, dass eine BPD, die sich von einem Substrat in eine Driftschicht ausbreitet, als ein Defekt vorhanden ist, der sich in den Stapelfehler vom Shockley-Typ fortsetzt, und zusätzlich eine Halbschleife vorhanden ist, in der mehrere kurze BPDs auf derselben Basisebene ausgerichtet sind.
Nichtpatentliteratur 4 offenbart, dass sich in dem SiC-Leistungselement, obwohl eine Umsetzung von der BPD in die TED in der Pufferschicht während des Wachsens der Epitaxieschicht auftritt, der Stapelfehler vom Shockley-Typ aufgrund einer Anregung des pn-Übergangs erweitert. Zusätzlich offenbart Nichtpatentliteratur 4, dass dann, wenn der Anregungsstrom in den pn-Übergang erhöht wird, ein Anstieg der Vorwärtsspannung bedeutend wird.
Entgegenhaltungsliste
Patentliteratur

Patentliteratur 1: Internationale Patentveröffentlichung Nr. WO 11/135995

Nichtpatentliteratur

Nichtpatentliteratur 1: M. Skowronski und S. Ha, ”Degradation of hexagonal silicon-carbide-based bipolar devices” Journal of Applied Physics 99, 011101 (2006)
Nichtpatentliteratur 2: Z. Zhang und T. S. Sudarshan, ”Basal plane dislocation-free epitaxy of silicon carbide”, Appl. Phys. Lett. 87, 151913 (2005)
Nichtpatentliteratur 3: S. Ha, M. Skowronski und H. Lendenmann, ”Nucleation sites of recombination-enhanced stacking fault formation in silicon carbidep-i-n diodes”, Journal of Applied Physics 96, 393 (2004)
Nichtpatentliteratur 4: K. Konishi, S. Yamamoto, u. a., ”Stacking fault expansion from basal plane dislocations converted into threading edge dislocations in 4H-SiC epilayers under high current stress”, Journal of Applied Physics 114, 014504 (2013)

Zusammenfassung der Erfindung
Technisches Problem
Es ist schwierig, alle BPDs, die in dem SiC-Substrat vorhanden sind, in die TED in der Epitaxieschicht auf dem SiC-Substrat umzusetzen. Zusätzlich, wie in der Nichtpatentliteratur 4 offenbart, ist selbst in der Umsetzung von BPDs in die TED in der Pufferschicht, weil der Stapelfehler vom Shockley-Typ wächst, ein Problem vorhanden, dass die Vorwärtsspannung aufgrund der Anregung des pn-Übergangs erhöht wird.
Das vorstehende und weitere Ziele und neue Merkmale der vorliegenden Erfindung werden aus der Beschreibung der vorliegenden Spezifikation und den beigefügten Zeichnungen offensichtlich.
Lösung des Problems
Eine Zusammenfassung einer typischen der Ausführungsformen, die in der vorliegenden Spezifikation offenbart sind, wird nachstehend kurz beschrieben.
In der Halbleitervorrichtung gemäß der typischen Ausführungsform wird mit der Anordnung des Kontaktbereichs und der Silizidschicht des SiC-Elements eine Größe eines pn-Stroms, der in dem peripheren Bereich des Elements fließt, wenn der pn-Übergang des SiC-Elements angeregt wird, unterdrückt, oder die Verteilung des pn-Stroms wird verbessert.
Vorteilhafte Auswirkungen der Erfindung
Gemäß der typischen Ausführungsform kann, weil ein Anstieg der Vorwärtsspannung in dem SiC-Element unterdrückt werden kann, die Leistungsfähigkeit der Halbleitervorrichtung verbessert sein. Ferner kann die Leistungsfähigkeit des Leistungsmoduls, der Leistungsumsetzungsvorrichtung und des Eisenbahnfahrzeugs verbessert sein.
Kurzbeschreibung der Zeichnungen
1 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
2 ist eine Querschnittsansicht, genommen entlang einer Linie A-A und einer Linie B-B in 1.
3 ist eine Draufsicht der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung.
4 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt.
5 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen der Halbleitervorrichtung nachfolgend zu 4 darstellt.
6 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen der Halbleitervorrichtung nachfolgend zu 5 darstellt.
7 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen der Halbleitervorrichtung nachfolgend zu 6 darstellt.
8 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen der Halbleitervorrichtung nachfolgend zu 7 darstellt.
9 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen der Halbleitervorrichtung nachfolgend zu 8 darstellt.
10 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen der Halbleitervorrichtung nachfolgend zu 9 darstellt.
11 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen der Halbleitervorrichtung nachfolgend zu 10 darstellt.
12 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen der Halbleitervorrichtung nachfolgend zu 11 darstellt.
13 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen der Halbleitervorrichtung nachfolgend zu 12 darstellt.
14 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Modifikation der ersten Ausführungsform der vorliegenden Erfindung.
15 ist eine Draufsicht einer Halbleitervorrichtung gemäß der Modifikation der ersten Ausführungsform der vorliegenden Erfindung.
16 ist eine schematische Ansicht einer Epitaxieschicht, die einen Defekt darstellt, der in der Epitaxieschicht erzeugt ist.
17 ist eine Querschnittsansicht eines Halbleitersubstrats und der Epitaxieschicht, die einen Defekt darstellt, der in der Epitaxieschicht erzeugt ist.
18 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
19 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Modifikation der zweiten Ausführungsform der vorliegenden Erfindung.
20 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Modifikation der zweiten Ausführungsform der vorliegenden Erfindung.
21 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
22 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Modifikation der dritten Ausführungsform der vorliegenden Erfindung.
23 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer weiteren Modifikation der dritten Ausführungsform der vorliegenden Erfindung.
24 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer weiteren Modifikation der dritten Ausführungsform der vorliegenden Erfindung.
25 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung.
26 ist eine Querschnittsansicht, genommen entlang einer Linie A-A und einer Linie B-B in 25.
27 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung.
28 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Modifikation der fünften Ausführungsform der vorliegenden Erfindung.
29 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer weiteren Modifikation der fünften Ausführungsform der vorliegenden Erfindung.
30 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung.
31 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Modifikation der sechsten Ausführungsform der vorliegenden Erfindung.
32 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer weiteren Modifikation der sechsten Ausführungsform der vorliegenden Erfindung.
33 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer weiteren Modifikation der sechsten Ausführungsform der vorliegenden Erfindung.
34 ist ein Schaltplan einer Leistungsumsetzungsvorrichtung gemäß einer siebten Ausführungsform der vorliegenden Erfindung.
35 ist eine schematische Ansicht, die eine Konfiguration eines Elektrofahrzeugs gemäß einer achten Ausführungsform der vorliegenden Erfindung darstellt.
36 ist ein Schaltplan, der einen Aufwärtswandler gemäß einer achten Ausführungsform der vorliegenden Erfindung darstellt.
37 ist ein Schaltplan, der einen Gleichrichter und einen Inverter in einem Eisenbahnfahrzeug gemäß einer neunten Ausführungsform der vorliegenden Erfindung darstellt.
Beschreibung von Ausführungsformen
Ausführungsformen der vorliegenden Erfindung werden nachstehend mit Bezug auf die begleitenden Zeichnungen beschrieben. In allen Zeichnungen zur Verwendung in den Ausführungsformen sind identische Bauelemente prinzipiell durch gleiche Bezugszeichen bezeichnet, und dadurch sind genaue Beschreibungen davon weggelassen. Zusätzlich ist die Beschreibung derselben oder ähnlicher Abschnitte prinzipiell nicht wiederholt, solange es nicht in den folgenden Ausführungsformen speziell erforderlich ist. Zusätzlich ist in einzelnen Zeichnungen, die in den folgenden Ausführungsformen verwendet sind, Schraffur selbst in einer Draufsicht verwendet, um die Struktur leicht erkennbar zu machen. Außerdem ist in einzelnen Zeichnungen, die in den folgenden Ausführungsformen verwendet sind, Schraffur selbst in einer Querschnittsansicht weggelassen, um die Struktur leicht erkennbar zu machen.
Zusätzlich geben die Symbole ”–” und ”+” relative Konzentration von Störstellen an, deren Leitfähigkeitstyp der n-Typ oder p-Typ ist, und beispielsweise in dem Fall von Störstellen vom n-Typ werden die Konzentration von Störstellen in der Reihenfolge ”n^–”, ”n” und ”n⁺” höher.
[Erste Ausführungsform]
<Konfiguration der Halbleitervorrichtung>
Nachstehend wird eine Struktur eines Halbleiterchips, der eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist, mit Bezug auf die 1, 2 und 3 beschrieben. 1 ist eine Draufsicht eines Halbleiterchips, der eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist. 2 ist eine Querschnittsansicht, genommen entlang einer Linie A-A und einer Linie B-B in 1. 3 ist eine Draufsicht des Halbleiterchips, der die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist, die eine Bildungsschicht von Kontaktstellen zeigt, die eine obere Schicht eines Bereichs ist, in dem mehrere in 1 gezeigte Elemente gebildet sind.
Wie in 1 gezeigt ist, weist der Halbleiterchip 60 eine Epitaxieschicht 64 auf, die eine Driftschicht enthält, die auf einer Vorderseite eines Halbleitersubstrats auf einem Halbleitersubstrat gebildet ist. 1 stellt hauptsächlich eine Oberseite der Epitaxieschicht 64 dar, und eine Darstellung einer dünnen Gate-Isolierschicht, einer Gate-Elektrode, einer dünnen Isolierzwischenschicht, von Kontaktsteckern, Kontaktstellen und dergleichen auf der Epitaxieschicht 64 ist weggelassen. Die gesamte Struktur, die in 1 dargestellt ist, zeigt die Epitaxieschicht 64 und verschiedene Halbleiterbereiche, die auf einer Oberseite der Epitaxieschicht 64 gebildet sind, außer einer ersten Silizidschicht 95 und einer zweiten Silizidschicht 98.
Eine linke Seite von 2 stellt eine Struktur eines Anschlussbereichs 1A auf einem Ende des Halbleiterchips 60 (siehe 1), der einen SiC-MOSFET (Siliziumcarbid-MOSFET) enthält, in einer Querschnittsansicht, genommen entlang einer Linie A-A in 1 dar. Mit anderen Worten zeigt eine linke Querschnittsansicht von 2 einen Querschnitt eines Peripherieabschnitts des Halbleiterchips 60.
Außerdem stellt eine rechte Seite von 2 eine Struktur eines Elementbereichs 1B eines Mittenabschnitts des Halbleiterchips 60, der einen SiCMOSFET enthält, in einem Querschnitt, genommen entlang einer Linie B-B in 1, dar. Mit anderen Worten zeigt eine rechte Querschnittsansicht von 2 einen Querschnitt von mehreren SiCMOSFFETs (nachstehend auch einfach als ”MOSFET” bezeichnet) in einem aktiven Bereich des Halbleiterchips 60.
Wie in 1 gezeigt ist, weist die SiC-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform den Halbleiterchip 60 auf, auf dem die mehreren MOSFETs, die jeweils eine Zellenstruktur aufweisen, montiert sind. Jede Kontaktstelle, die verwendet wird, um ein Potential an eine Gate-Elektrode (nicht gezeigt) anzulegen, und ein erster Source-Bereich 81, die jeden dieser MOSFETs konfigurieren, ist in 3 dargestellt.
Wie in 3 darstellt ist, ist eine Gate-Kontaktstelle 61, an die eine Gate-Spannung aus einer externen Steuerungsschaltung (nicht gezeigt) angelegt ist, auf einer Oberseite des Halbleiterchips 60 gebildet. Die Gate-Kontaktstelle 61 ist mit einer Gate-Elektrode 92 elektrisch verbunden (siehe 2), die jeden der vorstehenden MOSFETs konfiguriert. Außerdem sind die jeweiligen Source-Bereiche der mehreren MOSFETs, die auf dem Halbleiterchip 60 gebildet sind, parallel zueinander elektrisch verbunden und mit einer Source-Kontaktstelle 62 verbunden. Mit anderen Worten ist eine Source-Kontaktstelle 62 mit den mehreren Source-Bereichen elektrisch verbunden.
Mehrere Einheitszellen 70, von denen jede eine kleinste Struktureinheit der MOSFETs ist, sind in einem Elementbereich (aktiven Bereich) 65 in der Mitte des in 1 gezeigten Halbleiterchips 60 angeordnet. Eine Gate-Spannung, die an die in 3 gezeigte Gate-Kontaktstelle 61 angelegt werden soll, ist an eine Gate-Elektrode (nicht gezeigt) jeder Einheitszelle 70 über die Gate-Kontaktstelle 61 angelegt. Die Position und Anzahl von Gate-Kontaktstellen 61, die in 3 gezeigt sind, die Form der Gate-Kontaktstelle 62 und so weiter können variieren, beeinträchtigen jedoch nicht die vorteilhaften Auswirkungen der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform.
Wie in 1 gezeigt ist, weist der Halbleiterchip 60 in Draufsicht eine rechteckige Form auf. Mit anderen Worten enthält eine äußere Umfangsfläche des Halbleiterchips 60 vier Seiten, die zwei parallele Seiten und zwei Seiten, die zu diesen zwei Seiten senkrecht sind, aufweisen. In einer Draufsicht ist ein Elementbereich 65 in der Mitte des Halbleiterchips 60 vorhanden, und ein Peripheriebereich 66 und ein Anschlussbereich 67 sind vorhanden, um die Peripherie des Elementbereichs 65 zu umgeben. Mit anderen Worten sind in der Draufsicht der Elementbereich 65, der Peripheriebereich 66 und der Anschlussbereich 67 in der genannten Reihenfolge von einer Mitte der Oberseite der Epitaxieschicht 64 zu einem Ende der Oberseite der Epitaxieschicht 64 auf dem Halbleitersubstrat, das den Halbleiterchip 60 konfiguriert, vorhanden.
Im Übrigen, wie mit Bezug auf 2 später beschrieben wird, ist der Anschlussbereich 67 ein Bereich, der den Peripheriebereich 66 enthält. Der Peripheriebereich 66 ist ein Einspeiseabschnitt zum Anlegen eines Potentials an einen JTE-Bereich (Übergangsanschlusserweiterungs-Bereich) 85, der in dem Anschlussbereich 67 gebildet ist.
Der Peripheriebereich 66, der in 1 gezeigt ist, ist ein Peripherieabschnitt des Halbleiterchips 60 und weist eine rechteckige Ringstruktur in der Draufsicht auf. Mit anderen Worten weist der Peripheriebereich 66 eine rahmenförmige Konfiguration auf, die sich entlang jeder Seite des rechteckigen Halbleiterchips 60 erstreckt. Außerdem, da der Anschlussbereich 67 ein Anschlussbereich des Halbleiterchips 60 ist, weist wie mit dem Peripheriebereich 66 der Anschlussbereich 67 eine ringförmige Struktur auf, die sich entlang jeder Seite des rechteckigen Halbleiterchips 60 erstreckt.
Die mehreren Einheitszellen 70 weisen jeweils einen ersten Wannenbereich 80, einen ersten Source-Bereich 81 und einen ersten Kontaktbereich 82 auf und sind in dem Elementbereich 65, der ein Bereich ist, der durch den Peripheriebereich 66 umgeben ist, angeordnet. Die Einheitszelle 70 ist eine kleinste Struktureinheit jedes MOSFET. Die mehreren Einheitszellen 70 sind auf der Oberseite der Epitaxieschicht 64 voneinander beabstandet. In der Draufsicht sind in jeder der Einheitszellen 70 der erste Source-Bereich 81 und der erste Wannenbereich 80 um den ersten Kontaktbereich 82 als ein Ordnungszentrum angeordnet.
Mit anderen Worten ist in der Draufsicht der erste Source-Bereich 81 gebildet, um ein Äußeres des ersten Kontaktbereichs 82 zu umgeben, und der erste Wannenbereich 80 ist ferner gebildet, um ein Äußeres des ersten Source-Bereichs 81 zu umgeben. In der Draufsicht weist jeder aus dem ersten Kontaktbereich 82, dem ersten Source-Bereich 81 und dem ersten Wannenbereich 80 eine rechteckige Struktur auf.
Der erste Kontaktbereich 82 und der erste Source-Bereich 81 sind einander benachbart, und die erste Silizidschicht 95 ist auf Oberseiten des ersten Kontaktbereichs 82 und des ersten Source-Bereichs 81 gebildet, um sich über eine Grenze zwischen dem ersten Kontaktbereich 82 und dem ersten Source-Bereich 81 zu erstrecken. Die erste Silizidschicht 95 weist eine rechteckige Struktur in der Draufsicht auf und ist angeordnet, um einen Teil einer Oberseite des ersten Source-Bereichs 81 und einer Oberseite des ersten Kontaktbereichs 82 zu bedecken. Damit die Konfiguration der Halbleitervorrichtung leichter verstanden werden kann, ist in 1 ein Bereich, in dem die erste Silizidschicht 95 gebildet ist, schraffiert.
In der Draufsicht befindet sich der gesamte erste Kontaktbereich 82 innerhalb eines Endes der ersten Silizidschicht 95. Mit anderen Worten überlappt die gesamte Oberseite des ersten Kontaktbereichs 82 mit der ersten Silizidschicht 95 in der Draufsicht, und eine Fläche der ersten Silizidschicht 95 ist größer als eine Fläche des ersten Kontaktbereichs 82. Die Fläche der ersten Silizidschicht 92 ist beispielsweise 5 μm².
In diesem Beispiel weist in der Draufsicht jede der Einheitszellen 70 eine Struktur eines regelmäßigen Quadrats auf. Die Form der Einheitszelle 70 ist jedoch nicht auf die vorstehende Konfiguration beschränkt, sondern kann rechteckig oder vieleckig sein. Außerdem sind in 1 nur fünf der Einheitszellen 70 dargestellt. Tatsächlich ist jedoch eine größere Anzahl von Einheitszellen 70 in dem Elementbereich 65 angeordnet.
Außerdem sind in diesem Beispiel mehrere Einheitszellen 70 in einer ersten Richtung ausgerichtet, die parallel zu zwei parallelen Seiten von Enden des Halbleiterchips 60 ist, und mehrere Reihen, die jeweils so bereitgestellt sind, sind in einer Richtung senkrecht zu der ersten Richtung angeordnet. Ferner sind die jeweiligen Einheitszellen 70, die ein einer zweiten Richtung einander benachbart sind, alternierend um eine halbe Periode in der ersten Richtung versetzt. Die vorliegende Erfindung ist jedoch nicht auf die vorstehende Konfiguration beschränkt, und mehrere Einheitszellen 70 können in regelmäßigen Abständen in Längs- und Querrichtung angeordnet sein. Mit anderen Worten können die mehreren Einheitszellen 70 in einer Matrix angeordnet sein.
Zusätzlich sind in dem Peripheriebereich 66 mehrere zweite Kontaktbereiche 83 auf der Oberseite der Epitaxieschicht 64 gebildet, und die zweite Silizidschicht 98 ist auf der Epitaxieschicht 64 gebildet, die die zweiten Kontaktbereiche 83 enthält. Mit anderen Worten überlappten die gesamten Oberseiten der zweiten Kontaktbereiche 83 mit der zweiten Silizidschicht 98 in der Draufsicht. Um die Konfiguration der Halbleitervorrichtung leichter zu verstehen, ist in 1 ein Bereich, in dem die zweite Silizidschicht 98 gebildet ist, schraffiert.
In der Halbleitervorrichtung der vorliegenden Ausführungsform sind in dem Peripheriebereich 66 entlang jeder von vier Seiten der äußeren Peripherie des Halbleiterchips 60 die mehreren zweiten Kontaktbereiche 83 ausgerichtet. Die mehreren zweiten Kontaktbereiche 83 sind entlang einer Ausdehnungsrichtung des Peripheriebereichs 66 ausgerichtet, und zwei Reihen aus zweiten Kontaktbereichen 83 sind in 1 gezeigt.
Wie in 1 dargestellt ist, weist der Halbleiterchip 60 (siehe 1) gemäß der vorliegenden Ausführungsform ein SiC-Substrat 63 auf, das ein hexagonales Halbleitersubstrat vom n⁺-Typ ist, und die Epitaxieschicht 64, die eine Driftschicht vom n^–-Typ enthält, die aus SiC mit einer niedrigeren Störstellenkonzentration als das SiC-Substrat 63 hergestellt ist, ist auf dem SiC-Substrat 63 gebildet. In einem Elementbereich 1B sind mehrere MOSFET-Zellenstrukturen vom n-Kanal-Typ auf der Oberseite der Epitaxieschicht 64 gebildet.
Zusätzlich ist eine Drain-Elektrode 90 der vorstehenden MOSFETs auf einer Rückseite gegenüber einer Hauptoberfläche des Halbleiterchips 60 gebildet (siehe 1). Insbesondere ist ein Drain-Bereich 84, der ein Halbleiterbereich vom n⁺-Typ ist, auf der Rückseite des SiC-Substrats 63 gebildet, und eine dritte Silizidschicht 100 ist in Kontakt mit einer Unterseite des Drain-Bereichs 84 gebildet. Mit anderen Worten ist die Rückseite des SiC-Substrats 63 mit der dritten Silizidschicht 100 bedeckt. Die Unterseite der dritten Silizidschicht 100, das heißt eine Oberfläche gegenüber der Seite des SiC-Substrats 63, ist mit der Drain-Elektrode 90 bedeckt.
In dem Elementbereich 1B sind mehrere erste Wannenbereiche 80, die Halbleiterbereiche vom p-Typ sind, mit einer vorbestimmten Tiefe von der Oberseite der Epitaxieschicht 64 gebildet. In jedem aus den ersten Wannenbereichen 80 ist ein erster Source-Bereich 81, der ein Halbleiterbereich vom n⁺-Typ ist, mit einer vorbestimmten Tiefe von der Oberseite der Epitaxieschicht 64 gebildet. Außerdem ist in jedem aus den ersten Wannenbereichen 80 ein erster Kontaktbereich 82, der ein Halbleiterbereich vom p⁺-Typ ist, mit einer vorbestimmten Tiefe von der Oberseite der Epitaxieschicht 64 gebildet. Der erste Kontaktbereich 82 ist ein Bereich, der zum Festlegen eines Potentials des Wannenbereichs vorgesehen ist, und weist im Wesentlichen dieselbe Tiefe auf wie diejenige des ersten Source-Bereichs 81. Wie in 2 gezeigt ist, ist der erste Kontaktbereich 82 von beiden Seiten zwischen den ersten Source-Bereichen 81 benachbart dem ersten Kontaktbereich 82 eingeschoben. Außerdem sind sowohl eine Unterseite des ersten Kontaktbereichs 82 als auch eine Unterseite und Seitenflächen des ersten Source-Bereichs 81 mit den ersten Wannenbereichen 80 bedeckt.
Die Oberseite der Epitaxieschicht 64 ist mit den mehreren Einheitszellen 70 gebildet, die jeweils die ersten Wannenbereiche 80, den ersten Source-Bereich 81 und den ersten Kontaktbereich 82 aufweisen, und die jeweiligen Einheitszellen 70 sind voneinander beabstandet. Die Gate-Elektrode 92 ist über der Epitaxieschicht 64 durch eine dünne Gate-Isolierschicht 91 zwischen den jeweiligen benachbarten Einheitszellen 70 gebildet, und eine Oberseite eines Endes der dünnen Gate-Isolierschicht 91 und Seitenwände und eine Oberseite der Gate-Elektrode 92 sind mit einer dünnen Isolierzwischenschicht bedeckt 93. In jeder Öffnung zwischen den benachbarten dünnen Isolierzwischenschichten 93, die die jeweiligen Gate-Elektroden 92 bedeckt, sind der erste Kontaktbereich 82 und der erste Source-Bereich 81 nicht mit der dünnen Gate-Isolierschicht 91, der Gate-Elektrode 92 und der dünnen Isolierzwischenschicht 93 bedeckt. Mit anderen Worten weisen die dünne Gate-Isolierschicht 91, die Gate-Elektrode 92 und die dünne Isolierzwischenschicht 93 die Öffnung auf, die die Oberseite jeder Einheitszelle 70 erreicht, und in einem Boden der Öffnung sind der erste Kontaktbereich 82 und der erste Source-Bereich 81 freigelegt.
Die erste Silizidschicht 95 ist in einer Öffnung 68 der dünnen Isolierzwischenschicht 93 in dem Elementbereich 1B gebildet, das heißt auf den jeweiligen Oberflächen eines Teils des ersten Source-Bereichs 81 und des ersten Kontaktbereichs 82, die in dem Boden des Kontaktlochs freigelegt sind. Ein Kontaktstecker 94 ist in die Öffnung 68 der ersten Silizidschicht 95 eingebettet, der in Kontakt mit einem Teil des ersten Source-Bereichs 81 und des ersten Kontaktbereichs 82 kommt. Die jeweiligen Kontaktstecker 94, die in die mehreren Öffnungen 68 eingebettet sind, sind mit einer Source-Verdrahtungselektrode 96, die auf der dünnen Isolierzwischenschicht 93 gebildet ist, integriert. Die Source-Verdrahtungselektrode 96 ist mit den Source-Kontaktstellen 62 elektrisch verbunden (siehe 3). In diesem Beispiel ist eine Oberseite der Source-Verdrahtungselektrode 96 von einer dünnen Passivierungsschicht 99 freigelegt, die später beschrieben wird und die die Source-Kontaktstellen 62 konfiguriert.
Der Teil des ersten Source-Bereichs 81 und des ersten Kontaktbereichs 82 sind mit dem Kontaktstecker 94 über die erste Silizidschicht 95 mit einer ohmschen Eigenschaft elektrisch verbunden. Somit sind der Teil des ersten Source-Bereichs 81 und des ersten Kontaktbereichs 82 mit der Source-Kontaktstelle 62 über die erste Silizidschicht 95, den Kontaktstecker 94 und die Source-Verdrahtungselektrode 96 verbunden. Ähnlich ist die Gate-Elektrode 92 mit dem Kontaktstecker in einem nicht gezeigten Bereich verbunden, und die Gate-Elektrode 92 ist mit der Gate-Kontaktstelle 61 (siehe 3) über den Kontaktstecker und die Gate-Verdrahtungselektrode elektrisch verbunden.
In einem Anschlussbereich 1A sind die dünne Isolierzwischenschicht 93 und die Source-Verdrahtungselektrode 96 mit der dünnen Passivierungsschicht 99 bedeckt. Im Gegensatz dazu ist eine Oberseite der Source-Verdrahtungselektrode 96 in dem Elementbereich 1B von der dünnen Passivierungsschicht 99 freigelegt. In einem Teilbereich des Elementbereichs 1B, der nicht gezeigt ist, ist die Oberseite der Gate-Verdrahtungselektrode, die mit der Gate-Elektrode verbunden ist, von der dünnen Passivierungsschicht 99 freigelegt und konfiguriert die Gate-Kontaktstelle 61 (siehe 3).
Jeder der MOSFETs, die in dem Halbleiterchip gemäß der vorliegenden Ausführungsform gebildet sind, enthält wenigstens die Gate-Elektrode 92, den ersten Source-Bereich 81 und den Drain-Bereich 84. Beim Betreiben des MOSFET wird eine vorbestimmte Spannung an die Gate-Elektrode 92 angelegt, um den MOSFET anzuschalten, und als ein Ergebnis davon fließt ein Strom von dem Drain mit dem höheren Potential zu der Source mit dem niedrigeren Potential. Ein Kanalbereich des gegenständlichen MOSFET ist in einem oberen Abschnitt des ersten Wannenbereichs 80, der ein Halbleiterbereich vom p-Typ ist, gebildet. Mit anderen Worten fließt ein Strom, wenn der MOSFET angesteuert wird, von der Drain-Elektrode 90, tritt durch einen Bereich hindurch, der in der Epitaxieschicht 64 und in der Nähe einer dünnen Gate-Isolierschicht 31 ist, tritt durch einen Bereich hindurch, der in dem ersten Wannenbereich 80 in der Nähe der Oberseite der Epitaxieschicht 64 und unmittelbar unterhalb der Gate-Elektrode 92 ist, und fließt in den ersten Source-Bereich 81.
In dem Anschlussbereich 1A sind die mehreren zweiten Kontaktbereiche 83, die Halbleiterbereiche vom p⁺-Typ sind, mit einer vorbestimmten Tiefe von der Oberseite der Epitaxieschicht 64 ausgerichtet. Außerdem ist in dem Anschlussbereich 1A der JTE-Bereich 85, der der Halbleiterbereich vom p-Typ ist, mit einer vorbestimmten Tiefe von der Oberseite der Epitaxieschicht 64 gebildet. Der JTE-Bereich 85 ist tiefer gebildet als die zweiten Kontaktbereiche 83, und die mehren zweiten Kontaktbereiche 83 sind in dem JTE-Bereich 85 gebildet. Mit anderen Worten sind der Boden und die Seitenwände jedes zweiten Kontaktbereichs 83 mit dem JTE-Bereich 85 bedeckt.
Jeder aus den zweiten Kontaktbereichen 83 ist ein Bereich, der zum Festlegen eines Potentials des Anschlussbereichs gebildet ist, und außerdem ein Bereich zum Anlegen eines Potentials an den JTE-Bereich 85. Mit anderen Worten ist eine elektrische Felddichte in einem Anschlussbereich, wenn eine Umkehrspannung angelegt wird, durch Anlegen des Potentials an den JTE-Bereich 85 über den zweiten Kontaktbereich 83 reduziert, und eine Durchbruchspannung des Halbleiterchips kann an einer hohen Spannung gehalten werden. In diesem Beispiel wird eine Struktur beschrieben, in der der JTE-Bereich als eine Anschlussstruktur des Halbleiterchips gebildet ist. Um ein elektrisches Feld des Halbleiterchips zu reduzieren, kann die Anschlussstruktur beispielsweise eine FLR-Struktur (Feldbegrenzungsring-Struktur) sein, die mehrere Halbleiterbereiche vom p-Typ aufweist, von denen jeder den Elementbereich ringförmig in Draufsicht umgibt.
Die zweiten Kontaktbereiche 83 weisen die gleiche Störstellenkonzentration wie die ersten Kontaktbereiche 82 auf, und eine Fläche jedes zweiten Kontaktbereichs 83 in der Draufsicht ist gleich der oder kleiner als eine Fläche jedes ersten Kontaktbereichs 82. Die dünne Isolierzwischenschicht 93 ist durch eine dünne Isolierschicht 89 über der Epitaxieschicht 64 auf der peripheren Stirnseite des Halbleiterchips in Bezug auf den Bereich gebildet, in dem der zweite Kontaktbereich 83 gebildet ist. In dem Anschlussbereich 1A weisen die dünne Isolierzwischenschicht 93 und die dünne Isolierschicht 89 eine Öffnung 69 auf, und in einem Boden der Öffnung 69 sind die jeweiligen Oberseiten der zweiten Kontaktbereiche 83 und des JTE-Bereichs 85 von der dünnen Isolierzwischenschicht 93 und der dünnen Isolierschicht 89 freigelegt. Der Peripheriebereich 66, der in 1 gezeigt ist, ist durch die Öffnung 69 der dünnen Isolierzwischenschicht 93, die in 2 gezeigt ist, definiert.
Im Übrigen sind sowohl in einem Fall, in dem die Störstellenkonzentration der zweiten Kontaktbereiche 83 nicht gleich der Störstellenkonzentration der ersten Kontaktbereiche 82 ist, als auch in einem Fall, wenn erstere gleich der letzteren ist, die Störstellenkonzentrationen der jeweiligen Bereiche beispielsweise 1 × 10¹⁸ cm^–3 bis 1 × 10²⁰ cm^–3, Außerdem ist die Fläche der zweiten Kontaktbereiche 83 in der Draufsicht beispielsweise 1,5 μm² oder weniger.
In dem Anschlussbereich 1A ist die Öffnung 69 der dünnen Isolierzwischenschicht 93 mit einem Kontaktstecker 97 eingebettet, und die zweite Silizidschicht 98 ist auf dem Boden der Öffnung 69 gebildet. Mit anderen Worten kommen am Boden der Öffnung 69 die Oberseite der zweiten Kontaktbereiche 83 und die Oberseite des JTE-Bereichs 85 über die zweite Silizidschicht 98 in indirekten Kontakt mit dem Kontaktstecker 97. Die zweiten Kontaktbereiche 83 sind mit dem Kontaktstecker 97 über die zweite Silizidschicht 98 mit einer ohmschen Eigenschaft elektrisch verbunden.
Der Kontaktstecker 97 ist mit der Source-Verdrahtungselektrode 96 auf der dünnen Isolierzwischenschicht 93 integriert. Außerdem sind die Kontaktstecker 94, 97 und die Source-Verdrahtungselektrode 96 in dem Anschlussbereich 1A und dem Elementbereich 1B miteinander integriert und sind aus einer dünnen Metallschicht gebildet. Deshalb sind die zweiten Kontaktbereiche 83 mit jeder Source-Kontaktstelle (siehe 3) über die zweite Silizidschicht 98, den Kontaktstecker 97 und die Source-Verdrahtungselektrode 96 elektrisch verbunden.
In diesem Beispiel kommen in der Öffnung 69 der dünnen Isolierzwischenschicht 93 in dem Peripheriebereich 66 (siehe 1), das heißt dem Anschlussbereich 1A, der Kontaktstecker 97 und die Epitaxieschicht 64 über die zweite Silizidschicht 98 in indirekten Kontakt miteinander, jedoch ein Abschnitt, in dem eine hervorragende ohmsche Eigenschaft in der Öffnung 69 erhalten werden kann, ist nur ein Abschnitt, in dem der Kontaktstecker 97 und jeder zweite Kontaktbereich 83 über die zweite Silizidschicht 98 in indirekten Kontakt miteinander kommen. Mit anderen Worten weil die Epitaxieschicht 64 in einem Bereich, in dem jeder zweite Kontaktbereich 83 nicht gebildet ist, innerhalb der Öffnung 69 keine ausreichend hohe Störstellenkonzentration aufweist, können die hervorragenden ohmschen Eigenschaften nicht zwischen dem Kontaktstecker 97 und der zweiten Silizidschicht 98 erhalten werden. Deshalb fließt ein Strom zwischen dem Kontaktstecker 97 und jedem zweiten Kontaktbereich 83, aber es fließt kaum ein Strom zwischen dem Kontaktstecker 97 und der Epitaxieschicht 64, in der der zweite Kontaktbereich 83 nicht gebildet ist.
Wie vorstehend beschrieben ist die erste Silizidschicht 95 zwischen die ersten Kontaktbereiche 82 und den Kontaktstecker 94, der unmittelbar oberhalb der ersten Kontaktbereiche 82 gebildet ist, eingeschoben, und die zweite Silizidschicht 98 ist zwischen die zweiten Kontaktbereiche 83 und den Kontaktstecker 97, der unmittelbar oberhalb der zweiten Kontaktbereiche 83 gebildet ist eingeschoben.
In der vorliegenden Ausführungsform fließt, wenn das Potential an die ersten Kontaktbereiche 82 angelegt wird, ein pn-Strom in einem pn-Übergang einer internen Diode in dem MOSFET. Außerdem fließt, wenn das Potential an die zweiten Kontaktbereiche 83 angelegt wird, ein pn-Strom in einem pn-Übergang einer internen Diode in dem Anschlussbereich 1A. In der vorliegenden Spezifikation repräsentiert die interne Diode in dem MOSFET beispielsweise einen pn-Übergangsabschnitt zwischen den ersten Wannenbereichen 80 vom p-Typ, die mit den ersten Kontaktbereichen 82 vom p⁺-Typ und der Epitaxieschicht 64 vom n^–-Typ verbunden ist. Außerdem repräsentiert in der vorliegenden Spezifikation die interne Diode in dem Anschlussbereich 1A beispielsweise einen pn-Übergangsabschnitt zwischen den ersten JTE-Bereich 85 vom p-Typ, der mit den zweiten Kontaktbereichen 83 vom p⁺-Typ und der Epitaxieschicht 64 vom n^–-Typ verbunden ist. Im Übrigen ist in der vorliegenden Spezifikation der Strom, der in dem pn-Übergang innerhalb des Substrats, das die Epitaxieschicht 64 enthält, fließt, als ”pn-Strom” bezeichnet.
Als Nächstes werden die vorteilhaften Auswirkungen der Halbleitervorrichtung gemäß der ersten Ausführungsform mit Bezug auf die 16, 17 und 38 beschrieben.
16 ist ein schematisches Diagramm der Epitaxieschicht auf dem Halbleitersubstrat zum Darstellen des Stapelfehlers vom Shockley-Typ, der in der Epitaxieschicht auf dem Halbleitersubstrat erzeugt ist. Eine rechte Seite von 16 stellt eine Draufsicht eines Stapelfehlers vom Shockley-Typ dar, der in der Epitaxieschicht erzeugt ist. 16 stellt eine schematische perspektivische Ansicht eines SiC-Halbleitersubstrats (Wafers) dar, in dem ein teilweise rechteckiger Abschnitt des Halbleitersubstrats in der Mitte des SiC-Halbleitersubstrats gezeigt ist. Eine Ellipse, die auf einer linken Seite von 16 gezeigt ist, stellt eine Epitaxieschicht dar, die die Epitaxieschicht angibt, und eine Darstellung des Halbleitersubstrats unterhalb der Epitaxieschicht ist weggelassen.
17 ist eine Querschnittsansicht des Halbleitersubstrats und der Epitaxieschicht, die zur Darstellung verschiedener in der Epitaxieschicht erzeugten Defekte verwendet ist. 17 stellt einen Querschnitt des Halbleitersubstrats und der Epitaxieschicht auf dem Halbleitersubstrat dar. In 17 ist zur Vereinfachung des Verstehens der Konfiguration von in dem Substrat erzeugten Defekten das Schraffieren weggelassen. 38 ist eine Draufsicht der Halbleitervorrichtung, die als ein Vergleichsbeispiel dargestellt ist.
In der Halbleitervorrichtung, in der die Epitaxieschicht auf dem SiC-Halbleitersubstrat gebildet ist, wie in 16 dargestellt ist, wird als ein Verfahren zum epitaktischen Wachsen von SiC ein Stufenflusswachsen auf einer Oberfläche verwendet, in dem eine Kristallachse einige wenige Grad von einer {0001}-Basisebene in einer <11-20>-Richtung geneigt ist. Aus diesem Grund breitet sich eine Basisebenenversetzung (BPD), die in dem SiC-Kristall vorhanden ist und einen Kern eines Stapelfehlerwachsens bildet, entlang der {0001}-Basisebene in eine epitaktisch gewachsene Epitaxieschicht (Driftschicht) aus. Die BPD in dem Kristall der Epitaxieschicht 64 wird von einem Ursprung N1 der Substratseite (nicht gezeigt) in zwei aus einer Teilversetzung SIT vom Shockley-Typ, die einen Si-Kern aufweist, und einer Teilversetzung CT vom Shockley-Typ, die einen C-Kern aufweist, aufgespalten.
In dieser Situation, wenn Elektronen und Löcher, die durch die Anregung des pn-Übergangs der Epitaxieschicht 64 in der BPD kombiniert werden, bewegt sich die Teilversetzung SIT vom Shockley-Typ, die den Si-Kern aufweist, entlang der {0001}-Basisebene in eine Richtung, um den Stapelfehler vom Shockley-Typ mit Hilfe der freigesetzten Energie zu erweitern. Ein Oberflächendefekt, der als ”Stapelfehler vom Shockley-Typ” bezeichnet ist, wird in einem Abschnitt zwischen den zwei Teilversetzungen vom Shockley-Typ erzeugt.
Wie in 16 gezeigt ist, durchdringt, nachdem der Stapelfehler SD vom Shockley-Typ in dem Substrat (nicht gezeigt) erzeugt worden ist, der Stapelfehler SD vom Shockley-Typ die Driftschicht von der Unterseite der Epitaxieschicht 64, das heißt der Oberfläche der Epitaxieschicht 64 auf der Substratseite, und erreicht die Oberseite der Epitaxieschicht 64. In diesem Beispiel ist ein Stapelfehler SD vom Shockley-Typ, der ein Oberflächendefekt ist, zur Vereinfachung des Verstehens schraffiert.
Wie in einer Draufsicht der rechten Seite in 16 gezeigt ist, ist in der Draufsicht ein Winkel, der zwischen der Teilversetzung SIT vom Shockley-Typ, die den Si-Kern aufweist, und der Teilversetzung CT vom Shockley-Typ, die den C-Kern aufweist, 60 Grad.
Weil das SiC-Leistungselement ein vertikales Element ist, in dem ein Strom von der Driftschichtoberfläche zu der Rückseite hin fließt, ist ein Strompfad im Wesentlichen senkrecht zu der {0001}-Basisebene. Der Stapelfehler SD vom Shockley-Typ verhält sich wie eine Quantenwanne hinsichtlich der <0001>-Richtung, fängt Elektronen ein und wirkt als eine Lochfalle. Aus diesem Grund wird in dem Stapelfehler SD vom Shockley-Typ, weil die Rekombination von Elektronen mit Löchern vorangetrieben wird, keine ausreichende Leitfähigkeitsmodulation erhalten. Eine Ladungsträgerdichte um den Stapelfehler SD vom Shockley-Typ ist um etwa eine Stelle kleiner als in einem normalen Bereich. Aufgrund eines Unterschieds in der Ladungsträgerdichte wird der Bereich, der den Stapelfehler SD vom Shockley-Typ enthält, zu einer Schicht mit höherem Widerstand als der normale Bereich, und der Strom fließt mit der Vermeidung des Stapelfehlers SD vom Shockley-Typ. Aus diesem Grund wird die Stromdichte mit der Reduzierung der Fläche, in der der Strom fließt, erhöht, und die Vorwärtsspannung (Spannung im eingeschalteten Zustand) wird mit dem Ablauf der Anregungszeit erhöht.
Als der Liniendefekt, der in dem Kristall von 4H-SiC vorhanden ist, das in der Herstellung der Vorrichtung verwendet wird, sind Durchschraubenversetzung (TSD: ”Threading Screw Dislocation”) und eine Schraubenrandversetzung (TED: ”Threading Edge Dislocation”) zusätzlich zu der vorstehend genannten BPD vorhanden. Ein Zustand der Ausbreitung in dem epitaxialen Wachsen des Liniendefekts, der in dem Substrat enthalten ist, ist in 17 gezeigt. In 17 ist die BPD durch durchgezogene Linien angegeben, die TSD ist durch gestrichelte Linien angegeben und die TED ist durch gepunktete Linien angegeben.
Wie durch die durchgezogenen Linien in 17 angegeben, ist eine große Anzahl von BPDs, die eine Erhöhung der Vorwärtsspannung verursachen, auf dem SiC-Substrat 63 vorhanden, und die meisten der BPDs werden während des epitaxialen Wachsens in die TED umgesetzt und zu der Epitaxieschicht 64 verbreitet. Eine kleine Anzahl von BPDs wird durch die Epitaxieschicht 64 so übernommen, wie sie sind. Mit anderen Worten können die BPDs selbst in der Epitaxieschicht 64 nicht in die TED umgesetzt werden.
Die TED ist eine Ausbreitung der Versetzung in eine Richtung senkrecht zu der Hauptoberfläche des SiC-Substrats 63 und verursacht kaum eine Erhöhung der Vorwärtsspannung der Halbleitervorrichtung. Deshalb beeinflusst im Vergleich zur BPD die TED kaum die Eigenschaften der Halbleitervorrichtung ungünstig. Als ein Verfahren zum Verhindern des Auftretens des Stapelfehlers vom Shockley-Typ ist es denkbar, die BPD-Dichte in der Epitaxieschicht 64 zu verringern, und die Verringerung der BPD-Dichte wird durch Verbessern der Umsetzungseffizienz von der BPD zu der TED realisiert. Selbst wenn die Umsetzungswahrscheinlichkeit von der BPD zu der TED gesteigert wird, ist es jedoch schwierig, die Ausbreitung der BPD in die Epitaxieschicht 64 vollständig zu verhindern. Ferner ist selbst in der Umsetzung von der BPD zu der TED in der Pufferschicht ein Problem vorhanden, dass der Stapelfehler vom Shockley-Typ wächst.
Wie vorstehend beschrieben ist, ist es schwierig, alle BPD, die in dem Halbleitersubstrat erzeugt werden, in die TEDs in der Epitaxieschicht umzusetzen. Außerdem ist es sogar in der Umsetzung von der BPD in die TED in der Pufferschicht, weil der Stapelfehler vom Shockley-Typ wächst, schwierig, ein Ansteigen der Vorwärtsspannung aufgrund der Anregung des pn-Übergangs vollständig zu verhindern. Es ist jedoch in der pn-Diode oder dem IGBT für hohe Durchbruchspannung notwendig, den pn-Übergang zur Verringerung des Leitungsverlusts anzuregen. Außerdem ist in einem Leistungsmodul vollständig aus SiC, in dem die Transistoren und die Dioden in eine SiC-Art gebracht werden, wenn eine diodenfreie Konfiguration ausgeführt wird, weil es notwendig ist, den pn-Übergang der internen Diode in dem MOSFET anzuregen, ein Problem mit einem Anstieg der Vorwärtsspannung des SiC-Elements vorhanden.
Der Anstieg der Vorwärtsspannung repräsentiert einen Anstieg der Spannung, die erforderlich ist, wenn ein vorbestimmter Stromwert in der Halbleitervorrichtung fließen soll. Mit anderen Worten führt der Anstieg der Vorwärtsspannung zu der Verhinderung von Stromsparen in der Halbleitervorrichtung. Zudem wird, weil ein Anstieg der vorstehenden Vorwärtsspannung bedeutend wird, wenn eine größere Strommenge in den pn-Übergang innerhalb der SiC-Halbleitervorrichtung fließt, die Vorwärtsspannung mit dem Ablauf der Anregungszeit der Halbleitervorrichtung erhöht. Deshalb können, wenn eine große Strommenge lokal in dem Halbleiterchip fließt, die Eigenschaften der Halbleitervorrichtung nicht über eine lange Zeitspanne aufrechterhalten werden, was zu einem Problem führt, dass die Lebensdauer der Halbleitervorrichtung kürzer wird.
Im Gegensatz dazu fließt in der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform, die in den 1 und 2 gezeigt ist, wenn die interne Diode des MOSFET arbeitet, ein pn-Strom in den ersten Kontaktbereichen 82, die mit der Source-Verdrahtungselektrode 96 über die erste Silizidschicht 95 auf ohmsche Weise verbunden sind, und den zweiten Kontaktbereichen 83, die mit der Source-Verdrahtungselektrode 96 über die zweite Silizidschicht 98 auf ohmsche Weise verbunden sind. In einem Abschnitt, in dem zweite Kontaktbereiche 83 in den Peripheriebereich 66 nicht gebildet sind, weil die Störstellenkonzentration nicht ausreichend höher ist, können die hervorragenden ohmschen Eigenschaften nicht erhalten werden, und der pn-Strom fließt kaum. Deshalb ist ein Bereich, in dem der pn-Strom innerhalb des Peripheriebereichs 66 fließt, auf einen Bereich begrenzt, in dem die zweiten Kontaktbereiche 83 über die zweite Silizidschicht 98 mit der Source-Verdrahtungselektrode 96 verbunden sind.
Die gegenwärtigen Erfinder haben erkannt, dass die mehreren Kontaktbereiche nicht wie in der vorliegenden Ausführungsform in dem Peripheriebereich vorgesehen sind, sondern dass die Vorwärtsspannung dazu neigt, in der folgenden Konfiguration erheblich anzusteigen. Mit anderen Worten haben die gegenwärtigen Erfinder erkannt, dass dann, wenn ein Kontaktbereich, der entlang dem Peripheriebereich umläuft, in Kontakt mit einer Silizidschicht gebracht wird, die entlang dem Peripheriebereich umläuft, um einen kontinuierlichen Kontaktbereich aus dem Kontaktbereich und der Silizidschicht zu bilden, der entlang dem Peripheriebereich umläuft, weil die große Menge des pn-Stroms lokal leicht in dem Peripheriebereich fließt und der Shockley-Fehler erheblich wächst, die Vorwärtsspannung bemerkenswert einfach ansteigt.
Im Gegensatz dazu ist in dem Peripheriebereich 66 gemäß der vorliegenden Ausführungsform, da ein Bereich, in dem die zweiten Kontaktbereiche 83 und die zweite Silizidschicht 98 in Kontakt miteinander kommen, in mehrere Unterbereiche aufgeteilt ist, der pn-Strom in dem Peripheriebereich 66 begrenzt, und es kann verhindert werden, dass der pn-Strom weithin lokal in dem Peripheriebereich 66 fließt. Mit der vorstehenden Konfiguration kann das lokale Wachsen des Stapelfehlers vom Shockley-Typ verhindert werden, und schneller Anstieg der Vorwärtsspannung kann unterdrückt werden. Deshalb kann, weil die Eigenschaften des stromsparenden Halbleitelements, das ermöglicht, dass ein gewünschter Strom bei einer niedrigen angelegten Spannung fließt, über eine lange Zeitspanne aufrecht erhalten werden können, die Leistungsfähigkeit der Halbleitervorrichtung verbessert sein.
Ferner ist in der vorliegenden Ausführungsform eine Fläche, in der die zweiten Kontaktbereiche 83 und die zweite Silizidschicht 98 miteinander in Kontakt kommen, in der Draufsicht gleich der oder kleiner als die Fläche, in der die ersten Kontaktbereiche 82 und die erste Silizidschicht 95 in Kontakt miteinander kommen. Deshalb ist, weil die Fließfähigkeit des pn-Stroms in dem Peripheriebereich 66 zu dem Elementbereich 65 begrenzt ist, die Verteilung der Menge des pn-Stroms, der in dem Elementbereich 65 und dem Peripheriebereich 66 fließt, optimiert, und es kann ferner verhindert werden, dass der pn-Strom lokal weithin in dem Peripheriebereich 66 fließt.
Außerdem sind in der vorliegenden Ausführungsform die mehreren zweiten Kontaktbereiche 83 gleichmäßig in dem Peripheriebereich 66 angeordnet, und als ein Ergebnis davon kann die Verteilung des pn-Stroms ausgeglichen werden, die Eigenschaften können über eine längere Zeitspanne aufrecht erhalten werden und die Leistungsfähigkeit der Halbleitervorrichtung kann verbessert sein.
<Verfahren zum Herstellen der Halbleitervorrichtung>
Ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform wird in der Reihenfolge der Schritte mit Bezug auf die 4 bis 13 beschrieben. Die 4 bis 13 stellen jeweils einen Querschnitt des Anschlussbereichs 1A, der der Peripheriebereich der Halbleitervorrichtung ist, auf einer linken Seite der Figur dar, und stellen einen Querschnitt des Elementbereichs 1B, in dem die MOSFETs gebildet sind, auf der rechten Seite der Figur dar.
Zuerst wird, wie in 4 gezeigt ist, ein SiC-Substrat 63 vom n⁺-Typ vorbereitet. Die Störstellen vom n-Typ werden in das SiC-Substrat 63 mit einer relativ hohen Konzentration eingeführt. Die Störstellen vom n-Typ sind beispielsweise Nitrid (N), und die Störstellenkonzentration der Störstellen vom n-Typ ist beispielsweise 1 × 10¹⁸ bis 1 × 10²¹ cm^–3. Eine Hauptoberfläche des SiC-Substrats 63 ist beispielsweise eine {0001}-Oberfläche.
Als Nächstes wird die Epitaxieschicht 64, die die Halbleiterschicht vom n^–-Typ aus SiC ist, auf der Hauptoberfläche des SiC-Substrats 63 durch eine epitaxiale Wachstumstechnik gebildet. Die Störstellen vom n-Typ, deren Störstellenkonzentration niedriger ist als in dem SiC-Substrat 63, werden in die Epitaxieschicht 64 eingeführt. Die Störstellenkonzentration der Epitaxieschicht 64 hängt von einer dem Nennwert entsprechenden Durchbruchspannung des Elements ab und ist beispielsweise 1 × 10¹⁴ bis 1 × 10¹⁷ cm^–3. Eine Dicke der Epitaxieschicht 64 ist beispielsweise 3 bis 80 μm.
Als Nächstes wird, wie in 5 gezeigt ist, eine Maske 10 auf einer Oberseite der Epitaxieschicht 64 gebildet. Die Maske 10 ist eine dünne Schicht, die einen Teil der Oberseite der Epitaxieschicht 64 in dem Anschlussbereich 1A freilegt. Eine Dicke der Maske 10 ist beispielsweise 0,5 bis 5,0 μm. Die Maske 10 wird beispielsweise aus SiO₂ (Siliziumoxid) oder Photoresist hergestellt.
Als Nächstes werden die Störstellen vom p-Typ (beispielsweise Aluminium (Al)) in die Epitaxieschicht 64, von der ein oberer Abschnitt mit der Maske 10 gebildet ist, ionenimplantiert. Als ein Ergebnis wird der JTE-Bereich 85, der der Halbleiterbereich vom p-Typ ist, auf der Oberseite der Epitaxieschicht 64 in dem Anschlussbereich 1A gebildet. Eine Tiefe des JTE-Bereichs 85 von der Oberseite der Epitaxieschicht 64 ist beispielsweise ungefähr 0,5 bis 2,0 μm. Außerdem ist die Störstellenkonzentration des JTE-Bereichs 85 beispielsweise 1 × 10¹⁶ bis 5 × 10¹⁷ cm^–3.
Als Nächstes wird, wie in 6 gezeigt ist, nach dem Entfernen der Maske 10 eine Maske 11 auf der Oberseite der Epitaxieschicht 64 gebildet. Die Maske 11 ist eine dünne Schicht zum Freilegen mehrerer Orte auf der Oberseite der Epitaxieschicht 64. Eine Dicke der Maske 11 ist beispielsweise etwa 1,0 bis 5,0 μm. Die Maske 11 wird beispielsweise aus SiO₂ oder Photoresist hergestellt.
Als Nächstes werden die Störstellen vom p-Typ (beispielsweise Aluminium (Al)) in die Epitaxieschicht 64, von der ein oberer Abschnitt mit der Maske 11 gebildet ist, ionenimplementiert. Mit der vorstehenden Konfiguration werden mehrere erste Wannenbereiche 80, die Halbleiterbereiche vom p-Typ sind, auf der Oberseite der Epitaxieschicht 64 in dem Elementbereich 1B gebildet. Eine Tiefe der ersten Wannenbereiche 80 von der Oberseite der Epitaxieschicht 64 ist beispielsweise ungefähr 0,5 bis 2,0 μm. Außerdem ist die Störstellenkonzentration der ersten Wannenbereiche 80 beispielsweise 1 × 10¹⁶ bis 1 × 10¹⁹ cm^–3.
Als Nächstes wird, wie in 7 gezeigt ist, nach dem Entfernen der Maske 11 eine Maske 12 auf einer Oberseite der Epitaxieschicht 64 gebildet. Eine Dicke der Maske 12 ist beispielsweise etwa 0,5 bis 2,0 μm. Die Maske 12 wird beispielsweise aus SiO₂ oder Photoresist hergestellt.
Als Nächstes werden die Störstellen vom p-Typ (beispielsweise Nitrid (N)) in die Epitaxieschicht 64, von der ein oberer Abschnitt mit der Maske 12 gebildet ist, ionenimplantiert. Mit der vorstehenden Konfiguration werden die mehreren ersten Source-Bereiche 81, die die Halbleiterbereiche vom n⁺-Typ sind, auf der Oberseite der Epitaxieschicht 64 gebildet. Jeder aus den ersten Wannenbereichen 80 wird in der Mitte des ersten Wannenbereichs 80 in Draufsicht gebildet. Eine Tiefe jedes ersten Source-Bereichs 81 von der Oberseite der Epitaxieschicht 64 ist beispielsweise ungefähr 0,05 bis 1,0 μm. Außerdem ist die Störstellenkonzentration des ersten Source-Bereichs 81 beispielsweise 1 × 10¹⁸ bis 1 × 10²⁰ cm^–3.
Als Nächstes wird, wie in 8 gezeigt ist, nach dem Entfernen der Maske 12 eine Maske 13 auf der Oberseite der Epitaxieschicht 64 gebildet. Eine Dicke der Maske 13 ist beispielsweise etwa 0,5 bis 2,0 μm. Die Maske 13 wird beispielsweise aus SiO₂ oder Photoresist hergestellt.
Als Nächstes werden die Störstellen vom p-Typ (beispielsweise Aluminium (Al)) in die Epitaxieschicht 64, von der ein oberer Abschnitt mit der Maske 13 gebildet ist, ionenimplantiert. Mit der vorstehenden Konfiguration werden die mehreren ersten Kontaktbereiche 82, die Halbleiterbereiche vom p⁺-Typ sind, auf der Oberseite der Epitaxieschicht 64 in dem Elementbereich 1B gebildet, und die mehreren zweiten Kontaktbereiche 83, die die Halbleiterbereiche vom p⁺-Typ sind, werden auf der Oberseite der Epitaxieschicht 64 in dem Elementbereich 1A gebildet. Jeder aus den ersten Kontaktbereichen 82 wird in der Mitte jedes ersten Source-Bereichs 81 in Draufsicht gebildet. Die zweiten Kontaktbereiche 83 werden auf der Oberseite des JTE-Bereichs 85 gebildet. Auf diese Weise werden die mehreren voneinander getrennten Kontaktbereiche in dem Peripheriebereich 66 gebildet.
Die Tiefen der ersten Kontaktbereiche 82 und der zweiten Kontaktbereiche 83 von der Oberseite der Epitaxieschicht 64 sind beispielsweise etwa 0,05 bis 2,0 μm. Außerdem sind die Störstellenkonzentrationen der ersten Kontaktbereiche 82 und der zweiten Kontaktbereiche 83 beispielsweise 1 × 10¹⁸ bis 1 × 10²⁰ cm^–3. In diesem Beispiel ist eine Fläche jedes zweiten Kontaktbereichs 83 in der Draufsicht gleich einer oder kleiner als eine Fläche jedes ersten Kontaktbereichs 82.
Als Nächstes wird, wie in 9 gezeigt ist, nach dem Entfernen der Maske 13 eine Maske 14, die eine dünne Schutzschicht ist, auf der Oberseite der Epitaxieschicht 64 gebildet. Danach werden die Störstellen vom n-Typ (beispielsweise Nitrid (N)) in die Rückseite des SiC-Substrats 63 ionenimplantiert. Mit der vorstehenden Konfiguration wird der Drain-Bereich 84, der der Halbleiterbereich vom n⁺-Typ ist, auf der Rückseite des SiC-Substrats 63 gebildet. Eine Tiefe des Drain-Bereichs 84 von der Rückseite des SiC-Substrats 63 bis beispielsweise etwa 0,05 bis 2,0 μm. Die Störstellenkonzentration des Drain-Bereichs 84 ist 1 × 10¹⁹ bis 1 × 10²¹ cm^–3.
Als Nächstes werden, obwohl nicht gezeigt, alle Masken entfernt, und eine dünne Kohlenstoffschicht (C-Schicht) wird aufgebracht, um in Kontakt mit jeder aus der Oberseite der Epitaxieschicht 64 und der Rückseite des SiC-Substrats 63 zu kommen, beispielsweise über eine Plasma-CVD-Technik (chemische Plasma-Gasphasenabscheidungs-Technik). Eine Dicke der dünnen Kohlenstoffschicht (C-Schicht) ist beispielsweise etwa 0,03 bis 0,05 μm. Nachdem die Oberseite der Epitaxieschicht 64 und die Rückseite des SiC-Substrats 63 mit der dünnen Kohlenstoffschicht (C-Schicht) auf die vorstehend beschriebene Weise beschichtet worden sind, wird das Produkt einer Wärmebehandlung bei einer Temperatur von 1500°C oder höher für etwa 2 bis 3 Minuten unterzogen. Mit der vorstehenden Verarbeitung werden die jeweiligen Störstellen, die in die Oberseite der Epitaxieschicht 64 und die Rückseite des SiC-Substrats 63 ionenimplantiert worden sind, aktiviert. Danach wird die dünne Kohlenstoffschicht (C-Schicht) beispielsweise durch Plasmaverarbeitung entfernt.
Als Nächstes wird, wie in 10 gezeigt ist, nachdem die dünne Isolierschicht 89 und eine dünne polykristalline Si-Schicht auf der Oberseite der Epitaxieschicht 64 in der Reihenfolge gebildet worden sind, eine Maske 15 auf der dünnen polykristallinen Si-Schicht gebildet. Die dünne Isolierschicht 89 und die dünne polykristalline Si-Schicht werden beispielsweise durch die CVD-Technik gebildet. Die Maske 15 wird zwischen den benachbarten ersten Kontaktbereichen 82 auf der Oberseite der Epitaxieschicht 64 gebildet. Nachfolgend wird die dünne polykristalline Si-Schicht durch eine Trockenätztechnik unter der Verwendung der Maske 15 bearbeitet, um dadurch die Gate-Elektrode 92 zu bilden, die aus der dünnen polykristallinen Si-Schicht hergestellt wird. Eine Dicke der dünnen Isolierschicht 89 ist beispielsweise etwa 0,05 bis 0,15 μm. Eine Dicke der Gate-Elektrode 92 ist beispielsweise etwa 0,2 bis 0,5 μm.
Als Nächstes wird, wie in 11 gezeigt ist, nach dem Entfernen der Maske 15 die dünne Isolierzwischenschicht 93 auf der Oberseite der Epitaxieschicht 64 gebildet, um die Gate-Elektrode 92 und die dünne Isolierschicht 89 zu bedecken, durch beispielsweise die Plasma-CVD-Technik. Danach werden die dünne Isolierzwischenschicht 93 und die dünne Isolierschicht 89 durch eine Trockenätztechnik unter Verwendung einer Maske 16 bearbeitet, um die Oberseite der Epitaxieschicht 64 freizulegen.
Mit der vorstehenden Verarbeitung wird in dem Elementbereich 1B die dünne Gate-Isolierschicht 91, die aus der dünnen Isolierschicht 89 hergestellt ist, unmittelbar unterhalb der Gate-Elektrode 92 und der dünnen Isolierzwischenschicht 93 gebildet. Außerdem wird die Öffnung 68, von der die jeweiligen Oberseiten des Teils der ersten Source-Bereiche 81 und der ersten Kontaktbereiche 82 freigelegt sind, in der dünnen Isolierzwischenschicht 93 des Elementbereichs 1B durch den vorstehenden Ätzprozess gebildet. Die Öffnung 69, von der die jeweiligen Oberseiten des zweiten Kontaktbereichs 83 und der JTE-Bereich 85 freigelegt sind, wird in der dünnen Isolierzwischenschicht 93 des Anschlussbereichs 1A gebildet.
Mit der vorstehenden Konfiguration werden die mehreren Einheitszellen 70, von denen jede eine kleinste Struktureinheit des MOSFET ist, gebildet. Jede der mehreren Einheitszellen 70, die in 12 gezeigt sind, enthält die ersten Wannenbereiche 80, die ersten Source-Bereiche 81 und die ersten Kontaktbereiche 82, die einander benachbart sind, und die Gate-Elektrode 92, die unmittelbar oberhalb der ersten Wannenbereiche 80 durch die dünne Gate-Isolierschicht 91 gebildet ist.
Als Nächstes werden, wie in 12 gezeigt ist, nach dem Entfernen der Maske 16 die erste Silizidschicht 95 und die zweite Silizidschicht 98 auf der Bodenfläche der Öffnung 68 in dem Elementbereich 1B bzw. der Bodenfläche der Öffnung 69 in dem Anschlussbereich 1A gebildet.
Mit dem Bilden der ersten Silizidschicht 95 und der zweiten Silizidschicht 98 wird zuerst eine dünne Metall-Schicht (beispielsweise Nickel-Schicht (Ni-Schicht)) aufgebracht, um die freigelegte Epitaxieschicht 64 zu bedecken, beispielsweise durch eine Bedampfungstechnik. Eine Dicke der ersten dünnen Metallschicht ist beispielsweise ungefähr 0,05 μm. Nachfolgend wird die erste dünne Metallschicht einer Silizidwärmebehandlung bei 600 bis 1000°C unterzogen, was dazu führt, dass die erste dünne Metallschicht mit der Epitaxieschicht 64 auf der Bodenfläche der Öffnung 68 in dem Elementbereich 1B und der Bodenfläche der Öffnung 69 in dem Anschlussbereich 1A reagiert, um die erste Silizidschicht 95 und die zweite Silizidschicht 98 zu bilden, die beispielsweise aus Nickelsilizid (NiSi) hergestellt sind. In dieser Situation wird auf der Oberseite der Epitaxieschicht 64 innerhalb der Öffnung 68 in dem Elementbereich 1B, weil die Störstellenkonzentration in dem Abschnitt, in dem die zweiten Kontaktbereiche 83 nicht freigelegt sind, nicht ausreichend hoch ist, keine hervorragende ohmsche Verbindung zwischen der Epitaxieschicht 64 und der ersten Silizidschicht 95 gebildet.
Nachfolgend, wie in 13 gezeigt ist, werden eine zweite dünne Metallschicht (beispielsweise Titan-Schicht (Ti-Schicht)), eine dünne Titannitridschicht (TiN-Schicht) und eine dünne Aluminiumschicht (Al-Schicht) auf die dünne Isolierzwischenschicht 93 in der genannten Reihenfolge gestapelt, um in das jeweilige Innere der Öffnung 68, die die erste Silizidschicht 95 erreicht, und der Öffnung 69, die die zweite Silizidschicht 98 erreicht, und einer Öffnung (nicht gezeigt), die die Gate-Elektrode 92 erreicht, eingebettet zu sein. Es ist vorzuziehen, dass eine Dicke der dünnen Aluminiumschicht (Al-Schicht) beispielsweise 1,0 μm oder mehr ist. Dann wird eine gestapelte dünne Schicht aus der zweiten dünnen Metallschicht, der dünnen Titannitridschicht und der dünnen Aluminiumschicht, die vorstehend beschrieben sind, bearbeitet, um die Kontaktstecker 94, 97, die Source-Verdrahtungselektrode 96 und eine Gate-Verdrahtungselektrode (nicht gezeigt) zu bilden, die aus der vorstehenden dünnen gestapelten Schicht gebildet werden.
In diesem Beispiel wird die Source-Verdrahtungselektrode 96 oder die Gate-Verdrahtungselektrode aus der gestapelten dünnen Schicht auf der dünnen Isolierzwischenschicht 93 gebildet. Der Kontaktstecker 94 wird aus der gestapelten dünnen Schicht in der Öffnung 68 gebildet, und der Kontaktstecker 97 wird aus der gestapelten dünnen Schicht in der Öffnung 69 gebildet. Die Source-Verdrahtungselektrode 96 ist mit den ersten Kontaktbereichen 82 und den zweiten Kontaktbereichen 83 über die erste Silizidschicht 95 und die zweite Silizidschicht 98 mit einer ohmschen Eigenschaft elektrisch verbunden. Außerdem ist die nicht gezeigte Gate-Verdrahtungselektrode mit der Gate-Elektrode 92 elektrisch verbunden.
Als Nächstes wird eine dünne Isolierschicht aus einer dünnen SiO₂-Schicht oder einer dünnen Polyimidschicht gebildet, um die Gate-Verdrahtungselektrode und die Source-Verdrahtungselektrode 96 zu bedecken, und die dünne Isolierschicht wird in die dünne Passivierungsschicht 99 verarbeitet. In diesem Beispiel bedeckt die dünne Passivierungsschicht 99 den Anschlussbereich 1A und ist in dem Elementbereich 1B geöffnet.
Als Nächstes wird eine dritte dünne Metallschicht auf einer Rückseite des SiC-Substrats 63 durch beispielsweise die Bedampfungstechnik gebildet und einer Laser-Silizidierungswärmebehandlung unterzogen mit dem Ergebnis, dass die dritte dünne Metallschicht mit dem SiC-Substrat 63 zu der dritten Silizidschicht 100 reagiert. Die dritte Silizidschicht 100 kommt in Kontakt mit der Unterseite des Drain-Bereichs 84. Eine Dicke der dritten dünnen Metallschicht ist beispielsweise ungefähr 0,1 μm. Nachfolgend wird die Drain-Elektrode 90 gebildet, um die Unterseite der dritten Silizidschicht 100 zu bedecken. Die Drain-Elektrode 90 wird aus einer dünnen gestapelten Schicht von 0,5 bis 1 μm gebildet, in der eine dünne Titanschicht (Ti-Schicht), eine dünne Nickelschicht (Ni-Schicht) und eine dünne Goldschicht (Au-Schicht) in der Reihenfolge von der Seite der dritten Silizidschicht 100 aus gebildet werden.
Danach werden die Source-Verdrahtungselektrode 96, die Gate-Verdrahtungselektrode (nicht gezeigt) und die Drain-Verdrahtungselektrode 9 mit den jeweiligen externen Drähten elektrisch verbunden. Mit dem vorstehenden Prozess ist der Halbleiterchip, der den in den 1, 2 und 3 gezeigten SiCMOSFET enthält, gemäß der vorliegenden Ausführungsform fertiggestellt.
Das SiC-Leistungselement wird über das vorstehende Herstellungsverfahren gemäß der vorliegenden Ausführungsform gebildet und kann dieselben vorteilhaften Auswirkungen erhalten wie diejenigen in der vorstehend genannten Halbleitervorrichtung, die mit Bezug auf die 1, 2 und 3 beschrieben ist.
<Modifikation>
In den 1 und 2 ist die zweite Silizidschicht 98 konfiguriert, alle jeweiligen Oberseiten der mehreren zweiten Kontaktbereiche 83 zu bedecken, ist jedoch nicht auf diese Kontaktbereiche beschränkt. Wie in den 14 oder 15 gezeigt ist, kann die zweite Silizidschicht 98 einen Aufbau zum Bedecken eines Teils der zweiten Kontaktbereiche 83 aufweisen. Die 14 und 15 sind Draufsichten, die Modifikationen der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform darstellen.
In 14 ist die zweite Silizidschicht 98 gebildet, um die gesamte Oberseite der zweiten Kontaktbereiche 83 zu bedecken. Außerdem ist in 15 die zweite Silizidschicht gebildet, um einen Teil der zweiten Kontaktbereiche 84 in der Draufsicht zu bedecken.
In einer Struktur, die in den 14 und 15 gezeigt ist, kann im Vergleich mit einer Fläche, in der die erste Silizidschicht 95 mit einem ersten Kontaktbereich 82 in dem Elementbereich 65 in Kontakt kommt, eine Fläche, in der die zweite Silizidschicht 98 mit einem zweiten Kontaktbereich 83 in dem Peripheriebereich 66 in Kontakt kommt, weiter reduziert sein. Aus diesem Grund kann im Vergleich zu der in den 1 und 2 gezeigten Struktur effektiv verhindert werden, dass der pn-Strom lokal in dem Peripheriebereich 66 fließt. In diesem Beispiel ist eine Fläche einer erste Silizidschicht 95 in der Draufsicht beispielsweise 5 μm², und eine Fläche einer zweiten Silizidschicht 98 ist kleiner als 5 μm².
Im Übrigen ist wie in der vorstehenden Modifikation, wenn die zweite Silizidschicht 98 in einem Teil des Peripheriebereichs 66 gebildet wird, in dem Herstellungsprozess, der mit Bezug auf 16 beschrieben ist, angenommen, dass die Öffnung 69 in dem Anschlussbereich 1A denselben Aufbau aufweist wie die Form der ersten Silizidschicht 95 und der zweiten Silizidschicht 98 in den 14 und 15. In diesem Fall ist der Peripheriebereich 66 nicht durch die Öffnung in der dünnen Isolierzwischenschicht in dem Anschlussbereich 67 definiert, sondern repräsentiert einen ringförmigen Bereich, der einen Zuführungsabschnitt für den Anschlussbereich 67 um den Elementbereich 65 enthält.
[Zweite Ausführungsform]
Eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform, die nachstehend mit Bezug auf die 18, 19 und 20 beschrieben ist, ist in einem Aufbau der zweiten Kontaktbereiche 83 (siehe 18) von der ersten Ausführungsform verschieden. 18 ist eine Draufsicht eines Halbleiterchips, der eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist, und die 19 und 20 sind Draufsichten von Halbleiterchips als Modifikationen der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform.
Wie in 18 gezeigt ist, weist der Halbleiterchip 60 eine rechteckige Form in der Draufsicht auf, und vier Seiten, die eine äußere Umfangsfläche des Halbleiterchips 60 konfigurieren, enthalten zwei Gruppen aus zwei Seiten, die zueinander parallel sind. Nachstehend sind in den vier Seiten, die die äußere Umfangsfläche des Halbleiterchips 60 in der Draufsicht konfigurieren, die jeweils zwei Seiten parallel zu einer spezifischen ersten Richtung als ”erste Seiten” bezeichnet, und zwei Seiten parallel zu einer zweiten Richtung senkrecht zu den jeweiligen zwei ersten Seiten, sind als ”zweite Seiten” bezeichnet.
In diesem Beispiel ist jede aus den ersten Seite eine Seite, die einen Winkel α im Zusammenhang mit einer <11-20>-Richtung, die eine Off-Richtung des SiC-Halbleitersubstrats 63 ist, das in ein Off-Substrat ist, und der Winkel α ist klein. Der Off-Winkel ist beispielsweise 4 Grad. Mit anderen Worten ist der Winkel α, der zwischen der ersten Seite und der <11-20>-Richtung definiert ist, kleiner als der Winkel, der zwischen der zweiten Seite und der <11-20>-Richtung definiert ist. Mit anderen Worten ist der Winkel α eines kleinsten positiven Werts, der zwischen der ersten Richtung und der <11-20>-Richtung definiert ist, kleiner als ein Winkel des kleinsten positiven Werts, der zwischen der zweiten Richtung und der <11-20>-Richtung definiert ist. Deshalb ist der Winkel, der zwischen der zweiten Richtung und der <1-100>-Richtung, die die <11-20)-Richtung senkrecht schneidet, definiert ist, kleiner als der Winkel, der zwischen der ersten Richtung und der <1-100>-Richtung definiert ist.
In der vorliegenden Spezifikation repräsentiert der Winkel einen Absolutwert des kleinsten Winkels, der zwischen einer vorbestimmten Richtung und einer Ausdehnungsrichtung einer/s weiteren Seite oder Bereichs in der Draufsicht definiert ist. Mit anderen Worten ist in der vorliegenden Spezifikation der Winkel ein positiver Wert gleich oder größer als 0° und gleich oder kleiner als 90°. Der Winkel α ist kleiner als 45°.
Der Aufbau des Peripheriebereichs 66 und der zweiten Silizidschicht 98 gemäß der vorliegenden Ausführungsform ist derselbe wie in der ersten Ausführungsform, und der Peripheriebereich 66 weist ein rechteckiges ringförmiges Muster entlang den jeweiligen vier Seiten auf, die die äußere Umfangsfläche des Halbleiterchips 60 in der Draufsicht konfigurieren. Im Gegensatz dazu ist der zweite Kontaktbereich 83 selektiv entlang der Seite des Peripheriebereichs 66, die sich in einer Richtung parallel zu der ersten Seite aus den vier Seiten erstreckt, die den Peripheriebereich 66 konfigurieren, gebildet. Mit anderen Worten ist der zweite Kontaktbereich 83 nicht in dem Peripheriebereich 66 gebildet, der sich in einer Richtung parallel zu einer aus zwei Seiten, die den Halbleiterchip 1 definieren, die einen größeren Winkel α im Zusammenhang mit der <11-20>-Richtung bilden, die eine Off-Richtung des SiC-Substrats 63 ist, das heißt der zweiten Seite erstreckt.
Zusätzlich ist, anders als in der ersten Ausführungsform, der zweite Kontaktbereich 83 gemäß der vorliegenden Ausführungsform nicht von einer Struktur, in der mehrere quadratische Muster, die eine Fläche gleich dem oder kleiner als der erste Kontaktbereich 82 aufweisen, die in dem Peripheriebereich 66 ausgerichtet sind, sondern enthält ein Muster, das eine Fläche aufweist, die größer als die ersten Kontaktbereiche 82 ist und sich entlang dem Peripheriebereich 66 erstreckt.
Im Übrigen können, wie als eine Modifikation der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform in 19 dargestellt ist, der Elementbereich 65, der Peripheriebereich 66 und der Anschlussbereich 67 des MOSFET, der auf dem Halbleiterchip 60 montiert ist, in eine runde Form in der Draufsicht gebildet sein oder können, obwohl nicht gezeigt, in eine andere polygonale Form wie z. B. ein Dreieck, ein Trapezoid oder ein Sechseck gebildet sein. In dem Peripheriebereich 66, der wie vorstehend beschrieben geformt ist, sind die zweiten Kontaktbereiche 83 selektiv in dem Bereich gebildet, der sich in der ersten Richtung oder einer Richtung, in der der Winkel, der durch die erste Richtung definiert ist, kleiner ist als der Winkel, der durch die zweite Richtung definiert ist, erstreckt.
In der vorliegenden Ausführungsform wie vorstehend beschrieben, sind innerhalb des Peripheriebereichs 66 in dem Bereich, der sich in der zweiten Richtung erstreckt, die Bereiche, in denen die zweite Kontaktbereiche 83 in Kontakt mit der zweiten Silizidschicht 98 kommen, voneinander getrennt. Alternativ sind innerhalb des Peripheriebereichs 66 in dem Bereich, der sich in der Richtung erstreckt, in der der Winkel, der durch die zweite Richtung definiert ist, kleiner ist als der Winkel, der durch die erste Richtung definiert ist, die Bereiche, in denen die zweiten Kontaktbereiche 83 in Kontakt mit der zweiten Silizidschicht 98 kommen, voneinander getrennt.
In 19 erstreckt sich der sich rund erstreckende Peripheriebereich 66 in einer anderen Richtung, abhängig von einem Ort. In diesem Fall ist der zweite Kontaktbereich 83 selektiv in dem Peripheriebereich 66 gebildet, der sich in der Richtung erstreckt, in der der Winkel, der durch die erste Richtung definiert ist, kleiner ist als der Winkel, der durch die zweite Richtung definiert ist, in dem Peripheriebereich 66.
Die 18 und 19 stellen die zweite Silizidschicht 98 mit der rahmenförmigen Konfiguration dar, die sich entlang jeder Seite des rechteckigen Halbleiterchips 60 erstreckt. Die vorliegende Erfindung ist jedoch nicht auf die vorstehende Konfiguration beschränkt, und es kann, wie in 20 gezeigt ist, ein Muster eingesetzt sein, in dem die zweite Silizidschicht 98 nicht in dem Peripheriebereich 66 gebildet ist, der sich in einer Richtung parallel zu einer Seite erstreckt, in der der Winkel α, der durch die <11-20>-Richtung definiert ist, die die Off-Richtung des SiC-Substrats 63 ist, groß ist, das heißt der zweiten Seite.
Als Nächstes werden die vorteilhaften Auswirkungen der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform mit Bezug auf 18 beschrieben.
Wenn die interne Diode des MOSFET arbeitet, fließt ein pn-Strom in den ersten Kontaktbereichen 82, die auf ohmsche Weise mit der Source-Verdrahtungselektrode 96 (siehe 2) über die erste Silizidschicht 95 verbunden sind, und den zweiten Kontaktbereichen 83, die auf ohmsche Weise mit der Source-Verdrahtungselektrode 96 über die zweite Silizidschicht 98 verbunden sind. In einem Abschnitt, in dem zweite Kontaktbereiche 83 in den Peripheriebereich 66 nicht freigelegt sind, weil die Störstellenkonzentration nicht ausreichend höher ist, können die hervorragenden ohmschen Eigenschaften nicht erhalten werden, und der pn-Strom fließt kaum.
Der Stapelfehler vom Shockley-Typ ist in einem Zustand gebildet, in dem der pn-Strom fließt, wodurch sich die Teilversetzung vom Shockley-Typ, die den Si-Kern aufweist, in eine Richtung der Ausbreitung des Stapelfehlers vom Shockley-Typ entlang der {0001}-Basisebene des SiC-Substrats 63 bewegt. In dieser Situation, wie in 16 gezeigt ist, wird der Stapelfehler SD vom Shockley-Typ in der <11-20> Richtung, die die Off-Richtung des SiC-Substrats (nicht gezeigt) ist, von dem Scheitel ausgedehnt so dass die {11-20}-Oberfläche des SiC-Substrats zu einer Basis eines Dreiecks wird mit einem Basispunkt N1, an dem die BPD erzeugt wird, als einem Scheitel in der Epitaxieschicht, und erreicht schließlich die Oberseite der SiC-Epitaxieschicht.
Die gegenwärtigen Erfinder haben erkannt, dass, um die Ausdehnung des Stapelfehlers SD vom Shockley-Typ zu unterdrücken, eine Fläche des Dreiecks des Stapelfehlers SD vom Shockley-Typ am Ansteigen gehindert wird, mit anderen Worten haben die gegenwärtigen Erfinder vorgeschlagen, dass die Basis des Dreiecks daran gehindert wird, länger zu sein. Um das Vorstehende zu erreichen, wird in der vorliegenden Ausführungsform, wenn der Halbleiterchip 60 von oben betrachtet wird, in dem Muster des Bereichs, in dem die zweiten Kontaktbereiche 83 und die Silizidschicht 83 in Kontakt miteinander kommen, die Musterbreite der <1-100>-Richtung senkrecht zu der Off-Richtung mehr verringert als die Musterbreite der <11-20>-Richtung, die die Off-Richtung des SiC-Substrats ist.
In dem Halbleiterchip 60 gemäß der vorliegenden Ausführungsform ist in der Draufsicht das Muster des Bereichs, in dem der zweite Kontaktbereich 83 und die zweite Silizidschicht 98 in Kontakt miteinander kommen, selektiv gebildet in dem Bereich, in dem die Musterbreite des Peripheriebereichs 66 in der zweiten Richtung kleiner ist als die Musterbreite des Peripheriebereichs 66 in der ersten Richtung. Mit anderen Worten wird in dem Peripheriebereich 66 der zweite Kontaktbereich 83 nicht in dem Abschnitt gebildet, in dem die Musterbreite in der zweiten Richtung größer ist, wobei der Winkel, der durch die >1-100>-Richtung senkrecht zu der Off-Richtung des SiC-Substrats definiert ist, kleiner ist als in der ersten Richtung. Mit der vorstehenden Konfiguration kann verhindert werden, dass der Stapelfehler vom Shockley-Typ ausgedehnt wird aufgrund des pn-Stroms, der in dem Peripheriebereich 66 fließt, der sich in der zweiten Richtung erstreckt. Mit anderen Worten kann verhindert werden, dass die Basis des Dreiecks des Stapelfehlers vom Shockley-Typ vergrößert wird. Aus diesem Grund kann ein Anstieg der Vorwärtsspannung der Halbleitervorrichtung unterdrückt sein.
Ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der Ausführungsform der vorliegenden Erfindung ist dasselbe wie das in der ersten Ausführungsform.
[Dritte Ausführungsform]
Ein Unterschied zwischen der vorliegenden Ausführungsform und der zweiten Ausführungsform liegt nur in dem Aufbau der zweiten Kontaktbereiche 83 (siehe 21). 21 ist eine Draufsicht eines Halbleiterchips, der eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist, und die 22, 23 und 24 sind Draufsichten des Halbleiterchips gemäß Modifikationen der Halbleitervorrichtung der vorliegenden Ausführungsform.
Mit anderen Worten weist, wie in den 21, 22, 23, und 24 gezeigt ist, jeder aus den mehreren zweiten Kontaktbereichen 83, die in einem Peripheriebereich 66 angeordnet sind, ein Muster einer Größe auf, die gleich oder kleiner als eine Fläche jedes ersten Kontaktbereichs 82 ist. Mit anderen Worten wird die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform durch Kombinieren der Merkmale der jeweiligen Halbleitervorrichtungen in der ersten Ausführungsform und der zweiten Ausführungsform erhalten.
Die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform weist eine Struktur auf, in der mehrere zweite Kontaktbereiche 83 einer Größe gleich der oder kleiner der Fläche jedes ersten Kontaktbereichs 82 selektiv in einem Bereich angeordnet sind, der sich in einer Richtung des Abnehmens eines Winkels, der durch eine <11-20>-Richtung definiert ist, die eine Off-Richtung des SiC-Substrats ist, innerhalb eines Peripheriebereichs 66 erstreckt. Dieselben Merkmale werden auf jeden Halbleiterchip 60 angewandt, der in den 22, 23 und 24 gezeigt ist. Im Übrigen entsprechen die 21, 22 und 23 den jeweiligen Konfigurationen der 18, 19 und 20 in der zweiten Ausführungsform, und die jeweiligen Unterschiede zwischen den 18 und 21, zwischen den 19 und 22 und zwischen den 20 und 23 liegen nur in dem Aufbau der zweiten Kontaktbereiche 83. Zusätzlich ändert eine Struktur, die in 24 gezeigt ist, den Aufbau der zweiten Silizidschicht 98 in Bezug auf eine Struktur, die in 21 gezeigt ist, auf die Struktur, die mit Bezug auf 8 beschrieben ist. Wie in 24 gezeigt ist, ist nur die Mitte jedes zweiten Kontaktbereichs 83 mit der zweiten Silizidschicht 98 bedeckt.
In der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist, wie in der ersten Ausführungsform, die Fläche jedes zweiten Kontaktbereichs 83 so eingestellt, dass sie gleich der oder kleiner als die Fläche des ersten Kontaktbereichs 82 ist und dadurch imstande ist zu verhindern, dass der pn-Strom lokal weithin in dem Peripheriebereich 66 fließt. Zusätzlich sind die mehreren zweiten Kontaktbereiche 83 gleichmäßig in dem vorbestimmten Bereich innerhalb des Peripheriebereichs 66 angeordnet und sind dadurch imstande, die Verteilung des pn-Stroms anzugleichen. Mit der vorstehenden Struktur kann das lokale Wachsen des Stapelfehlers vom Shockley-Typ verhindert werden, und schneller Anstieg der Vorwärtsspannung kann unterdrückt werden.
Zusätzlich ist, wie in der zweiten Ausführungsform, das Muster der zweiten Kontaktbereiche 83 selektiv in dem Bereich gebildet, in dem die Musterbreite des Peripheriebereichs 66 in der zweiten Richtung, in der der Winkel, der durch die <1-100>-Richtung senkrecht zu der Off-Richtung des SiC-Substrats definiert ist, klein ist, kleiner ist als die Musterbreite des Peripheriebereichs 66 in der ersten Richtung, in der der Winkel, der durch die <11-20>-Richtung, die die Off-Richtung des SiC-Substrats ist, definiert ist, klein ist. Deshalb, weil verhindert werden kann, dass sich der Stapelfehler vom Shockley-Typ ausdehnt, kann ein Anstieg der Vorwärtsspannung unterdrückt werden.
Mit der vorliegenden Konfiguration kann in der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform, weil die Eigenschaften des stromsparenden Halbleitelements, die es ermöglichen, dass ein gewünschter Strom bei der niedrigen angelegten Spannung fließt, über eine lange Zeitspanne aufrecht erhalten werden können, die Leistungsfähigkeit der Halbleitervorrichtung verbessert sein.
Ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der Ausführungsform der vorliegenden Erfindung ist identisch dem der ersten Ausführungsform.
[Vierte Ausführungsform]
Die vorliegende Ausführungsform unterscheidet sich von der ersten Ausführungsform darin, dass der jeweilige Aufbau der zweiten Kontaktbereiche 83 und der zweiten Silizidschicht 98 von denjenigen in der ersten Ausführungsform verschieden sind, wie in den 25 und 26 gezeigt ist. Zusätzlich ist der jeweilige Aufbau der Öffnungen 69 und der Kontaktstecker 97 in einem Anschlussbereich 1A einer dünnen Isolierzwischenschicht 93, die in 26 gezeigt ist, ebenfalls verschieden von denjenigen, die in der ersten Ausführungsform gezeigt sind. Auch ist in der vorliegenden Ausführungsform ein Peripheriebereich 66, der in 25 gezeigt ist, nicht durch die Öffnung in der dünnen Isolierzwischenschicht in einem Anschlussbereich 25 definiert, sondern repräsentiert einen ringförmigen Bereich, der einen Zuführungsabschnitt für den Anschlussbereich 67 um den Anschlussbereich 67 enthält. 25 ist eine Draufsicht eines Halbleiterchips, der die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist. 26 zeigt eine Querschnittsansicht genommen entlang einer Linie A-A und eine Querschnittsansicht, genommen entlang einer Linie B-B in 25.
Wie in 25 gezeigt ist, ist in der vorliegenden Ausführungsform ein zweiter Kontaktbereich 83, der ein Potentialfestlegungsbereich für einen Anschlussbereich 67 ist, auf einer gesamten Oberfläche des Peripheriebereichs 66 gebildet. Mit anderen Worten sind mehrere zweite Kontaktbereiche 83 nicht ausgerichtet, sondern der zweite Kontaktbereich 83 weist ein ringförmiges Muster auf, das den Elementbereich 65 umgibt.
Zusätzlich, wie in 26 dargestellt ist, sind die mehreren Öffnungen 69 in der dünnen Isolierzwischenschicht 93 in einem Anschlussbereich 1A bereitgestellt, und der Kontaktstecker 97 ist in jeder der Öffnungen 69 gebildet. In jeder Bodenfläche der mehreren Öffnungen 69 ist ein Teil des zweiten Kontaktbereichs 83 von der dünnen Isolierzwischenschicht 93 freigelegt, und eine zweite Silizidschicht 98 ist auf einer Oberseite des freigelegten zweiten Kontaktbereichs 83 gebildet. In diesem Beispiel ist eine Fläche der zweiten Silizidschicht 98 in der Draufsicht gleich einer oder kleiner als eine Fläche der ersten Kontaktbereiche 82 in der Draufsicht.
Zusätzlich ist die Fläche der zweiten Silizidschicht 98 in der Draufsicht gleich der oder kleiner als die Fläche der ersten Silizidschicht 95 in der Draufsicht. Somit ist die Fläche einer ersten Silizidschicht 95 in der Draufsicht beispielsweise 5 μm², und die Fläche einer zweiten Silizidschicht 98 ist beispielsweise gleich oder kleiner als 5 μm².
Mit anderen Worten ist eine Fläche, in der ein Kontaktstecker 97 mit dem zweiten Kontaktbereich 83 über die zweite Silizidschicht 98 auf ohmsche Weise verbunden ist, gleich einer oder kleiner als eine Fläche, in der ein Kontaktstecker 94 mit dem ersten Kontaktbereich 92 über die erste Silizidschicht 95 auf eine ohmsche Weise verbunden ist. Mit der vorstehenden Konfiguration kann verhindert werden, dass der pn-Strom lokal weithin in dem Anschlussbereich fließt. Außerdem, weil die mehreren zweiten Silizidschichten 98, die eine relativ kleine Fläche aufweisen, angeordnet sind, um zu ermöglichen, dass die Verteilung des pn-Stroms angeglichen werden kann, kann das lokale Anwachsen des Stapelfehlers vom Shockley-Typ verhindert werden, und ein schneller Anstieg der Vorwärtsspannung kann unterdrückt werden.
Mit der vorliegenden Konfiguration kann in der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform, weil die Eigenschaften des stromsparenden Halbleitelements, die es ermöglichen, dass ein gewünschter Strom bei der niedrigen angelegten Spannung fließt, über eine lange Zeitspanne aufrecht erhalten werden können, die Leistungsfähigkeit der Halbleitervorrichtung verbessert sein.
Ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der Ausführungsform der vorliegenden Erfindung ist identisch dem der ersten Ausführungsform.
[Fünfte Ausführungsform]
Wie in den 27, 28 und 29 dargestellt ist, liegen die Unterschiede zwischen der vorliegenden Ausführungsform und der vierten Ausführungsform in dem Aufbau eines Kontaktsteckers und einer zweiten Silizidschicht 98 in einem Peripheriebereich 66. In einem Halbleiterchip 60 gemäß der vorliegenden Ausführungsform, der in 27 gezeigt ist, ist ein zweiter Kontaktbereich 83 auf dem gesamten Peripheriebereich 66 wie in der vierten Ausführungsform gebildet, und ein selektiv auf ohmsche Weise zu verbindender Bereich ist in einem Peripheriebereich 66 vorgesehen, der sich in einer vorbestimmten Richtung wie in der zweiten Ausführungsform erstreckt. Mit anderen Worten sind in der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform die Musterformen der zweiten Silizidschicht 98 und des zweiten Kontaktbereichs 83 in der Draufsicht in dem Aufbau der Halbleitervorrichtung der zweiten Ausführungsform durcheinander ersetzt.
27 ist eine Draufsicht eines Halbleiterchips, der eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist, und die 28 und 29 sind Draufsichten des Halbleiterchips gemäß Modifikationen der Halbleitervorrichtung der vorliegenden Ausführungsform.
Wie in 27 dargestellt ist, sind in einem Halbleiterchip 60 gemäß der vorliegenden Ausführungsform ein Kontaktstecker (nicht gezeigt) und eine zweite Silizidschicht 98 in einem Peripheriebereich 66 gebildet, der sich in einer ersten Richtung erstreckt, die parallel zu einer ersten Seite ist, in der ein Winkel α, der durch eine <11-20>-Richtung definiert ist, die die Off-Richtung der SiC-Halbleitervorrichtung ist, kleiner ist in der ersten Seite und der zweiten Seite, die den Halbleiterchip 1 definieren. Im Gegensatz dazu sind der Kontaktstecker und die zweite Silizidschicht 98 nicht in dem Peripheriebereich 66 gebildet, der sich in der zweiten Richtung erstreckt, die parallel zu der zweiten Seite ist, in der der Winkel α, der durch die <11-20>-Richtung definiert ist, die die Off-Richtung der SiC-Halbleitervorrichtung ist, größer ist in der ersten Seite und der zweiten Seite.
Zusätzlich ist der zweite Kontaktbereich 83 auf dem gesamten Peripheriebereich 66 gebildet und weist in der Draufsicht ein ringförmiges Muster auf. Anders als in der vierten Ausführungsform erstreckt sich die zweite Silizidschicht 98 innerhalb des Peripheriebereichs 66 und weist eine Fläche auf, die größer ist als diejenige der ersten Silizidschicht 95. Der Kontaktstecker, der mit dem zweiten Kontaktbereich 83 über die zweite Silizidschicht 98 in dem Peripheriebereich 66 verbunden ist, weist dasselbe Muster auf wie dasjenige der zweiten Silizidschicht 98 in der Draufsicht, wie in der in den 25 und 26 beschriebenen Struktur.
Im Übrigen, wie in 28 dargestellt ist, können der Elementbereich 65, der Peripheriebereich 66 und der Anschlussbereich 67 in eine runde Struktur gebildet sein, oder können, obwohl nicht gezeigt, in eine andere polygonale Form wie z. B. ein Dreieck, ein Trapezoid oder ein Sechseck gebildet sein. Ähnlich sind in diesem Fall der Kontaktstecker und die zweite Silizidschicht 98 teilweise in dem Peripheriebereich 66 gebildet, wie in der in 27 gezeigten Struktur.
In den 27 und 28 ist der zweite Kontaktbereich 83, der auf dem gesamten Peripheriebereich 66 gebildet ist, dargestellt. Im Gegensatz dazu, wie in 29 dargestellt ist, ist der zweite Kontaktbereich 83 ein Teil des Peripheriebereichs 66 und kann in nur einem Bereich, der mit der zweiten Silizidschicht 98 in der Draufsicht überlappt, oder nur in diesem Bereich und einem Bereich in der Nähe dieses Bereichs gebildet sein. In diesem Fall kann der Bereich, in dem der zweite Kontaktbereich 83 mit der zweiten Silizidschicht 98 in der Draufsicht überlappt, die gesamte Oberseite des zweiten Kontaktbereichs 83 sein oder kann ein Teil des zweiten Kontaktbereichs 83 sein.
In der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist in dem Peripheriebereich 66 die zweite Silizidschicht 98 selektiv in einem Bereich entlang einer Richtung gebildet, in der der Winkel α, der durch die <11-20>-Richtung, die die Off-Richtung ist, definiert ist, in der es schwierig ist, den Stapelfehler vom Shockley-Typ zu erweitern, selbst wenn der pn-Strom fließt, klein ist. Mit anderen Worten ist, wie in der zweiten Ausführungsform, der Bereich, in dem der zweite Kontaktbereich 83 und der Kontaktstecker auf ohmsche Weise über die zweite Silizidschicht 98 miteinander verbunden sind, selektiv innerhalb des Peripheriebereichs 66 vorgesehen, der sich in einer vorbestimmten Richtung erstreckt. Aus diesem Grund können dieselben vorteilhaften Auswirkungen wie diejenigen in der zweiten Ausführungsform erhalten werden.
Ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der Ausführungsform der vorliegenden Erfindung ist identisch dem der ersten Ausführungsform.
[Sechste Ausführungsform]
Wie in den 30 bis 33 gezeigt ist, liegt ein Unterschied zwischen der vorliegenden Ausführungsform und der fünften Ausführungsform darin, dass die Flächen der jeweiligen Muster des Kontaktsteckers des Peripheriebereichs 66 und der zweiten Silizidschicht 98 in der Draufsicht so eingestellt sind, dass sie gleich der oder kleiner als die Fläche sind, in der die ersten Kontaktbereiche 82 und die erste Silizidschicht 95 miteinander überlappen. Das heißt, die vorliegende Ausführungsform wird durch Kombinieren der vierten Ausführungsform und der fünften Ausführungsform erhalten. Mit anderen Worten sind in der vorliegenden Ausführungsform die Musterformen der zweiten Silizidschicht 98 und des zweiten Kontaktbereichs 83 in der Draufsicht in dem Aufbau der dritten Ausführungsform durcheinander ersetzt.
30 ist eine Draufsicht eines Halbleiterchips, der die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist, und die 31 bis 33 sind Draufsichten des Halbleiterchips gemäß einer Modifikation der Halbleitervorrichtung der vorliegenden Ausführungsform.
Wie in 30 dargestellt ist, ist der ringförmige zweite Kontaktbereich 83 in dem gesamten Peripheriebereich 66 des Halbleiterchips 60 gebildet, und die zweite Silizidschicht 98 und der Kontaktstecker (nicht gezeigt) unmittelbar oberhalb der zweite Silizidschicht 98 sind selektiv in dem Peripheriebereich 66 gebildet, der sich in der ersten Richtung erstreckt, in der der Winkel, der durch die <11-20>-Richtung, die die Off-Richtung des SiC-Substrats ist, klein ist. In diesem Beispiel sind die mehreren zweiten Silizidschichten 98 und die mehreren Kontaktstecker unmittelbar oberhalb der zweiten Silizidschichten 98 in dem Peripheriebereich 66 gebildet. Die Fläche, in der der zweite Kontaktbereich 83 eine zweite Silizidschicht 98 in der Draufsicht überlappt, ist gleich der oder kleiner als die Fläche, in der jeder erste Kontaktbereich 82 in dem Elementbereich 65 mit einer ersten Silizidschicht 95 überlappt.
Im Übrigen, wie in 31 dargestellt ist, können der Elementbereich 65, der Peripheriebereich 66 und der Anschlussbereich 67 in eine runde Struktur gebildet sein, oder können, obwohl nicht gezeigt, in eine andere polygonale Form wie z. B. ein Dreieck, ein Trapezoid oder ein Sechseck gebildet sein. Ähnlich sind in diesem Fall der Kontaktstecker und die zweite Silizidschicht 98 teilweise in dem Peripheriebereich 66 gebildet, wie in der in 30 gezeigten Struktur, und die mehreren zweiten Kontaktbereiche 83 können wie in 30 ausgerichtet sein.
Zusätzlich ist, wie in den 32 und 33 gezeigt ist, der zweite Kontaktbereich 83 ein Teil des Peripheriebereichs 66 und kann nur in der Nähe der zweiten Silizidschicht 98 gebildet sein. In diesem Fall kann der Bereich, in dem der zweite Kontaktbereich 83 mit der zweiten Silizidschicht 98 in der Draufsicht überlappt, die gesamte Oberfläche des zweiten Kontaktbereichs 83 sein oder kann ein Teil des zweiten Kontaktbereichs 83 sein. In 32 bedeckt die zweite Silizidschicht 98 einen Teil der Oberseite des zweiten Kontaktbereichs 83, und in 33 bedeckt die zweite Silizidschicht 98 die gesamte Oberfläche des zweiten Kontaktbereichs 83. In diesem Beispiel sind die mehreren zweiten Silizidschichten 98 und die mehreren zweiten Kontaktbereiche 83 entlang der Ausdehnungsrichtung des Peripheriebereichs 66 ausgerichtet, der sich in der ersten Richtung erstreckt, in der der Winkel, der durch die <11-20>-Richtung, die die Off-Richtung des SiC-Substrats ist, klein ist.
In der vorliegenden Ausführungsform ist, wie in der dritten Ausführungsform die Fläche, in der der zweite Kontaktbereich 83 und die zweite Silizidschicht 98 einander überlappen, so eingestellt, dass sie gleich der oder kleiner als die Fläche ist, in der die erste Silizidschicht 95 und die ersten Kontaktbereiche 82 einander überlappen, und kann dadurch verhindern, dass der pn-Strom lokal weithin in dem Peripheriebereich 66 fließt. Zusätzlich sind die mehreren zweiten Silizidschichten 98 gleichmäßig in dem vorbestimmten Bereich innerhalb des Peripheriebereichs 66 angeordnet und sind dadurch imstande, die Verteilung des pn-Stroms anzugleichen. Mit der vorstehenden Struktur kann das lokale Wachsen des Stapelfehlers vom Shockley-Typ verhindert werden, und schneller Anstieg der Vorwärtsspannung kann unterdrückt werden.
Zusätzlich ist in dem Peripheriebereich 66 der Zuführungsabschnitt, in dem der zweite Kontaktbereich 83 und der Kontaktstecker über die zweite Silizidschicht 98 auf ohmsche Weise miteinander verbunden sind, selektiv in einem Bereich entlang einer vorbestimmten Richtung vorgesehen, in der es schwierig ist, den Stapelfehler vom Shockley-Typ auszubreiten, selbst wenn der pn-Strom fließt. Als ein Ergebnis können dieselben vorteilhaften Auswirkungen wie diejenigen in der dritten Ausführungsform in der vorliegenden Ausführungsform erhalten werden.
Ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der Ausführungsform der vorliegenden Erfindung ist identisch dem der ersten Ausführungsform.
[Siebte Ausführungsform]
Die Halbleitervorrichtung, die den in den vorstehenden ersten bis sechsten Ausführungsformen beschriebenen SiCMOSFET aufweist, kann in einer Leistungsumsetzungsvorrichtung eingesetzt sein. Ein Schaltplan einer Leistungsumsetzungsvorrichtung (Inverter) gemäß der vorliegenden Ausführungsform ist in 34 dargestellt.
Wie in 34 gezeigt ist, ist der Inverter 140 ein Dreiphasenansteuerungsinverter, der ein Leistungsmodul 150 und eine Steuerungsschaltung 154 enthält. Das Leistungsmodul 150 ist eine Vorrichtung, die mehrere Schaltelemente 151 und mehrere Dioden 152 enthält, und weist eine Konfiguration auf, die durch die gestrichelte Linie in 34 umgeben ist. In jeder einzelnen Phase, die das Leistungsmodul 150 konfigurieren, sind das Schaltelement 151 und die Diode antiparallel zueinander zwischen einem Versorgungspotential (Vcc) und einem Eingangspotential einer Last (beispielsweise eines Motors) 153 verbunden, und das Schaltelement 151 und die Diode 152 sind außerdem antiparallel zueinander zwischen einem Eingangspotential der Last 153 und einem Erdpotential (GND) verbunden. Mit anderen Worten sind in der Last 153 zwei Schaltelemente 151 und zwei Dioden 152 in jeder einzelnen Phase vorgesehen, und sechs Schaltelemente 151 und sechs Dioden 152 sind in drei Phasen vorgesehen.
Eine Steuerungsschaltung 154 ist mit den Gate-Elektroden der individuellen Schaltelemente 151 verbunden, und die Schaltelemente 151 werden durch die Steuerungsschaltung 154 gesteuert. Deshalb wird ein Strom, der in den Schaltelementen 151 fließt, die das Leistungsmodul 150 konfigurieren, durch die Steuerungsschaltung 154 gesteuert, die dadurch imstande ist, die Last 153 anzusteuern.
Die Schaltelemente 151 und die Dioden 152 sind antiparallel zueinander verbunden. Eine Funktion der Dioden 152 in dieser Konfiguration wird nachstehend beschrieben.
Wenn die Last 153 ein reiner Widerstand ist ohne irgendeine Induktivität, sind die Dioden 152 nicht erforderlich, weil keine Energie zum Rücklauf vorhanden ist. Wenn jedoch eine Schaltung, die eine Induktivität enthält, wie z. B. ein Motor (Elektromotor), mit der Last 153 verbunden ist, ist eine Betriebsart vorhanden, in der ein Laststrom in eine Richtung entgegengesetzt derjenigen des Schaltelements 151, das in einem eingeschalteten Zustand ist, fließt. In diesem Fall ist, weil das einzelne Schaltelement 151 keine Funktion aufweist, um das Fließen eines Laststroms zu ermöglichen, der in der umgekehrten Richtung fließt, eine Notwendigkeit vorhanden, die Dioden 152 antiparallel zu den Schaltelementen 151 zu verbinden.
Mit anderen Worten muss in dem Leistungsmodul 150, wenn eine Induktivität in der Last wie z. B. einem Motor enthalten ist, falls die Schaltelemente 151 abgeschaltet werden, immer eine Energie, die in der Induktivität gespeichert ist, abgeleitet werden. In dem einzelnen Schaltelement 151 kann jedoch ein Rückwärtsstrom zum Freisetzen der Energie, die in der Induktivität gespeichert ist, nicht fließen. Unter diesen Umständen sind, um die elektrische Energie, die in der Induktivität gespeichert ist, zurückfließen zu lassen, die Dioden 152 mit den Schaltelementen 151 in Rückwärtsrichtung verbunden. Mit anderen Worten weisen die Dioden 152 eine Funktion auf, zu ermöglichen, dass ein Rückwärtsstrom zum Zweck der Freisetzung der elektrischen Energie, die in der Induktivität gespeichert ist, fließt.
Wenn das Leistungsmodul 150 durch die Schaltelemente 151 und die Dioden 152 konfiguriert ist, kann angenommen werden, dass ein Halbleiterchip, der die Dioden 152 aufweist, mit einem Halbleiterchip, der die Schaltelemente 151 aufweist, verbunden ist. In diesem Fall ist jedoch, weil eine Notwendigkeit vorhanden ist, den Halbleiterchip, der die Dioden 152 aufweist, zusätzlich zu dem Halbleiterchip, der die Schaltelemente 151 aufweist, bereitzustellen, ein Problem vorhanden, dass das Leistungsmodul 150 und der Inverter 140 vergrößert werden.
Im Gegensatz dazu wird in der vorliegenden Ausführungsform in dem Leistungsmodul 150 der Halbleiterchip, der die Halbleitervorrichtung ist, die in den vorstehenden ersten bis sechsten Ausführungsformen beschrieben ist, für die Schaltelemente 151 und die Dioden 152 verwendet. Mit anderen Worten sind die Schaltelemente 151, die in 34 gezeigt sind, und die Dioden 152, die antiparallel zu den Schaltelementen 151 verbunden sind, in einem Halbleiterchip bereitgestellt. In der in den vorstehenden ersten bis sechsten Ausführungsformen beschriebenen Halbleitervorrichtung kann, wenn der pn-Strom in der inneren Diode und dem Peripheriebereich fließt, ein Anstieg der Vorwärtsspannung unterdrückt werden.
Wie vorstehend beschrieben kann in dem Leistungsmodul 150 und dem Inverter 140, wo die Halbleitervorrichtung der vorstehenden ersten bis sechsten Ausführungsformen in den Schaltelementen 151 verwendet sind, weil der pn-Übergang der inneren Diode angeregt und verwendet werden kann, die innere Diode als die Diode 152 verwendet werden. Als ein Ergebnis können überflüssige Diodenelemente entfernt werden.
Mit anderen Worten ist, weil die inneren Dioden der MOSFETs, die den Halbleiterchip konfigurieren, der die in der ersten bis sechsten Ausführungsform beschriebenen Halbleitervorrichtung ist, als die Dioden 152 verwendet werden, die in 34 gezeigt sind, keine Notwendigkeit vorhanden, andere Dioden mit dem Halbleiterchip, der die Schaltelemente 151 enthält, zu verbinden. Mit der vorstehenden Konfiguration kann die Leistungsumsetzungsvorrichtung, die den Inverter 140 mit dem Leistungsmodul 150 enthält, verkleinert werden.
Zusätzlich kann die Leistungsumsetzungsvorrichtung für ein Dreiphasenmotorsystem verwendet werden. Die Last 153, die in 34 gezeigt ist, ist ein Dreiphasenmotor, und die Leistungsumsetzungsvorrichtung, die die in der ersten bis sechsten Ausführungsform gezeigte Halbleitervorrichtung aufweist, ist als der Inverter 140 verwendet, und dadurch ist es möglich, das Dreiphasenmotorsystem zu verkleinern.
[Achte Ausführungsform]
Das Dreiphasenmotorsystem, das in der siebten Ausführungsform beschrieben ist, kann für Automobile wie z. B. ein Hybridfahrzeug oder ein Elektrofahrzeug verwendet werden. Ein Automobil, das das Dreiphasenmotorsystem in der vorliegenden Ausführungsform verwendet, wird mit Bezug auf die 35 und 36 beschrieben. 35 ist ein schematisches Diagramm, das eine Konfiguration des Elektrofahrzeugs gemäß der vorliegenden Ausführungsform darstellt, und 36 ist ein Schaltplan, das einen Aufwärtswandler der vorliegenden Ausführungsform zeigt.
Wie in 35 gezeigt ist, enthält das Elektrofahrzeug einen Dreiphasenmotor 162, der Leistung für eine Antriebswelle 161, die mit Antriebsrädern 160 verbunden ist, eingeben und ausgeben kann, einen Inverter 163 zum Antreiben des Dreiphasenmotors 162 und eine Batterie 164. Das Elektrofahrzeug enthält ferner einen Aufwärtswandler 165, ein Relais 166 und eine Leistungssteuerungseinheit 174, und der Aufwärtswandler 165 ist mit einer Stromleitung 167, die mit dem Inverter 163 verbunden ist, und einer Stromleitung 168, die mit der Batterie 164 verbunden ist, verbunden.
In diesem Beispiel ist die Antriebswelle 161 mit dem Dreiphasenmotor 162 verbunden, der Dreiphasenmotor 162 ist mit dem Inverter 163 verbunden, und der Inverter 163 ist mit dem Aufwärtswandler 165 über die Stromleitung 167 verbunden. Zusätzlich ist die Batterie 164 mit der Batterie 164 über die Stromleitung 168 die das Relais 166 aufweist, verbunden.
Der Dreiphasenmotor 162 ist ein synchroner Generatormotor, der einen Rotor, der mit einem Permanentmagneten eingebettet ist, und einen Stator, auf den eine Dreiphasenspule gewickelt ist, aufweist. Als der Inverter 163 kann ein Inverter 140 (siehe 35), der in der siebten Ausführungsform beschrieben ist, verwendet werden.
Wie in 36 gezeigt ist, ist der Aufwärtswandler 165 auf eine solche Weise konfiguriert, dass eine Reaktanz 170 und ein Glättungskondensator 171 mit einem Inverter 169 verbunden sind. Die Konfiguration des Inverters 169 ist identisch mit derjenigen des Inverters 140, der in der siebten Ausführungsform beschrieben ist. Die Konfigurationen des Schaltelements 172 und der Diode 173 in dem Inverter 169 sind ebenfalls identisch mit den Konfigurationen der Schaltelemente 151 (siehe 34) und der Diode 152 (siehe 34), die jeweils in der vorstehenden siebten Ausführungsform beschrieben sind.
Die Leistungssteuerungseinheit 174 enthält einen Mikroprozessor, eine Speichervorrichtung und einen Eingabe-/Ausgabeanschluss und empfängt ein Signal von einem Sensor zum Detektieren einer Rotorposition des Dreiphasenmotors 162 oder eines Lade/Entladewerts der Batterie 164. Außerdem gibt die Leistungssteuerungseinheit 174 Signale zum Steuern des Inverters 163, des Aufwärtswandlers 165 und des Relais 166 aus.
In der achten Ausführungsform kann die in der siebten Ausführungsform gezeigte Leistungsumsetzungsvorrichtung für den Inverter 163 und den Aufwärtswandler 165, die die Leistungsumsetzungsvorrichtung sind, verwendet werden. Außerdem kann das in der siebten Ausführungsform gezeigte Dreiphasenmotorsystem für das Dreiphasenmotorsystem verwendet werden, das den Dreiphasenmotor 162 und den Inverter 163 enthält. Mit der vorstehenden Konfiguration kann ein Volumen eines Antriebssystems, das in dem Elektrofahrzeug besetzt ist, reduziert werden, und die Größenreduzierung, Gewichtsreduzierung und eine Platzeinsparung in dem Elektrofahrzeug können ausgeführt werden.
Im Übrigen ist in der vorliegenden Ausführungsform das Elektrofahrzeug beschrieben worden. Auf ähnliche Weise kann das Dreiphasenmotorsystem auf das Hybridfahrzeug verwendet werden, das gemeinsam eine Kraftmaschine verwendet.
[Neunte Ausführungsform]
Das in der siebten Ausführungsform gezeigte Dreiphasenmotorsystem kann für ein Eisenbahnfahrzeug verwendet werden. Das Eisenbahnfahrzeug, das das Dreiphasenmotorsystem in der siebten Ausführungsform verwendet, ist in 37 gezeigt. 37 ist ein Schaltplan, der einen Gleichrichter und einen Inverter, die in dem Eisenbahnfahrzeug bereitgestellt sind, gemäß der siebten Ausführungsform zeigt.
Wie in 37 gezeigt ist, enthält ein Eisenbahnfahrzeug 141 einen Stromabnehmer PG, Räder WH, einen Transformator 180, einen Gleichrichter 181, einen Kondensator 182, einen Inverter 140 und eine Last (beispielsweise einen Elektromotor) 153. Der Stromabnehmer PG kommt in Kontakt mit einer Oberleitung OW außerhalb des Eisenbahnfahrzeugs 141, und die Räder WH kommen in Kontakt mit Leitungen RT außerhalb des Eisenbahnfahrzeugs 141.
Der Transformator 180 ist zwischen dem Stromabnehmer PG und den Rädern WH verbunden. Der Transformator 180 ist mit dem Gleichrichter 181 verbunden, und der Gleichrichter 181 ist parallel zu dem Kondensator 182 und dem Inverter 140 verbunden. Außerdem ist der Inverter 140 mit der Last 153 verbunden.
Eine Leistung wird dem Eisenbahnfahrzeug 141 aus der Oberleitung OW (beispielsweise 25 kV) über den Stromabnehmer PG zugeführt. Eine Spannung wird auf 1,5 kV herunter transformiert über den Transformator 180, der in dem Eisenbahnfahrzeug 141 bereitgestellt ist, und Wechselstrom wird über den Gleichrichter 181 in Gleichstrom umgesetzt. Ferner wird Gleichstrom durch den Inverter 140 über den Kondensator 182 in Wechselstrom umgesetzt, und der Dreiphasenmotor (Elektromotor) wird nach dem Aufnehmen der Leistung aus dem Inverter 140 angetrieben.
Die Konfigurationen der Schaltelemente 151 und der Dioden 152 in dem Gleichrichter 181 und die Konfigurationen der Schaltelemente 151 und der Dioden 152 in dem Inverter 140 sind mit den Konfigurationen der Schaltelemente 151 und der Dioden 152, die in der siebten Ausführungsform beschrieben sind, identisch. In 37 ist die Steuerungsschaltung 154 (siehe 34), die in der siebten Ausführungsform beschrieben ist, aus der Darstellung weggelassen.
In der vorliegenden Ausführungsform kann die Leistungsumsetzungsvorrichtung, die in der siebten Ausführungsform beschrieben ist, als der Gleichrichter 151 für das Eisenbahnfahrzeug verwendet werden. Außerdem kann das Dreiphasenmotorsystem, das in der siebten Ausführungsform beschrieben ist, als das Dreiphasenmotorsystem verwendet werden, das die Last 153, den Inverter 140 und die Steuerungsschaltung, die in dem Eisenbahnfahrzeug installiert sind, enthält. Mit der vorstehenden Konfiguration kann ein Gewicht des Eisenbahnfahrzeugs reduziert werden, und Unterflurkomponenten können verkleinert werden.
Die Erfindung, die durch die gegenwärtigen Erfinder gemacht wurde, ist insbesondere auf der Basis der Ausführungsformen der Erfindung beschrieben worden. Die vorliegende Erfindung ist jedoch nicht auf die vorstehenden Ausführungsformen beschränkt, und kann auf verschiedene Weise verändert werden, ohne von dem Geist der Erfindung abzuweichen.
Beispielsweise kann der Elementbereich der SiC-Halbleiterchips mit einem Sperrschicht-Feldeffekttransistor, einem Metall-Oxid-Halbleiter-Sperrschicht-Feldeffekttransistor, einem Bipolartransistor mit isoliertem Gate, einer pn-Diode, einer Schottky-Diode oder einer Sperrschicht-Schottky-Diode gebildet sein.
Gewerbliche Anwendbarkeit
Die vorliegende Erfindung wird effektiv sowohl auf eine Halbleitervorrichtung angewandt, die aus Siliziumcarbid hergestellt ist, und ein Verfahren zum Herstellen der Halbleitervorrichtung als auch ein Leistungsmodul, einen Inverter und ein Eisenbahnfahrzeug, die die Halbleitervorrichtung verwenden.
Bezugszeichenliste

1A: Anschlussbereich
1B: Elementbereich
10 bis 16: Maske
60: Halbleiterchip
61: Gate-Kontaktstelle
62: Source-Kontaktstelle
63: SiC-Substrat
64: Epitaxieschicht
65: Elementbereich (aktiver Bereich)
66: Peripheriebereich
67: Anschlussbereich
68, 69: Öffnung
80: erster Wannenbereich vom p-Typ
81: erster Source-Bereich
82: erster Kontaktbereich
83: zweiter Kontaktbereich
84: Drain-Bereich
85: JTE-Bereich
89: dünne Isolierschicht
90: Drain-Elektrode
91: dünne Gate-Isolierschicht
92: Gate-Elektrode
93: dünne Isolierzwischenschicht
94: Kontaktstecker
95: erste Silizidschicht
96: Source-Verdrahtungselektrode
97: Kontaktstecker
98: zweiter Silizidschichtbereich
99: dünne Passivierungsschicht
100: dritte Silizidschicht
140: Inverter
141: Eisenbahnfahrzeug
150: Leistungsmodul
151: Schaltelement
152: Diode
153: Last
154: Steuerungsschaltung
160: Antriebsrad
161: Antriebsrad
162: Dreiphasenmotor
163: Inverter
164: Batterie
165: Aufwärtswandler
166: Relais
167, 168: Stromleitung
169: Inverter
170: Reaktanz
171: Glättungskondensator
172: Schaltelement
173: Diode
174: Leistungssteuerungseinheit
180: Transformator
181: Umrichter
182: Kondensator
CT: Teilversetzung vom Shockley-Typ mit C-Kern
N1: Basis
OW: Oberleitung
RT: Leitung
SIT: Teilversetzung vom Shockley-Typ mit Si-Kern

Claims

Halbleitervorrichtung, die Folgendes umfasst: ein Substrat vom ersten Leitfähigkeitstyp, das Siliziumcarbid enthält; eine Epitaxieschicht, die eine Driftschicht vom ersten Leitfähigkeitstyp enthält, die über einer Vorderseite des Substrats gebildet ist; erste und zweite Kontaktstecker; und einen ersten und einen zweiten Bereich, die voneinander unabhängig sind und mit einem Kontaktbereich und einer Silizidschicht von einem zweiten Leitfähigkeitstyp, der von dem ersten Leitfähigkeitstyp verschieden ist, in Kontakt gelangen, die auf einer Oberseite der Epitaxieschicht gebildet sind, in einem Anschlussbereich, der einen Elementbereich umgibt, wobei der erste Kontaktstecker mit der Epitaxieschicht über den ersten Bereich verbunden ist und der zweite Kontaktstecker mit der Epitaxieschicht über den zweiten Bereich verbunden ist.
Halbleitervorrichtung nach Anspruch 1, wobei das Substrat ein hexagonales Halbleitersubstrat ist, das ein Off-Substrat ist, das eine rechteckige Form mit zwei Seiten, die sich in einer ersten Richtung erstrecken, und zwei Seiten, die sich in einer zweiten Richtung im Wesentlichen senkrecht zu der ersten Richtung in einer Draufsicht erstrecken, aufweist, ein Winkel, der zwischen der ersten Richtung und einer Off-Richtung des Substrats definiert ist, kleiner ist als ein Winkel, der zwischen der zweiten Richtung und der Off-Richtung des Substrats definiert ist, und der erste Bereich in einem Abschnitt des Anschlussbereichs entlang einer Seite, die sich in der ersten Richtung erstreckt, vorhanden ist und der zweite Bereich in einem Abschnitt vorhanden ist, der entlang der anderen Seite, die sich in der ersten Richtung erstreckt, vorhanden ist.
Halbleitervorrichtung nach Anspruch 2, wobei der erste und der zweite Bereich in einem Abschnitt des Anschlussbereichs, der entlang der zwei Seiten vorhanden ist, die sich in der zweiten Richtung erstrecken, voneinander getrennt sind.
Halbleitervorrichtung nach Anspruch 2, wobei die Off-Richtung eine <11-20>-Richtung des Substrats ist.
Halbleitervorrichtung nach Anspruch 1, die ferner Folgendes umfasst: einen dritten Kontaktstecker, der in dem Elementbereich gebildet ist; und einen dritten Bereich, der mit dem Kontaktbereich vom zweiten Leitfähigkeitstyp in Kontakt gelangt, der auf der Oberseite der Silizidschicht und der Epitaxieschicht gebildet ist, in dem Elementbereich, wobei der dritte Kontaktstecker mit der Epitaxieschicht über den dritten Bereich verbunden ist und jede Fläche des ersten und des zweiten Bereichs gleich oder kleiner als eine Fläche des dritten Bereichs ist.
Halbleitervorrichtung nach Anspruch 1, wobei der erste und der zweite Kontaktstecker über die Silizidschicht unabhängig von dem ersten und dem zweiten Kontaktstecker miteinander verbunden sind.
Halbleitervorrichtung nach Anspruch 1, wobei der erste und der zweite Kontaktstecker über den Kontaktbereich vom zweiten Leitfähigkeitstyp unabhängig von dem ersten und dem zweiten Kontaktstecker miteinander verbunden sind.
Halbleitervorrichtung nach Anspruch 1, wobei der Elementbereich eine MOSFET-Struktur aufweist, die mit einer Source-Elektrode verbunden ist, der erste Bereich mit der Source-Elektrode über den ersten Kontaktstecker verbunden ist, der zweite Kontaktbereich mit der Source-Elektrode über den zweiten Kontaktstecker verbunden ist und eine Rückseite des Substrats mit einer Drain-Elektrode verbunden ist.
Leistungsmodul, das Folgendes umfasst: die Halbleitervorrichtung nach Anspruch 8, einen ersten Anschluss, der mit der Source-Elektrode verbunden ist; und einen zweiten Anschluss, der mit der Drain-Elektrode verbunden ist;
Leistungsumsetzungsvorrichtung, die Folgendes umfasst: das Leistungsmodul nach Anspruch 9, wobei die Leistungsumsetzungsvorrichtung Leistung, die zwischen dem ersten und dem zweiten Anschluss zugeführt wird, umsetzt.
Eisenbahnfahrzeug, wobei ein Ausgang der Leistungsumsetzungsvorrichtung gemäß Anspruch 10 einem Motor zugeführt wird und Räder durch den Motor angetrieben werden.
Halbleitervorrichtung nach Anspruch 1, wobei der Anschlussbereich einen Peripheriebereich enthält, der den Elementbereich umgibt, und der erste und der zweite Bereich in dem Peripheriebereich vorhanden sind.
Verfahren zum Herstellen einer Halbleitervorrichtung, das umfasst: Vorbereiten eines Substrats, das eine Epitaxieschicht von einem ersten Leitfähigkeitstyp auf einer Vorderseite des Substrats aufweist und Siliziumcarbid enthält; Bilden eines Kontaktbereichs von einem zweiten Leitfähigkeitstyp, der von dem ersten Leitfähigkeitstyp verschieden ist, auf einer Oberseite der Epitaxieschicht in einem Anschlussbereich, der einen Elementbereich umgibt; und Bilden einer Silizidschicht, die in Kontakt mit dem Kontaktbereich gelangt, wobei der Kontaktbereich oder die Silizidschicht mehrere Bereiche aufweist, die voneinander getrennt sind.