DE102011003843A1 - SiC-Halbleitervorrichtung und Verfahren zu ihrer Herstellung - Google Patents

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Abstract

Ein Verfahren zum Herstellen einer SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung enthält die Schritte: (a) Ätzen von Bereichen einer SiC-Halbleiterschicht (1, 2), die als Dotierungsimplantationsbereich (3) und als Markenbereich dienen, unter Verwendung einer einzigen Maske (30) zum Bilden von Vertiefungen, (b) Durchführen von Ionenimplantation in den Vertiefungen der Bereiche, die als Dotierungsimplantationsbereich (3) und als Markenbereich dienen, unter Verwendung derselben Maske (30) wie in dem Schritt (a) zumindest aus einer Richtung schräg zu einer Oberfläche der SiC-Halbleiterschicht (1, 2) und (c) Positionieren einer weiteren Maske basierend auf der Vertiefung des Bereichs, der als Dotierungsimplantationsbereich (3) oder als Markenbereich dient, und Durchführen einer Wannenimplantation in einem Bereich, der den Dotierungsimplantationsbereich (3) enthält.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung mit einem Markenbereich und einem Sourcebereich und insbesondere auf eine SiC-Halbleitervorrichtung, die Siliziumcarbid verwendet, sowie auf ein Verfahren zu ihrer Herstellung.
  • Die elektrische Durchbruchfeldstärke sowie die Bandlücke von Siliziumcarbid sind jeweils etwa zehnmal bzw. dreimal größer als die von Silizium. Dementsprechend kann eine Leistungsvorrichtung, die Siliziumcarbid verwendet, verglichen mit einer Leistungsvorrichtung, die Silizium verwendet, wie sie derzeit verwendet wird, bei einer höheren Temperatur mit einem niedrigen Widerstand arbeiten. Insbesondere sind ein MOSFET und ein IGBT, die Siliziumcarbid verwenden, recht vielversprechend, weil in einer normalen Betriebsart und zur Zeit des Schaltens verglichen mit einem MOSFET und einem IGBT derselben Durchbruchsspannung, die Silizium verwenden, ein geringer Verlust auftritt. Daher wurden verschiedene Verfahren zum Herstellen eines MOSFET und eines IGBT unter Verwendung von Siliziumcarbid vorgeschlagen (s. z. B. JP 2000-164525 A ).
  • Bei dem MOSFET, der Siliziumcarbid verwendet, trägt ein Kanalwiderstand zur Hälfte zu einem EIN-Widerstand bei, der an einem Verlust beteiligt ist, der zu der Zeit auftritt, wenn ein Strom fließt. Der Kanalwiderstand wird bestimmt durch eine Kanallänge Lch, die von einer Positionsbeziehung zwischen einem p-Wannenbereich und einem Sourcebereich abhängt, wie sie in 1 gezeigt sind. Wenn sich die Kanallänge Lch aufgrund einer Fehlausrichtung der Maske, die in einem Schritt des Bildens des p-Wannenbereichs und des Sourcebereichs auftritt, verändert, kann ein Chip durch lokale Stromkonzentration in einer Chipfläche durchbrechen. Dementsprechend stellt es ein bedeutendes Problem dar, wie die Kanallänge Lch präzise gesteuert werden kann.
  • Bei einem bekannten Verfahren zum Herstellen eines MOSFET unter Verwendung von Siliziumcarbid wird zu Beginn eines Waferprozesses ein Markenbereich gebildet, der als Referenz für eine Maskenausrichtung in einem fotomechanischen Prozess dient. Dann wird, basierend auf dem Markenbereich, die Maskenausrichtung durchgeführt, um einen p-Wannenbereich zu bilden. Außerdem wird eine Maskenausrichtung durchgeführt unter Verwendung des Markenbereichs als Referenz zum Bilden eines n-Sourcebereichs. Außerdem wird in der Mitte des Sourcebereichs ein Wannenkontaktbereich gebildet. Dann wird auf dieselbe Weise basierend auf dem Markenbereich die Maskenausrichtung zum Bilden einer Elektrodenstruktur durchgeführt.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, einen Aufbau einer Halbleitervorrichtung, der eine Schwankung einer Kanallänge unterdrückt, sowie ein Verfahren zu dessen Herstellung bereitzustellen.
  • Die Aufgabe wird gelöst durch eine Halbleitervorrichtung gemäß Anspruch 1.
  • Die SiC-Halbleitervorrichtung enthält: eine SiC-Halbleiterschicht, einen Wannenbereich, der selektiv an einer Oberfläche der SiC-Halbleiterschicht gebildet ist, und einen Dotierungsimplantationsbereich, der selektiv an einer Oberfläche des Wannenbereichs gebildet ist. Der Dotierungsimplantationsbereich weist eine Vertiefung auf, der in einem Abschnitt von ihm an einer Oberfläche des Dotierungsimplantationsbereichs gebildet ist außer in einem Abschnitt nahe einem Endabschnitt, und der Abschnitt nahe dem Endabschnitt hat eine hakenförmig nach eine oben zu einer Deckfläche der Halbleiterschicht hin gebogene Form.
  • Da der Bereich nahe dem Endabschnitt des Dotierungsimplantationsbereichs eine nach oben zu einer Deckfläche der Halbleiterschicht hin gebogene Form hat, kann eine Inversionsschicht gleichmäßig auf einer Waferoberfläche gebildet werden.
  • Die Aufgabe wird ebenfalls gelöst durch ein Verfahren zum Herstellen einer SiC-Halbleitervorrichtung gemäß Anspruch 3.
  • Das Verfahren enthält die Schritte: (a) Ätzen von Bereichen einer SiC-Halbleiterschicht, die als Dotierungsimplantatonsbereich und als Markenbereich dienen, unter Verwendung einer einzigen Maske, (b) Durchführen einer Ionenimplantation in den Vertiefungen der Bereiche, die als Dotierungsimplantationsbereiche und als Markenbereich dienen, unter Verwendung der einzigen Maske zumindest aus einer Richtung schräg zu einer Oberfläche der SiC-Halbleiterschicht und (c) Positionieren einer weiteren Maske basierend auf der Vertiefung des Bereichs, der als Dotierungsimplantationsbereich oder als Markenbereich dient, und Durchführen einer Wannenimplantation in einem Bereich, der den Dotierungsimplantationsbereich enthält.
  • Da das Ätzen für den Dotierungsimplantationsbereich und den Markenbereich unter Verwendung der einzigen Maske durchgeführt wird, kann der Dotierungsimplantationsbereich ohne eine Fehlausrichtung gegenüber dem Markenbereich gebildet werden, und daher kann eine Schwankung einer Kanallänge unterdrückt werden. Durch Durchführen der Ionenimplantation aus der schrägen Richtung kann der Dotierungsimplantationsbereich außerdem auch nahe der Seitenfläche der Vertiefung gebildet werden. Daher kann eine Inversionsschicht gleichförmig an einer Waferoberfläche gebildet werden.
  • Die Aufgabe wird ebenfalls gelöst durch ein Verfahren zum Herstellen einer SiC-Halbleitervorrichtung gemäß Anspruch 4.
  • Das Verfahren enthält die Schritte: (a) Durchführen von Ionenimplantation in Bereichen einer SiC-Halbleiterschicht, die als Dotierungsimplantationsbereich und als Markenbereich dienen, unter Verwendung einer einzigen Maske zumindest aus einer Richtung schräg zu einer Oberfläche der SiC-Halbleiterschicht, (b) Durchführen von Ätzen zum teilweisen Entfernen ionenimplantierter Abschnitte der Bereiche, die als Dotierungsimplantationsbereich und Markenbereich dienen, zum Bilden von Vertiefungen, und (c) Positionieren einer weiteren Maske basierend auf der Vertiefung des Bereichs, der als Dotierungsimplantationsbereich oder als Markenbereich, dient, und Durchführen einer Wannenimplantation in einem Bereich, der den Dotierungsimplantationsbereich enthält.
  • Da das Ätzen für den Dotierungsimplantationsbereich und den Markenbereich unter Verwendung der einzigen Maske durchgeführt wird, kann der Dotierungsimplantationsbereich ohne eine Fehlausrichtung gegenüber dem Markenbereich gebildet werden, und daher kann eine Schwankung der Kanallänge unterdrückt werden. Durch Durchführen der Ionenimplantation aus der schrägen Richtung kann der Dotierungsimplantationsbereich außerdem auch nahe der Seitenfläche der Vertiefung gebildet werden. Daher kann eine Inversionsschicht gleichförmig an einer Waferoberfläche gebildet werden. Da das Ätzen durchgeführt wird, nachdem die Ionenimplantation bei dem Bilden des Dotierungsimplantationsbereichs durchgeführt wurde, wird der Dotierungsimplantationsbereich durch das Ätzen nicht beeinträchtigt und kann ohne eine Schwankung gebildet werden.
  • Die Aufgabe wird ebenfalls gelöst durch ein Verfahren zum Herstellen einer SiC-Halbleitervorrichtung gemäß Anspruch 5.
  • Das Verfahren enthält die Schritte: Ätzen von Bereichen einer SiC-Halbleiterschicht, die als Dotierungsimplantationsbereich und als Markenbereich dienen, unter Verwendung einer einzigen Maske, die eine geringe Selektivität gegenüber der SiC-Halbleiterschicht aufweist, zum Bilden von Vertiefungen, (b) Durchführen von Ionenimplantation in den Vertiefungen der Bereiche, die als Dotierungsimplantationsbereich und als Markenbereich dienen, unter Verwendung der einzigen Maske und (c) Positionieren einer weiteren Maske basierend auf der Vertiefung des Bereichs, der als Dotierungsimplantationsbereich oder als Markenbereich dient, und Durchführen einer Wannenimplantation in einem Bereich, der den Dotierungsimplantationsbereich enthält.
  • Da das Ätzen unter Verwendung der Maske durchgeführt wird, die eine niedrige Selektivität gegenüber der SiC-Halbleiterschicht aufweist, wird die Öffnung der Maske in einer verjüngten Form gebildet. Daher ist die Dicke der Maske in einem Bereich nahe einer Grenze der Öffnung gering. Ionen werden durch die Maske hindurch auch in einen Abschnitt der SiC-Halbleiterschicht implantiert, die unmittelbar unter diesem Abschnitt liegt. Daher kann der Dotierungsimplantationsbereich stabil nahe einer Seitenfläche der Vertiefung gebildet werden, so dass eine Inversionsschicht gleichförmig an der Waferoberfläche gebildet werden kann. Außerdem ist der Endabschnitt des Dotierungsimplantationsbereichs in einer verjüngten Form gebildet, und daher gibt es keinen scharfwinkligen Abschnitt. Somit kann ein Durchbruch, der durch eine elektrische Feldkonzentration verursacht wird, verhindert werden.
  • Die Aufgabe wird ebenfalls gelöst durch ein Verfahren zum Herstellen einer SiC-Halbleitervorrichtung gemäß Anspruch 7.
  • Das Verfahren enthält die Schritte: (a) Durchführen von Ionenimplantation in Bereichen einer SiC-Halbleiterschicht, die als Dotierungsimplantationsbereich und als Markenbereich dienen, unter Verwendung einer einzigen Maske mit einer verjüngten Öffnung, (b) Durchführen von Ätzen unter Verwendung der einzigen Maske zum teilweisen Entfernen ionenimplantierter Bereiche der Bereiche, die als Dotierungsimplantationsbereich und als Markenbereich dienen, zum Bilden von Vertiefungen und (c) Positionieren einer weiteren Maske basierend auf der Vertiefung des Bereichs, der als Dotierungsimplantationsbereich oder als Markenbereich dient, und Durchführen einer Wannenimplantation in einem Bereich, der den Dotierungsimplantationsbereich enthält.
  • Da die Öffnung der Maske eine verjüngte Form aufweist, ist die Dicke der Maske in einem Bereich nah einer Grenze der Öffnung gering. Ionen werden durch die Maske hindurch auch in einen Abschnitt der SiC-Halbleiterschicht implantiert, die unmittelbar unterhalb dieses Bereichs liegt. Daher kann der Dotierungsimplantationsbereich stabil nahe einer Seitenfläche der Vertiefung gebildet werden, um eine Inversionsschicht gleichmäßig an der Waferoberfläche bilden zu können. Weiter ist der Endabschnitt des Dotierungsimplantationsbereichs in einer verjüngten Form gebildet, und daher gibt es keinen scharfwinkligen Abschnitt. Somit kann ein Durchbruch, der durch eine elektrische Feldkonzentration bewirkt wird, verhindert werden. Da das Ätzen durchgeführt wird, nachdem die Ionenimplantation bei dem Bilden des Dotierungsimplantationsbereichs durchgeführt wurde, wird der Dotierungsimplantationsbereich außerdem nicht durch das Ätzen beeinflusst und kann ohne eine Schwankung gebildet werden.
  • Weiterbildungen der Erfindung sind jeweils in den Unteransprüchen angegeben.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen.
  • 1 ist eine Schnittansicht, die einen Aufbau einer SiC-Halbleitervorrichtung zeigt.
  • 2 ist eine Schnittansicht, die einen Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß einer bekannten Technik zeigt.
  • 3 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der bekannten Technik zeigt.
  • 4 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der bekannten Technik zeigt.
  • 5 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der bekannten Technik zeigt.
  • 6 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der bekannten Technik zeigt.
  • 7 ist eine Schnittansicht, die einen Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 8 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 9 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 10 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 11 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 12 ist eine Schnittansicht, die einen Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 13 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 14 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 15 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 16 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 17 ist eine Schnittansicht, die einen Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 19 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 20 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 21 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 22 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 23 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 23 ist eine Schnittansicht, die einen Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 24 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 25 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 26 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 27 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 28 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 29 ist eine Schnittansicht, die einen Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 30 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 31 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 32 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 33 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 34 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 35 ist eine Schnittansicht, die einen Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 36 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 37 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 38 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 39 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • 40 ist eine Schnittansicht, die den Vorgang zum Herstellen der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
  • Als technischer Hintergrund der vorliegenden Erfindung wird ein Vorgang zum Herstellen eines in 1 gezeigten MOSFET im Verlauf der in 2–6 gezeigten Schritte beschrieben.
  • Zunächst wird unter Verwendung einer Maske 20 ein Wafer, bei dem eine epitaktische n–-SiC-Schicht 2 (n-SiC-Epi-Schicht) auf einem n+-SiC-Substrat 1 (n+SiC-Substrat) gebildet ist, geätzt, um einen Markenbereich zu bilden (2). Dann wird eine Maske 21 basierend auf dem Markenbereich gebildet, und Al wird implantiert, um einen p-Wannenbereich 4 zu bilden (3). Zusätzlich wird eine Maske 22 basierend auf dem Markenbereich gebildet, und N-Ionen werden implantiert, um einen n-Sourcebereich 3 zu bilden (4). Auf dieselbe Weise wird eine Maske 23 basierend auf dem Markenbereich gebildet, und Al-Ionen werden implantiert, um einen Wannenkontaktbereich 5 in der Mitte des Sourcebereichs 3 zu bilden. Anschließend wird auf dieselbe Weise eine Maskenausrichtung basierend auf dem Markenbereich durchgeführt, um einen Elektrodenaufbau (6) zu bilden. In dem Elektrodenaufbau bezeichnen das Bezugszeichen 6 eine Ni-Schicht, das Bezugszeichen 7 eine Gateoxidschicht, das Bezugszeichen 8 ein Polysilizium (Poly-Si), das Bezugszeichen 9 eine Zwischenlagenisolierschicht, das Bezugszeichen 10 eine Al-Schicht und das Bezugszeichen 11 eine Drainelektrode.
  • Wenn die Maskenausrichtungen basierend auf dem geätzten Abschnitt des Markenbereichs durchgeführt werden, während der Sourcebereich 3 und der p-Wannenbereich 4 wie oben beschrieben gebildet werden, wird eine Maskenfehlausrichtung in jedem Schritt wiederholt und bewirkt eine große Schwankung einer Kanallänge Lch (s. 1).
  • Daher werden bei einem Vorgang zum Herstellen eines MOSFET, der eine SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung ist, ein Markenbereich und ein Sourcebereich 3 unter Verwendung einer einzigen Maske geätzt, und nachfolgende Maskenausrichtungen werden durchgeführt basierend auf einem geätzten Abschnitt des Markenbereichs oder des Sourcebereichs 3 (da die Größe der Maskenfehlausrichtung zwischen dem Markenbereich und dem Sourcebereich 3 Null ist, kann der Markenbereich oder der Sourcebereich 3 als Referenz dienen). Auf diese Weise wird eine Schwankung der Kanallänge Lch unterdrückt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung werden der Markenbereich und der Sourcebereich 3 gleichzeitig geformt durch Durchführen von Ätzen und Ionenimplantation unter Verwendung einer einzigen Maske, und daher ist ein geätzter Abschnitt des Sourcebereichs 3 ohne eine Fehlausrichtung gegenüber dem Referenzmarkenbereich gebildet. Wenn bei nachfolgenden Sourcebildungsschritten eine Maskenausrichtung durchgeführt wird unter Verwendung des geätzten Abschnitts des Markenbereichs oder des Sourcebereichs 3, kann eine Schwankung der Kanallänge Lch unterdrückt werden, weil der Sourcebereich 3 ohne Fehlausrichtung gegenüber dem Markenbereich gebildet ist.
  • Im Verlauf des in 7–11 gezeigten Verfahrens wird ein Beispiel eines Vorgangs zum Herstellen eines MOSET beschrieben, bei dem Ätzen und Zonenimplantation zum Bilden des Markenbereichs und des Sourcebereichs gleichzeitig durchgeführt werden. Zunächst wird unter Verwendung einer einzigen Maske 30 Ätzen für den Sourcebereich 3 und den Markenbereich auf einer SiC-Halbleiterschicht durchgeführt, die ein n+SiC-Substrat 1 und eine auf dem n+SiC-Substrat 1 gebildete n-SiC-Epi-Schicht 2 enthält, und dadurch werden Vertiefungen gebildet, die eine Tiefe von 0,2 μm aufweisen (7). Die Maske 30 und die Masken 31 und 32, die später beschrieben werden, werden aus einer Resistmaske oder einer harten Maske wie z. B. einer Oxidschicht oder einer Nitridschicht gebildet.
  • Dann werden unter Wiederverwendung derselben einzelnen Maske 30 N (Stickstoff) oder P (Phosphor) vertikal mit einer Implantationsmenge von 3 × 1019 cm–3 ionenimplantiert, um dadurch einen n-Sourcebereich 3 zu bilden, der eine Tiefe von 0,4 μm aufweist (8).
  • Dann werden Al (Aluminium) oder B (Bor) ionenimplantiert unter Verwendung einer p-Wannen-Implantationsmaske 31, die basierend auf der Vertiefung des Markenbereichs oder des Sourcebereichs 3 ausgerichtet wird, um einen p-Wannenbereich 4 zu bilden, der eine Tiefe von 1,0 μm aufweist (9). Dabei ist die Vertiefung in dem Sourcebereich 3 gebildet, und daher entspricht ein Teil des p-Wannenbereichs 4, der unmittelbar unter dem Sourcebereich 3 gebildet ist, der Größe des Niveauunterschieds, der durch die Vertiefung bewirkt ist. Da der p-Wannenbereich 4 auf diese Weise einen nabelförmigen Aufbau aufweist, kann die Durchbruchsfestigkeit verbessert werden.
  • Anschließend wird unter Verwendung einer Wannenkontaktimplantationsmaske 32, die basierend auf der Vertiefung des Markenbereichs oder des Sourcebereichs 3 ausgerichtet ist, Al oder B ionenimplantiert, um einen Wannenkontaktbereich 5 in der Mitte des Sourcebereichs 3 zu bilden (10). Das Al oder das B werden gegenüber der Menge bei der p-Wannenimplantation oder der Sourceimplantation mit einer höheren Konzentration ionenimplantiert. Hierbei wird zum ersten Mal der komplette Sourcebereich 3 gebildet.
  • Anschließend wird, auch wenn eine detaillierte Beschreibung unterbleibt, eine Hochtemperaturaktivierungswärmebehandlung durchgeführt, und die Gateoxidschicht 7, die Poly-Si-Gateelektrode 8, die Zwischenlagenisolierschicht 9, die Sourceelektroden 6 und 10, die Drainelektrode 11 und dergleichen werden aufeinanderfolgend gebildet, so dass ein in 11 gezeigter MOSFET fertiggestellt wird. Dabei kann die Drainelektrode 11 beispielsweise aus Ni oder alternativ aus einem mehrlagigen Metall gebildet sein.
  • Durch gleichzeitiges Ätzen der Bereiche, in denen der Markerbereich und der Sourcebereich 3 gebildet werden sollen, kann verglichen mit dem Fall, in dem der Markenbereich und der Sourcebereich 3 getrennt gebildet werden, die Anzahl von Schritten verringert werden, und der Herstellungsvorgang kann vereinfacht werden. Demzufolge kann eine Arbeitszeitdauer verkürzt werden, und Kosten können verringert werden. Außerdem braucht durch das gleichzeitige Bilden des Markenbereichs und des Sourcebereichs 3 eine Maskenfehlausrichtung des Sourcebereichs 3 relativ zu einer Markenreferenz nicht in Betracht gezogen zu werden, und eine Positionsgenauigkeit des Sourcebereichs 3 relativ zu dem Wannenbereich 4 ist stark verbessert. Das kann eine Schwankung der Kanallänge Lch auf einen Minimalwert unterdrücken, und die Qualität eines Chips kann verbessert sein, weil verhindert werden kann, dass der Chip durch eine Stromkonzentration durchbricht, die durch eine Schwankung des EIN-Widerstands bewirkt wird.
  • Bei dem in 7–11 gezeigten Herstellungsvorgang wird zuerst das Ätzen für den Markenbereich und den Sourcebereich 3 durchgeführt (7) und dann wird die Ionenimplantation durchgeführt (8). Es besteht jedoch die Möglichkeit, dass die Form eines Resistmusters sich aufgrund des Ätzens ändert, was bewirkt, dass. der Sourcebereich 3 sich in dem nachfolgenden Ionenimplantationsschritt ändert. Um dieses Problem zu verhindern, ist es wünschenswert, das Ätzen durchzuführen, nachdem die Ionenimplantation durchgeführt wurde, wie es in 12–16 gezeigt ist.
  • Zunächst wird in einer Halbleiterschicht, die das n+SiC-Substrat 1 und eine auf dem n+SiC-Substrat 1 gebildete n-SiC-Epi-Schicht 2 enthält, N oder P vertikal in Bereichen ionenimplantiert, wo der Sourcebereich 3 und der Markenbereich gebildet werden sollen unter Verwendung der einzigen Maske 30 (12). Zusätzlich wird unter erneuter Verwendung derselben Maske 30 ein Ätzen durchgeführt, um eine Vertiefung zu bilden (13). Dann werden ähnlich dem oben mit Bezug auf 7–11 beschriebene Vorgang der p-Wannenbereich 4 (14) und der Wannenkontaktbereich 5 (5) gebildet basierend auf der Vertiefung des Markenbereichs oder des Sourcebereichs 3. Außerdem wird Hochtemperaturaktierungswärmebehandlung durchgeführt, und die Gateoxidschicht 7, die Poly-Si-Gateelektrode 8, die Zwischenlagenisolierschicht 9, die Sourceelektrode 6, die Drainelektrode 11 und dergleichen werden aufeinanderfolgend gebildet. Somit wird ein in 16 gezeigter MOSFET fertiggestellt.
  • Bei diesem Herstellungsvorgang wird das Ätzen für den Sourcebereich 3 nach der Ionenmplantation durchgeführt. Das kann verhindern, dass sich der Sourcebereich 3 aufgrund einer Änderung der Form des Resistmusters, die durch Ätzen bewirkt wird, ändert. Bei dem Ionenimplantationsschritt muss jedoch im voraus eine tiefe Implantation durchgeführt werden unter Berücksichtigung einer Tiefe des Ätzens.
  • Wenn ein MOSFET unter Verwendung von SiC als Material durch den in 7–11 gezeigten Vorgang oder den in 12–16 gezeigten Vorgang gebildet wird, tritt das folgende Problem auf: in SiC diffundiert ein implantiertes Element anders als bei Si kaum in einer Seitenrichtung. Daher breitet sich der Sourcebereich 3 bei dem in 8 und 12 gezeigten Ionenimplantationsschritt von einer Öffnung der Maske 30 aus nicht in einer Seitenrichtung (lateral) aus, sondern ist direkt nach unten gebildet. Da der Sourcebereich 3 gleichzeitig mit dem Markenbereich gebildet wird, wird andererseits eine Waferoberfläche geätzt und eine Deckfläche des Sourcebereichs 3 bildet eine Vertiefung. Daher wird in dem nachfolgenden Schritt die Gateoxidschicht nicht nur auf der Waferoberfläche gebildet, sondern auch an einer Seitenfläche der Vertiefung (in einer Querschnittsrichtung des Wafers) wie es in 11 und 16 gezeigt ist.
  • SiC hat einen hexagonalen Kristallaufbau. Eine Oxidationsgeschwindigkeit in einer Richtung einer Waferoberfläche ((0001)-Fläche) und in einer Querschnittsrichtung sind verschieden. Wenn beispielsweise die Waferquerschnittsrichtung eine (11–20)-Fläche ist, ist die Gateoxidschicht 7 in der Querschnittsrichtung um einige Male dicker als diejenige in der Oberflächenrichtung (auch wenn 11 und 16 zeigen, dass die Gateoxidschicht 7 in der Querschnittsrichtung ungefähr zweimal dicker ist als in der Oberflächenrichtung, ist sie in Wirklichkeit noch dicker). Der Kanal ist entlang der hakenförmigen Gateoxidschicht 7 gebildet. Dabei tritt ein Problem auf, dass ein Kanalwiderstand unstabil ist, weil sich die Dicke der Gateoxidschicht 7 wie oben beschrieben ändert.
  • Außerdem wird die Gateoxidschicht 7 in der Querschnittsrichtung durch eine Genauigkeit des Vertiefungsätzvorgangs beeinflusst, und die Schichtdicke ändert sich aufgrund der Genauigkeit. Wenn die Gateoxidschicht 7 dick ist, wird eine Inversionsschicht kaum gebildet. Demzufolge ändert sich oder schwankt die Bildung der Inversionsschicht zwischen der Waferoberfläche (einer Oberfläche des Wannenbereichs 4) und der Seitenfläche der Vertiefung (in der Querschnittsrichtung des Wafers).
  • Um diese Probleme zu lösen, ist es erforderlich, den Sourcebereich 3 auch in einem Abschnitt der SiC-Epi-Schicht 2 an der Seitenfläche der Vertiefung zu bilden, um dadurch stabil die Inversionsschicht nur auf der Waferoberf1äche zu bilden. Ein Beispiel eines solchen Herstellungsvorgangs ist in 17–22 gezeigt. 17–22 zeigen einen Herstellungsvorgang, bei dem eine Implantation bei dem Ionenimplantationsschritt des in 7–11 gezeigten Herstellungsvorgangs unter einem Winkel durchgeführt wird.
  • Zunächst wird ähnlich wie bei dem in 7–11 gezeigten Vorgang unter Verwendung der einzigen Maske 30, in der eine Markenabschnittsöffnung und eine Sourceabschnittsöffnung gebildet sind, Ätzen an einer Halbleiterschicht durchgeführt, die ein n+SiC-Substrat und eine auf dem n+SiC-Substrat 1 gebildete n-SiC-Epi-Schicht 2 enthält, und dadurch werden Vertiefungen mit einer Tiefe von 0,2 μm des Markenbereichs und des Sourcebereichs 3 gebildet (17). Dabei wird ein Bereich, der durch eine Kombination aus dem gesamten Sourcebereich 3 und dem in dem Sourcebereich 3 gebildeten Wannenkontaktbereich 5 definiert ist, so gebildet, dass er eine Vertiefungsform aufweist. Die Maske 30 sowie die Masken 31 und 32, die später beschrieben werden, bestehen aus einer Resistmarke oder einer harten Maske wie z. B. einer Oxidschicht oder einer Nitridschicht.
  • Dann wird unter Wiederverwendung derselben Maske 30 N oder P vertikal innenimplantiert mit einer Implantationsmenge von 3 × 1019 cm–3, um dadurch einen n-Sourcebereich 3 mit einer Tiefe von 0,4 μm zu bilden (18). Weiter wird dieselbe Ionenimplantation mit einer Drehung des Wafers oder schräg mit einem Winkel von etwa 5–30° relativ zu der Richtung senkrecht zu dem Wafer durchgeführt (19). Dadurch kann der Sourcebereich 3 auch in einem Bereich der n-SiC-Epi-Schicht 2 nahe der Seitenfläche der Vertiefung gebildet werden. Dabei kann der in 18 gezeigte Schritt weggelassen werden, und die Ionenimplantation kann von Anfang an schräg oder mit Drehung des Wafers durchgeführt werden.
  • Dann wird Al oder B ionenimplantiert unter Verwendung einer p-Wannenimplantationsmaske 31, die basierend auf der Vertiefung des Markenbereichs oder des Sourcebereichs 3 ausgerichtet ist, um einen p-Wannenbereich 4 mit einer Tiefe von 1,0 μm zu bilden (20). In einem nachfolgenden Schritt wird ähnlich wie in dem in 10 gezeigten Schritt der Wannenkontaktbereich 5 gebildet unter Verwendung einer Wannenkontaktimplantationsmaske 32, die basierend auf der Vertiefung des Markenbereichs oder des Sourcebereichs 3 ausgerichtet ist (21). Weiter wird eine Hochtemperaturaktivierungswärmebehandlung durchgeführt, und die Gateoxidschicht 7, die Poly-Si-Gateelektrode 8, die Zwischenlagenisolierschicht 9, die Sourceelektrode 6, die Drainelektrode 11 und dergleichen werden aufeinander folgend gebildet. So wird der in 22 gezeigte MOSFET fertiggestellt.
  • Der Sourcebereich 3 weist eine Vertiefung auf, die in einem Abschnitt von ihm gebildet ist außer in einem Abschnitt nahe dem Ende an der Oberfläche des Sourcebereichs 3, und der Abschnitt nahe dem Ende hat eine hakenförmig nach oben zu einer Deckfläche der Halbleiterschicht hin gebogene Form. Das ermöglicht es, dass die Inversionsschicht stabil an der Waferoberfläche gebildet wird.
  • Auf diese Weise enthält der Vorgang zum Herstellen der Halbleitervorrichtung dieser Ausführungsform die Schritte: (a) Bilden von Vertiefungen durch Ätzen von Bereichen der SiC-Halbleiterschicht, die als Sourcebereich 3 (Dotierungsimplantationbereich) und als Markenbereich dienen unter Verwendung der einzigen Maske, (b) Durchführen von Ionenimplantation in den Vertiefungen, die als Sourcebereich 3 und Markenbereich dienen, unter Verwendung derselben Maske wie in dem Schritt (a) zumindest aus einer Richtung schräg zu der Oberfläche des SiC-Halbleiterschicht, und (c) Ausrichten einer weiteren Maske basierend auf zumindest der Vertiefung, die als Dotierungsimplantationsbereich dient, und Durchführen einer Wannenimplantation in einem Bereich, der den Dotierungsimplantationsbereich enthält.
  • Durch Durchführen des Ätzens für den Sourcebereich 3 und den Markenbereich unter Verwendung der einzigen Maske kann der Sourcebereich 3 ohne eine Fehlausrichtung relativ zu dem Markenbereich gebildet werden, und daher kann eine Schwankung der Kanallänge unterdrückt werden. Weiter kann der Sourcebereich 3 durch Durchführen der Ionenimplantation aus der schrägen Richtung auch nahe der Seitenfläche der Vertiefung durchgeführt werden, so dass an der Seitenfläche der Vertiefung keine Oxidschicht gebildet wird. Daher kann die Inversionsschicht gleichförmig an der Waferoberfläche gebildet werden.
  • Die so gebildete Halbleitervorrichtung dieser Ausführungsform enthält das n+SiC-Substrat 1, die n-SiC-Epi-Schicht 2 (SiC-Halbleiterschicht), die p-Wannenbereiche 4, die selektiv an der Oberfläche des SiC-Halbleiterschicht gebildet sind, und die Sourcebereiche 3 (Dotierungsimplantationsbereiche), die selektiv an der Oberfläche der p-Wannenbereiche 4 gebildet sind. Der Sourcebereich 3 weist eine Vertiefung auf, die in einem Abschnitt von ihm an der Oberfläche des Sourcebereichs 3 gebildet ist außer in einem Abschnitt nahe dem Ende, und der Bereich nahe dem Ende hat eine hakenförmig nach oben zu der Deckfläche der Halbleiterschicht hin gebogene Form. Das ermöglicht es, dass die Inversionsschicht gleichförmig an der Waferoberfläche gebildet wird.
  • Auch bei dem in 12–16 gezeigten Herstellungsvorgang können dieselben Wirkungen erzielt werden durch Durchführen einer schrägen Implantation in dem Ionenimplantationsschritt. 23–28 zeigen einen Herstellungsvorgang, bei dem die schräge Implantation in dem Ionenimplantationsschritt bei dem in 12–16 gezeigten Herstellungsvorgang durchgeführt wird.
  • Zunächst wird ähnlich wie bei dem in 12–16 gezeigten Vorgang in eine Halbleiterschicht, die das n+SiC-Substrat 1 und eine auf dem n+SiC-Substrat 1 gebildete n-SiC-Epi-Schicht 2 enthält, N oder P unter Verwendung der einzigen Maske 30 vertikal in Bereiche ionenimplantiert, in denen der Sourcebereich 3 und der Markenbereich gebildet werden sollen (23). Weiter wird dieselbe Ionenimplantation durchgeführt mit Drehung des Wafers oder schräg in einem Winkel von etwa 5–30° relativ zu der Richtung senkrecht zu dem Wafer (24).
  • Dann wird unter Wiederverwendung derselben Maske 30 Ätzen durchgeführt, um eine Vertiefung zu bilden (25). Anschließend werden ähnlich den mit Bezug auf 14 und 15 beschriebenen Schritten der p-Wannenbereich 4 (26) und der Wannenkontaktbereich 5 (27) gebildet basierend auf der Vertiefung des Markenbereichs oder des Sourcebereichs 3. Außerdem wird eine Hochtemperaturaktivierungswärmebehandlung durchgeführt, und die Gateoxidschicht 7, die Poly-Si-Gateelektrode 8, die Zwischenlagenisolierschicht 9, die Sourceelektrode 6, die Drainelektrode 11 und dergleichen werden aufeinander folgend gebildet. So wird ein in 28 gezeigter MOSFET fertiggestellt.
  • Der Vorgang zum Herstellen der Halbleitervorrichtung dieser Ausführungsform enthält die Schritte: (a) Durchführen von Ionenimplantation in Bereichen der SiC-Halbleiterschicht, die als Sourcebereich 3 (Dotierungsimplantationsbereich) und als Markenbereich dienen, zumindest aus einer Richtung schräg zu der Oberfläche der SiC-Halbleiterschicht, (b) Durchführen von Ätzen unter Verwendung derselben Maske wie im Schritt (a) zum teilweisen Entfernen ionenimplantierter Abschnitte der Bereiche, die als Sourcebereich 3 und als Markenbereich dienen, um dadurch Vertiefungen zu bilden, und (c) Positionieren einer weiteren Maske basierend auf der Vertiefung des Bereichs, der als Sourcebereichs 3 oder als Markenbereich dient, und Durchführen einer Wannenimplantation in einem Bereich, der den Sourcebereich 3 enthält.
  • Durch Durchführen des Ätzens für den Sourcebereich 3 und den Markenbereich unter Verwendung der einzigen Maske, kann der Sourcebereich 3 ohne eine Fehlausrichtung gegenüber dem Markenbereich gebildet werden, und daher kann eine Schwankung der Kanallänge unterdrückt werden. Durch Durchführen der Ionenimplantation aus der schrägen Richtung wird der Sourcebereich 3 außerdem über die Öffnung der Maske hinaus gebildet. Wenn die Vertiefung in dem Ätzschritt gebildet wird, ist der Sourcebereich 3 auch nahe der Seitenfläche der Vertiefung gebildet. Daher kann die Inversionsschicht gleichmäßig auf der Waferoberfläche gebildet werden. Da das Ätzen durchgeführt wird, nachdem die Ionenimlantation in dem Sourcebereich 3 durchgeführt wurde, wird der Sourcebereich nicht durch das Ätzen beeinflusst und ohne eine Schwankung gebildet.
  • 29–34 zeigen einen Vorgang zum Herstellen eines MOSFET, bei dem in dem in 17 gezeigten Ätzschritt eine Maske verwendet wird, die relativ zu der SiC-Halbleiterschicht (Epi-Schicht 2) eine niedrige Selektivität aufweist. Wenn Ätzen für den Markenbereich und den Sourcebereich 3 auf der SiC-Halbleiterschicht durchgeführt werden unter Verwendung einer Maske 70 mit einer niedrigen Selektivität, hat eine Öffnung der Maske 70 eine verjüngte Form. Die Ätzrate ist so eingestellt, dass ihr Verhältnis für (Maske/SiC-Halbleiterschicht) ≥ 1 ist.
  • Dann wird unter Wiederverwendung derselben Maske 70 eine Ionenimplantation in der Richtung senkrecht zu dem Wafer durchgeführt (30). Da die Maske 70 in dem vorigen Schritt in der verjüngten Form gebildet wurde, hat ein Abschnitt der Maske 70 nahe einer Grenze zwischen der Maske 70 und der Öffnung eine geringe Dicke. Ionen werden durch die Maske 70 hindurch in einen Abschnitt der Epi-Schicht 2 implantiert, der unmittelbar unterhalb dieses Abschnitts der Maske 70 liegt. Demzufolge wird ohne Durchführen der schrägen Implantation der Sourcebereich 3 stabil nahe der Seitenfläche der Vertiefung gebildet, so dass ein Endabschnitt des Sourcebereichs 3 eine verjüngte Form aufweist. Das ermöglicht es, eine Inversionsschicht stabil an der Waferoberfläche zu bilden.
  • Eine schräge Implantation kann jedoch zusätzlich durchgeführt werden, um den Sourcebereiche 3 nahe der Seitenfläche der Vertiefung zu bilden. In diesem Fall wird die Ionenimplantation mit einer Drehung des Wafers oder schräg in einem Winkel von etwa 50–30° relativ zu der Richtung senkrecht zu dem Wafer durchgeführt (31).
  • Die nachfolgenden Schritte sind dieselben wie die in 7–11 gezeigten, und der p-Wannenbereich 4 und der Wannenkontaktbereich 5 werden gebildet (32 und 33). Außerdem wird eine Hochtemperaturaktivierungswärmebehandlung durchgeführt, und die Gateoxidschicht 7, die Poly-Si-Gateelektrode 8, die Zwischenlagenisolierschicht 9, die Sourceelektrode 6, die Drainelektrode 11 und dergleichen werden aufeinanderfolgend gebildet. So wird ein 34 gezeigter MOSFET fertiggestellt.
  • 35–40 zeigen einen Herstellungsvorgang, bei dem eine Maske mit einer verjüngten Form in dem Ionenimplantationsschritt von 23 verwendet wird, der in dem in 23–28 gezeigten Herstellungsvorgang für einen MOSFET enthalten ist, bei dem das Ätzen nach der Sourceimplantation durchgeführt wird. 35 zeigt einen Schritt des Durchführens einer Ionenimplantation unter Verwendung einer Maske 70, die aufgrund von Nachtempern mit verjüngten Öffnungen versehen ist. Wenn N-Ionen in der Richtung senkrecht zu dem Wafer implantiert werden, wird die Ionenimplantation durch die Maske 70 hindurch auch in einem Bereich durchgeführt, der unmittelbar in einem verdünnten Abschnitt der Maske 70 um die Öffnung herum angeordnet ist. Demzufolge wird der Sourcebereich 3 ohne eine schräge Implantation über die Öffnung der Maske 70 hinaus gebildet, und ein Endabschnitt des Sourcebereichs hat eine verjüngte Form.
  • Eine schräge Implantation kann jedoch zusätzlich durchgeführt werden, um den Sourcebereich 3 über die Öffnung der Maske 70 hinaus zu bilden. In diesem Fall wird die Ionenimplantation mit Drehung des Wafers oder schräg in einem Winkel von etwa 5–30° relativ zu der Richtung senkrecht zu dem Wafer durchgeführt (36). Dann wird Ätzen für den Sourcebereich 3 unter Wiederverwendung derselben Maske 70 durchgeführt (37). Somit wird in dem Sourcebereich 3 eine Vertiefung gebildet. Da der Sourcebereich 3 über einen Bereich hinaus gebildet wird, der der Öffnung der Maske 70 entspricht, wird der Sourcebereich 3 auch nahe der Seitenfläche der Vertiefung gebildet.
  • Die nachfolgenden Schritte sind dieselben wie in 26–28 gezeigt, und der p-Wannenbereich 4 und der Wannenkontaktbereich 5 werden gebildet (38 und 39). Außerdem wird eine Hochtemperaturaktivierungswärmebehandlung durchgeführt, und die Gateoxidschicht 7, die Poly-Si-Gateelektrode 8, die Zwischenlagenisolierschicht 9, die Sourceelektrode 6, die Drainelektrode 11 und dergleichen werden aufeinanderfolgend gebildet. So wird ein in 40 gezeigter MOSFET fertiggestellt.
  • Der Sourcebereich 3 weist eine Vertiefung auf, die in einem Abschnitt von ihm an der Oberfläche des Sourcebereichs 3 gebildet ist außer in einem Abschnitt nahe dem Ende, und der Bereich nahe dem Ende hat eine hakenförmig nach oben zu der Deckfläche der Halbleiterschicht hin gebogene Form. Das ermöglicht es, die Inversionsschicht stabil an der Waferoberfläche zu bilden.
  • Auch wenn oben ein MOSFET beschrieben wurde, unterscheidet sich ein IGBT von einem MOSFET nur einem Aufbau auf einer Rückflächenseite des Substrats (der Drainseite im Fall des MOSFET) und hat an einer Vorderflächenseite denselben Aufbau wie ein MOSFET. Daher ist der oben beschriebene Herstellungsvorgang auch auf einen IGBT anwendbar und bewirkt den Effekt, dass die Steuerbarkeit der Kanallänge verbessert ist.
  • Die Halbleitervorrichtung dieser Ausführungsform hat die folgenden Wirkungen: die so gebildete Halbleitervorrichtung dieser Ausführungsform enthält das n+SIC-Substrat 1, die n-SiC-Epi-Schicht 2 (SiC-Halbleiterschicht), die p-Wannenbereiche 4, die selektiv an der Oberfläche der SiC-Halbleiterschicht 2 gebildet sind, und die Sourcebereiche 3 (Dotierungsimplantationsbereiche), die selektiv an der Oberfläche der p-Wannenbereiche 4 gebildet sind. Der Dotierungsimplantationsbereich weist eine Vertiefung auf, die in einem Abschnitt von ihm an der Oberfläche des Dotierungsimplantationsbereichs 3 gebildet ist außer in einem Abschnitt nahe dem Ende, und der Bereich nahe dem Ende hat eine hakenförmig nach oben zu der Deckfläche der Halbleiterschicht hin gebogene Form. Das ermöglicht es, die Inversionsschicht gleichförmig auf der Waferoberfläche zu bilden.
  • Vorzugsweise hat der Endabschnitt des Dotierungsimplantationsbereichs eine verjüngte Form. Dieser Aufbau ermöglicht es ebenfalls, die Inversionsschicht gleichförmig an der Waferoberfläche zu bilden.
  • Das erste Verfahren zum Herstellen der Halbleitervorrichtung dieser Ausführungsform hat die folgenden Wirkungen: das erste Verfahren zum Herstellen der Halbleitervorrichtung dieser Ausführungsform enthält die Schritte: (a) Bilden von Vertiefungen durch Ätzen von Bereichen der SiC-Halbleiterschicht, die als Sourcebereich 3 (Dotierungsimplantationsbereich) und als Markenbereich dienen, unter Verwendung einer einzigen Maske, (b) Durchführung von Ionenimplantation in den Vertiefungen der Bereiche, die als Sourcebereich 3 und als Markenbereich dienen, unter Verwendung derselben Maske wie in dem Schritt (a) zumindest aus einer Richtung schräg zu der Oberfläche des SiC-Halbleiterschicht, und (c) Ausrichten einer weiteren Maske basierend auf der Vertiefung des Bereichs, der als Sourcebereich 3 oder Markenbereich dient, und Durchführen einer Wannenimplantation in einem Bereich, der den Dotierungsimplantationsbereich 3 enthält.
  • Durch Durchführen des Ätzens für den Sourcebereich 3 und den Markenbereich unter Verwendung der einzigen Maske kann der Sourcebereich 3 ohne eine Fehlausrichtung relativ zu dem Markenbereich gebildet werden, und daher kann eine Schwankung der Kanallänge unterdrückt werden. Durch Durchführen der Ionenimplantation aus der schrägen Richtung kann der Sourcebereich 3 außerdem auch an den Seitenflächen der Vertiefung gebildet sein. Daher kann die Inversionsschicht gleichförmig an der Waferoberfläche gebildet werden.
  • Das zweite Verfahren zum Herstellen der Halbleitervorrichtung dieser Ausführungsform enthält die Schritte: (a) Durchführen von Ionenimplantation in Bereichen der SiC-Halbleiterschicht, die als Sourcebereich 3 (Dotierungsimplantationsbereich) und als Markenbereich dienen, unter Verwendung einer einzigen Maske zumindest aus einer Richtung schräg zu der Oberfläche der SiC-Halbleiterschicht, (b) Durchführung eines Ätzens zum teilweise Entfernen der ionenimplantierten Abschnitte der Bereiche, die als Sourcebereich 3 und als Markenbereich dienen, unter Verwendung derselben Maske wie im Schritt (a) zum Bilden von Vertiefungen, und (c) Positionieren einer weiteren Maske basierend auf der Vertiefung des Bereichs, der als Sourcebereich 3 oder Markenbereich dient, und Durchführen einer Wannenimplantation in einem Bereich, der den Sourcebereich 3 enthält.
  • Durch Durchführen des Ätzens für den Sourcebereich 3 und den Markenbereich unter Verwendung der einzigen Maske kann der Sourcebereich 3 ohne eine Fehlausrichtung gegenüber dem Markenbereich gebildet werden, und daher kann eine Schwankung der Kanallänge unterdrückt werden. Durch Durchführender Zonenimplantation aus der schrägen Richtung kann der Sourcebereich 3 außerdem auch an der Seitenfläche der Vertiefung gebildet werden, so dass die Inversionsschicht gleichförmig an der Waferoberfläche gebildet werden kann. Da das Ätzen durchgeführt wird, nachdem die Ionenimplantation beim Bilden des Sourcebereichs 3 durchgeführt wurde, wird der Sourcebereich 3 außerdem nicht durch das Ätzen beeinflusst und ohne eine Schwankung gebildet.
  • Das dritte Verfahren zum Herstellen der Halbleitervorrichtung dieser Ausführungsform enthält die Schritte: (a) Bilden von Vertiefungen durch Ätzen von Bereichen der SiC-Halbleiterschicht, die als Dotierungsimplantationsbereich (Sourcebereich 3) und als Markenbereich dienen, unter Verwendung einer einzigen Maske, die eine geringe Selektivität gegenüber der SiC-Halbleiterschicht aufweist, (b) Durchführen von Ionenimplantation in den Vertiefungen, die als Sourcebereich 3 und Markenbereich dienen, unter Verwendung derselben Maske wie im Schritt (a), und (c) Ausrichten einer weiteren Maske basierend auf der Vertiefung des Bereichs, der als Sourcebereich 3 oder Markenbereich dient, und Durchführen einer Wannenimplantation in einem Bereich, der den Sourcebereich 3 enthält.
  • Da das Ätzen durchgeführt wird unter Verwendung der Maske, die eine niedrige Selektivität gegenüber der SiC-Halbleiterschicht aufweist, wird die Öffnung der Maske 70 in einer verjüngten Form gebildet. Daher ist die Dicke der Maske 70 in einem Abschnitt nahe der Grenze der Öffnung gering. Ionen werden durch die Maske 70 hindurch auch in einen Abschnitt der SiC-Halbleiterschicht implantiert, die unmittelbar unterhalb dieses Abschnitts liegen. Daher kann der Sourcebereich 3 stabil nahe der Seitenfläche der Vertiefung gebildet werden, um es zu ermöglichen, dass die Inversionsschicht gleichförmig an der Waferoberfläche gebildet wird. Außerdem ist der Endabschnitt des Sourcebereichs 3 in einer verjüngten Form gebildet, und daher gibt es keinen Abschnitt mit steilem Winkel. Somit kann ein Durchbruch, der durch eine elektrische Feldkonzentration bewirkt wird, verhindert werden.
  • Vorzugsweise wird die Ionenimplantation im Schritt (b) zumindest aus einer Richtung schräg zu der Oberfläche der SiC-Halbleiterschicht durchgeführt. Das ermöglicht es, dass der Sourcebereich 3 stabil nahe der Seitenfläche der Vertiefung gebildet ist, so dass die Inversionsschicht gleichförmig an der Waferoberfläche gebildet werden kann.
  • Das vierte Verfahren zum Herstellen der Halbleitervorrichtung gemäß dieser Erfindung enthält die Schritte: (a) Durchführen von Ionenimplantation in Bereichen der SiC-Halbleiterschicht, die als Dotierungsimplantationsbereich (Sourcebereich 3) und als Markenbereich dienen, unter Verwendung einer einzigen Maske mit verjüngten Öffnungen, (b) Durchführen von Ätzen unter Verwendung derselben Maske wie in Schritt (a) zum teilweisen zum teilweisen Entfernen ionenimplantierten Abschnitte der Bereiche, die als Sourcebereich 3 und als Markenbereich dienen, zum Bilden von Vertiefungen, und (c) Positionieren einer weiteren Maske basierend auf der Vertiefung des Bereichs, der als Sourcebereich 3 oder Markenbereich dient, und Durchführen einer Wannenimplantation in einem Bereich, der den Dotierungsimplantationsbereich 3 enthält.
  • Da die Öffnung der Maske 70 in einer verjüngten Form gebildet ist, ist die Dicke der Maske 70 in einem Abschnitt nahe der Grenze der Öffnung gering. Ionen werden durch die Maske 70 hindurch auch in einen Abschnitt der SiC-Halbleiterschicht implantiert, die unmittelbar unter diesem Abschnitt liegt. Daher kann der Sourcebereich stabil nahe der Seitenfläche der Vertiefung gebildet werden, was es ermöglicht, die Inversionsschicht gleichförmig an der Waferoberfläche zu bilden. Weiter ist der Endabschnitt des Sourcebereiches 3 in einer verjüngten Form gebildet, und daher gibt es keinen Abschnitt mit steilem Winkel. Somit kann ein Durchbruch, der durch eine elektrische Feldkonzentration bewirkt wird, verhindert werden. Da außerdem das Ätzen durchgefphrt wird, nachdem die Ionenimplantation durchgeführt wurde bei der Bildung des Sourcebereichs 3, ist der Sourcebereich 3 nicht durch das Ätzen beeinflusst und ohne eine Schwankung gebildet.
  • Vorzugsweise wird die Ionenimplantation im Schritt (a) zumindest aus einer Richtung schräg zu der Oberfläche der SiC-Halbleiterschicht durchgeführt. Das ermöglicht es, dass der Sourcebereich 3 stabil nahe der Seitenfläche der Vertiefung gebildet werden kann, so dass die Inversionsschicht gleichförmig an der Waferoberfläche gebildet werden kann.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2000-164525 A [0002]

Claims (8)

  1. Halbleitervorrichtung mit einer SiC-Halbleiterschicht (2), einem Wannenbereich (4), der selektiv an einer Oberfläche der SiC-Halbleiterschicht (2) gebildet ist, und einem Dotierungsimplantationsbereich (3), der selektiv an einer Oberfläche des Wannenbereichs (4) gebildet ist, wobei der Dotierungsimplantationsbereich (3) eine Vertiefung aufweist, die in einem Abschnitt von ihm an einer Oberfläche des Dotierungsimplantationsbereichs (3) gebildet ist außer in einem Abschnitt nahe einem Endabschnitt, und der Abschnitt nahe dem Endabschnitt eine hakenförmig nach oben zu einer Deckfläche der Halbleiterschicht (2) hin gebogene Form hat.
  2. Halbleitervorrichtung gemäß Anspruch 1, bei der eine Endfläche des Dotierungsimplantationsbereichs (3) eine verjüngte Form aufweist.
  3. Verfahren zum Herstellen einer SiC-Halbleitervorrichtung mit den Schritten: (a) Ätzen von Bereichen einer SiC-Halbleiterschicht (2), die als Dotierungsimplantationsbereich (3) und als Markenbereich dienen, unter Verwendung einer einzigen Maske (30) zum Bilden von Vertiefungen, (b) Durchführen von Ionenimplantation unter Verwendung der einzigen Maske (30) in den Vertiefungen der Bereiche, die als Dotierungsimplantationsbereich (3) und als Markenbereich dienen, zumindest aus einer Richtung schräg zu einer Oberfläche der SiC-Halbleiterschicht (2) und (c) Positionieren einer weiteren Maske (31) basierend auf der Vertiefung des Bereichs, der als Dotierungsimplantationsbereich (3) oder als Markenbereich dient, und Durchführen einer Wannenimplantation in einem Bereich, der den Dotierungsimplantationsbereich (3) enthält.
  4. Verfahren zum Herstellen einer SiC-Halbleitervorrichtung mit den Schritten: (a) Durchführen von Ionenimplantation in Bereichen einer SiC-Halbleiterschicht (2), die als Dotierungsimplantationsbereich (3) und als Markenbereich dienen, unter Verwendung einer einzigen Maske (30) zumindest aus einer Richtung schräg zu einer Oberfläche der SiC-Halbleiterschicht (2), (b) Durchführen von Ätzen unter Verwendung der einzigen Maske (30) zum teilweisen Entfernen ionenimplantierter Abschnitte der Bereiche, die als Dotierungsimplantationsbereich (3) und als Markenbereich dienen, zum Bilden von Vertiefungen und (c) Positionieren einer weiteren Maske (31) basierend auf der Vertiefung des Bereichs, der als Dotierungsimplantationsbereich (3) oder als Markenbereich dient, und Durchführen einer Wannenimplantation in einem Bereich, der den Dotierungsimplantationsbereich (3) enthält.
  5. Verfahren zum Herstellen einer SiC-Halbleitervorrichtung mit den Schritten: (a) Ätzen von Bereichen einer SiC-Halbleiterschicht (2), die als Dotierungsimplantationsbereich (3) und als Markenbereich dienen, unter Verwendung einer einzigen Maske (70), die eine geringe Selektivität gegenüber der SiC-Halbleiterschicht (2) aufweist, zum Bilden von Vertiefungen, (b) Durchführen von Ionenimplantation unter Verwendung der einzigen Maske (70) in den Vertiefungen der Bereiche, die als Dotierungsimplantationsbereich (3) und als Markenbereich dienen, und (c) Positionieren einer weiteren Maske (71) basierend auf der Vertiefung des Bereichs, der als Dotierungsimplantationsbereich (3) oder als Markenbereich dient, und Durchführen einer Wannenimplantation in einem Bereich, der den Dotierungsimplantationsbereich (3) enthält.
  6. Verfahren zum Herstellen einer SiC-Halbleitervorrichtung gemäß Anspruch 5, bei der Schritt (b) einen Schritt des Durchführens von Ionenimplantation zumindest aus einer Richtung schräg zu einer Oberfläche der SiC-Halbleiterschicht (2) enthält.
  7. Verfahren zum Herstellen einer SiC-Halbleitervorrichtung mit den Schritten: (a) Durchführen von Ionenimplantation in Bereichen einer SiC-Halbleiterschicht (2), die als Dotierungsimplantationsbereich (3) und als Markenbereich dienen, unter Verwendung einer einzigen Maske (70) mit einer verjüngten Öffnung, (b) Durchführen von Ätzen unter Verwendung der einzigen Maske (70) zum teilweisen Entfernen ionenimplantierter Abschnitte der Bereiche, die als Dotierungsimplantationsbereich (3) und als Markenbereich dienen, zum Bilden von Vertiefungen und (c) Positionieren einer weiteren Maske (71) basierend auf der Vertiefung des Bereichs, der als Dotierungsimplantationsbereich (3) oder als Markenbereich dient, und Durchführen einer Wannenimplantation in einem Bereich, der den Dotierungsimplantationsbereich (3) enthält.
  8. Verfahren zum Herstellen einer SiC-Halbleitervorrichtung gemäß Anspruch 7, bei der Schritt (a) einen Schritt des Durchführens von Ionenimplantation zumindest aus einer Richtung schräg zu einer Oberfläche der SiC-Halbleiterschicht (2) enthält.
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