CN104795440B - 一种vdmos及其制作方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title abstract description 6
- 230000003064 anti-oxidating effect Effects 0.000 claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 7
- 230000002146 bilateral effect Effects 0.000 claims abstract description 4
- 238000009792 diffusion process Methods 0.000 claims abstract description 4
- 230000005669 field effect Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 19
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 10
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 9
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 239000013078 crystal Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 47
- 229920005591 polysilicon Polymers 0.000 abstract description 46
- 230000001186 cumulative effect Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
本发明公开了一种垂直双扩散场效应晶体管VDMOS及其制作方法，用以解决现有技术中存在的在制作多晶硅层和P型体区时存在累积偏差，使得P型体区与多晶硅层之间形成的沟道长度及精度不可控的问题。该制作方法包括：在外延层上形成氧化层；在氧化层上制作抗氧化层，并对抗氧化层的预设区域进行刻蚀，形成P型体区窗口；通过P型体区窗口向外延层注入三族元素形成P型体区；进行P型体区的驱入，并在P型体区窗口继续进行氧化层的生长；去除抗氧化层及上述氧化层，在外延层表面形成台阶；在去除了抗氧化层及氧化层的外延层上形成栅氧化层，栅氧化层表面与外延层表面形状相同，在栅氧化层上以外延层表面的台阶为套准标记制作多晶硅窗口。
Description
技术领域
本发明涉及半导体芯片制造工艺技术领域，尤其涉及一种VDMOS及其制作方法。
背景技术
某些特殊应用的平面型VDMOS（Vertical double-diffused metal Oxidesemiconductor，垂直双扩散场效应晶体管）制作工艺中，在制作多晶硅之前，就需要制作出P型体区（即P型掺杂区），沟道的长短就会受到P型体区驱入、以及多晶硅层光刻套准精度的双重影响。其中，沟道长度如图5的圆虚线框所示，VDMOS的P型体区及多晶硅具体制作的步骤如下：
（1）、在外延层上形成牺牲氧化层，在牺牲氧化层上涂覆光刻胶，并形成用于制作P型体区的光刻胶窗口；如图1所示。
（2）、通过上述形成的光刻胶窗口向外延层注入三族元素形成P型体区；如图2所示。
（3）、进行P型体区的驱入；如图3所示。
（4）、去除牺牲氧化层上的光刻胶及牺牲氧化层，并在去除光刻胶及牺牲氧化层的外延层上生长栅氧化层，在栅氧化层上生长多晶硅层；如图4所示。
（5）、对多晶硅层上进行光刻，形成多晶硅窗口；如图5所示。
上述制作过程形成P型体区的时候无法在外延层表面留下套准标记，所以在制作多晶硅层的时候，只能与制作P型体区之前留下的套准标记进行套准。由于在制作P型体区时即与前一层存在套准偏差，那么，多晶硅层与P型体区之间就会存在累积偏差，使得P型体区与多晶硅层之间形成的沟道长度及精度不可控制。
发明内容
本发明实施例提供一种VDMOS及其制作方法，用以解决现有技术中存在的在制作多晶硅层和P型体区时存在累积偏差，导致P型体区与多晶硅层之间形成的沟道长度及精度无法保证的问题。
本发明实施例提供了一种VDMOS的制作方法，该方法包括：
在外延层上形成氧化层；
在该氧化层上制作抗氧化层，并对该抗氧化层的预设区域进行刻蚀，形成P型体区窗口；
通过上述P型体区窗口向上述外延层注入三族元素，形成P型体区；
进行P型体区的驱入，并在上述P型体区窗口继续进行氧化层的生长；
去除上述抗氧化层及上述氧化层，在上述外延层表面形成台阶；
在去除了抗氧化层及氧化层的外延层上形成栅氧化层，该栅氧化层表面与外延层表面形状相同，在该栅氧化层上以上述外延层表面的台阶为套准标记制作多晶硅窗口。
上述制作方法，制作P型体区时，在形成P型体区的外延层表面形成台阶，以使在制作多晶硅窗口时，以该台阶为套准标记，即使在多晶硅窗口形成时出现偏差，但那也是相对于P型体区出现的偏差，而不会出现累积偏差。使得P型体区和多晶硅窗口之间形成的沟道长度及精度可控。
较佳的，上述抗氧化层的制作材料可以为氮化硅，抗氧化层的形成温度为700℃～900℃，形成的抗氧化层厚度为0.1μm～0.2μm。上述抗氧化层的制作材料并不仅限于氮化硅，其他可以防止氧化的材料均适用本发明实施例。
基于上述任意方法实施例，较佳的，在上述P型体区窗口继续进行氧化层的生长后，向上述外延层方向生长的厚度为：0.05μm～0.1μm。
基于上述任意方法实施例，较佳的，进行P型体区的驱入，并在上述P型体区窗口继续进行氧化层的生长，可以但不仅限于以下两种实现方式：
第一种实现方式：进行P型体区的驱入过程中，在所述P型体区窗口内的氧化层继续生长。
第二种实现方式：进行P型体区的驱入后，在所述P型体区窗口继续进行氧化层的生长。
上述在进行P型体区驱入时，较佳的，驱入的温度为1100℃～1200℃，时间为50min～200min。
基于上述任意方法实施例，较佳的，可以使用氢氟酸去除该氧化层；但并不仅限于氢氟酸，其它可以去除该氧化层的材料均适用本发明实施例；可以使用180℃的浓磷酸，去除抗氧化层，但不仅限于浓磷酸，其它可以去除抗氧化层的材料均适用本发明实施例。
基于上述任意方法实施例，较佳的，上述栅氧化层的形成温度为900℃～1100℃，厚度0.05μm～0.2μm。
本发明实施例还提供了一种VDMOS，该VDMOS是按照上述任意方法实施例所述的制作方法形成的。
该VDMOS，在P型体区的外延层表面有台阶，以使在制作多晶硅窗口时，以该台阶为套准标记，即使在多晶硅窗口形成时出现偏差，但那也是相对于P型体区出现的偏差，而不会出现累积偏差。使得多晶硅窗口与P型体区之间形成的沟道长度及精度可控。
附图说明
图1为现有技术中形成光刻胶窗口的示意图；
图2为现有技术中进行离子注入形成P型体区的示意图；
图3为现有技术中进行P型体区驱入的示意图；
图4为现有技术中形成多晶硅层的示意图；
图5为现有技术中对多晶硅层进行光刻形成沟道的示意图；
图6为本发明实施例的VDMOS制作流程图；
图7～图12为本发明实施例的VDMOS制作示意图；
图13～图16为本发明实施例中制作P型体区或多晶硅时出现偏差的示意图。
具体实施方式
本发明实施例提供一种垂直双扩散场效应晶体管VDMOS及其制作方法，用以解决现有技术中存在的在制作多晶硅层和P型体区时存在累积偏差，导致P型体区与多晶硅层之间形成的沟道长度及精度无法保证问题。
下面结合附图对本发明实施例进行具体的说明。
本发明实施例提供了一种VDMOS的制作方法，如图6所示，该方法包括：
S1：在外延层上形成氧化层，如图7所示；
该氧化层的厚度大约在0.05μm～0.15μm范围内为佳。氧化层的生长温度约为1000℃～1150℃。
S2：在该氧化层上制作抗氧化层，并对该抗氧化层的预设区域进行刻蚀，形成P型体区窗口，如图8所示；
较佳的，制作该抗氧化层的材料为氮化硅。抗氧化层的生长温度为700℃～900℃，抗氧化层的厚度约为0.1μm～0.2μm。
S3：通过上述P型体区窗口向上述外延层注入三族元素，形成P型体区，如图9所示；
较佳的，上述三族元素可以为硼，注入的剂量约为1.0E14～1.0E15个/cm，注入的离子的能量为100KEV～150KEV。
S4：进行P型体区的驱入，并在该P型体区窗口继续进行氧化层的生长，如图10所示；
较佳的，驱入的温度约为1100℃～1200℃，驱入的时间约为50min～200min。
较佳的，步骤S4中进行P型体区的驱入，并在所述P型体区窗口继续进行氧化层的生长，具体包括但不仅限于以下两种实现方式：
第一种实现方式：进行P型体区的驱入过程中，在该P型体区窗口内的氧化层继续生长。
第二种实现方式：进行P型体区的驱入后，在该P型体区窗口继续进行氧化层的生长。
上述位于P型体区窗口内的氧化层会分别向上和向下生长（以图10所示的位置关系为例），较佳的，该氧化层向下面外延层生长的厚度约为0.05μm～0.1μm。
S5：去除所述抗氧化层及所述氧化层，在上述外延层表面形成台阶，如图11所示；
该台阶的高度也就是上述位于P型体区窗口内的氧化层向外延层生长的厚度。
较佳的，使用180℃的浓磷酸，去除抗氧化层，但不仅限于浓磷酸，其它可以去除抗氧化层的材料均适用本发明实施例；使用氢氟酸去除掉氧化层，但不仅限于氢氟酸，其它可以去除氧化层的材料均适用本发明实施例。
S6：在去除了抗氧化层及氧化层的外延层上形成栅氧化层，该栅氧化层表面与所述外延层表面形状相同，在该栅氧化层上以上述外延层表面的台阶为套准标记制作多晶硅窗口，如图12所示。
较佳的，栅氧化层的形成温度约为900℃～1100℃，厚度约为0.05μm～0.20μm。
上述制作多晶硅窗口，首先在栅氧化层上生长形成多晶硅层，该多晶硅层的生长温度约为500℃～700℃，生长的厚度大约为0.3μm～0.8μm。再对该多晶硅层进行刻蚀形成多晶硅窗口。
上述制作方法在制作P型体区时，在形成P型体区的外延层表面形成台阶，以使在制作多晶硅窗口时，以该台阶为套准标记，即使在多晶硅窗口形成时出现偏差，但那也是相对于P型体区出现的偏差，而不会出现累积偏差。也就保证了P型体区和多晶硅窗口之间形成的沟道长度。
例如，在制作P型体区时，光刻套准可能出现相对于前一层的套准标记有向左的偏差，如图13和图15所示（图中虚线是P型体区前一层的中心线）。如果在制作P型体区时采用现有技术的方案没有制作台阶，在制作多晶硅窗口时只能以更前一层的套准标记为参考，那么在制作多晶硅窗口时出现偏差，如图14所示（以相对于制作P型体区前一层的中心线有向右的偏差为例），就会形成累积偏差（以图14所示的位置关系为例，累积偏差就是在制作P型体区时相对于前一层的套准标记出现向左的偏差，在制作多晶硅时相对于前一层的套准标记出现向右偏差，那么使得多晶硅窗口相对于P型体区偏移的距离是两个偏差的累积和），导致沟道长度和精度不可控。如果采用本发明实施例的方法在制作P型体区时，在P型体区上留下套准标记（即台阶），在制作多晶硅窗口时，以该台阶为套准标记，即使在多晶硅窗口形成时出现偏差，但那也是相对于P型体区出现的偏差，如图16所示（多晶硅窗口相对于P型体区有向右的偏差为例，图中实线表示相对于P型体区的台阶的中心线）。尽管在制作多晶硅窗口时相对于P型体区出现偏差，但是形成的沟道长度能够满足对VDMOS的使用需求。
在上述制作完多晶硅窗口后，还需要制作N+区，进行介质层的生长以及刻蚀、制作金属层以及对金属层进行刻蚀等步骤。
本发明实施例还提供了一种VDMOS，如图12所示，该VDMOS是按照上述任意方法实施例所述的制作方法形成的。
该VDMOS，在P型体区的外延层表面有台阶，以使在制作多晶硅窗口时，以该台阶为套准标记，即使在多晶硅窗口形成时出现偏差，但那也是相对于P型体区出现的偏差，而不会出现累积偏差。使得多晶硅窗口与P型体区之间形成的沟道长度及精度可控。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (9)
1.一种垂直双扩散场效应晶体管VDMOS的制作方法，其特征在于，包括：
在外延层上形成氧化层；
在所述氧化层上制作抗氧化层，并对所述抗氧化层的预设区域进行刻蚀，形成P型体区窗口；
通过所述P型体区窗口向所述外延层注入三族元素，形成P型体区；
进行P型体区的驱入过程中，在所述P型体区窗口内的氧化层继续生长；或者，进行P型体区的驱入后，在所述P型体区窗口继续进行氧化层的生长；
去除所述抗氧化层及所述氧化层，在所述外延层表面形成台阶；
在去除了所述抗氧化层及所述氧化层的外延层上形成栅氧化层，所述栅氧化层表面与所述外延层表面形状相同，在所述栅氧化层上以所述外延层表面的台阶为套准标记制作多晶硅窗口。
2.如权利要求1所述的方法，其特征在于，所述抗氧化层的制作材料为氮化硅。
3.如权利要求1所述的方法，其特征在于，所述抗氧化层的形成温度为700℃～900℃，厚度为0.1μm～0.2μm。
4.如权利要求1所述的方法，其特征在于，在所述P型体区窗口继续进行氧化层的生长后，向所述外延层方向生长的厚度为0.05μm～0.1μm。
5.如权利要求1～4任一项所述的方法，其特征在于，所述去除所述氧化层，具体包括：
使用氢氟酸去除所述氧化层。
6.如权利要求1～4任一项所述的方法，其特征在于，所述去除所述抗氧化层，具体包括：
使用180℃的浓磷酸，去除所述抗氧化层。
7.如权利要求1～4任一项所述的方法，其特征在于，所述P型体区的驱入温度为1100℃～1200℃，时间为50min～200min。
8.如权利要求1～4任一项所述的方法，其特征在于，所述栅氧化层的形成温度为900℃～1100℃，厚度0.05μm～0.2μm。
9.一种VDMOS，其特征在于，所述VDMOS是按照权利要求1～8任一项所述的方法生成的。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410023545.4A CN104795440B (zh) | 2014-01-17 | 2014-01-17 | 一种vdmos及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410023545.4A CN104795440B (zh) | 2014-01-17 | 2014-01-17 | 一种vdmos及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104795440A CN104795440A (zh) | 2015-07-22 |
| CN104795440B true CN104795440B (zh) | 2018-09-25 |
Family
ID=53560121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410023545.4A Active CN104795440B (zh) | 2014-01-17 | 2014-01-17 | 一种vdmos及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104795440B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102314006B1 (ko) | 2017-09-11 | 2021-10-18 | 삼성전자주식회사 | 수직 전계 트랜지스터 및 이를 포함하는 반도체 장치 |
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| CN102054877A (zh) * | 2009-10-28 | 2011-05-11 | 三菱电机株式会社 | 碳化硅半导体装置 |
| CN102148164A (zh) * | 2011-03-10 | 2011-08-10 | 上海宏力半导体制造有限公司 | Vdmos器件的形成方法 |
| CN102148249A (zh) * | 2010-02-09 | 2011-08-10 | 三菱电机株式会社 | SiC半导体装置及其制造方法 |
| CN103050405A (zh) * | 2011-10-14 | 2013-04-17 | 北大方正集团有限公司 | 一种dmos器件及其制作方法 |
-
2014
- 2014-01-17 CN CN201410023545.4A patent/CN104795440B/zh active Active
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| CN103050405A (zh) * | 2011-10-14 | 2013-04-17 | 北大方正集团有限公司 | 一种dmos器件及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104795440A (zh) | 2015-07-22 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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