CN103050405A - 一种dmos器件及其制作方法 - Google Patents
一种dmos器件及其制作方法 Download PDFInfo
- Publication number
- CN103050405A CN103050405A CN2011103125838A CN201110312583A CN103050405A CN 103050405 A CN103050405 A CN 103050405A CN 2011103125838 A CN2011103125838 A CN 2011103125838A CN 201110312583 A CN201110312583 A CN 201110312583A CN 103050405 A CN103050405 A CN 103050405A
- Authority
- CN
- China
- Prior art keywords
- layer
- type
- side wall
- groove
- dmos device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 229910044991 metal oxide Inorganic materials 0.000 title claims abstract description 6
- 150000004706 metal oxides Chemical class 0.000 title claims abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 73
- 238000000034 method Methods 0.000 claims abstract description 55
- 238000005530 etching Methods 0.000 claims abstract description 22
- 238000001259 photo etching Methods 0.000 claims abstract description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 16
- 239000010703 silicon Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims description 72
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 27
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 27
- 230000012010 growth Effects 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 238000002347 injection Methods 0.000 claims description 8
- 239000007924 injection Substances 0.000 claims description 8
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 claims description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 2
- 238000009825 accumulation Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 229910052731 fluorine Inorganic materials 0.000 claims description 2
- 239000011737 fluorine Substances 0.000 claims description 2
- 230000000717 retained effect Effects 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 abstract description 4
- 238000007254 oxidation reaction Methods 0.000 abstract description 4
- 210000000746 body region Anatomy 0.000 abstract 3
- 230000001413 cellular effect Effects 0.000 description 18
- 150000002500 ions Chemical class 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 239000000463 material Substances 0.000 description 7
- 238000002360 preparation method Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000005457 optimization Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- -1 B 3+ Chemical class 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical group [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000021332 multicellular organism growth Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种DMOS器件及其制作方法，用以减少DMOS器件的制作过程中的光刻和刻蚀过程，简化DMOS器件的制作工艺流程。所述方法包括：在生成了N型硅半导体衬底、N型硅半导体外延层、栅氧化层及多晶硅层之后，在多晶硅层上生长第一介质层，通过光刻及刻蚀将多晶硅层和第一介质层形成凹槽，露出栅氧化层；通过所述凹槽将P型体区注入N型硅半导体外延层，并对P型体区进行驱入；通过所述凹槽将N型源区注入P型体区中。
Description
技术领域
本发明涉及半导体芯片制作工艺技术领域，尤其涉及一种双扩散金属氧化物半导体(Double-diffused Metal Oxide Semiconductor，DMOS)器件及其制作方法。
背景技术
随着电子技术的发展，电子产品的设计对元器件的要求越来越高。目前，在芯片集成密度最大化的要求下，芯片的尺寸也在不断地按比例缩小，相应地，在制作平面型DMOS器件的工艺过程中，也遇到了越来越多的挑战。要想在一个晶片上做出集成度更高的DMOS器件，就要将构成DMOS器件基本组成单元的元胞做小，相应地，多晶硅的开窗尺寸就必须要减小。
现有技术中的平面型DMOS器件的制作方法主要包括：
如图1所示，在N型硅衬底1上(N sub)生长一层N型硅外延层2(N Epi)。
如图2所示，在N型硅半导体外延层2上生长一层用作绝缘层的栅氧化层3，该氧化层为二氧化硅(SiO2)，然后在该栅氧化层3上生长一层用作栅极的多晶硅4。
利用光刻工艺在所述多晶硅层4上制作一个多晶硅窗口图形，然后通过刻蚀多晶硅得到如图3所示的多晶硅窗口5。
利用多晶硅窗口5做阻挡，在N型硅半导体外延层2上进行离子注入，形成如图4所示的p型体区(P Body)6。
在多晶硅窗口5处采用光刻工艺制作源区(SRC)图形，如图5所示，利用光刻胶(PR)7做阻挡，在p型体区6中进行源区(SRC)的注入，形成源区(SRC)8，图5中有4个源区(SRC)8。
如图6所示，利用光刻工艺制作出接触孔(CONT)层形，再刻蚀出接触孔9。
上述制作DMOS器件工艺流程中，在分别制作体区(BODY)、源区(SRC)和接触孔(CONT)的过程中，都采用了光刻和刻蚀工艺，导致平面型DMOS器件的制作工艺较复杂。并且，在制作体区(BODY)、源区(SRC)和接触孔(CONT)的过程中，每次使用的光刻技术都要确保多晶硅窗口处的光刻胶7的位置不能太偏，由于光刻对准本身有一定的套准偏差，多晶硅的窗口至少要保持一定的宽度，并且光刻胶7的宽度也不能太窄，因此以上工艺都限制了多晶硅窗口尺寸的进一步减小，导致DMOS器件内元胞的集成度较低，进而使得DMOS器件的性能较低。
发明内容
本发明实施例提供了一种DMOS器件及其制作方法，用以简化DMOS器件的制作工艺流程。
本发明实施例提供的一种DMOS器件的制作方法包括：
在生成了N型硅半导体衬底、N型硅半导体外延层、栅氧化层及多晶硅层之后，在多晶硅层上生长第一介质层，通过光刻及刻蚀将多晶硅层和第一介质层形成凹槽，露出栅氧化层；
通过所述凹槽将P型体区注入N型硅半导体外延层，并对P型体区进行驱入；
通过所述凹槽将N型源区注入P型体区中。
本发明实施例提供的一种DMOS器件，该DMOS器件采用上述制作方法制作而成。
本发明实施例，在生成了N型硅半导体衬底、N型硅半导体外延层、栅氧化层及多晶硅层之后，在多晶硅层上生长第一介质层，通过光刻及刻蚀将多晶硅层和第一介质层形成凹槽，露出栅氧化层；通过所述凹槽将P型体区注入N型硅半导体外延层，并对P型体区进行驱入；通过所述凹槽将N型源区注入P型体区中，从而在形成N型源区的过程中避免了采用光刻及刻蚀的过程，简化了DMOS器件的制作流程。
附图说明
图1为现有技术在硅衬底上生长了外延层时的平面型DMOS器件剖面图；
图2为现有技术在外延层上生长了绝缘层和多晶硅时的平面型DMOS器件剖面图；
图3为现有技术具有多晶硅窗口的平面型DMOS器件剖面图；
图4为现有技术具有p型体区的平面型DMOS器件剖面图；
图5为现有技术具有源区的平面型DMOS器件剖面图；
图6为现有技术具有接触孔的平面型DMOS器件剖面图；
图7为本发明实施例提供的DMOS器件的制作方法的流程图；
图8为本发明实施例提供的硅衬底上生长了外延层的平面型DMOS器件剖面图；
图9为本发明实施例提供的外延层上生长了氧化层的平面型DMOS器件剖面图；
图10为本发明实施例提供的生长了多晶硅的平面型DMOS器件剖面图；
图11为本发明实施例提供的多晶硅上生长了第一介质层的平面型DMOS器件剖面图；
图12为本发明实施例提供的具有多晶硅窗口的平面型DMOS器件剖面图；
图13为本发明实施例提供的具有p型体区的平面型DMOS器件剖面图；
图14为本发明实施例提供的p型体区驱入后的平面型DMOS器件剖面图；
图15为本发明实施例提供的具有源区的平面型DMOS器件剖面图；
图16为本发明实施例提供的生长了氮化硅后的平面型DMOS器件剖面图；
图17为本发明实施例提供的具有深体区的平面型DMOS器件剖面图；
图18为本发明实施例提供的在氮化硅上生长了第二介质层的平面型DMOS器件剖面图；
图19为本发明实施例提供的在氮化硅侧壁形成侧墙后的平面型DMOS器件剖面图；
图20为本发明实施例提供的源区内具有p型重掺杂区的平面型DMOS器件剖面图；
图21为本发明实施例提供的具有制作出接触孔的平面型DMOS器件剖面图；
图22为本发明实施例提供的生长有用于连接源极的金属层的平面型DMOS器件剖面图；
图23为本发明实施例提供的晶背生长有金属层的平面型DMOS器件剖面图。
具体实施方式
本发明实施例提供了一种DMOS器件及其制作方法，用以简化DMOS器件的制作工艺流程，减小DMOS器件多晶硅窗口尺寸，提高DMOS器件片内元胞的集成度，进而提高DMOS器件的性能。
本发明实施例多次使用氧化层及氮化硅层刻蚀后形成的侧墙的阻挡作用，采用自对准注入方式，实现了在制作平面型DMOS器件的工艺流程中，省去了在元胞内制作体区、源区、深体区和接触孔的光刻和刻蚀过程，使得在完成同样平面型DMOS器件结构的前提下，简化了制作平面型DMOS器件的工艺流程，提高了芯片内元胞的集成度，降低了DMOS器件的制作成本。
本发明实施例提供的技术方案，可以适用于平面型DMOS器件的制作。
以下将结合附图对本发明实施例提供的技术方案进行详细的描述。
参见图7，本发明实施例提供的一种DMOS器件的制作方法，包括步骤：
S101、在生成了N型硅半导体衬底、N型硅半导体外延层、栅氧化层及多晶硅层之后，在多晶硅层上生长第一介质层，通过光刻及刻蚀将多晶硅层和第一介质层形成凹槽，露出栅氧化层；
S102、通过所述凹槽将P型体区注入N型硅半导体外延层，并对P型体区进行驱入；
S103、通过所述凹槽将N型源区注入P型体区中。
较佳地，通过所述凹槽将N型源区注入P型体区中之后，该方法还包括：
生长氮化硅层，该氮化硅层在所述凹槽的多晶硅层和第一介质层的侧壁形成第一侧墙；
通过形成有第一侧墙的凹槽，注入深体区。
较佳地，注入深体区之后，该方法还包括：
积淀第二介质层，该第二介质层在凹槽的第一侧墙上形成第二侧墙；
对第二介质层进行刻蚀，保留在凹槽的第一侧墙上形成的第二侧墙；
通过形成有第二侧墙的凹槽，在N型源区中注入P型重掺杂；
将所述第二侧墙腐蚀掉。
较佳地，将所述第二侧墙腐蚀掉之后，该方法还包括：
对氮化硅层进行刻蚀，保留所述第一侧墙，露出N型源区和P型重掺杂。
较佳地，露出N型源区和P型重掺杂之后，该方法还包括：
生长第一金属层，使得DMOS器件的源极和栅极的电性链接；
通过生长第二金属层，形成DMOS器件的漏极。
下面结合DMOS器件结构剖面图给出具体的制作流程介绍。
本发明实施例提供的一种平面型DMOS器件的制作方法，具体包括：
参见图8，在N型硅半导体衬底(N sub)10上生长一层N型硅半导体外延层(N Epi)11。
参见图9，采用热氧化方法在所述N型硅半导体外延层(N Epi)11上生长一层厚度为1500埃
的初始氧化层12，该初始氧化层12为二氧化硅(SiO2)。
采用氢氟酸(HF溶液)剥除掉初始氧化层12，目的是为了保证硅片表面的清洁，此时的DMOS器件结构剖面图如图8所示。
参见图10，采用热氧化的方式在表面非常干净的外延层11上生长一层厚度在500～
范围内的栅氧化层13，该栅氧化层的材料为二氧化硅(SiO2)，然后将此时的DMOS器件放置在温度为625℃的炉管中，生长一层厚度为
的多晶硅(POLY)层14，该多晶硅层14用于制作DMOS器件的栅极，此时的DMOS器件的剖面图如图10所示。
参见图11，将图10所示的DMOS器件放置的在炉管中或者化学气相沉积(Chemical Vapor Deposition，CVD)机台中淀积一层厚度为
的介质层(LPTEOS)15，该介质层作为第一介质层15，且该介质层的材料为SiO2。
淀积该第一介质层15的目的是为了后续在刻蚀氮化硅层时，保证N型源区(N SRC)表面的氮化硅刻蚀掉的同时，多晶硅层表面不露出来，即使得多晶硅(POLY)14与N型源区绝缘，此时的DMOS器件结构的剖面图如图11所示。
参见图12，利用传统的光刻方法在第一介质层15上刻出体区(BODY)的窗口图形，然后采用含氟(F)的气体对第一介质层15上的体区窗口图形进行干法刻蚀，刻蚀出一个以第一介质层15为台阶的窗口，然后采用含氯(Cl)的气体对第一介质层15下面的多晶硅(POLY)14层进行刻蚀，最后刻蚀出如图12所示的以第一介质层15和多晶硅层14为台阶的窗口(即所述的凹槽)20。
参见图13，以第一介质层15和多晶硅14(POLY)形成的窗口20做屏蔽，对窗口20下的N型硅外延层(N Epi)11进行自对准方式的离子注入，注入的离子可以为正三价离子，如B3+，此时在外延层(N Epi)11上通过自对准方式注入的离子形成的区域为如图13所示的DMOS器件的体区(BODY)21，该体区(BODY)21为p型体区(P BODY)。
只有在窗口20的外延层(N Epi)11区域才可以注入离子，其余外延层部分被第一介质层15以及多晶硅(POLY)14阻挡。所述外延层中离子的注入深度，即p型体区的深度，可以根据P型体区的结深而决定，注入离子的深度可以在1μm左右。
将图13所示的具有p型体区21的DMOS器件放置在温度约为1100℃的炉管中，进行p型体区中离子的进一步驱入，使得在p型体区(BODY)21中注入的离子分布均匀，参见图14，形成新的p型体区(BODY)22。
参见图15，利用第一介质层15和多晶硅(POLY)14形成的窗口20做屏蔽，在P型体区(BODY)22中进行自对准方式的离子注入，该离子可以为正五价的杂质离子，如P5+。此时在P型体区(BODY)22中注入的离子形成的区域为DMOS器件的N型源区(N SRC)23。
同理，由于第一介质层15以及多晶硅(POLY)14的阻挡，只有在窗口20的外延层区域可以注入离子，此次注入离子的深度，即N型源区23的深度，根据N型源区23的结深而决定，深度约在1μm左右。
参见图16，将图15所示的DMOS器件放置在炉管中生长一层厚度约
的氮化硅(Si3N4)层16，氮化硅层16生长的过程中与多晶硅(POLY)层14和第一介质层15的侧壁形成了如图16所示的侧墙(SPACER)(即所述的第一侧墙)24，其中该侧墙24的水平方向的尺寸(侧墙厚度)等于生长的该氮化硅层16的厚度
该侧墙24的垂直方向的尺寸(侧墙高度)等于多晶硅(POLY)14、第一介质层15以及氮化硅层16的厚度的总和，约
此时形成的DMOS器件结构的剖面图如图16所示。
参见图17，利用侧墙24，采用自对准方式对p型体区22进行离子注入，在p型体区22和外延层11之间形成如图17所示的深体区(DEEP BODY)25，离子注入的深度约在1μm左右，即深体区25的深度为1μm左右，此步骤形成深体区25的目的是为了提高非嵌位感性开关(Unclamped Inductive Switching，UIS)的能力。
参见图18，将图17所示的DMOS器件放置在炉管中或者CVD机台中淀积一层厚度约的介质层(TEOS)，此介质层(TEOS)的制备工艺和第一介质层15的制备工艺一致，所形成的介质层(TEOS)为DMOS器件的第二介质层17，此时的DMOS器件结构的剖面图如图18所示。
利用第二介质层17在氮化硅16的侧壁形成的侧墙(第二侧墙)26，采用自对准方式在DMOS器件的N型源区(SRC)23中注入P型重掺杂(P+)离子，形成如图19所示的P型重掺杂区域27。
该P型重掺杂离子的浓度要高于N型源区23中的N型源(N SRC)的浓度，目的是要使得此次所注入的P型重掺杂区域27的导电类型由原来的N型变成P型，该P型重掺杂区域27的作用是使得原来的N型源区23变成两个源区。
另外，也可以先将氮化硅层16之上的第二介质层17刻蚀掉，仅保留第二侧墙26，然后再采用自对准方式在DMOS器件的N型源区23中注入P型重掺杂(P+)离子，形成P型重掺杂区域27。
将图19所示的DMOS器件放置在氢氟酸液中腐蚀掉氮化硅16，形成如图20所示的DMOS器件结构。
对覆盖于第一介质层(TEOS)15上的氮化硅层16进行干法刻蚀，参见图21，在多晶硅(POLY)14和第一介质层15的侧壁留有氮化硅材质的侧墙(即所述的第一侧墙)28，同时将多晶硅(POLY)14和第一介质层15窗口之间的硅衬底表面露出来，即将N型源区23的接触孔29露出来。
此时，在没有经过传统器件制作工艺的光刻步骤的情况下，本发明实施例就已经把需要的源极接触孔29的位置做好了，简化了工艺流程。此时的DMOS器件结构剖面图如图21所示。
其中，一个侧墙28、一个源极(即N型源区)23和一个作为栅极的多晶硅14，即构成一个DMOS器件基本组成单元的元胞，多晶硅的窗口尺寸决定了元胞的大小，决定了元胞在芯片上的密度，从而决定了元胞的集成度。
参见图21，由于源区之间的深体区注入区域的水平宽度很小，在不考虑该源区之间深体区注入区域的水平宽度的情况下，本发明多晶硅的窗口尺寸至少为：2*氮化硅侧墙28的水平厚度+2*第二介质层17的侧墙的水平厚度，其中氮化硅侧墙28的水平厚度即为氮化硅层的厚度
(0.15μm)，第二介质层17侧墙的水平厚度为第二介质层17的厚度
(0.2μm)。因此，本发明多晶硅的窗口尺寸为2*0.15μm+2*0.2μm＝0.7μm。
传统制作工艺多晶硅的窗口尺寸考虑到光刻工艺中光刻机的分辨率(0.5μm)和套准精度(0.15μm)，如果源区的最小宽度为0.5μm，则多晶硅的窗口尺寸至少为：2*0.5μm+2*0.15μm+0.5＝0.7μm＝1.8μm。
本发明DMOS器件的制作方法得到的多晶硅开窗尺寸至少减小了1.1μm，并且多晶硅窗口所用的面积也相应减小。元胞密度定义为：多晶硅开窗尺寸+多晶硅线条宽度，对于分辨率为0.5μm光刻机，多晶硅线条宽度最小值为0.5μm。所以，本发明优化后的元胞密度为0.7μm+0.5μm＝1.2μm，传统制作工艺得到的元胞密度为1.8μm+0.5μm＝2.3μm，可以得到，本发明器件制作工艺优化后的元胞密度提高率为47.8％((2.3-1.2)/2.3＝47.8％)。
参见图22，采用溅射的方式在整个MOS器件上生长一层厚度约3～4μm的金属层(第一金属层)18，然后利用刻蚀的方法，将分别接触栅极和接触源极的金属层分开，使得源极和栅极保持绝缘，以便进行源极和栅极的电性链接，该金属18的材料可以为铝硅铜(AlSiCu)合金，此时制作好的DMOS器件结构剖面图如图22所示。
参见图23，将DMOS器件的背部的硅晶片减薄到300μm厚，然后采用溅射或者蒸镀的方式在所述减薄后的DMOS器件的背面先后生长三层不同材料的金属层(第二金属层)，作为DMOS器件的晶背19，所述三层金属层的材料分别可以为钛(Ti)、镍(Ni)、银(Ag)，其中，最先镀到DMOS器件背面的金属层的材料为Ti，其次为Ni，最后为Ag。此时形成的晶背19即为DMOS器件的漏极，最终制作好的DMOS器件结构剖面图如图23所示。
综上所述，本发明实施例提供的一种DMOS器件及其制作方法，在DMOS器件的制作过程中，多次使用了氧化层/氮化硅层刻蚀后形成的侧墙(SPACER)的阻挡作用，实现了体区(BODY)、源区(SRC)和深体区(DEEP BODY)的自对准注入，同时也省去在元胞内进行接触孔的光刻和刻蚀的步骤，使得在完成同样器件结构的前提下，省去了在元胞内制作体区(BODY)、源区(SRC)和深体区(DEEP BODY)的光刻和刻蚀过程，简化了制作DMOS器件的工艺流程，降低了芯片的制作成本。
同时，本发明平面型DMOS器件制作工艺减小了单个元胞的尺寸，优化后的元胞密度提高率为47.8％，提高了芯片内元胞集成度，降低了芯片的制作成本。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种双扩散金属氧化物半导体DMOS器件的制作方法，其特征在于，该方法包括：
在生成了N型硅半导体衬底、N型硅半导体外延层、栅氧化层及多晶硅层之后，在多晶硅层上生长第一介质层，通过光刻及刻蚀将多晶硅层和第一介质层形成凹槽，露出栅氧化层；
通过所述凹槽将P型体区注入N型硅半导体外延层，并对P型体区进行驱入；
通过所述凹槽将N型源区注入P型体区中。
2.根据权利要求1所述的方法，其特征在于，所述通过光刻及刻蚀将多晶硅层和第一介质层形成凹槽，包括：
通过光刻，在第一介质层上确定需要形成的凹槽的区域；
采用含氟的气体对所述区域的第一介质层进行刻蚀，使得第一介质层上形成凹槽，露出多晶硅层；
采用含氯的气体对露出的多晶硅层进行刻蚀，使得多晶硅层上形成凹槽。
3.根据权利要求1所述的方法，其特征在于，通过所述凹槽将N型源区注入P型体区中之后，该方法还包括：
生长氮化硅层，该氮化硅层在所述凹槽的多晶硅层和第一介质层的侧壁形成第一侧墙；
通过形成有第一侧墙的凹槽，注入深体区。
4.根据权利要求3所述的方法，其特征在于，所述第一侧墙的厚度，为氮化硅层的厚度；
所述第一侧墙的高度，为第一介质层的厚度、多晶硅层的厚度以及氮化硅层的厚度的总和。
5.根据权利要求3所述的方法，其特征在于，注入深体区之后，该方法还包括：
积淀第二介质层，该第二介质层在凹槽的第一侧墙上形成第二侧墙；
对第二介质层进行刻蚀，保留在凹槽的第一侧墙上形成的第二侧墙；
通过形成有第二侧墙的凹槽，在N型源区中注入P型重掺杂，形成P型重掺杂区；
将所述第二侧墙腐蚀掉。
6.根据权利要求5所述的方法，其特征在于，所述P型重掺杂的浓度，大于N型源区中的N型源的浓度。
7.根据权利要求5所述的方法，其特征在于，将所述第二侧墙腐蚀掉之后，该方法还包括：
对氮化硅层进行刻蚀，保留所述第一侧墙，露出N型源区和P型重掺杂区。
8.根据权利要求7所述的方法，其特征在于，露出N型源区和P型重掺杂区之后，该方法还包括：
生长第一金属层，使得DMOS器件的源极和栅极的电性链接；
通过生长第二金属层，形成DMOS器件的漏极。
9.根据权利要求1-8任一权项所述的方法，其特征在于，所述第一介质层的厚度为
10.一种双扩散金属氧化物半导体DMOS器件，其特征在于，该DMOS器件采用权利要求1-9任一权项所述方法制作而成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110312583.8A CN103050405B (zh) | 2011-10-14 | 2011-10-14 | 一种dmos器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110312583.8A CN103050405B (zh) | 2011-10-14 | 2011-10-14 | 一种dmos器件及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103050405A true CN103050405A (zh) | 2013-04-17 |
| CN103050405B CN103050405B (zh) | 2015-06-03 |
Family
ID=48063005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110312583.8A Expired - Fee Related CN103050405B (zh) | 2011-10-14 | 2011-10-14 | 一种dmos器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103050405B (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104795440A (zh) * | 2014-01-17 | 2015-07-22 | 北大方正集团有限公司 | 一种vdmos及其制作方法 |
| CN104810287A (zh) * | 2014-01-26 | 2015-07-29 | 北大方正集团有限公司 | 双扩散金属氧化物晶体管制作方法及晶体管器件 |
| CN106298482A (zh) * | 2015-05-29 | 2017-01-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN106328524A (zh) * | 2015-06-15 | 2017-01-11 | 北大方正集团有限公司 | 垂直双扩散mos器件的制作方法 |
| CN113707545A (zh) * | 2021-08-18 | 2021-11-26 | 深圳市美浦森半导体有限公司 | 一种改善mosfet雪崩特性的方法及其器件 |
| CN117637607A (zh) * | 2024-01-24 | 2024-03-01 | 北京智芯微电子科技有限公司 | 超结半导体的自对准接触槽形成方法及超结半导体结构 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040018705A1 (en) * | 2002-04-11 | 2004-01-29 | Colson Paul Frans Marie | Semiconductor structure and method for processing such a structure |
| CN101383287A (zh) * | 2008-09-27 | 2009-03-11 | 电子科技大学 | 一种垂直双扩散金属氧化物半导体器件的制造方法 |
| CN101399227A (zh) * | 2007-09-26 | 2009-04-01 | 中国科学院微电子研究所 | 全自对准条型栅功率垂直双扩散场效应晶体管的制作方法 |
-
2011
- 2011-10-14 CN CN201110312583.8A patent/CN103050405B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040018705A1 (en) * | 2002-04-11 | 2004-01-29 | Colson Paul Frans Marie | Semiconductor structure and method for processing such a structure |
| CN101399227A (zh) * | 2007-09-26 | 2009-04-01 | 中国科学院微电子研究所 | 全自对准条型栅功率垂直双扩散场效应晶体管的制作方法 |
| CN101383287A (zh) * | 2008-09-27 | 2009-03-11 | 电子科技大学 | 一种垂直双扩散金属氧化物半导体器件的制造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104795440A (zh) * | 2014-01-17 | 2015-07-22 | 北大方正集团有限公司 | 一种vdmos及其制作方法 |
| CN104795440B (zh) * | 2014-01-17 | 2018-09-25 | 北大方正集团有限公司 | 一种vdmos及其制作方法 |
| CN104810287A (zh) * | 2014-01-26 | 2015-07-29 | 北大方正集团有限公司 | 双扩散金属氧化物晶体管制作方法及晶体管器件 |
| CN104810287B (zh) * | 2014-01-26 | 2019-04-26 | 北大方正集团有限公司 | 双扩散金属氧化物晶体管制作方法及晶体管器件 |
| CN106298482A (zh) * | 2015-05-29 | 2017-01-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN106328524A (zh) * | 2015-06-15 | 2017-01-11 | 北大方正集团有限公司 | 垂直双扩散mos器件的制作方法 |
| CN113707545A (zh) * | 2021-08-18 | 2021-11-26 | 深圳市美浦森半导体有限公司 | 一种改善mosfet雪崩特性的方法及其器件 |
| CN117637607A (zh) * | 2024-01-24 | 2024-03-01 | 北京智芯微电子科技有限公司 | 超结半导体的自对准接触槽形成方法及超结半导体结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103050405B (zh) | 2015-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8836031B2 (en) | Electrical isolation structures for ultra-thin semiconductor-on-insulator devices | |
| CN101681842B (zh) | 具有无尖端外延源极/漏极区的半导体器件及其制造方法 | |
| CN102420252B (zh) | 超高元胞密度深沟槽功率mos器件及其制造方法 | |
| US20130171794A1 (en) | Epitaxial extension cmos transistor | |
| CN103050405B (zh) | 一种dmos器件及其制作方法 | |
| CN103579126B (zh) | 一种u型结构的半浮栅器件及其制造方法 | |
| TW200524085A (en) | Closed cell trench metal-oxide-semiconductor field effect transistor | |
| CN102169853A (zh) | 集成电路结构的形成方法 | |
| CN103545364B (zh) | 自对准接触孔的小尺寸mosfet结构及制作方法 | |
| CN104733531A (zh) | 使用氧化物填充沟槽的双氧化物沟槽栅极功率mosfet | |
| US20080211015A1 (en) | Method of manufacturing a semiconductor power device | |
| CN108649072B (zh) | 一种低导通电阻的沟槽mosfet器件及其制造方法 | |
| CN104241198A (zh) | 使用自对准接触插塞来制造半导体器件的方法和半导体器件 | |
| CN105428237A (zh) | Nmos晶体管及其形成方法 | |
| CN105097649A (zh) | 半导体结构的形成方法 | |
| CN104103523A (zh) | 一种带u形沟槽的功率器件的制造方法 | |
| CN111755525A (zh) | 一种Trench MOS功率器件及制备方法 | |
| CN109755322A (zh) | 碳化硅mosfet器件及其制备方法 | |
| CN102074478B (zh) | 一种沟槽式mos的制造工艺方法 | |
| CN102737970B (zh) | 半导体器件及其栅介质层制造方法 | |
| CN106952959A (zh) | 一种锗硅沟道鳍式场效应晶体管及其制备方法 | |
| CN204375758U (zh) | 具有超高元胞密度的深沟槽功率mos器件 | |
| CN103474335B (zh) | 小线宽沟槽式功率mos晶体管的制备方法 | |
| CN102655092B (zh) | 晶体管的制备方法 | |
| CN104425247A (zh) | 一种绝缘栅双极型晶体管的制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20220726 Address after: 518116 founder Microelectronics Industrial Park, No. 5, Baolong seventh Road, Baolong Industrial City, Longgang District, Shenzhen, Guangdong Province Patentee after: SHENZHEN FOUNDER MICROELECTRONICS Co.,Ltd. Address before: 100871, Beijing, Haidian District Cheng Fu Road 298, founder building, 9 floor Patentee before: PEKING UNIVERSITY FOUNDER GROUP Co.,Ltd. Patentee before: SHENZHEN FOUNDER MICROELECTRONICS Co.,Ltd. |
|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20150603 |