CN106328532B - 一种超结器件外延片的制作方法及结构 - Google Patents

一种超结器件外延片的制作方法及结构 Download PDF

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Abstract

本发明涉及半导体制作领域，尤其涉及一种超结器件外延片的制作方法，包括：在第一导电类型半导体单晶片的第一表面形成交替相邻的多个沟槽和多个台面；在所述台面和所述沟槽的侧壁倾斜注入第二导电类型的掺杂剂，形成第二导电类型的掺杂区；去除所述台面上的第二导电类型掺杂区；从所述沟槽内开始生长第一导电类型的外延，填充所述沟槽并覆盖所述台面的上表面形成第一导电类型外延层；将所述第一导电类型外延层作为超结器件的衬底。本发明解决了超结器件的外延片制作工艺复杂的问题。

Description

一种超结器件外延片的制作方法及结构
技术领域
本发明涉及半导体制作领域，尤其涉及一种超结器件外延片的制作方法及结构。
背景技术
传统功率金属氧化物半导体场效应晶体管(MOSFET)通常采用VDMOS结构，为了承受高耐压，需降低漂移区掺杂浓度或者增加漂移区厚度，这带来的直接后果是导通电阻急剧增大。超结MOSFET采用交替的P-N结构替代传统功率器件中单一导电类型材料作为电压维持层，在漂移区中引入了横向电场，使得漂移区在较小的关断电压下即可完全耗尽，达到提高击穿电压并降低导通电阻的目的。
超结器件利用交替的N柱和P柱进行电荷补偿，使P区和N区相互耗尽，形成理想的平顶电场分布和均匀的电势分布，要达到理想的效果，其前提条件就是电荷平衡。因此，超结技术制造工艺的关键如何制造电荷平衡的N柱和P柱。
目前，超结结构的制造方法主要有多次外延和注入技术、深槽刻蚀和填槽技术。以N型漂移区为例，多次外延方法是在N型衬底上采用多次外延生长到需要的厚度的漂移区，每一次外延后进行P型离子注入，累加形成连续的P柱，该方法工艺复杂，成本较高，需要多次重复的过程才能形成满足需要的超结厚度，耗时长。深槽刻蚀和填槽技术是在单晶片上生长一定厚度的N型外延层，在外延层上刻蚀深槽，然后在深槽中进行P型外延，需进行两次外延和一次刻槽，相比多次外延和注入技术，工艺较为简单，但进行深槽外延时易形成空洞，内部结构不均匀，外延形成的P型掺杂区需较高的工艺才能达到漂移区的要求。
发明内容
本发明为解决超结器件的外延片制作工艺复杂的问题，提供一种超结器件外延片的制作方法及结构。
本发明方法包括：
一种超结器件外延片的制作方法，包括：
在第一导电类型半导体单晶片的第一表面形成交替相邻的多个沟槽和多个台面；
在所述台面和所述沟槽的侧壁倾斜注入第二导电类型的掺杂剂，形成第二导电类型的掺杂区；
去除所述台面上的第二导电类型掺杂区；
从所述沟槽内开始生长第一导电类型的外延，填充所述沟槽并覆盖所述台面的上表面形成第一导电类型外延层；
将所述第一导电类型外延层作为超结器件的衬底。
在第一导电类型半导体单晶片的第一表面形成交替相邻的多个沟槽和多个台面，包括：
使用光刻胶作为掩膜，通过所述第一导电类型半导体单晶片的第一表面进行干法刻蚀，形成交替相邻的多个沟槽和多个台面。
在所述台面和所述沟槽的侧壁倾斜注入第二导电类型的掺杂剂，包括：
用所述第二导电类型的掺杂剂顺着第一角度倾斜注入，掺杂所述台面的上表面和第一侧壁表面，在所述第一侧壁表面形成第二导电类型的第一掺杂区；
用所述第二导电类型的掺杂剂顺着第二角度倾斜注入，掺杂所述台面的上表面和第二侧壁表面，在所述第二侧壁表面形成第二导电类型的第二掺杂区。
所述第一角度和第二角度方向相反，大小相等，与所述侧壁表面的夹角范围为5°～20°；
所述第一掺杂区和第二掺杂区体积相等。
所述去除所述台面上的第二导电类型掺杂区，包括：
通过减薄将所述台面上表面的第二导电类型掺杂区域完全去除。
所述在第一导电类型半导体单晶片的第一表面形成交替相邻的多个沟槽和多个台面之前，还包括：
对所述第一导电类型半导体单晶片的第一表面和与所述第一表面相对的第二表面进行清洗。
一种超结器件外延片的结构，包括：
第一导电类型的衬底，所述衬底为第一导电类型外延层；
位于所述衬底之上的漂移区；
所述漂移区包含：第一导电类型的第一掺杂柱、与所述衬底掺杂柱上下相向交错设置的第一导电类型的第二掺杂柱，所述第一掺杂柱与所述第二掺杂柱间设置有第二导电类型的第三掺杂柱，以及位于所述第一掺杂柱、所述第二掺杂柱和所述第三掺杂柱之上的第一导电类型掺杂层，；所述第一掺杂柱与所述第一导电类型外延层材质相同；所述第二掺杂柱与所述第一导电类型掺杂层材质相同，均为第一导电类型半导体单晶片。
所述第一掺杂柱、所述第二掺杂柱和所述第三掺杂柱的高度相等，高度为10μm～200μm。
第一导电类型掺杂柱的掺杂浓度×第一导电类型掺杂柱的宽度＝第二导电类型掺杂柱的掺杂浓度×第一导电类型掺杂柱的宽度。
本发明实施例提供的超结器件外延片制作方法，利用侧注形成掺杂柱，使掺杂柱的宽度较窄，且只需进行一次刻槽和一次外延，即可形成P柱和N柱相邻的结构，而现有技术中工艺较为简单的深槽刻蚀和填槽技术需进行两次外延和一次刻槽，因此，本发明实施例进一步简化了工艺步骤，节省了生产成本。另外，将外延层作为衬底，单晶片作为上层，外延层和单晶片的性质结构相似，但制作方法不同，外延层通常是化学气相淀积形成的，单片制作方便对掺杂的浓度进行调整，单晶片是制作掺杂硅单晶后切片得到，整批的杂质浓度相同，但单晶片与外延层相比，内部缺陷较少。超结器件的外延片对漂移区的内部结构要求较高，对衬底的要求较低，将外延层作为衬底，用单晶片制作漂移区且在其表面加工制作超结器件，更容易满足工艺上的要求。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例一中超结器件外延片的制作方法流程的示意图；
图2为本发明实施例一中超结器件外延片的结构示意图；
图3(a)至图3(g)为本发明实施例二中超结器件外延片的制作流程中各阶段的结构示意图。
具体实施方式
为了方便起见，以下说明中使用了特定的术语体系，并且这并不是限制性的。措词“左”、“右”、“上”和“下”表示在参照的附图中的方向。措词“向内”和“向外”分别是指朝着以及远离描述的对象及其指定部分的几何中心。术语包括以上具体提及的措词、其衍生物以及类似引入的措词。
尽管本发明的实施例涉及特定的导电类型(P型或N型)，但P型导电类型可以与N型导电类型调换，反之亦然，并且器件仍然是功能上正确的。因此，此处使用的，对N型的引用可以与P型互换，对P型的引用可以与N型互换。当所述第一导电类型半导体为N型半导体、第二导电类型为P型半导体时，所述超结器件为N沟道超结器件；反之，则为P沟道超结器件。
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
实施例一
如图1所示，为本发明实施例一提供的一种超结器件外延片的制作方法的流程图，方法包括：
S101、在第一导电类型半导体单晶片的第一表面形成交替相邻的多个沟槽和多个台面；
S102、在所述台面和所述沟槽的侧壁倾斜注入第二导电类型的掺杂剂，形成第二导电类型的掺杂区；
S103、去除所述台面上的第二导电类型掺杂区；
S104、生长第一导电类型的外延，填充所述沟槽并覆盖所述台面的上表面形成第一导电类型外延层；
S105、将所述第一导电类型外延层作为超结器件的衬底。
本发明实施例一提供的超结器件外延片制作方法，利用侧注形成掺杂柱，可以使掺杂柱的宽度较窄，且只需进行一次刻槽和一次外延，即可形成P柱和N柱相邻的结构，简化了工艺步骤，节省了生产成本。另外，本发明实施例提供的方案将外延层作为衬底，将单晶片作为上层，在单晶片的表面上进一步制作超结器件，超结器件的外延片对漂移区的内部结构要求较高，对衬底的要求较低，由于单晶片比外延内部缺陷少，将外延层作为衬底，用单晶片制作漂移区且在其表面制作超结器件，更容易控制外延片的制作以满足工艺上的要求。
较佳地，步骤S101具体包括，使用光刻胶作为掩膜，通过第一导电类型半导体单晶片的第一表面进行干法刻蚀，形成交替相邻的多个沟槽和多个台面。
较佳地，步骤S102具体包括，用第二导电类型的掺杂剂顺着第一角度倾斜注入，掺杂台面的上表面和第一侧壁表面，在所述第一侧壁表面形成第二导电类型的第一掺杂区；用所述第二导电类型的掺杂剂顺着第二角度倾斜注入，掺杂台面的上表面和第二侧壁表面，在第二侧壁表面形成第二导电类型的第二掺杂区。这样，在台面的两个侧壁都形成了第二导电类型掺杂区，且该第二导电类型掺杂区的具有较高的深宽比。
进一步地，步骤S102中，第一角度和第二角度方向相反，大小相等，与侧壁表面的夹角范围为5°～20°。第一掺杂区和第二掺杂区体积相等。通过减薄将所述台面上表面的第二导电类型掺杂区域完全去除。
将台面上表面的第二导电类型掺杂区域完全去除，即形成了第二导电类型掺杂柱。第二导电类型掺杂柱的深度由注入的角度和沟槽的深度决定，因此通过调整注入角度和刻蚀沟槽的深度来形成满足要求的第二导电类型掺杂柱的深度。第二导电类型掺杂柱的浓度可由离子注入剂量决定，宽度由离子注入能量来调整。因此，可以通过调整离子注入的角度、能量及剂量可以很方便地调整第二导电类型掺杂柱的体积及杂质浓度。两次倾斜注入的角度的大小、能量及剂量都分别相等，保证了第一导电类型掺杂柱两侧的第二导电类型掺杂柱的体积及掺杂量一致。
进一步地，步骤S101之前，还包括对第一导电类型半导体单晶片的第一表面和与第一表面相对的第二表面进行清洗。现有技术在单晶片的一面进行外延，只涉及单晶片的一个表面，只需对单晶片的一面进行清洗。本发明实施例一在单晶片的一面制作形成交替的P/N柱，将与之相对的另一面作为外延片的正面，以备在其上进行后续的制造工艺形成超结器件，故需对单晶片相对的两个表面都进行清洗。
本发明实施例一还提供一种超结器件外延片的结构，如图2所示，包括：
第一导电类型的衬底，所述衬底为第一导电类型外延层Ⅰ；
位于所述衬底之上的漂移区Ⅱ；
所述漂移区Ⅱ包含：第一导电类型的第一掺杂柱21、与所述衬底掺杂柱上下相向交错设置的第一导电类型的第二掺杂柱22，所述第一掺杂柱与所述第二掺杂柱间设置有第二导电类型的第三掺杂柱23，以及位于第一掺杂柱21、第二掺杂柱22和第三掺杂柱23之上的第一导电类型掺杂层24；所述第一掺杂柱21与所述第一导电类型外延层Ⅰ材质相同；所述第二掺杂柱22与所述第一导电类型掺杂层24材质相同，均为第一导电类型半导体单晶片。
本发明实施例一提供的超结器件外延片，将外延层作为衬底，将单晶片作为外延片的上层，以备在其上进行后续加工制成超结器件。单晶片比外延的内部缺陷少，超结器件的外延片对漂移区的内部结构要求较高，对衬底的要求较低，因此，将外延层作为衬底、单晶片作为漂移区，更容易满足外延片的制作要求。
较佳地，第一掺杂柱21、第二掺杂柱22和第三掺杂柱23的高度相等，高度为10μm～200μm。
较佳地，第一导电类型掺杂柱的掺杂浓度×第一导电类型掺杂柱的宽度＝第二导电类型掺杂柱的掺杂浓度×第一导电类型掺杂柱的宽度。第一导电类型掺杂柱和第二导电类型掺杂柱的高度相等，掺杂浓度与宽度的乘积也相等，由此，第一导电类型掺杂柱的体积与掺杂浓度的乘积等于第二导电类型掺杂柱的体积与掺杂浓度的乘积，即第一导电类型掺杂柱掺杂的总离子量等于第二导电类型掺杂柱掺杂的总离子量。由此，使得P区和N区可以相互耗尽，保证了P柱和N柱的电荷平衡。
实施例二
下面以N型半导体为例，详细描述本发明的技术方案。如图3(a)～3(g)所示，为本发明实施例二公开的超结器件外延片的制作流程中各阶段的结构示意图。
第一步、如图3(a)，使用N型硅单晶片1，对单晶片1的第一表面11和第二表面12都进行清洗。
第二步、如图3(b)，使用光刻胶作为掩膜材料，对单晶片1进行刻蚀，形成多个沟槽13和多个台面14。
具体地，在单晶片1的第一表面11涂布光刻胶，利用光罩版定义出单晶片1中的沟槽13，利用干法刻蚀，刻蚀出沟槽13，沟槽13的深度为10μm～200μm，宽度在10μm以内，具体由器件结构决定，之后去除光刻胶。
第三步、如图3(c)，进行第一次P型倾斜注入，对台面14的右侧壁141进行掺杂，在台面14的右侧壁141和台面上形成P型注入区域。
注入角θ1为第一次注入方向与右侧壁141间的夹角，范围为5°～20°。沟槽13的深度为h，宽度为d，为了确保P型注入不会注入到沟槽13的底部，则需控制θ1的大小，使得tanθ1>d/h，
第四步、如图3(d)，进行第二次P型倾斜注入，对台面14的左侧壁142进行掺杂，在台面14的左侧壁142和台面上形成P型注入区域。
注入角θ2为第二次注入方向与左侧壁142间的夹角，大小与注入角θ1相等，同样，tanθ2>d/h。
第五步、如图3(e)，减薄去除台面14表面的P型注入区。将台面14表面的P型注入区完全去除，台面14侧壁的P型注入区则保留下来，作为P柱2，P柱2的高度L＝d/tanθ1，宽度为P型注入的离子注入能量来控制。
第六步、如图3(f)，利用化学气相淀积生长N型外延，填充沟槽13，形成N型掺杂柱32和N型外延层5，单晶片1中保留下来的台面14即为N型掺杂柱31。
至此，外延片制作完成。
第七步、如图3(g)，将N型外延层5作为衬底，N型单晶片1作为上层。
将N型单晶片1的第二表面12作为整个外延片的上表面，根据超结器件的设计需要，对N型单晶片1进行减薄，在其上继续加工，制作超结器件。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (7)

1.一种超结器件外延片的制作方法，其特征在于，所述方法包括：
在第一导电类型半导体单晶片的第一表面形成交替相邻的多个沟槽和多个台面；
在所述台面和所述沟槽的侧壁倾斜注入第二导电类型的掺杂剂，形成第二导电类型的掺杂区；
去除所述台面上的第二导电类型掺杂区；
从所述沟槽内开始生长第一导电类型的外延，填充所述沟槽并覆盖所述台面的上表面形成第一导电类型外延层；
将所述第一导电类型外延层作为超结器件的衬底，所述第一导电类型半导体单晶片用于在其表面加工制作超结器件。
2.如权利要求1所述的方法，其特征在于，所述在第一导电类型半导体单晶片的第一表面形成交替相邻的多个沟槽和多个台面，包括：
使用光刻胶作为掩膜，通过对所述第一导电类型半导体单晶片的第一表面进行干法刻蚀，形成交替相邻的多个沟槽和多个台面。
3.如权利要求1所述的方法，其特征在于，所述在所述台面和所述沟槽的侧壁倾斜注入第二导电类型的掺杂剂，包括：
用所述第二导电类型的掺杂剂顺着第一角度倾斜注入，掺杂所述台面的上表面和第一侧壁表面，在所述第一侧壁表面形成第二导电类型的第一掺杂区；
用所述第二导电类型的掺杂剂顺着第二角度倾斜注入，掺杂所述台面的上表面和第二侧壁表面，在所述第二侧壁表面形成第二导电类型的第二掺杂区。
4.如权利要求3所述的方法，其特征在于，所述第一角度和第二角度方向相反，大小相等，与所述侧壁表面的夹角范围为5°～20°。
5.如权利要求3所述的方法，其特征在于，所述第一掺杂区和第二掺杂区体积相等。
6.如权利要求1所述的方法，其特征在于，所述去除所述台面上的第二导电类型掺杂区，包括：
通过减薄将所述台面上表面的第二导电类型掺杂区域完全去除。
7.如权利要求1所述的方法，其特征在于，所述在第一导电类型半导体单晶片的第一表面形成交替相邻的多个沟槽和多个台面之前，还包括：
对所述第一导电类型半导体单晶片的第一表面和与所述第一表面相对的第二表面进行清洗。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102623350A (zh) * 2012-04-11 2012-08-01 无锡新洁能功率半导体有限公司 具有超结结构的半导体器件的制造方法
CN104409334A (zh) * 2014-11-06 2015-03-11 中航（重庆）微电子有限公司 一种超结器件的制备方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7015104B1 (en) * 2003-05-29 2006-03-21 Third Dimension Semiconductor, Inc. Technique for forming the deep doped columns in superjunction

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102623350A (zh) * 2012-04-11 2012-08-01 无锡新洁能功率半导体有限公司 具有超结结构的半导体器件的制造方法
CN104409334A (zh) * 2014-11-06 2015-03-11 中航（重庆）微电子有限公司 一种超结器件的制备方法

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