CN106328505B - 半导体结构的形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 114
- 238000000034 method Methods 0.000 title claims abstract description 39
- 150000002500 ions Chemical class 0.000 claims abstract description 105
- 239000000758 substrate Substances 0.000 claims abstract description 94
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 92
- 238000002347 injection Methods 0.000 claims abstract description 61
- 239000007924 injection Substances 0.000 claims abstract description 61
- 230000004888 barrier function Effects 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 claims description 35
- 239000000463 material Substances 0.000 claims description 17
- -1 phosphonium ion Chemical class 0.000 claims description 13
- 238000002513 implantation Methods 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052796 boron Inorganic materials 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 8
- 229910001439 antimony ion Inorganic materials 0.000 claims description 3
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 claims description 3
- CKHJYUSOUQDYEN-UHFFFAOYSA-N gallium(3+) Chemical compound [Ga+3] CKHJYUSOUQDYEN-UHFFFAOYSA-N 0.000 claims description 3
- 229910001449 indium ion Inorganic materials 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims 1
- 229910052698 phosphorus Inorganic materials 0.000 claims 1
- 239000011574 phosphorus Substances 0.000 claims 1
- 230000008569 process Effects 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 208000027418 Wounds and injury Diseases 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Toxicology (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述第一区域的半导体衬底上形成第一栅极结构，在所述第二区域的半导体衬底上形成第二栅极结构；形成覆盖所述第二区域的半导体衬底和第二栅极结构的第一光刻胶层；形成覆盖所述第一区域的半导体衬底和第一光刻胶层的第二光刻胶层；以所述第二光刻胶层为阻挡层，对第一区域的第一栅极结构两侧的半导体衬底进行浅掺杂离子注入，在第一栅极结构两侧的半导体衬底内形成第一浅掺杂区。本发明的方法适于形成深度较浅的浅掺杂区。
Description
技术领域
本发明涉及半导体制作领域，特别涉及一种半导体结构的形成方法。
背景技术
金属-氧化物-半导体(MOS)晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。
现有技术提供了一种MOS晶体管的制作方法。请参考图1至图3所示的现有技术的MOS晶体管的形成过程的剖面结构示意图。
请参考图1，提供半导体基底100，在所述半导体基底100内形成隔离结构101，所述隔离结构101之间的半导体基底100为有源区，在所述有源区内形成阱区(未示出)；通过第一离子注入在阱区表面掺杂杂质离子，以调节后续形成的晶体管的阈值电压。
然后，在所述隔离结构101之间的半导体基底100上依次形成栅介质层102和栅电极103，所述栅介质层102和栅电极103构成栅极结构。
继续参考图1，进行氧化工艺，形成覆盖所述栅极结构的氧化层104。
参考图2，进行浅掺杂离子注入(LDD)，在栅极结构两侧的半导体基底100内依次形成浅掺杂区105。
参考图3，在栅极结构两侧的侧壁上形成栅极结构的侧墙111；以所述栅极结构为掩膜，进行栅极结构两侧的阱区进行深掺杂离子注入，深掺杂离子注入的能量和剂量大于浅掺杂离子注入的能量和剂量，在栅极结构两侧的阱区内形成源区112和漏区113，所述源区112和漏区113的深度大于源/漏延伸区105的深度。
然而，现有技术形成的浅掺杂区难以满足工艺的要求。
发明内容
本发明解决的问题是怎样在通常的注入能量下形成超浅浅掺杂区。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；
在所述第一区域的半导体衬底上形成第一栅极结构，在所述第二区域的半导体衬底上形成第二栅极结构；
形成覆盖所述第二区域的半导体衬底和第二栅极结构的第一光刻胶层；
形成覆盖所述第一区域的半导体衬底和第一光刻胶层的第二光刻胶层；
以所述第二光刻胶层为阻挡层，对第一区域的第一栅极结构两侧的半导体衬底进行浅掺杂离子注入，在第一栅极结构两侧的半导体衬底内形成第一浅掺杂区。
可选的，所述第一浅掺杂区的深度为15～35埃，所述浅掺杂离子注入的注入能量为1.5Kev～3.0Kev。
可选的，所述第二光刻胶层的厚度满足：T＝(D1-(15～35))*D2/D1，其中T表示第二光光刻胶层的厚度，D1表示杂质离子在1.5Kev～3.0Kev能量下在半导体衬底材料中的注入深度，D2表示杂质离子在1.5Kev～3.0Kev能量下在第二光刻胶层中的注入深度。
可选的，所述浅掺杂离子注入掺杂的杂质离子为N型杂质离子或P型杂质离子。
可选的，所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种。
可选的，所述注入的N型杂质离子为磷离子，所述第二光刻胶层的厚度为250～350埃，所述浅掺杂离子注入的能量为1.5Kev～3.0Kev，剂量为1E14～4E15atom/cm2。
可选的，所述P型杂质离子为硼离子、镓离子或铟离子中的一种或几种。
可选的，所述注入的P型杂质离子为硼离子，第二光刻胶层的厚度为100～150埃，所述浅掺杂离子注入的能量为1.5Kev～3.0Kev，剂量为1E14～4E15atom/cm2。
可选的，所述第一栅极结构和第二栅极结构包括位于半导体衬底上的栅介质层和位于栅介质层上的栅电极。
可选的，所述第一栅极结构和第二栅极结构的侧壁表面上还形成有侧墙。
可选的，所述第一栅极结构和第二栅极结构两侧的半导体衬底表面还形成有氧化硅阻挡层。
可选的，所述第一区域和第二区域之间的半导体衬底内还形成有浅沟槽隔离结构。
可选的，在形成第一浅掺杂区后，去除所述第一光刻胶层和第二光刻胶层；在第二栅极结构两侧的半导体衬底内形成第二浅掺杂区。
可选的，第二浅掺杂区中掺杂离子的类型与第一浅掺杂区中掺杂离子的类型相反。
可选的，在第一栅极结构两侧的半导体衬底内形成第一深掺杂区，第一深掺杂区的深度和杂质离子浓度大于第一浅掺杂区的深度和杂质离子浓度；在第二栅极结构两侧半导体衬底内形成第二深掺杂区，第二深掺杂区的深度和杂质离子浓度大于第二掺杂区的深度和杂质离子浓度。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述第一区域的半导体衬底上形成第一栅极结构，在所述第二区域的半导体衬底上形成第二栅极结构；形成覆盖所述第二区域的半导体衬底和第二栅极结构的第一光刻胶层；形成覆盖所述第一区域的半导体衬底和第一光刻胶层的第二光刻胶层；以所述第二光刻胶层为阻挡层，对第一区域的第一栅极结构两侧的半导体衬底进行浅掺杂离子注入，在第一栅极结构两侧的半导体衬底内形成第一浅掺杂区。在形成作为掩膜的第一光刻胶层后，在待注入区域(第一区域)表面和第一光刻胶层表面形成第二光刻胶层，所述第二光刻胶层在进行浅掺杂离子注入时，用于控制注入杂质离子的注入深度，使得进行浅掺杂离子注入时，在通常的注入能量下，可以形成深度较浅的浅掺杂区，从而减小了对注入机台的性能的依赖性，从而减少了制作的成本；
另外第二光刻胶层为光刻胶材料，采用光刻胶材料作为阻挡层，对于形成有第一栅极结构的半导体衬底而言，由于光刻胶材料具有良好的流动性，采用旋涂工艺形成第二光刻胶层时，使得形成的第二光刻胶层具有平坦的表面，即使得第一栅极结构两侧的半导体衬底上的第二光刻胶层的厚度能保持一致，在进行浅掺杂离子注入时，第一栅极结构两侧的第二光刻胶层对注入离子的阻挡作用是相同的，从而使得第一栅极结构两侧的半导体衬底内形成的第一浅掺杂区的深度相同或者深度差异很小，另外，第一光刻胶层与第二光刻胶层材料时相同的，因而第一光刻胶层与第二光刻胶层之间不会存在粘附性差的问题，并且可以通过一步去除工艺可以同时去除第一光刻胶层与第二光刻胶层，去除工艺简单。
进一步，所述第二光刻胶层的厚度满足：T＝(D1-(15～35))*D2/D1，其中T表示第二光光刻胶层的厚度，D1表示杂质离子在1.5Kev～3.0Kev能量下在半导体衬底材料中的注入深度，D2表示杂质离子在1.5Kev～3.0Kev能量下在第二光刻胶层中的注入深度，使得1.5Kev～3.0Kev的注入能量下形成的浅掺杂区深度较浅，并且注入的剂量保持稳定。
附图说明
图1～图3为现有技术晶体管的形成过程的结构示意图；
图4～图8为本发明实施例半导体结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所言，现有技术形成的晶体管的浅掺杂区难以满足工艺的要求，比如现有技术形成浅掺杂区时存在形成的浅掺杂区深度仍较深，浅掺杂区的深度仍不好控制的问题。
研究发现，为了形成深度很浅的浅掺杂区(深度为15～30埃)，通常需要较低的注入能量(比如小于2Kev)，但是超低的注入能量(比如小于500ev)对注入机台的性能要求提高，购买新的注入机台无疑提高了制作成本，另外根据注入离子的种类的不同，注入的深度也较难控制，特别是在PMOS的制作过程中，通过注入硼离子形成超浅的浅掺杂区时，由于硼离子的质量相对较轻，粒子较小，在相同的注入能量下，硼离子注入的更深，更难形成深度较浅的浅掺杂区。
为此，本发明提供了一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述第一区域的半导体衬底上形成第一栅极结构，在所述第二区域的半导体衬底上形成第二栅极结构；形成覆盖所述第二区域的半导体衬底和第二栅极结构的第一光刻胶层；形成覆盖所述第一区域的半导体衬底和第一光刻胶层的第二光刻胶层；以所述第二光刻胶层为阻挡层，对第一区域的第一栅极结构两侧的半导体衬底进行浅掺杂离子注入，在第一栅极结构两侧的半导体衬底内形成第一浅掺杂区。在形成作为掩膜的第一光刻胶层后，在待注入区域(第一区域)表面和第一光刻胶层表面形成第二光刻胶层，所述第二光刻胶层在进行浅掺杂离子注入时，用于控制注入杂质离子的注入深度，使得进行浅掺杂离子注入时，在通常的注入能量下，可以形成深度较浅的浅掺杂区，从而减小了对注入机台的性能的依赖性，从而减少了制作的成本。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图4～图8为本发明实施例半导体结构的形成过程的剖面结构示意图。
参考图4，提供半导体衬底200，所述半导体衬底200包括第一区域11和第二区域12；在所述第一区域11的半导体衬底200上形成第一栅极结构204，在所述第二区域12的半导体衬底200上形成第二栅极结构203。
所述半导体衬底200的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
所述第一区域11和第二区域12的半导体衬底200上后续形成不同类型的晶体管。在一实施例中，所述第一区域11的半导体衬底11上后续形成NMOS晶体管，在第二区域12的半导体衬底上后续形成PMOS晶体管。在另一实施例中，所述第一区域11的半导体衬底11上后续可以形成PMOS晶体管，在第二区域12的半导体衬底上后续可以形成NMOS晶体管。
所述第一栅极结构204和第二栅极结构203包括位于半导体衬底200上的栅介质层和位于栅介质层上的栅电极。
所述第一栅极结构204和第二栅极结构203的形成过程为：在所述半导体衬底200上形成栅介质材料层；在所述栅介质材料层上形成栅电极材料层；在所述栅电极材料层上形成图形化的硬掩膜层；以所述图形化的硬掩膜层为掩膜依次刻蚀所述栅电极材料层和栅介质材料层，在所述第一区域11的半导体衬底200上形成第一栅极结构204，在第二区域12的半导体衬底200上形成第二栅极结构204。
本实施例中，所述栅介质层的材料为氧化硅，所述栅电极的材料为多晶硅。
在形成第一栅极结构204和第二栅极结构203后，还包括进行热氧化工艺，在所述栅电极的侧壁表面和第一栅极结构204和第二栅极结构203两侧的半导体衬底200的表面形成氧化硅层，在栅电极侧壁表面形成氧化硅层是为了修复刻蚀损伤，所述第一栅极结构204和第二栅极结构203两侧的半导体衬底200的表面形成氧化硅层作为氧化硅阻挡层。
所述第一栅极结构204和第二栅极结构203两侧的侧壁表面上还形成有偏移侧墙，所述偏移侧墙在后续进行浅掺杂离子注入时保护栅电极的侧壁表面。
所述半导体衬底200中还形成有浅沟槽隔离结构201，所述浅沟槽隔离结构201用于电学隔离相邻的有源区。
参考图5，形成覆盖所述第二区域12的半导体衬底200和第二栅极结构203的第一光刻胶层206。
所述第一光刻胶层206作为后续对第一区域11进行浅掺杂离子注入时的掩膜。
所述第一光刻胶层206的形成过程为：形成覆盖所述半导体衬底200、第一栅极结构204和第二栅极结构203的光刻胶膜层；采用曝光、显影工艺去除第一区域11表面上的光刻胶膜层，在第二区域12表面上形成第一光刻胶层206。
所述光刻胶膜层的形成工艺为旋涂，光刻胶膜层的厚度大于第一栅极结构和第二栅极结构的厚度。
在一实施例中，所述第一光刻胶层206的厚度为可以为5000～7800埃。
参考图6，形成覆盖所述第一区域11的半导体衬底200和第一光刻胶层206的第二光刻胶层207。
所述第二光刻胶层207的形成工艺为旋涂。
所述第二光刻胶层207在后续进行浅掺杂离子注入时，用于控制注入杂质离子的注入深度，后续进行浅掺杂离子注入时，使得在通常的注入能量(1.5Kev～3.0Kev)下，可以形成深度较浅(15～35埃)的浅掺杂区，从而减小了对注入机台的性能的依赖性，减少了制作的成本。另外，第二光刻胶层207采用光刻胶材料，一方面，光刻胶材料易于形成，第一光刻胶层与第二光刻胶层之间不会存在粘附性差的问题，并且可以通过一步去除工艺可以同时去除第一光刻胶层与第二光刻胶层，因而去除工艺简单，节约成本；另一方面，杂质离子在1.5Kev～3.0Kev的注入能量下在光刻胶材料中的注入深度(150～500埃)比较适中，不会太深也不会太浅，便于确定第二光刻胶层207的厚度；再一方面，第二光刻胶层207采用光刻胶材料，对于形成有第一栅极结构204的半导体衬底而言，由于光刻胶材料具有良好的流动性，采用旋涂工艺形成第二光刻胶层207时，使得形成的第二光刻胶层207具有平坦的表面，即使得第一栅极结构204两侧的半导体衬底200上的第二光刻胶层207的厚度能保持一致，在进行浅掺杂离子注入时，第一栅极结构207两侧的第二光刻胶层207对注入离子的阻挡作用是相同的，从而使得第一栅极结构204两侧的半导体衬底200内形成的第一浅掺杂区的深度相同或者深度差异很小。
研究发现，所述第二光刻胶层207的厚度不能太薄，太薄的话第二光刻胶层207对注入的杂质离子的阻挡的效果有限，使得1.5Kev～3.0Kev的注入能量下形成的浅掺杂区会较深，第二光刻胶层207的厚度也不能太厚，太厚的话杂质离子无法穿过第二光刻胶层207注入到半导体衬底中或者只有部分杂质离子能够穿过第二光刻胶层207注入到半导体衬底200中，影响注入的剂量，本实施例中，所述第二光刻胶层的厚度满足：T＝(D1-(15～35))*D2/D1，其中T表示第二光光刻胶层的厚度，D1表示杂质离子在1.5Kev～3.0Kev能量下在半导体衬底材料中的注入深度，D2表示杂质离子在1.5Kev～3.0Kev能量下在第二光刻胶层中的注入深度。
在一实施例中，后续浅掺杂离子注入注入的N型杂质离子为磷离子时，所述第二光刻胶层207的厚度为250～350埃。
在另一实施例中，后续浅掺杂离子注入注入的N型杂质离子为P离子时，第二光刻胶层207的厚度为100～150埃。
参考图7，以所述第二光刻胶层207为阻挡层，对第一区域11的第一栅极结构204两侧的半导体衬底200进行浅掺杂离子注入21，在第一栅极结构204两侧的半导体衬底200内形成第一浅掺杂区209。
所述第一浅掺杂区209的深度为15～35埃，所述浅掺杂离子注入21的注入能量为1.5Kev～3.0Kev。
所述浅掺杂离子注入21掺杂的杂质离子为N型杂质离子或P型杂质离子。
在一实施例中，所述浅掺杂离子注入21掺杂的杂质离子为N型杂质离子，所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种，在一具体的实施例中，所述注入的N型杂质离子为磷离子，所述浅掺杂离子注入的能量为1.5Kev～3.0Kev，剂量为1E14～4E15atom/cm2。
在另一实施例中，所述浅掺杂离子注入21掺杂的杂质离子为P型杂质离子，所述P型杂质离子为硼离子、镓离子或铟离子中的一种或几种，在一具体的实施例中，所述注入的P型杂质离子为硼离子，所述浅掺杂离子注入的能量为1.5Kev～3.0Kev，剂量为1E14～4E15atom/cm2。
请参考图8，在形成第一浅掺杂区209后，去除所述第一光刻胶层206(参考图7)和第二光刻胶层207(参考图7)；在第二栅极结构203两侧的半导体衬底200内形成第二浅掺杂区210；在第一栅极结构204两侧的半导体衬底200内形成第一深掺杂区211，第一深掺杂区211的深度和杂质离子浓度大于第一浅掺杂区209的深度和杂质离子浓度；在第二栅极结构203两侧半导体衬底200内形成第二深掺杂区212，第二深掺杂区212的深度和杂质离子浓度大于第二掺杂区210的深度和杂质离子浓度
第二浅掺杂区210中掺杂离子的类型与第一浅掺杂区209中掺杂离子的类型相反，第二重掺杂区212中掺杂离子的类型与第一重掺杂区211中掺杂离子的类型相反，第一重掺杂区211与第一浅掺杂区209的掺杂离子类型相同，第二重掺杂区212与第二浅掺杂区210掺杂离子类型相同。
形成第二浅掺杂区210与形成第一浅掺杂区209的过程类型，轻掺杂前述关于第一浅掺杂区209形成过程，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (14)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域；
在所述第一区域的半导体衬底上形成第一栅极结构，在所述第二区域的半导体衬底上形成第二栅极结构；
形成覆盖所述第二区域的半导体衬底和第二栅极结构的第一光刻胶层；
形成覆盖所述第一区域的半导体衬底和第一光刻胶层的第二光刻胶层；
以所述第二光刻胶层为阻挡层，对第一区域的第一栅极结构两侧的半导体衬底进行浅掺杂离子注入，在第一栅极结构两侧的半导体衬底内形成第一浅掺杂区；
所述第二光刻胶层的厚度满足：T＝(D1-(15～35))*D2/D1，其中T表示第二光光刻胶层的厚度，D1表示杂质离子在1.5Kev～3.0Kev能量下在半导体衬底材料中的注入深度，D2表示杂质离子在1.5Kev～3.0Kev能量下在第二光刻胶层中的注入深度。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一浅掺杂区的深度为15～35埃，所述浅掺杂离子注入的注入能量为1.5Kev～3.0Kev。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述浅掺杂离子注入掺杂的杂质离子为N型杂质离子或P型杂质离子。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述注入的N型杂质离子为磷离子，所述第二光刻胶层的厚度为250～350埃，所述浅掺杂离子注入的能量为1.5Kev～3.0Kev，剂量为1E14～4E15atom/cm2。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，所述P型杂质离子为硼离子、镓离子或铟离子中的一种或几种。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述注入的P型杂质离子为硼离子，第二光刻胶层的厚度为100～150埃，所述浅掺杂离子注入的能量为1.5Kev～3.0Kev，剂量为1E14～4E15atom/cm2。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一栅极结构和第二栅极结构包括位于半导体衬底上的栅介质层和位于栅介质层上的栅电极。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一栅极结构和第二栅极结构的侧壁表面上还形成有侧墙。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一栅极结构和第二栅极结构两侧的半导体衬底表面还形成有氧化硅阻挡层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区域和第二区域之间的半导体衬底内还形成有浅沟槽隔离结构。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成第一浅掺杂区后，去除所述第一光刻胶层和第二光刻胶层；在第二栅极结构两侧的半导体衬底内形成第二浅掺杂区。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，第二浅掺杂区中掺杂离子的类型与第一浅掺杂区中掺杂离子的类型相反。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，在第一栅极结构两侧的半导体衬底内形成第一深掺杂区，第一深掺杂区的深度和杂质离子浓度大于第一浅掺杂区的深度和杂质离子浓度；在第二栅极结构两侧半导体衬底内形成第二深掺杂区，第二深掺杂区的深度和杂质离子浓度大于第二浅掺杂区的深度和杂质离子浓度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510377833.4A CN106328505B (zh) | 2015-07-01 | 2015-07-01 | 半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510377833.4A CN106328505B (zh) | 2015-07-01 | 2015-07-01 | 半导体结构的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106328505A CN106328505A (zh) | 2017-01-11 |
| CN106328505B true CN106328505B (zh) | 2019-07-30 |
Family
ID=57726746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510377833.4A Active CN106328505B (zh) | 2015-07-01 | 2015-07-01 | 半导体结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106328505B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108711548B (zh) * | 2018-05-21 | 2020-04-10 | 深圳市华星光电技术有限公司 | 金属氧化物薄膜晶体管及其制作方法、显示器 |
| CN111668306B (zh) * | 2019-03-05 | 2023-03-21 | 旺宏电子股份有限公司 | 半导体元件 |
| CN112928067B (zh) * | 2021-01-22 | 2024-02-02 | 上海华虹宏力半导体制造有限公司 | Cmos集成器件的制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101777494A (zh) * | 2009-01-09 | 2010-07-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
| CN102082085A (zh) * | 2009-12-01 | 2011-06-01 | 无锡华润上华半导体有限公司 | 超浅结结构的形成方法与pmos晶体管的形成方法 |
| CN102315105A (zh) * | 2010-07-08 | 2012-01-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61267368A (ja) * | 1985-05-21 | 1986-11-26 | Fujitsu Ltd | Ｍｉｓｆｅｔの製造方法 |
| JP4236992B2 (ja) * | 2002-06-24 | 2009-03-11 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
2015
- 2015-07-01 CN CN201510377833.4A patent/CN106328505B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101777494A (zh) * | 2009-01-09 | 2010-07-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
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| CN102315105A (zh) * | 2010-07-08 | 2012-01-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106328505A (zh) | 2017-01-11 |
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| PB01 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
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