CN103794501B - 晶体管及其形成方法 - Google Patents

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Abstract

一种晶体管及其形成方法，其中所述晶体管，包括：半导体衬底；位于所述半导体衬底上的栅极结构，所述栅极结构包括栅介质层和位于栅介质层表面的栅电极，所述栅电极具有中间区域和位于中间区域两侧的边缘区域，所述栅电极的中间区域内掺杂有功函数调节离子，使栅电极的中间区域的功函数与栅电极的边缘区域的功函数不同。在固定的栅电压下，提高了沟道区载流子的密度，提高了晶体管的性能。

Description

晶体管及其形成方法
技术领域
本发明涉及半导体制作领域，特别涉及一种晶体管及其形成方法。
背景技术
金属-氧化物-半导体（MOS）晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。
现有技术提供了一种MOS晶体管的制作方法。请参考图1至图3所示的现有技术的MOS晶体管的制作方法剖面结构示意图。
请参考图1，提供半导体基底100，在所述半导体基底100内形成隔离结构101，所述隔离结构101之间的半导体基底100为有源区，在所述有源区内形成掺杂阱（未示出）。
然后，在所述隔离结构101之间的半导体基底100上依次形成栅介质层102和栅电极103，所述栅介质层102和栅电极103构成栅极结构。
继续参考图1，进行氧化工艺，形成覆盖所述栅极结构的氧化层104。
参考图2，在栅极结构两侧的半导体基底内依次形成源/漏延伸区105，所述源/漏延伸区105通过轻掺杂离子注入形成。
参考图3，在栅极结构两侧的半导体基底上形成栅极结构的侧墙111。以所述栅极结构为掩膜，进行源/漏极离子注入（S/D implant），在栅极结构两侧的半导体基底100内形成源区112和漏区113。
然而，现有形成的晶体管，栅电极103的功函数横跨沟道区从源区112到漏区113是恒定的，不利于提高晶体管的性能。
在公开号为CN101789447A的中国专利申请中可以发现更多关于晶体管的形成方法。
发明内容
本发明解决的问题是提高晶体管的性能。
为解决上述问题，本发明技术方案提供了晶体管的形成方法，包括：提供半导体衬底；在所述半导体衬底上依次形成栅介质材料层、多晶硅层和硬掩膜层，所述硬掩膜层具有暴露多晶硅层表面的第一开口；以所述硬掩膜层为掩膜，依次刻蚀所述多晶硅层和栅介质材料层，形成栅介质层和位于栅介质表面的栅电极；在所述栅介质层、栅电极和硬掩膜层的两侧侧壁上形成第一侧墙；在所述半导体衬底上形成介质层，所述介质层覆盖所述第一侧墙，介质层的表面与硬掩膜层的表面平齐；去除所述硬掩膜层，形成第二开口；在所述第二开口的两侧侧壁形成第二侧墙；以所述第二侧墙为掩膜，对第二侧墙之间暴露的栅电极进行离子注入，使栅电极的中间区域的功函数与栅电极的边缘区域的功函数不相同。
可选的，所述栅电极的中间区域的功函数大于栅电极边缘区域的功函数。
可选的，所述栅电极的中间区域的功函数小于栅电极边缘区域的功函数。
可选的，所述离子注入的掺杂离子为硼离子、砷离子、磷离子、铟离子和锑离子中的一种或几种。
可选的，所述注入的离子浓度为10E10~10E20atom/cm2。
可选的，所述栅电极中间区域的宽度为栅电极总宽度的1/5~4/5。
可选的，所述掩膜层的材料为无定形碳、SiN、SiO2、TiN、TaN、SiCN、SiC或BN。
可选的，所述硬掩膜层的厚度大于等于100埃。
可选的，所述第二侧墙的宽度大于等于5纳米。
本发明技术方案还提供了一种晶体管，包括：
半导体衬底；位于所述半导体衬底上的栅极结构，所述栅极结构包括栅介质层和位于栅介质层表面的栅电极，所述栅电极具有中间区域和位于中间区域两侧的边缘区域，所述栅电极的中间区域内掺杂有功函数调节离子，使栅电极的中间区域的功函数与栅电极的边缘区域的功函数不同。
可选的，所述栅电极的中间区域的功函数大于栅电极边缘区域的功函数。
可选的，所述栅电极的中间区域的功函数小于栅电极边缘区域的功函数。
可选的，所述功函数调节离子为硼离子、砷离子、磷离子、铟离子和锑离子中的一种或几种。
可选的，所述功函数调节离子的浓度为10E10~10E20atom/cm2。
可选的，所述栅电极中间区域的宽度为栅电极总宽度的1/5~4/5。
与现有技术相比，本发明技术方案具有以下优点：
本发明的晶体管的形成方法，在去除所述硬掩膜层后，形成第二开口，然后在所述第二开口的两侧侧壁形成第二侧墙，接着以所述第二侧墙为掩膜，对第二侧墙之间暴露的栅电极进行离子注入，使栅电极的中间区域的功函数与栅电极边缘区域的功函数不相同，工艺过程简单，并且容易控制栅电极的中间区域的宽度。
本发明的晶体管，所述晶体管的栅电极具有中间区域和位于中间区域两侧的边缘区域，所述中间区域的栅电极内掺杂有功函数调节离子，使栅电极的中间区域的功函数与栅电极边缘区域的功函数不同，从而使得从源区到漏区的阈值电压不同，在固定的栅电压下，使得源/漏区注入到沟道的载流子的总数增加，提高了沟道区载流子的密度，提高了晶体管的性能。
进一步，栅电极的中间区域的宽度为栅电极总宽度的1/5~4/5，栅电极中间区域的功函数控制晶体管的截止特性状态，栅电极中间区域过宽或过窄均不利于控制晶体管的截止特性，并且由于栅电极边缘区域和中间区域的功函数的不同，在晶体管工作时，沟道区载流子的密度不同，因此在晶体管正常工作的同时提高载流子的密度，从而提高晶体管的性能。
附图说明
图1~图3为现有技术的MOS晶体管的制作方法剖面结构示意图；
图4~图10为本发明实施例晶体管形成过程的剖面结构示意图。
具体实施方式
现有形成的晶体管的栅电极的功函数横跨沟道区从源区到漏区是恒定的，从而使得从源区到漏区的阈值电压是恒定的，在固定的栅电压下，使得沟道区载流子的密度是一样的，不利于晶体管性能的提高。
为此，发明人提出一种晶体管，所述晶体管的栅电极具有中间区域和位于中间区域两侧的边缘区域，所述中间区域的栅电极内掺杂有功函数调节离子，使栅电极的中间区域的功函数与栅电极边缘区域的功函数不同，从而使得从源区到漏区的阈值电压不同，在固定的栅电压下，使得源/漏区注入到沟道的载流子的总数增加，提高了沟道区载流子的密度，提高了晶体管的性能。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图4~图10为本发明实施例晶体管形成过程的剖面结构示意图。
参考图4，提供半导体衬底300，在所述半导体衬底300上依次形成栅介质材料层302、多晶硅层303和硬掩膜层304，所述硬掩膜层304具有暴露多晶硅层303表面的第一开口305。
所述半导体衬底300的材料可以为单晶硅（Si）、单晶锗（Ge）、或硅锗（GeSi）、碳化硅（SiC）；也可以是绝缘体上硅（SOI），绝缘体上锗（GOI）；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
所述栅介质材料层302用于形成晶体管的栅介质层，所述栅介质材料层302的材料为氧化硅，多晶硅层303用于形成晶体管的栅电极。
所述硬掩膜层304的材料为无定形碳、SiN、SiO2、TiN、TaN、SiCN、SiC或BN，硬掩膜层304的厚度大于等于100埃，后续在去除硬掩膜层304，形成第二开口时，便于在第二开口的两侧侧壁自对准的形成第二侧墙。本实施例中，所述硬掩膜层304的材料为无定形碳，硬掩膜层304中的第一开口通过光刻和刻蚀形成。
所述半导体衬底300内还形成有浅沟槽隔离结构301，用以隔离相邻的有源区。
接着，请参考图5，以所述硬掩膜层304为掩膜，依次刻蚀所述多晶硅层303和栅介质材料层302（参考图4），形成栅介质层306和位于栅介质306表面的栅电极307。
请参考图6，在所述栅介质层306、栅电极307和硬掩膜层304的两侧侧壁上形成第一侧墙308。
所述第一侧墙308的形成工艺为无掩膜等离子刻蚀工艺。所述第一侧墙308的为氧化硅或氮化硅的单层结构或者氧化硅和氮化硅的多层结构。
在形成第一侧墙308之前，还包括：在栅电极307两侧的半导体衬底300内形成浅掺杂区（LDD）。
在形成第一侧墙308之后，还包括：以所述硬掩膜层304和第一侧墙308为掩膜，对栅电极307两侧的半导体衬底300进行离子注入，形成深掺杂区（图中未示出），所述深掺杂区和浅掺杂区构成晶体管的源漏区。
参考图7，在所述半导体衬底300上形成介质层309，所述介质层309覆盖所述第一侧墙308，介质层309的表面与硬掩膜层304的表面平齐。
所述介质层309的材料为SiO2、SiN或SiON或其他合适的材料。
接着，请参考图8，去除所述硬掩膜层304（参考图7），形成第二开口310。
去除所述硬掩膜层304的工艺为干法或湿法刻蚀工艺，后续在第二开口310的侧壁上形成第二侧墙，用以调节栅电极中功函数离子的注入区域。
接着，请参考图9，在所述第二开口310的两侧侧壁形成第二侧墙311。
所述第二侧墙311的材料为无定形碳、SiN、SiO2、TiN、TaN、SiCN、SiC或BN。第二侧墙311的形成工艺为无掩膜等离子刻蚀工艺，使得第二侧墙311自对准的形成在第二开口310的侧壁，精度较高，第二侧墙的宽度较好控制。
所述第二侧墙311的宽度大于等于5纳米，第二开口310两侧侧壁的第二侧墙311的总宽度为第二开口310宽度的1/5~4/5，后续以第二侧墙311为掩膜对栅电极307进行功函数离子注入时，使得栅电极307中间区域（离子注入区域）的宽度为栅电极总宽度的1/5~4/5，栅电极307中间区域的功函数控制晶体管的截止特性状态，栅电极307中间区域过宽或过窄均不利于控制晶体管的截止特性，并且栅电极边缘区域和中间区域的功函数的不同使得沟道区载流子的密度不同，因此在晶体管正常工作的同时提高载流子的密度，从而提高晶体管的性能。
最后，请参考图10，以所述第二侧墙311为掩膜，对第二侧墙311之间暴露的栅电极307进行离子注入，使栅电极307的中间区域312的功函数与栅电极307的边缘区域313的功函数不相同。
所述离子注入的掺杂离子为硼离子、砷离子、磷离子、铟离子和锑离子中的一种或几种，所述注入的离子浓度为10E10~10E20atom/cm2。
所述中间区域312的宽度为栅电极307总宽度的1/5~4/5，栅电极307的中间区域312用于控制晶体管的截止状态，栅电极307中间区域过宽或过窄均不利于控制晶体管的截止特性，使得晶体管正常工作的同时，提高载流子的密度。
本实施例中，所述形成的晶体管为NMOS晶体管，离子注入的掺杂离子为N型离子，如：砷离子、磷离子或锑离子等，栅电极307的中间区域312的功函数大于栅电极307的边缘区域313的功函数，中间区域312的功函数控制晶体管的截止状态，栅电极307的中间区域312的功函数大于边缘区域313的功函数，在施加固定的栅电压时，栅电极307对靠近源/漏区域的沟道的控制能力加强，从而使得从源/漏区域注入的载流子的总数增加。
在本发明的其他实施例中，所述形成的晶体管为NMOS晶体管，离子注入的掺杂离子还可以为为P型离子，如：硼离子或铟离子等，栅电极307的中间区域312的功函数小于栅电极307的边缘区域313的功函数。
在本发明的另一实施例中，所述形成的晶体管为PMOS晶体管，离子注入的掺杂离子为N型离子，栅电极307的中间区域312的功函数小于栅电极307的边缘区域313的功函数，中间区域312的功函数控制晶体管的截止状态，栅电极307的边缘区域313的功函数小于中间区域的功函数，在施加固定的栅电压时，栅电极307对靠近源/漏区域的沟道的控制能力加强，从而使得从源/漏区域注入的载流子的总数增加。
在本发明的其他实施例中，所述形成的晶体管为PMOS晶体管，离子注入的掺杂离子还可以为P型离子，栅电极307的中间区域312的功函数大于栅电极307的边缘区域313的功函数。
在进行离子注入后，还包括退火工艺，以激活掺杂离子。
上述方法形成的晶体管，请参考图10，包括：
半导体衬底300；
位于所述半导体衬底300上的栅极结构，所述栅极结构包括栅介质层306和位于栅介质层306表面的栅电极307，所述栅电极307具有中间区域312和位于中间区域312两侧的边缘区域313，所述栅电极307的中间区域312内掺杂有功函数调节离子，使栅电极307的中间区域312的功函数与栅电极307的边缘区域313的功函数不同。
较佳的，所述栅电极307的中间区域312的功函数大于栅电极307的边缘区域313的功函数。
较佳的，所述栅电极307的中间区域312的功函数小于栅电极307的边缘区域313的功函数。
较佳的，所述功函数调节离子为硼离子、砷离子、磷离子、铟离子和锑离子中的一种或几种。所述功函数调节离子的浓度为10E10~10E20atom/cm2。
较佳的，所述栅电极中间区域的宽度为栅电极总宽度的1/5~4/5。
综上，本发明实施例提供的晶体管的形成方法，在去除所述硬掩膜层后，形成第二开口，然后在所述第二开口的两侧侧壁形成第二侧墙，接着以所述第二侧墙为掩膜，对第二侧墙之间暴露的栅电极进行离子注入，使栅电极的中间区域的功函数与栅电极边缘区域的功函数不相同，工艺过程简单，并且容易控制栅电极的中间区域的宽度。
本发明实施例提供的晶体管，所述晶体管的栅电极具有中间区域和位于中间区域两侧的边缘区域，所述中间区域的栅电极内掺杂有功函数调节离子，使栅电极的中间区域的功函数与栅电极边缘区域的功函数不同，从而使得从源区到漏区的阈值电压不同，在固定的栅电压下，使得源/漏区注入到沟道的载流子的总数增加，提高了沟道区载流子的密度，提高了晶体管的性能。
进一步，栅电极的中间区域的宽度为栅电极总宽度的1/5~4/5，栅电极中间区域的功函数控制晶体管的截止特性状态，栅电极中间区域过宽或过窄均不利于控制晶体管的截止特性，并且由于栅电极边缘区域和中间区域的功函数的不同，在晶体管工作时，使得沟道区载流子的密度不同，因此在晶体管正常工作的同时提高载流子的密度，从而提高晶体管的性能。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (15)

1.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上依次形成栅介质材料层、多晶硅层和硬掩膜层，所述硬掩膜层具有暴露多晶硅层表面的第一开口；
以所述硬掩膜层为掩膜，依次刻蚀所述多晶硅层和栅介质材料层，形成栅介质层和位于栅介质表面的栅电极；
在所述栅介质层、栅电极和硬掩膜层的两侧侧壁上形成第一侧墙；
在所述半导体衬底上形成介质层，所述介质层覆盖所述第一侧墙，介质层的表面与硬掩膜层的表面平齐；
去除所述硬掩膜层，形成第二开口；
在所述第二开口的两侧侧壁形成第二侧墙；
以所述第二侧墙为掩膜，对第二侧墙之间暴露的栅电极进行离子注入，使栅电极的中间区域的功函数与栅电极的边缘区域的功函数不相同。
2.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅电极的中间区域的功函数大于栅电极边缘区域的功函数。
3.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅电极的中间区域的功函数小于栅电极边缘区域的功函数。
4.如权利要求1所述的晶体管的形成方法，其特征在于，所述离子注入的掺杂离子为硼离子、砷离子、磷离子、铟离子和锑离子中的一种或几种。
5.如权利要求4所述的晶体管的形成方法，其特征在于，所述注入的离子浓度为10E10～10E20atom/cm2。
6.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅电极中间区域的宽度为栅电极总宽度的1/5～4/5。
7.如权利要求1所述的晶体管的形成方法，其特征在于，所述硬掩膜层的材料为无定形碳、SiN、SiO2、TiN、TaN、SiCN、SiC或BN。
8.如权利要求1所述的晶体管的形成方法，其特征在于，所述硬掩膜层的厚度大于等于100埃。
9.如权利要求1所述的晶体管的形成方法，其特征在于，所述第二侧墙的宽度大于等于5纳米。
10.一种晶体管，其特征在于，包括：
半导体衬底；
位于所述半导体衬底上的栅极结构，所述栅极结构包括栅介质层和位于栅介质层表面的栅电极，所述栅电极具有中间区域和位于中间区域两侧的边缘区域，中间区域和边缘区域的材料相同，所述栅电极的中间区域内掺杂有功函数调节离子，所述边缘区域未掺杂杂质离子，使栅电极的中间区域的功函数与栅电极的边缘区域的功函数不同。
11.如权利要求10所述的晶体管，其特征在于，所述栅电极的中间区域的功函数大于栅电极边缘区域的功函数。
12.如权利要求10所述的晶体管，其特征在于，所述栅电极的中间区域的功函数小于栅电极边缘区域的功函数。
13.如权利要求10所述的晶体管，所述功函数调节离子为硼离子、砷离子、磷离子、铟离子和锑离子中的一种或几种。
14.如权利要求10所述的晶体管，其特征在于，所述功函数调节离子的浓度为10E10～10E20atom/cm2。
15.如权利要求10所述的晶体管，其特征在于，所述栅电极中间区域的宽度为栅电极总宽度的1/5～4/5。
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