CN104465752B - Nmos晶体管结构及其制造方法 - Google Patents
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Abstract
本发明提供了一种NMOS晶体管结构及其制造方法，其中，所述制造方法包括：在半导体衬底上依次形成虚拟栅极，以及位于所述虚拟栅极两侧的半导体衬底内的第一碳化硅源/漏区；对所述虚拟栅极及其底部的部分半导体衬底进行刻蚀，形成凹槽，所述凹槽呈sigma形状，或者底部为三角形状；在所述凹槽内外延第二碳化硅层与锗化硅层，所述锗化硅层呈U型填满所述凹槽。通过设置第一碳化硅源/漏区，并且在源区与漏区之间的凹槽中设置第二碳化硅层与锗化硅层，以此改善短沟道效应，增大沟道区域的应力，提高NMOS晶体管载流子迁移率，进一步提高器件性能。
Description
技术领域
本发明涉及集成电路制造领域，特别涉及一种NMOS晶体管结构及其制造方法。
背景技术
随着半导体工业的进步，半导体器件的特征尺寸和深度不断缩小，更低的漏电流消耗成为低功率系统性能的关键参数。为了满足器件尺寸减小的需求，要求源/漏区以及源/漏极延伸区相应地变浅，结深低于100nm的掺杂结通常被称为超浅结(Ultra-shallowjunction，USJ)，超浅结可以更好的改善器件的短沟道效应(Short-channel effect，SCE)，例如漏极感应势垒降低(DIBL)以及击穿。然而，由于在执行源/漏注入时产生的末端损伤(EOR)以及陡峭的结剖面使得上述超浅结易于形成更大的结电容和结泄露，这对于低功率器件的消费者，尤其是高压晶体管的消费者来说，是一个非常严重的问题。
现有技术中一种提高MOS晶体管载流子迁移率的方法是通过向晶体管沟道区域有选择地施加应力，这种应力使半导体晶格发生畸变，进而影响能带的排列和半导体电荷输送性能，通过控制在形成的器件中的应力大小和分布，以提高载流子迁移率，改善器件的性能。
现有技术中，对于NMOS晶体管而言，通过在源/漏区填充碳化硅(SiC)材料，其晶格常数小于半导体衬底的晶格常数，所以源/漏区之间的沟道产生拉伸应力(TensileStress)，提高电子迁移率。但是现有技术中晶体管的源/漏区为类矩形结构，对栅极结构下方的沟道产生的应力有限，载流子的迁移率的提高较小，晶体管的性能提高有限。
因此，提供一种NMOS晶体管结构及其制造方法，能够提高NMOS晶体管载流子迁移率，是本领域技术人员亟待解决的一个技术问题。
发明内容
本发明提供了一种NMOS晶体管结构及其制造方法，以提高沟道区域的应力，降低短沟道效应，从而达到提高NMOS晶体管载流子迁移率的目的。
本发明提供的NMOS晶体管的制造方法，包括：
提供一半导体衬底；
在所述半导体衬底上依次形成虚拟栅极，位于所述虚拟栅极两侧的半导体衬底内的第一碳化硅源/漏区；
对所述虚拟栅极进行第一次刻蚀，暴露出所述半导体衬底；
对所述暴露出的半导体衬底进行第二次刻蚀，形成第一凹槽，所述第一凹槽呈sigma形状，或者所述第一凹槽的底部为三角形状；
在所述第一凹槽内外延第二碳化硅层，形成第二凹槽，所述第二凹槽呈U型；
在所述第二凹槽内外延形成锗化硅层，所述锗化硅层填满所述第二凹槽。
进一步的，所述第一碳化硅中碳的摩尔比为0.01～0.1。
进一步的，所述第二次刻蚀采用HF、HBr或CH3COOH等进行刻蚀。
进一步的，所述第一凹槽在竖直方向上的深度为30nm～100nm。
进一步的，所述第二碳化硅层在竖直方向上的厚度小于30nm。
进一步的，所述第二碳化硅层中碳的摩尔比为0.05～0.2。
进一步的，还包括，在形成锗化硅层之前或者之后，进行B/BF2掺杂以形成LDD的步骤。
进一步的，所述B/BF2的掺杂剂量为1E18/cm3～5E19/cm3。
进一步的，还包括，在形成第一碳化硅源/漏区之后，在所述半导体衬底上形成刻蚀停止层，并进行化学机械研磨工艺以去除所述虚拟栅极顶部的刻蚀停止层。
进一步的，所述半导体衬底为<110>或<111>晶向。
相应的，本发明还提出一种使用以上NMOS晶体管的制造方法制造的NMOS晶体管结构，包括：
半导体衬底；
位于所述半导体衬底内的第一碳化硅源/漏区；
位于所述第一碳化硅源区与漏区之间的凹槽，所述凹槽呈sigma形状，或者所述凹槽的底部为三角形状；
所述凹槽中形成有第二碳化硅层以及锗化硅层，所述锗化硅层呈U型填满所述凹槽。
与现有技术相比，本发明具有以下优点：
本发明提供的NMOS晶体管结构及其制造方法中，通过设置第一碳化硅源/漏区，并且在源区与漏区之间的呈sigma形状或底部为三角形状的凹槽中设置第二碳化硅层与锗化硅层，所述锗化硅层呈U型填满所述凹槽，以此改善短沟道效应，增大沟道区域的应力，提高NMOS晶体管载流子迁移率；同时，第二碳化硅层能够阻挡后续工艺中注入的硼离子的扩散，从而改善阈值电压的分布，进一步提高器件性能。
附图说明
图1为本发明一实施例所提供的NMOS晶体管的制造方法的流程图。
图2～7为本发明一实施例所提供的NMOS晶体管的制造方法的各步骤的器件结构示意图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容做进一步说明。当然本发明并不局限于该具体实施例，本领域的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应对此作为本发明的限定。
图1为本发明一实施例所提供的NMOS晶体管的制造方法的流程图，如图1所示，本发明提出的一种NMOS晶体管的制造方法，包括以下步骤：
步骤S01：提供一半导体衬底；
步骤S02：在所述半导体衬底上依次形成虚拟栅极，位于所述虚拟栅极两侧的半导体衬底内的第一碳化硅源/漏区；
步骤S03：对所述虚拟栅极进行第一次刻蚀，暴露出所述半导体衬底；
步骤S04：对所述暴露出的半导体衬底进行第二次刻蚀，形成第一凹槽，所述第一凹槽呈sigma形状，或者所述第一凹槽的底部为三角形状；
步骤S05：在所述第一凹槽内外延第二碳化硅层，形成第二凹槽，所述第二凹槽呈U型；
步骤S06：在所述第二凹槽内外延形成锗化硅层，所述锗化硅层填满所述第二凹槽。
图2～7为本发明一实施例提供的NMOS晶体管制造方法的各步骤结构示意图，请参考图1所示，并结合图2～图7，详细说明本发明提出的NMOS晶体管的制造方法：
步骤S01：提供一半导体衬底100。
所述半导体衬底100可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)或本领域技术人员公知的其他半导体衬底。作为示例，在本实施例中，所述半导体衬底100选用单晶硅材料构成，所述单晶硅衬底可以具有<110>或<111>晶向。
步骤S02：在所述半导体衬底100上依次形成虚拟栅极101，以及位于所述虚拟栅极两侧的半导体衬底内的第一碳化硅源/漏区102、103，如图2所示。
本实施例中，所述虚拟栅极101可以包括栅极氧化层101a、栅极多晶硅层101b。首先在半导体衬底100上依次形成氧化层和多晶硅层，然后依次对氧化层和多晶硅层进行图形化形成栅极氧化层101a和栅极多晶硅层101b。栅极氧化层103a可以为氧化硅层，这里采用热氧化工艺形成所述栅极氧化层。
接着在所述虚拟栅极101两侧形成间隙壁结构104，其中，所述间隙壁结构104可以包括至少一层氧化物和/或至少一层氮化物层。然后，在所述虚拟栅极101两侧的半导体衬底100内形成第一碳化硅源区102和第一碳化硅漏区103，所述第一碳化硅中碳的摩尔比为0.01～0.1。
本步骤还包括，如图3所示，在所述半导体衬底100上形成刻蚀停止层105，该刻蚀停止层105可由氮化硅、氮氧化硅或其它适合的材料形成，基于之后要进行的刻蚀工艺的刻蚀选择率，刻蚀停止层的组成可以根据实际需求进行选择。所述刻蚀停止层105采用化学气相沉积等常规工艺形成。通过化学机械研磨工艺以去除所述虚拟栅极101顶部的刻蚀停止层105，以露出该虚拟栅极101。
步骤S03：对所述虚拟栅极101进行第一次刻蚀，暴露出所述半导体衬底100，如图4所示。
第一次刻蚀采用干法刻蚀工艺，以去除所述虚拟栅极101，可以采用本领域常用的各向同性的干刻蚀工艺来进行，干法刻蚀工艺可以为：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀或者其它已知的刻蚀方法。
步骤S04：对所述暴露出的半导体衬底100进行第二次刻蚀，形成第一凹槽01，所述第一凹槽01为sigma形状，或者所述第一凹槽的底部为三角形状，如图5所示。
本实施例中，第二次刻蚀采用湿法刻蚀，以去除暴露出的半导体衬底100，形成第一凹槽01，所述湿法刻蚀采用HF、HBr或CH3COOH。所述第一凹槽01在垂直方向上的深度为30nm～100nm。
所述半导体衬底100具有<110>或<111>晶向，湿法刻蚀在所述半导体衬底100上的不同方向刻蚀速率不同，最终形成的第一凹槽01为sigma形状，或者所述第一凹槽01的底部为三角形状，本实施例中，所述第一凹槽01为sigma形状。
步骤S05：在所述第一凹槽01内外延第二碳化硅层106，形成第二凹槽02，所述第二凹槽02为U型，如图6所示。
采用外延生长的方法在所述第一凹槽01内形成第二碳化硅层106，，填充所述部分第一凹槽01，形成第二凹槽02，所述第二凹槽02呈U型。所述第二碳化硅层106在垂直方向上的厚度小于30nm，所述第二碳化硅层106中碳的摩尔比为0.05～0.2。
步骤S06：在所述第二凹槽02内外延形成锗化硅层107，所述锗化硅层107填满所述第二凹槽02，如图7所示。
本实施例中，采用外延生长的方法在所述第二凹槽02内形成锗化硅层107。所述锗化硅层107填满所述第二凹槽02，呈U型，所述第二碳化硅层106包围所述锗化硅层107的下部分，所述锗化硅层107通过所述第二碳化硅层106与所述半导体衬底100相接触。所述锗化硅层107与第二碳化硅层106组成NMOS晶体管的沟道。
本步骤中，还包括，在形成锗化硅层107之前，进行B/BF2掺杂以形成LDD的步骤，或者可以在形成锗化硅层107之后，进行掺杂步骤，以提高沟道界面稳定性以及调节所述沟道的阈值电压。所述B/BF2的掺杂剂量为1E18/cm3～5E19/cm3。
接着进行栅极的制作、金属硅化物的制作、接触孔制作等后续制作工艺以完成整个NMOS晶体管的制作，所述后续工艺与传统的NMOS晶体管加工工艺完全形同。
通过采用本发明的方法，可以改善短沟道效应，增大沟道区域的应力，提高NMOS晶体管载流子迁移率；同时，碳化硅能够阻挡后续工艺中注入的硼离子的扩散，有利于形成更浅的超浅结，从而改善阈值电压的分布，进一步提高器件性能。
相应的，通过上述NMOS晶体管的制造方法制造的NMOS晶体管结构，参考图7，包括：
半导体衬底100；
位于所述半导体衬底100内的第一碳化硅源/漏区102、103；
位于所述第一碳化硅源区102与漏区103之间的凹槽，所述凹槽呈sigma形状或底部为三角形状；
所述凹槽中形成有第二碳化硅层106以及锗化硅层107，所述锗化硅107呈U型填满所述凹槽。
综上所述，本发明提供的NMOS晶体管结构及其制造方法中，通过设置第一碳化硅源/漏区，并且在源区与漏区之间的呈sigma形状或底部为三角形状的凹槽中设置第二碳化硅层与锗化硅层，所述锗化硅层呈U型填满所述凹槽，以此改善短沟道效应，增大沟道区域的应力，提高NMOS晶体管载流子迁移率；同时，第二碳化硅层能够阻挡后续工艺中注入的硼离子的扩散，从而改善阈值电压的分布，进一步提高器件性能。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (11)
1.一种NMOS晶体管的制造方法，其特征在于，包括：
提供一半导体衬底；
在所述半导体衬底上依次形成虚拟栅极，位于所述虚拟栅极两侧的半导体衬底内的第一碳化硅源/漏区；
对所述虚拟栅极进行第一次刻蚀，暴露出所述半导体衬底；
对所述暴露出的半导体衬底进行第二次刻蚀，形成第一凹槽，所述第一凹槽呈sigma形状，或者所述第一凹槽的底部为三角形状；
在所述第一凹槽内外延第二碳化硅层，形成第二凹槽，所述第二凹槽呈U型；
在所述第二凹槽内外延形成锗化硅层，所述锗化硅层填满所述第二凹槽。
2.如权利要求1所述的NMOS晶体管的制造方法，其特征在于，所述第一碳化硅中碳的摩尔比为0.01～0.1。
3.如权利要求1所述的NMOS晶体管的制造方法，其特征在于，所述第二次刻蚀采用HF、HBr或CH3COOH进行刻蚀。
4.如权利要求3所述的NMOS晶体管的制造方法，其特征在于，所述第一凹槽在竖直方向上的深度为30nm～100nm。
5.如权利要求4所述的NMOS晶体管的制造方法，其特征在于，所述第二碳化硅层在竖直方向上的厚度小于30nm。
6.如权利要求5所述的NMOS晶体管的制造方法，其特征在于，所述第二碳化硅层中碳的摩尔比为0.05～0.2。
7.如权利要求1所述的NMOS晶体管的制造方法，其特征在于，还包括，在形成锗化硅层之前或者之后，进行B/BF2掺杂以形成LDD的步骤。
8.如权利要求7所述的NMOS晶体管的制造方法，其特征在于，所述B/BF2的掺杂剂量为1E18/cm3～5E19/cm3。
9.如权利要求1所述的NMOS晶体管的制造方法，其特征在于，还包括，在形成第一碳化硅源/漏区之后，在所述半导体衬底上形成刻蚀停止层，并进行化学机械研磨工艺以去除所述虚拟栅极顶部的刻蚀停止层。
10.如权利要求1所述的NMOS晶体管的制造方法，其特征在于，所述半导体衬底为<110>或<111>晶向。
11.一种如权利要求1～10任一项所述的NMOS晶体管的制造方法制造的NMOS晶体管，其特征在于，包括：
半导体衬底；
位于所述半导体衬底内的第一碳化硅源/漏区；
位于所述第一碳化硅源区与漏区之间的凹槽，所述凹槽呈sigma形状，或者所述凹槽的底部为三角形状；
所述凹槽中形成有第二碳化硅层以及锗化硅层，所述锗化硅层呈U型填满所述凹槽。
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Patent Citations (2)
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