CN107785422B - 半导体结构及其制造方法 - Google Patents
半导体结构及其制造方法 Download PDFInfo
- Publication number
- CN107785422B CN107785422B CN201610756324.7A CN201610756324A CN107785422B CN 107785422 B CN107785422 B CN 107785422B CN 201610756324 A CN201610756324 A CN 201610756324A CN 107785422 B CN107785422 B CN 107785422B
- Authority
- CN
- China
- Prior art keywords
- substrate
- ions
- fin
- forming
- side wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 150000002500 ions Chemical class 0.000 claims abstract description 227
- 239000000758 substrate Substances 0.000 claims abstract description 170
- 238000000034 method Methods 0.000 claims abstract description 136
- 238000005530 etching Methods 0.000 claims abstract description 56
- 238000002955 isolation Methods 0.000 claims abstract description 54
- 238000009792 diffusion process Methods 0.000 claims abstract description 28
- 230000008569 process Effects 0.000 claims description 115
- 238000000137 annealing Methods 0.000 claims description 37
- 238000005468 ion implantation Methods 0.000 claims description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- 239000010703 silicon Substances 0.000 claims description 23
- 239000002019 doping agent Substances 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 22
- 238000002513 implantation Methods 0.000 claims description 14
- 125000006850 spacer group Chemical group 0.000 claims description 13
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 11
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 238000004151 rapid thermal annealing Methods 0.000 claims description 8
- 229910052796 boron Inorganic materials 0.000 claims description 5
- 229910052582 BN Inorganic materials 0.000 claims description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims description 3
- 238000000231 atomic layer deposition Methods 0.000 claims description 3
- 238000005224 laser annealing Methods 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 2
- 229910052731 fluorine Inorganic materials 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- 230000036961 partial effect Effects 0.000 claims description 2
- 230000002829 reductive effect Effects 0.000 abstract description 12
- 239000010410 layer Substances 0.000 description 55
- 230000000694 effects Effects 0.000 description 17
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 7
- 239000002243 precursor Substances 0.000 description 7
- 238000001039 wet etching Methods 0.000 description 7
- 238000000059 patterning Methods 0.000 description 6
- 230000002401 inhibitory effect Effects 0.000 description 5
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000002411 adverse Effects 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 229910052733 gallium Inorganic materials 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 229910052738 indium Inorganic materials 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 230000001737 promoting effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- MCMNRKCIXSYSNV-UHFFFAOYSA-N ZrO2 Inorganic materials O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000005280 amorphization Methods 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000009969 flowable effect Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000004969 ion scattering spectroscopy Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构及其制造方法，所述方法包括：提供基底；刻蚀基底，形成衬底以及凸出于衬底的鳍部；在相邻鳍部之间的衬底内形成沟槽；在沟槽侧壁的衬底内形成防扩散掺杂区；形成防扩散掺杂区后，在所述沟槽中形成隔离结构；形成横跨鳍部且覆盖部分鳍部顶部和侧壁表面的栅极结构；在栅极结构两侧鳍部内形成源漏掺杂区。本发明在相邻鳍部之间的衬底内形成沟槽后，在沟槽侧壁衬底内形成防扩散掺杂区；后续在栅极结构两侧的鳍部内形成源漏掺杂区后，防扩散掺杂区位于源漏掺杂区之间的鳍部底部，即位于器件沟道区位置处；所述防扩散掺杂区可以抑制源漏掺杂区的掺杂离子向沟道区扩散，从而可以减少沟道漏电流，进而可以提高半导体结构的电学性能。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其制造方法。
背景技术
随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET的开关速度等好处。
然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生，使晶体管的沟道漏电流增大。
为了减小短沟道效应对半导体器件的影响，降低沟道漏电流，超浅结技术被开发出来，超浅结可以较好地改善器件的短沟道效应，但是随着器件尺寸及性能的进一步提高，结漏电流现象是超浅结技术亟需解决的问题。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
但是，即使在超浅结技术中引入FinFET结构，现有技术半导体结构的电学性仍能有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其制造方法，优化半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的制造方法，包括：提供基底；刻蚀所述基底，形成衬底以及凸出于所述衬底的鳍部；在相邻所述鳍部之间的衬底内形成沟槽；对所述沟槽侧壁进行离子掺杂，在所述沟槽侧壁的衬底内形成防扩散掺杂区；形成所述防扩散掺杂区后，在所述沟槽中形成隔离结构；形成横跨所述鳍部且覆盖部分鳍部顶部和侧壁表面的栅极结构；在所述栅极结构两侧的鳍部内形成源漏掺杂区。
可选的，所述基底用于形成N型晶体管，所述离子掺杂的步骤采用N离子和C离子中的一种或两种。
可选的，所述基底用于形成P型晶体管，所述离子掺杂的步骤采用N离子、C离子和F离子中的一种或多种。
可选的，在所述沟槽侧壁的衬底内形成防扩散掺杂区的步骤包括：对所述沟槽侧壁进行离子注入工艺。
可选的，掺杂离子包括F离子，所述离子注入工艺的步骤中，F离子的注入离子能量为4KeV至20KeV，注入离子剂量为1E14原子每平方厘米至1E15原子每平方厘米，注入角度为0度至35度；掺杂离子包括N离子，所述离子注入工艺的步骤中，N离子的注入离子能量为4KeV至20KeV，注入离子剂量为5E13原子每平方厘米至1E15原子每平方厘米，注入角度为0度至35度；掺杂离子包括C离子，所述离子注入工艺的步骤中，C离子的注入离子能量为2KeV至10KeV，注入离子剂量为1E14原子每平方厘米至5E14原子每平方厘米，注入角度为0度至35度。
可选的，刻蚀基底的步骤中，在相邻所述鳍部之间形成露出所述衬底的开口；在相邻所述鳍部之间的衬底内形成沟槽之前，所述制造方法还包括：在所述鳍部的侧壁上形成刻蚀侧墙；形成所述沟槽的步骤包括：以所述刻蚀侧墙为掩膜，沿所述开口刻蚀相邻所述鳍部之间的衬底，在所述衬底内形成沟槽；形成所述沟槽后，对所述沟槽侧壁进行离子掺杂之前，所述制造方法还包括：去除所述刻蚀侧墙；对所述沟槽侧壁进行离子掺杂工艺的步骤中，对相邻所述鳍部之间的衬底进行离子掺杂工艺。
可选的，所述刻蚀侧墙的材料为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
可选的，所述刻蚀侧墙的厚度为
至
可选的，形成所述刻蚀侧墙的步骤包括：形成保形覆盖所述鳍部的刻蚀侧墙膜，所述刻蚀侧墙膜还覆盖所述衬底顶部；采用无掩膜刻蚀工艺，去除所述鳍部顶部和衬底上的刻蚀侧墙膜，所述鳍部侧壁上的剩余刻蚀侧墙膜为所述刻蚀侧墙。
可选的，形成所述刻蚀侧墙膜的工艺为原子层沉积工艺。
可选的，对所述沟槽侧壁进行离子掺杂后，形成所述隔离结构之前，所述制造方法还包括：对所述基底进行退火处理。
可选的，所述退火处理为激光退火、尖峰退火或快速热退火工艺。
可选的，所述退火处理为尖峰退火工艺；所述尖峰退火工艺的工艺参数包括：退火温度为950摄氏度至1050摄氏度，压强为一个标准大气压。
可选的，所述退火处理为快速热退火工艺；所述快速热退火工艺的工艺参数包括：退火温度为900℃至1050℃，退火时间为5分钟至50分钟，压强为一个标准大气压。
可选的，形成所述衬底和鳍部的步骤包括：在所述基底表面形成图形化的硬掩膜层；以所述硬掩膜层为掩膜刻蚀所述基底，刻蚀后的剩余基底作为衬底，位于所述衬底表面的凸起作为鳍部；在所述沟槽中形成隔离结构后，形成横跨所述鳍部且覆盖部分鳍部顶部和侧壁表面的栅极结构之前，所述制造方法还包括：去除所述硬掩膜层。
相应的，本发明还提供半导体结构，包括：衬底以及凸出于所述衬底的鳍部；沟槽，位于相邻所述鳍部之间的衬底内；防扩散掺杂区，位于所述沟槽侧壁的衬底内；隔离结构，位于所述沟槽中；栅极结构，横跨所述鳍部且覆盖部分鳍部顶部和侧壁表面；源漏掺杂区，位于所述栅极结构两侧的鳍部内。
可选的，所述半导体结构为N型晶体管，所述防扩散掺杂区中的掺杂离子包括N离子和C离子中的一种或两种。
可选的，所述半导体结构为P型晶体管，所述防扩散掺杂区中的掺杂离子包括N离子、C离子和F离子中的一种或多种。
可选的，所述防扩散掺杂区中的掺杂离子浓度为1E19原子每立方厘米至1E20原子每立方厘米。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在相邻所述鳍部之间的衬底内形成沟槽后，在所述沟槽侧壁的衬底内形成防扩散掺杂区，所述防扩散掺杂区内的掺杂离子自扩散至所述鳍部底部的衬底内；后续在栅极结构两侧的鳍部内形成源漏掺杂区后，所述防扩散掺杂区位于所述源漏掺杂区之间的衬底内，也就是说，所述防扩散掺杂区位于器件沟道区位置处；因此所述防扩散掺杂区可以抑制所述源漏掺杂区的掺杂离子向沟道区扩散，从而可以减少沟道漏电流，进而可以提高半导体结构的电学性能。
可选方案中，所述基底用于形成N型晶体管时，所述离子掺杂的步骤采用N离子和C离子中的一种或两种；所述基底用于形成P型晶体管时，所述离子掺杂的步骤采用N离子、C离子和F离子中的一种或多种。其中，C离子和N离子可以较好地抑制所述源漏掺杂区中N型离子和P型离子的扩散，F离子可以较好地抑制所述源漏掺杂区中P型离子的扩散。一方面，由于所述源漏掺杂区的掺杂离子在所述防扩散掺杂区中容易发生散射，另一方面，由于所述防扩散掺杂区的掺杂离子自身可以形成电场，因此所述防扩散掺杂区可以降低所述源漏掺杂区中掺杂离子的迁移率，从而可以抑制所述源漏掺杂区的掺杂离子向沟道区扩散。
可选方案中，在相邻所述鳍部之间的衬底内形成沟槽之前，所述制造方法还包括：在所述鳍部的侧壁上形成刻蚀侧墙；在相邻所述鳍部之间的衬底内形成沟槽的步骤中，以所述刻蚀侧墙为掩膜进行刻蚀，形成沟槽。因此所述鳍部之间的开口不仅露出所述沟槽，还露出部分所述衬底顶部；也就是说，相邻所述鳍部之间具有高于所述沟槽底部的凸台；进行离子掺杂工艺时，掺杂离子经所述衬底顶部掺杂至所述衬底内，所述凸台为容纳所述掺杂离子提供空间位置，从而有利于提高所述掺杂离子至所述鳍部内的扩散效果。
可选方案中，对所述沟槽侧壁进行离子掺杂后，形成所述隔离结构之前，所述制造方法还包括：对所述基底进行退火处理。所述退火处理有利于促进所述防扩散掺杂区的掺杂离子向所述鳍部底部的衬底内扩散，从而有利于提高所述防扩散掺杂区抑制所述源漏掺杂区的掺杂离子向沟道区扩散的能力。
本发明提供一种半导体结构，包括位于相邻所述鳍部之间衬底内的沟槽，以及位于所述沟槽侧壁的衬底内的防扩散掺杂区。因此所述防扩散掺杂区位于源漏掺杂区之间的衬底内，也就是说，所述防扩散掺杂区位于器件沟道区位置处，所述防扩散掺杂区用于抑制所述源漏掺杂区中的掺杂离子向沟道区扩散，从而可以减少沟道漏电流，进而可以提高半导体结构的电学性能。
附图说明
图1至图12是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
具体实施方式
由背景技术可知，半导体结构的电学性能有待提高。分析其原因在于：
为了改善短沟道效应(SCE：short-channel effects)，减小晶体管的沟道漏电流增大，一般采用降低轻掺杂(LDD)工艺的注入能量的方式；或者，采用预非晶化掺杂(Pre-amorphization Implantation，PAI)工艺，以达到超浅结(Ultra Shallow Junction，USJ)的目的，从而降低半导体结构的沟道漏电流，减小短沟道效应。
引入FinFET结构后，在形成栅极结构的步骤中，所述栅极结构横跨所述鳍部且覆盖部分鳍部顶部和侧壁表面的栅极结构。由于受到所述栅极结构的覆盖作用影响，难以对所述栅极结构下方的鳍部底部进行掺杂工艺，从而限制了对FinFET结构的沟道漏电流的改善。
为了解决所述技术问题，本发明提供一种半导体结构的制造方法，包括：提供基底；刻蚀所述基底，形成衬底以及凸出于所述衬底的鳍部；在相邻所述鳍部之间的衬底内形成沟槽；对所述沟槽侧壁进行离子掺杂，在所述沟槽侧壁的衬底内形成防扩散掺杂区；形成所述防扩散掺杂区后，在所述沟槽中形成隔离结构；形成横跨所述鳍部且覆盖部分鳍部顶部和侧壁表面的栅极结构；在所述栅极结构两侧的鳍部内形成源漏掺杂区。
本发明在相邻所述鳍部之间的衬底内形成沟槽后，在所述沟槽侧壁的衬底内形成防扩散掺杂区，所述防扩散掺杂区内的掺杂离子自扩散至所述鳍部底部的衬底内；后续在栅极结构两侧的鳍部内形成源漏掺杂区后，所述防扩散掺杂区位于所述源漏掺杂区之间的衬底内，也就是说，所述防扩散掺杂区位于器件沟道区位置处；因此所述防扩散掺杂区可以抑制所述源漏掺杂区的掺杂离子向沟道区扩散，从而可以减少沟道漏电流，进而可以提高半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图12是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
结合参考图1和图2，图2是图1沿AA1割线的剖面结构示意图，其中图1仅示意了两个鳍部，提供基底(图未示)；刻蚀所述基底，形成衬底100以及凸出于所述衬底100的鳍部110。
所述衬底100为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
具体地，形成所述衬底100和鳍部110的工艺步骤包括：在所述基底表面形成图形化的硬掩膜层200；以所述硬掩膜层200为掩膜刻蚀所述基底，刻蚀后的剩余基底作为衬底100，位于所述衬底100表面的凸起作为鳍部110，且在相邻所述鳍部110之间形成露出所述衬底100的开口111(如图2所示)。
本实施例中，所述开口111由相邻所述鳍部110的相邻侧壁以及相邻所述鳍部110之间的衬底100围成；所述开口111的深度H1(如图2所示)为30nm至80nm，即所述鳍部110的高度为30nm至80nm。
本实施例中，形成所述硬掩膜层200的工艺步骤包括：首先形成初始硬掩膜；在所述初始硬掩膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜刻蚀所述初始硬掩膜，在所述基底表面形成硬掩膜层200；去除所述图形化的光刻胶层。在其他实施例中，所述硬掩膜层的形成工艺还能够包括：自对准双重图形化(SADP，Self-aligned DoublePatterned)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned)工艺。所述双重图形化工艺包括LELE(Litho-Etch-Litho-Etch)工艺或LLE(Litho-Litho-Etch)工艺。
本实施例中，形成所述衬底100和鳍部110后，保留位于所述鳍部110顶部的硬掩膜层200。所述硬掩膜层200的材料为氮化硅；后续在进行平坦化处理工艺时，所述硬掩膜层200顶部表面用于定义平坦化处理工艺的停止位置，所述硬掩膜层200还用于作为后续形成沟槽的刻蚀掩膜，起到保护鳍部110顶部的作用。
本实施例中，所述鳍部110的侧壁与所述衬底100表面相垂直，即所述鳍部110的顶部尺寸等于底部尺寸。在其他实施例中，所述鳍部的顶部尺寸还可以小于底部尺寸。
结合参考图3至图5，在相邻所述鳍110之间的衬底100内形成沟槽130(如图5所示)。
所述沟槽130为后续形成隔离结构提供空间位置。
需要说明的是，形成所述衬底100和鳍部110后，在相邻所述鳍部110之间的衬底100内形成所述沟槽130之前，所述制造方法还包括：在所述鳍部110的侧壁上形成刻蚀侧墙120(如图3所示)。
所述刻蚀侧墙120的材料与所述鳍部110、衬底100的材料不相同，所述刻蚀侧墙120作为形成所述沟槽130的刻蚀掩膜。本实施例中，所述刻蚀侧墙120的材料为氮化硅。在其他实施例中，所述刻蚀侧墙的材料还可以为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
需要说明的是，所述刻蚀侧墙120作为形成所述沟槽130的刻蚀掩膜，因此所述刻蚀侧墙120的厚度不宜过厚，否则容易导致所述沟槽130的开口尺寸过小，从而容易对后续形成隔离结构造成不良影响；此外，相邻所述鳍部110之间的空间有限，如果所述刻蚀侧墙120的厚度过厚，还容易导致所述刻蚀侧墙120具有孔洞缺陷；所述刻蚀侧墙120的厚度也不宜过薄，否则容易提高形成所述刻蚀侧墙120的工艺难度。为此，本实施例中，所述刻蚀侧墙120的厚度为
至
具体地，形成所述刻蚀侧墙120的步骤包括：形成保形覆盖所述鳍部110和衬底100的刻蚀侧墙膜；采用无掩膜刻蚀工艺，去除所述鳍部110顶部和衬底100上的刻蚀侧墙膜，所述鳍部110侧壁上的剩余刻蚀侧墙膜为所述刻蚀侧墙120。本实施例中，采用原子层沉积工艺形成所述刻蚀侧墙膜。
具体地，在相邻所述鳍部110之间的衬底100内形成沟槽130的步骤包括：以所述刻蚀侧墙120为掩膜，沿所述开口111(如图3所示)刻蚀相邻所述鳍部110之间的衬底100，在所述衬底100内形成沟槽130。
需要说明的是，所述沟槽130的深度H2(如图4所示)不宜过小，也不宜过大。所述沟槽130为后续形成隔离结构提供空间位置，如果所述沟槽130的深度H2过小，后续形成的隔离结构对相邻器件的隔离效果较差；如果所述沟槽130的深度H2过大，即所述沟槽130底部衬底100的剩余量过少，相应也会对半导体结构的电学性能产生不良影响。为此，本实施例中，所述沟槽130的深度H2为170nm至270nm。
本实施例中，形成所述鳍部110后，在相邻所述鳍部110之间的衬底100内形成所述沟槽130，即通过两步刻蚀工艺形成所述鳍部110和沟槽130；相比通过一步刻蚀工艺形成所述鳍部和沟槽的方案，本实施例还可以更好地控制所述沟槽130的形貌。
本实施例中，采用等离子体干法刻蚀工艺刻蚀所述衬底100，所述等离子体干法刻蚀工艺所采用的刻蚀气体为HBr、Cl2和CF4。
需要说明的是，为了使所述沟槽130的深度和形貌满足工艺需求，所述等离子干法刻蚀工艺的工艺参数需设定在合理范围内。本实施例中，刻蚀气体的气体流量为50sccm至2000sccm。
本实施例中，形成所述沟槽130后，所述制造方法还包括：去除所述刻蚀侧墙120。
具体地，采用湿法刻蚀工艺去除所述刻蚀侧墙120；所述刻蚀侧墙120的材料为氮化硅，所述湿法刻蚀工艺所采用的刻蚀溶液为磷酸。在其他实施例中，还可以采用干法刻蚀工艺，或者，干法刻蚀和湿法刻蚀相结合的工艺，去除所述刻蚀侧墙。
需要说明的是，由于以所述刻蚀侧墙120作为刻蚀掩膜，因此形成所述沟槽130后，所述开口111(如图2所示)不仅露出所述沟槽130，还露出部分所述衬底100顶部。也就是说，相邻所述鳍部110之间具有高于所述沟槽130底部的凸台(如图5中区域A所示)。所述凸台在后续掺杂工艺中，为容纳掺杂离子提供空间位置。
参考图6，对所述沟槽侧壁进行离子掺杂，在所述沟槽130侧壁的衬底100内形成防扩散掺杂区140。
所述防扩散掺杂区140用于在后续形成源漏掺杂区后，抑制所述源漏掺杂区的掺杂离子向沟道区扩散，从而可以减少沟道漏电流。
本实施例中，在所述沟槽130侧壁的衬底100内形成防扩散掺杂区140的步骤包括：对所述沟槽130侧壁进行离子注入工艺300。
需要说明的是，所述开口111(如图2所示)不仅露出所述沟槽130，还露出部分所述衬底100顶部；也就是说，相邻所述鳍部110之间具有高于所述沟槽130底部的凸台(如图5中区域A所示)。进行离子注入工艺300时，掺杂离子经所述凸台对应的衬底100顶部掺杂至所述衬底100内，所述凸台为容纳所述掺杂离子提供空间位置，从而有利于提高所述掺杂离子至所述衬底100内的扩散效果。
相应的，对所述沟槽130侧壁进行离子注入工艺300的步骤中，对所述凸台和沟槽130底部所对应的衬底100进行所述离子注入工艺300。通过所述离子注入工艺300，将掺杂离子注入至所述凸台所对应的衬底100内，并通过掺杂离子的自身扩散能力，扩散至所述鳍部110底部的衬底100内，且所述防扩散掺杂区140位于所述鳍部110和衬底100的交界处。
本实施例中，通过所述离子注入工艺300，在所述鳍部110底部的衬底100内形成所述防扩散掺杂区140；后续形成源漏掺杂区后，所述防扩散掺杂区140位于后续器件沟道区的位置处。
本实施例中，当所述基底用于形成N型晶体管时，所述离子注入工艺300的步骤采用N离子和C离子中的一种或两种；当所述基底用于形成P型晶体管时，所述离子注入工艺300的步骤采用N离子、C离子和F离子中的一种或多种。
其中，C离子和N离子可以较好地抑制后续源漏掺杂区中N型离子(例如：P离子)和P型离子(例如：B离子)的扩散，F离子可以较好地抑制后续源漏掺杂区中P型离子(例如：B离子)的扩散。一方面，由于所述源漏掺杂区中的掺杂离子在所述防扩散掺杂区140中容易发生散射，另一方面，由于所述防扩散掺杂区140的掺杂离子自身可以形成电场，因此所述防扩散掺杂区140可以有效降低所述源漏掺杂区中掺杂离子的迁移率，进而可以抑制所述源漏掺杂区的掺杂离子向沟道区扩散。
具体地，所述基底用于形成N型晶体管时，所述离子注入工艺300的步骤中，掺杂离子为C离子；或者，掺杂离子为N离子；或者，掺杂离子为C离子和N离子。
具体地，所述基底用于形成P型晶体管时，所述离子注入工艺300的步骤中，掺杂离子为F离子；或者，掺杂离子为F离子和N离子；或者，掺杂离子为F离子和C离子；或者，掺杂离子为F离子、C离子和N离子。
需要说明的是，所述离子注入工艺300的注入离子能量不宜过小，也不宜过大。如果注入离子能量过小，所述防扩散掺杂区140的掺杂离子难以注入至预设深度内，从而导致所述防扩散掺杂区140抑制源漏掺杂区的掺杂离子向沟道区扩散的效果下降；如果注入离子能量过大，容易导致注入污染和离子散射等问题。此外，在同一掺杂效果下，所述离子注入工艺300的注入离子能量还与掺杂离子的原子质量相关。
还需要说明的是，所述离子注入工艺300的注入离子剂量不宜过小，也不宜过大。如果注入离子剂量过小，即所述防扩散掺杂区140的掺杂浓度过低，所述防扩散掺杂区140难以抑制后续形成的源漏掺杂区的掺杂离子向沟道区扩散；如果注入离子剂量过大，即所述防扩散掺杂区140的掺杂浓度过高，所述防扩散掺杂区140的掺杂离子容易过多地扩散至所述鳍部110或衬底100内，反而容易对半导体结构的电学性能产生不良影响。
还需要说明的是，由于相邻所述鳍部110之间的距离较小，所述离子注入工艺300的注入角度不宜过大，否则阴影效应过于严重，难以将掺杂离子注入至所述沟槽130侧壁的衬底100内。
为此，本实施例中，掺杂离子包括F离子时，所述离子注入工艺300的步骤中，F离子的注入离子能量为4KeV至20KeV，注入离子剂量为1E14原子每平方厘米至1E15原子每平方厘米，注入角度为0度至35度；掺杂离子包括N离子时，所述离子注入工艺300的步骤中，N离子的注入离子能量为4KeV至20KeV，注入离子剂量为5E13原子每平方厘米至1E15原子每平方厘米，注入角度为0度至35度；掺杂离子包括C离子时，所述离子注入工艺300的步骤中，C离子的注入离子能量为2KeV至10KeV，注入离子剂量为1E14原子每平方厘米至5E14原子每平方厘米，注入角度为0度至35度。
其中，所述离子注入工艺300的注入角度为0度至35度，指的是：离子注入的方向与所述衬底100表面法线的夹角为0度至35度。
结合参考图7，需要说明的是，对所述沟槽130侧壁进行离子掺杂后，所述制造方法还包括：对所述基底进行退火处理310。
所述退火处理310用于促进所述防扩散掺杂区140中的掺杂离子的再扩散，从而有利于提高所述防扩散掺杂区140抑制后续源漏掺杂区的掺杂离子向沟道区扩散的能力。
本实施例中，所述退火处理310为尖峰退火工艺。所述尖峰退火工艺的工艺压强为一个标准大气压。
需要说明的是，所述尖峰退火工艺的退火温度不宜过低，也不宜过高。如果退火温度过低，难以起到促进所述防扩散掺杂区140中的掺杂离子再扩散的作用；如果退火温度过高，容易对所述衬底100或鳍部110内已有的掺杂离子分布造成不良影响。为此，本实施例中，退火温度为950摄氏度至1050摄氏度。
在另一实施例中，所述退火处理还可以为快速热退火工艺。所述快速热退火工艺的工艺参数包括：退火温度为900℃至1050℃，退火时间为5分钟至50分钟，压强为一个标准大气压。
在其他实施例中，所述退火处理还可以是激光退火工艺。
参考图8和图9，形成所述防扩散掺杂区140后，在所述沟槽130(如图7所示)中形成隔离结构151(如图9所示)。
所述隔离结构151作为半导体结构的隔离结构，用于对相邻器件起到隔离作用。
所述隔离结构151的材料为绝缘材料。本实施例中，所述隔离结构151的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。需要说明的是，本实施例中，所述隔离结构151是浅沟槽隔离结构。
具体地，形成所述隔离结构151的步骤包括：在所述沟槽130中填充满前驱隔离膜，所述前驱隔离膜还覆盖所述鳍部110侧壁，所述前驱隔离膜的顶部高于所述硬掩膜层200(如图8所示)顶部；对所述前驱隔离膜进行退火工艺，将所述前驱隔离膜转化为隔离膜；以所述硬掩膜层200作为停止层，去除高于所述硬掩膜层200顶部的隔离膜，形成初始隔离结构150(如图8所示)；去除部分厚度的初始隔离结构150以形成隔离结构151，所述隔离结构151还覆盖所述鳍部110的部分侧壁；去除所述硬掩膜层200。
本实施例中，采用流动性化学气相沉积工艺(FCVD，Flowable Chemical VaporDeposition)形成所述前驱隔离膜，使得后续形成的隔离膜在所述衬底100和鳍部110之间的拐角处、以及所述沟槽130(如图7所示)的拐角处的填充效果较好。在另一实施例中，还可以采用高纵宽比化学气相沉积工艺，形成所述前驱隔离膜。
本实施例中，采用化学机械研磨工艺，研磨去除高于所述硬掩膜层200顶部的隔离膜，直至剩余隔离膜的顶部与所述硬掩膜层200顶部齐平。
本实施例中，采用湿法刻蚀工艺去除部分厚度的初始隔离结构150。在其他实施例中，还可以采用干法刻蚀工艺，或者，湿法刻蚀和干法刻蚀相结合的工艺，去除部分厚度的初始隔离结构。
本实施例中，采用湿法刻蚀工艺去除硬掩膜层200。所述硬掩膜层200的材料为氮化硅，所述湿法刻蚀工艺所采用的刻蚀溶液为磷酸。
需要说明的是，形成所述隔离结构151之前，所述制造方法还包括：在所述鳍部110表面形成衬垫氧化层(图未示)，用于修复所述鳍部110。
本实施例中，形成所述衬垫氧化层的工艺为氧化处理工艺。
由于所述鳍部110为通过刻蚀基底后形成，所述鳍部110通常具有凸出的棱角且表面具有缺陷。在氧化处理过程中，由于所述鳍部110凸出的棱角部分的比表面更大，更容易被氧化，后续去除所述衬垫氧化层之后，不仅所述鳍部110表面的缺陷层被去除，且凸出棱角部分也被去除，从而可以使所述鳍部110的表面光滑、晶格质量得到改善，避免鳍部110顶角尖端放电问题，有利于改善鳍式场效应管的性能。
所述氧化处理可以采用氧等离子体氧化工艺、或者硫酸和过氧化氢的混合溶液氧化工艺。需要说明的是，所述氧化处理还会对所述沟槽130(如图7所示)的底部和侧壁、以及所述衬底100顶部进行氧化，使得形成的衬垫氧化层还位于所述沟槽130的底部和侧壁、以及所述衬底100顶部。
本实施例中，所述氧化处理为ISSG(原位水汽生成，In-situ Stream Generation)氧化工艺；由于所述衬底100和鳍部110的材料为硅，相应形成的衬垫氧化层的材料为氧化硅。
需要说明的是，去除部分厚度的初始隔离结构150以形成隔离结构151的步骤中，还去除高于所述隔离结构151的衬垫氧化层。
结合参考图10和图11，图10是基于图9的剖面图，图11是图10沿鳍部延伸方向割线(如图1中BB1割线)的剖面图，形成横跨所述鳍部110且覆盖部分鳍部110顶部和侧壁表面的栅极结构160。
本实施例中，所述栅极结构160为伪栅结构，所述栅极结构160为后续形成金属栅极结构占据空间位置。
所述栅极结构160为单层结构或叠层结构。所述栅极结构160包括伪栅层；或者所述栅极结构160包括伪氧化层以及位于所述伪氧化层上的伪栅层；其中，伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，伪氧化层的材料为氧化硅或氮氧化硅。
在另一实施例中，所述栅极结构还可以为金属栅极结构。
需要说明的是，本实施例中，所述栅极结构160还覆盖部分所述隔离结构151顶部。
本实施例中，所述鳍部110底部形成有所述防扩散掺杂区140；相应的，所述栅极结构160下方的鳍部110底部形成有所述防扩散掺杂区140。
本实施例中，形成所述栅极结构160后，所述制造方法还包括：在所述栅极结构160的侧壁上形成侧墙165(如图11所示)。所述侧墙165既能够起到保护所述栅极结构160的作用，还能够作为后续工艺的刻蚀掩膜。本实施例中，所述侧墙165的材料为氮化硅。在其他实施例中，所述侧墙的材料还能够为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
参考图12，在所述栅极结构160两侧的鳍部110内形成源漏掺杂区170。
本实施例中，形成所述源漏掺杂区170的步骤包括：以所述侧墙165为掩膜，去除所述栅极结构160两侧的部分鳍部110，在所述鳍部110内形成露出所述衬底100的沟槽；在所述沟槽中形成应力层，且在形成所述应力层的过程中进行原位自掺杂。
本实施例中，采用选择性外延工艺形成所述应力层。
当所述基底用于形成N型晶体管时，所述源漏掺杂区170的掺杂离子为N型离子，例如为P、As或Sb；所述应力层的材料为SiC、SiP或SiCP，所述应力层为N型晶体管的沟道区提供拉应力作用，从而提高N型晶体管的载流子迁移率。
当所述基底用于形成P型晶体管时，所述源漏掺杂区170的掺杂离子为P型离子，例如为B、Ga或In；所述应力层的材料为SiGe或SiGeB，所述应力层为P型晶体管的沟道区提供压应力作用，从而提高P型晶体管的载流子迁移率。
在另一实施例中，还可以在形成所述应力层之后对所述应力层进行离子注入工艺，以形成所述源漏掺杂区。
需要说明的是，所述栅极结构160下方的鳍部110底部形成所述防扩散掺杂区140；相应的，所述源漏掺杂区170之间的衬底100内形成有所述防扩散掺杂区140，也就是说，所述防扩散掺杂区140位于器件沟道区位置处。
本实施例中，在相邻所述鳍部110(如图6所示)之间的衬底100(如图6所示)内形成沟槽130(如图6所示)后，在所述沟槽130侧壁的衬底100内形成防扩散掺杂区140(如图7所示)；形成所述源漏掺杂区170后，所述防扩散掺杂区140位于所述源漏掺杂区170之间的衬底100内，即所述防扩散掺杂区140位于器件沟道区位置处，因此所述防扩散掺杂区140可以抑制所述源漏掺杂区170的掺杂离子向沟道区扩散，从而可以减少沟道漏电流，进而可以提高半导体结构的电学性能。
结合参考如图7和图12，图7是沿垂直于鳍部延伸方向的割线(如图1中AA1割线)的剖面图，图12是沿鳍部延伸方向的割线(如图1中BB1割线)的剖面图，本发明还提供一种半导体结构，包括：
衬底100以及凸出于所述衬底100的鳍部110；
沟槽130(如图7所示)，位于相邻所述鳍部110之间衬底100内；
防扩散掺杂区140，位于所述沟槽130侧壁的衬底100内；
隔离结151，位于所述沟槽130中；
栅极结构160，横跨所述鳍部110且覆盖部分鳍部110顶部和侧壁表面；
源漏掺杂区170，位于所述栅极结构160两侧的鳍部110内。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述栅极结构160为金属栅极结构。所述栅极结构160包括横跨所述鳍部110且覆盖部分鳍部110顶部和侧壁表面的栅介质层，以及位于所述栅介质层上的栅电极层。
所述栅介质层的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。本实施例中，所述栅介质层的材料为HfO2。
本实施例中，所述栅电极层的材料为W。在其他实施例中，所述栅电极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti。
当所述半导体结构为N型晶体管时，所述源漏掺杂区170的掺杂离子为N型离子，例如为P、As或Sb；或者，当所述半导体结构为P型晶体管时，所述源漏掺杂区170的掺杂离子为P型离子，例如为B、Ga或In。
需要说明的是，所述半导体结构还包括应力层(图未示)。所述源漏掺杂区170位于所述应力层内。当所述半导体结构为N型晶体管时，所述应力层的材料为SiC、SiP或SiCP，所述应力层为N型晶体管的沟道区提供拉应力作用，从而提高N型晶体管的载流子迁移率；或者，当所述半导体结构为P型晶体管时，所述应力层的材料为SiGe或SiGeB，所述应力层为P型晶体管的沟道区提供压应力作用，从而提高P型晶体管的载流子迁移率。
所述防扩散掺杂区140位于所述源漏掺杂区170之间的衬底100内，也就是说，所述防扩散掺杂区140位于器件沟道区位置处；所述防扩散掺杂区140用于抑制所述源漏掺杂区170的掺杂离子向沟道区扩散，从而可以减少沟道漏电流。
需要说明的是，本实施例中，所述防扩散掺杂区140位于所述鳍部110和衬底100的交界处。
本实施例中，当所述半导体结构为N型晶体管时，所述防扩散掺杂区140中的掺杂离子包括N离子和C离子中的一种或两种；或者，当所述半导体结构为P型晶体管时，所述防扩散掺杂区140中的掺杂离子包括N离子、C离子和F离子中的一种或多种。
其中，C离子和N离子可以较好地抑制所述源漏掺杂区170中N型离子(例如：P离子)和P型离子(例如：B离子)的扩散，F离子可以较好地抑制所述源漏掺杂区170中P型离子(例如：B离子)的扩散。一方面，由于所述源漏掺杂区170中的掺杂离子在所述防扩散掺杂区140中容易发生散射，另一方面，由于所述防扩散掺杂区140的掺杂离子自身可以形成电场，因此所述防扩散掺杂区140可以有效降低所述源漏掺杂区170中掺杂离子的迁移率，从而可以抑制所述源漏掺杂区170的掺杂离子向沟道区扩散。
具体地，所述半导体结构为N型晶体管时，所述防扩散掺杂区140中的掺杂离子为C离子；或者，所述掺杂离子为N离子；或者，所述掺杂离子为C离子和N离子。
具体地，所述半导体结构为P型晶体管时，所述防扩散掺杂区140中的掺杂离子为F离子；或者，所述掺杂离子为F离子和N离子；或者，所述掺杂离子为F离子和C离子；或者，所述掺杂离子为F离子、C离子和N离子。
需要说明的是，所述防扩散掺杂区140中的掺杂离子浓度不宜过低，也不宜过高。如果所述掺杂离子浓度过低，所述防扩散掺杂区140难以抑制所述源漏掺杂区170中的掺杂离子向沟道区扩散；如果所述掺杂离子浓度过高，反而容易对半导体结构的电学性能产生不良影响。为此，本实施例中，所述防扩散掺杂区140中的掺杂离子浓度为1E19原子每立方厘米至1E20原子每立方厘米。
所述隔离结构151作为半导体结构的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构151还覆盖所述鳍部110的部分侧壁。相应的，所述栅极结构160还位于所述隔离结构151的部分顶部。
所述隔离结构151的材料为绝缘材料。本实施例中，所述隔离结构151的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。需要说明的是，本实施例中，所述隔离结构151是浅沟槽隔离结构。
本实施例所述的半导体结构，包括位于相邻所述鳍部110之间衬底100内的沟槽130(如图7所示)，以及位于所述沟槽130侧壁的衬底100内的防扩散掺杂区140。因此所述防扩散掺杂区140位于源漏掺杂区170之间的衬底100内，也就是说，所述防扩散掺杂区140位于器件沟道区位置处，所述防扩散掺杂区140用于抑制所述源漏掺杂区170中的掺杂离子向沟道区扩散，从而可以减少沟道漏电流，进而可以提高半导体结构的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体结构的制造方法，其特征在于，包括：
提供基底；
刻蚀所述基底，形成衬底以及凸出于所述衬底的鳍部；
在相邻所述鳍部之间的衬底内形成沟槽；
对所述沟槽侧壁进行离子掺杂，在所述沟槽侧壁的衬底内形成防扩散掺杂区；
对所述基底进行退火处理，使所述防扩散掺杂区扩散至所述鳍部的部分侧壁内；
形成所述防扩散掺杂区后，在所述沟槽中形成隔离结构；
形成横跨所述鳍部且覆盖部分鳍部顶部和侧壁表面的栅极结构；
在所述栅极结构两侧的鳍部内形成源漏掺杂区。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述基底用于形成N型晶体管，所述离子掺杂的步骤采用N离子和C离子中的一种或两种。
3.如权利要求1所述的半导体结构的制造方法，其特征在于，所述基底用于形成P型晶体管，所述离子掺杂的步骤采用N离子、C离子和F离子中的一种或多种。
4.如权利要求1所述的半导体结构的制造方法，其特征在于，在所述沟槽侧壁的衬底内形成防扩散掺杂区的步骤包括：对所述沟槽侧壁进行离子注入工艺。
5.如权利要求4所述的半导体结构的制造方法，其特征在于，掺杂离子包括F离子，所述离子注入工艺的步骤中，F离子的注入离子能量为4KeV至20KeV，注入离子剂量为1E14原子每平方厘米至1E15原子每平方厘米，注入角度为0度至35度；
掺杂离子包括N离子，所述离子注入工艺的步骤中，N离子的注入离子能量为4KeV至20KeV，注入离子剂量为5E13原子每平方厘米至1E15原子每平方厘米，注入角度为0度至35度；
掺杂离子包括C离子，所述离子注入工艺的步骤中，C离子的注入离子能量为2KeV至10KeV，注入离子剂量为1E14原子每平方厘米至5E14原子每平方厘米，注入角度为0度至35度。
6.如权利要求1所述的半导体结构的制造方法，其特征在于，刻蚀基底的步骤中，在相邻所述鳍部之间形成露出所述衬底的开口；
在相邻所述鳍部之间的衬底内形成沟槽之前，所述制造方法还包括：在所述鳍部的侧壁上形成刻蚀侧墙；
形成所述沟槽的步骤包括：以所述刻蚀侧墙为掩膜，沿所述开口刻蚀相邻所述鳍部之间的衬底，在所述衬底内形成沟槽；
形成所述沟槽后，对所述沟槽侧壁进行离子掺杂之前，所述制造方法还包括：去除所述刻蚀侧墙；
对所述沟槽侧壁进行离子掺杂工艺的步骤中，对相邻所述鳍部之间的衬底进行离子掺杂工艺。
7.如权利要求6所述的半导体结构的制造方法，其特征在于，所述刻蚀侧墙的材料为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
8.如权利要求6所述的半导体结构的制造方法，其特征在于，所述刻蚀侧墙的厚度为
至
9.如权利要求6所述的半导体结构的制造方法，其特征在于，形成所述刻蚀侧墙的步骤包括：形成保形覆盖所述鳍部的刻蚀侧墙膜，所述刻蚀侧墙膜还覆盖所述衬底顶部；
采用无掩膜刻蚀工艺，去除所述鳍部顶部和衬底上的刻蚀侧墙膜，所述鳍部侧壁上的剩余刻蚀侧墙膜为所述刻蚀侧墙。
10.如权利要求9所述的半导体结构的制造方法，其特征在于，形成所述刻蚀侧墙膜的工艺为原子层沉积工艺。
11.如权利要求1所述的半导体结构的制造方法，其特征在于，所述退火处理为激光退火、尖峰退火或快速热退火工艺。
12.如权利要求11所述的半导体结构的制造方法，其特征在于，所述退火处理为尖峰退火工艺；
所述尖峰退火工艺的工艺参数包括：退火温度为950摄氏度至1050摄氏度，压强为一个标准大气压。
13.如权利要求11所述的半导体结构的制造方法，其特征在于，所述退火处理为快速热退火工艺；
所述快速热退火工艺的工艺参数包括：退火温度为900℃至1050℃，退火时间为5分钟至50分钟，压强为一个标准大气压。
14.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述衬底和鳍部的步骤包括：在所述基底表面形成图形化的硬掩膜层；
以所述硬掩膜层为掩膜刻蚀所述基底，刻蚀后的剩余基底作为衬底，位于所述衬底表面的凸起作为鳍部；
在所述沟槽中形成隔离结构后，形成横跨所述鳍部且覆盖部分鳍部顶部和侧壁表面的栅极结构之前，所述制造方法还包括：去除所述硬掩膜层。
15.一种半导体结构，其特征在于，包括：
衬底以及凸出于所述衬底的鳍部；
沟槽，位于相邻所述鳍部之间的衬底内；
防扩散掺杂区，位于所述沟槽侧壁的衬底内以及所述鳍部的部分侧壁内；
隔离结构，位于所述沟槽中；
栅极结构，横跨所述鳍部且覆盖部分鳍部顶部和侧壁表面；
源漏掺杂区，位于所述栅极结构两侧的鳍部内。
16.如权利要求15所述的半导体结构，其特征在于，所述半导体结构为N型晶体管，所述防扩散掺杂区中的掺杂离子包括N离子和C离子中的一种或两种。
17.如权利要求15所述的半导体结构，其特征在于，所述半导体结构为P型晶体管，所述防扩散掺杂区中的掺杂离子包括N离子、C离子和F离子中的一种或多种。
18.如权利要求15所述的半导体结构，其特征在于，所述防扩散掺杂区中的掺杂离子浓度为1E19原子每立方厘米至1E20原子每立方厘米。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610756324.7A CN107785422B (zh) | 2016-08-29 | 2016-08-29 | 半导体结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610756324.7A CN107785422B (zh) | 2016-08-29 | 2016-08-29 | 半导体结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107785422A CN107785422A (zh) | 2018-03-09 |
| CN107785422B true CN107785422B (zh) | 2021-07-13 |
Family
ID=61449921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610756324.7A Active CN107785422B (zh) | 2016-08-29 | 2016-08-29 | 半导体结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107785422B (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110890279B (zh) * | 2018-09-11 | 2023-09-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN110896032B (zh) * | 2018-09-13 | 2021-09-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN110896031B (zh) * | 2018-09-13 | 2023-06-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN110957220B (zh) * | 2018-09-27 | 2023-04-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN112017962A (zh) * | 2019-05-30 | 2020-12-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN112018163A (zh) * | 2019-05-30 | 2020-12-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN113539828B (zh) * | 2020-04-20 | 2024-08-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN113745114B (zh) * | 2020-05-29 | 2024-05-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN113130309B (zh) * | 2021-04-13 | 2023-05-05 | 中国科学院微电子研究所 | 一种掺杂缺陷去除方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030048961A (ko) * | 2001-12-13 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| CN103681444A (zh) * | 2012-09-04 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 一种浅沟槽隔离结构及其制作方法 |
| CN105225956A (zh) * | 2014-06-26 | 2016-01-06 | 中国科学院微电子研究所 | 一种FinFET制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546843B1 (ko) * | 2003-12-31 | 2006-01-25 | 동부아남반도체 주식회사 | 반도체 소자의 트랜지스터제조방법 |
| JP2009283685A (ja) * | 2008-05-22 | 2009-12-03 | Panasonic Corp | 半導体装置およびその製造方法 |
| CN103715090B (zh) * | 2012-09-29 | 2018-05-01 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN104347510B (zh) * | 2013-08-06 | 2018-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作的方法 |
-
2016
- 2016-08-29 CN CN201610756324.7A patent/CN107785422B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030048961A (ko) * | 2001-12-13 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| CN103681444A (zh) * | 2012-09-04 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 一种浅沟槽隔离结构及其制作方法 |
| CN105225956A (zh) * | 2014-06-26 | 2016-01-06 | 中国科学院微电子研究所 | 一种FinFET制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107785422A (zh) | 2018-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107785422B (zh) | 半导体结构及其制造方法 | |
| CN107785261A (zh) | 半导体结构及其制造方法 | |
| CN104022037B (zh) | 鳍式场效应晶体管及其形成方法 | |
| US10714585B2 (en) | Gate-all-around field-effect-transistor devices and fabrication methods thereof | |
| CN107958873B (zh) | 鳍式场效应管及其形成方法 | |
| US10490457B2 (en) | Fin field-effect transistor and fabrication method thereof | |
| US11004752B2 (en) | Fin field-effect transistor | |
| CN112017963B (zh) | 半导体结构及其形成方法 | |
| CN107799591A (zh) | Ldmos及其形成方法 | |
| CN106847683B (zh) | 提高鳍式场效应管性能的方法 | |
| CN110265301B (zh) | 半导体结构及其形成方法 | |
| CN106952810B (zh) | 半导体结构的制造方法 | |
| CN106952908A (zh) | 半导体结构及其制造方法 | |
| CN110364483B (zh) | 半导体结构及其形成方法 | |
| CN107785266A (zh) | 半导体结构的制造方法 | |
| CN110957220B (zh) | 半导体结构及其形成方法 | |
| CN109087887B (zh) | 半导体结构及其形成方法 | |
| US10269972B2 (en) | Fin-FET devices and fabrication methods thereof | |
| CN108630542B (zh) | 半导体结构及其形成方法 | |
| CN112151377B (zh) | 半导体结构及其形成方法 | |
| CN111755513B (zh) | 半导体结构及其形成方法 | |
| CN108010846B (zh) | 用于改善短沟道效应的方法以及半导体结构 | |
| CN111627814B (zh) | 半导体结构及其形成方法 | |
| CN111463275B (zh) | 半导体结构及其形成方法 | |
| CN110718464B (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |