CN110896031B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，包括衬底以及位于衬底上的分立的鳍部，用于形成器件的鳍部为有源鳍部，剩余鳍部为伪鳍部，鳍部顶部上形成有鳍部掩膜层；对伪鳍部顶部的鳍部掩膜层进行离子掺杂处理，离子掺杂处理所掺杂的离子为中性离子；在离子掺杂处理后，去除伪鳍部顶部的鳍部掩膜层；去除伪鳍部顶部的鳍部掩膜层后，对所述伪鳍部进行刻蚀处理。本发明对伪鳍部顶部的鳍部掩膜层进行离子掺杂处理，离子掺杂处理所掺杂的离子为中性离子，不仅有利于减小刻蚀伪鳍部的工艺对有源鳍部造成损伤的概率，还提高了对伪鳍部的刻蚀效果，减小出现刻蚀残留问题的概率。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件密度和集成度的提高，平面晶体管的特征尺寸也越来越小。
为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。鳍式场效应晶体管能够提高半导体器件的集成度，且鳍式场效应晶体管的栅极结构能够从鳍部的两侧控制晶体管的沟道，从而增加了栅极结构对晶体管沟道载流子的控制，有利于减少漏电流、改善短沟道效应。
其中，在FinFET的制造过程中，鳍部的形貌和尺寸对于工艺窗口和器件性能而言非常关键，鳍部的宽度对晶体管的沟道长度有很大影响，沟道长度则对晶体管的短沟道效应至关重要。随着晶体管特征尺寸的不断缩小，鳍部的宽度也越来越小，鳍部宽度较小的改变都会影响FinFET的性能；而由于鳍部宽度的不断减小，在形成所述鳍部的刻蚀工艺过程中，容易出现负载效应，因此在有源(active)区衬底上形成有源鳍部(active Fin)的同时，还会在有源区以外的衬底上形成伪鳍部(dummy Fin)，所述伪鳍部能够减小所述有源鳍部受到的负载效应的影响，有利于增大工艺窗口、改善晶体管的性能。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，改善器件性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括衬底以及位于所述衬底上的分立的鳍部，用于形成器件的鳍部为有源鳍部，剩余鳍部为伪鳍部，所述鳍部顶部上形成有鳍部掩膜层；对所述伪鳍部顶部的鳍部掩膜层进行离子掺杂处理，所述离子掺杂处理所掺杂的离子为中性离子；在所述离子掺杂处理后，去除所述伪鳍部顶部的鳍部掩膜层；去除所述伪鳍部顶部的鳍部掩膜层后，对所述伪鳍部进行刻蚀处理。
相应的，本发明实施例还提供一种半导体结构，包括：基底，包括衬底以及位于所述衬底上的分立的鳍部，用于形成器件的鳍部为有源鳍部，剩余鳍部为伪鳍部；位于所述鳍部顶部的鳍部掩膜层，所述伪鳍部顶部的鳍部掩膜层内掺杂有离子，所述离子通过对所述伪鳍部顶部的鳍部掩膜层进行离子掺杂处理的方式掺杂至所述鳍部掩膜层内，且所述离子为中性离子。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例对所述伪鳍部顶部的鳍部掩膜层进行离子掺杂处理，所述离子掺杂处理所掺杂的离子为中性离子，所述中性离子的掺杂对后续所形成器件的性能影响较小，而且通过所述离子掺杂处理，使得所述伪鳍部顶部的鳍部掩膜层晶格受损，与所述有源鳍部顶部的鳍部掩膜层相比，在相同的刻蚀工艺条件下，所述伪鳍部顶部的鳍部掩膜层的去除速率更快，因此，后续选取适宜的刻蚀工艺去除所述伪鳍部顶部的鳍部掩膜层时，所述刻蚀工艺对所述有源鳍部顶部的鳍部掩膜层的损耗较小，保障了所述有源鳍部顶部的鳍部掩膜层对所述有源鳍部的保护作用；其中，在半导体结构的形成过程中，通常会采用掩膜的方式刻蚀所述伪鳍部顶部的鳍部掩膜层以及所述伪鳍部，即在基底上形成图形层，所述图形层覆盖所述有源鳍部顶部的鳍部掩膜层，所述图形层内形成有图形开口，且所述图形开口露出所述伪鳍部顶部的鳍部掩膜层，由于所述刻蚀工艺对所述有源鳍部顶部的鳍部掩膜层的损耗较小，因此能够增大形成所述图形层的工艺窗口、降低对所述图形开口的尺寸精度以及光刻工艺对准(overlay)精度的要求，不仅有利于减小刻蚀所述伪鳍部的工艺对所述有源鳍部造成损伤的概率，还可以通过适当增大所述图形开口尺寸的方式，保证所述伪鳍部顶部的鳍部掩膜层完全暴露，从而提高对所述伪鳍部的刻蚀效果，减小出现刻蚀残留(residual)问题的概率，进而使得器件的性能得到改善。
可选方案中，所述鳍部的延伸方向为第一方向，平行于所述衬底表面且垂直于所述第一方向的方向为第二方向，所述鳍部沿所述第二方向具有相对的第一侧壁和第二侧壁，沿所述第二方向，所述第一侧壁至相邻图形开口侧壁的距离大于所述第二侧壁至相邻图形开口侧壁的距离，所述离子注入工艺的离子注入方向与所述衬底表面法线方向成一夹角且向所述第一侧壁一侧倾斜；由于所述图形层会在所述离子注入工艺的过程中引起遮蔽效应(shadow-effect)，因此通过使所述第一侧壁至相邻图形开口侧壁的距离大于所述第二侧壁至相邻图形开口侧壁的距离、使所述离子注入工艺的离子注入方向与所述衬底表面法线方向成一夹角且向所述第一侧壁一侧倾斜，有利于保证所述离子均能注入至所述伪鳍部顶部的鳍部掩膜层内，从而提高了对所述鳍部掩膜层的掺杂效果，相应提高了所述鳍部掩膜层的去除速率均一性，便于完全去除所述鳍部掩膜层。
附图说明
图1是一种半导体结构的形成方法中各步骤对应的结构示意图；
图2至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
引入伪鳍部后，器件性能仍有待提高。现结合一种半导体结构的形成方法分析器件性能有待提高的原因。
参考图1，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
所述形成方法包括：提供基底，包括衬底11以及位于所述衬底11上的分立的鳍部(未标示)，用于形成器件的鳍部为有源鳍部12，剩余鳍部为伪鳍部13；在衬底11上形成光刻胶层20，所述光刻胶层20覆盖所述有源鳍部12，所述光刻胶层20内形成有图形开口25，且所述图形开口25露出所述伪鳍部13。
在所述半导体结构的形成工过程中，在形成所述光刻胶层20后，还包括以所述光刻胶层20为掩膜，对所述伪鳍部13进行刻蚀处理，从而防止所述伪鳍部13用于形成器件。
所述鳍部的延伸方向为第一方向(未标示)，平行于所述衬底11表面且垂直于所述第一方向的方向为第二方向(如图1中x1x2方向所示)，随着特征尺寸的不断减小，所述鳍部沿所述第二方向的宽度(未标示)越来越小，相邻鳍部的间距(未标示)也越来越小，这相应减小了形成所述光刻胶层20的工艺窗口，提高了对所述图形开口25的尺寸精度以及光刻工艺的对准精度的要求。
在实际工艺过程中，所述图形开口25容易相对于所述伪鳍部13发生偏移，容易出现所述图形开口25未完全暴露所述伪鳍部13的情况，从而导致对所述伪鳍部13进行刻蚀处理后，出现部分宽度的伪鳍部未被刻蚀的情况，即出现了刻蚀残留的问题；还容易出现所述图形开口25露出所述有源鳍部12(尤其是与所述伪鳍部13相邻的有源鳍部12)的情况，从而导致所述刻蚀处理对露出的有源鳍部12造成损耗，这些问题都容易引起器件性能的下降。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括衬底以及位于所述衬底上的分立的鳍部，用于形成器件的鳍部为有源鳍部，剩余鳍部为伪鳍部，所述鳍部顶部上形成有鳍部掩膜层；对所述伪鳍部顶部的鳍部掩膜层进行离子掺杂处理，所述离子掺杂处理所掺杂的离子为中性离子；在所述离子掺杂处理后，去除所述伪鳍部顶部的鳍部掩膜层；去除所述伪鳍部顶部的鳍部掩膜层后，对所述伪鳍部进行刻蚀处理。
本发明实施例对所述伪鳍部顶部的鳍部掩膜层进行离子掺杂处理，所述离子掺杂处理所掺杂的离子为中性离子，所述中性离子的掺杂对后续所形成器件的性能影响较小，而且通过所述离子掺杂处理，使得所述伪鳍部顶部的鳍部掩膜层晶格受损，与所述有源鳍部顶部的鳍部掩膜层相比，在相同的刻蚀工艺条件下，所述伪鳍部顶部的鳍部掩膜层的去除速率更快，因此，后续选取适宜的刻蚀工艺去除所述伪鳍部顶部的鳍部掩膜层时，所述刻蚀工艺对所述有源鳍部顶部的鳍部掩膜层的损耗较小，保障了所述有源鳍部顶部的鳍部掩膜层对所述有源鳍部的保护作用；其中，在半导体结构的形成过程中，通常会采用掩膜的方式刻蚀所述伪鳍部顶部的鳍部掩膜层以及所述伪鳍部，即在基底上形成图形层，所述图形层覆盖所述有源鳍部顶部的鳍部掩膜层，所述图形层内形成有图形开口，且所述图形开口露出所述伪鳍部顶部的鳍部掩膜层，由于所述刻蚀工艺对所述有源鳍部顶部的鳍部掩膜层的损耗较小，因此能够增大形成所述图形层的工艺窗口、降低对所述图形开口的尺寸精度以及光刻工艺对准精度的要求，不仅有利于减小刻蚀所述伪鳍部的工艺对所述有源鳍部造成损伤的概率，还可以通过适当增大所述图形开口尺寸的方式，保证所述伪鳍部顶部的鳍部掩膜层完全暴露，从而提高对所述伪鳍部的刻蚀效果，减小出现刻蚀残留问题的概率，进而使得器件的性能得到改善。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图2，提供基底(未标示)，包括衬底110以及位于所述衬底110上的分立的鳍部(未标示)，用于形成器件的鳍部为有源鳍部120，剩余鳍部为伪鳍部130，所述鳍部顶部上形成有鳍部掩膜层200。
所述衬底110用于为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述半导体结构为鳍式场效应晶体管，所述衬底110上的有源鳍部120用于提供鳍式场效应晶体管的沟道。
本实施例中，所述有源鳍部120与所述衬底110为一体结构。在其他实施例中，所述有源鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述有源鳍部高度的目的。
因此本实施例中，所述有源鳍部120的材料与所述衬底110的材料相同，所述有源鳍部120的材料为硅。在其他实施例中，所述有源鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述有源鳍部的材料也可以与所述衬底的材料不同。
所述伪鳍部130用于在形成所述鳍部的刻蚀工艺过程中，减小所述有源鳍部120受到的负载效应的影响，有利于增大工艺窗口、提高所述有源鳍部120的形貌质量，所述伪鳍部130还用于补偿相邻有源鳍部120图形密度的差异，即所述伪鳍部130的形成，提高了所述鳍部的图形密度均一性，在后续沉积工艺过程中，还有利于降低所述有源鳍部120发生鳍弯曲或倾斜的概率，即有利于改善沉积工艺的应力效应；综上，通过所述伪鳍部130，使得器件性能得到改善。
因此，所述伪鳍部130和所述有源鳍部120在同一工艺步骤中形成，所述述伪鳍部130和所述有源鳍部120的材料相同，所述述伪鳍部130和所述有源鳍部120的尺寸相同。
具体地，形成所述衬底110和鳍部的步骤包括：提供初始基底；在所述初始基底上形成鳍部掩膜层200；以所述鳍部掩膜层200为掩膜，刻蚀所述初始基底，刻蚀后的剩余初始基底作为所述衬底110，位于所述衬底110上的凸起作为所述鳍部。
需要说明的是，形成所述鳍部后，保留所述鳍部顶部的鳍部掩膜层200，所述鳍部掩膜层200的材料为氮化硅，在后续平坦化工艺过程中，所述鳍部掩膜层200表面能够用于定义平坦化工艺的停止位置，且所述鳍部掩膜层200还能够起到保护所述鳍部顶部的作用。在其他实施例中，所述鳍部掩膜层的材料还可以为氮氧化硅。
本实施例中，为了保证所述鳍部掩膜层200能够较好地起到刻蚀掩膜的作用，同时为了保证所述鳍部的侧壁形貌质量，所述鳍部掩膜层200的厚度(未标示)为
Figure SMS_1
至/>
Figure SMS_2
本实施例中，通过沉积、光刻和刻蚀工艺，形成所述鳍部掩膜层200。在其他实施例中，为了减小所述鳍部的特征尺寸，缩小相邻所述鳍部之间的间距(pitch)，还可以通过多重图形化工艺形成所述鳍部掩膜层。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-Aligned Double Patterned，SADP)工艺、自对准三重图形化(Self-Aligned TriplePatterned，SATP)工艺或自对准四重图形化(Self-Aligned Double Double Patterned，SADDP)工艺、二次光刻和刻蚀工艺(Litho-Eth-Litho-Etch，LELE)等。
本实施例中，所述衬底110上形成有多个分立的鳍部，所述鳍部的延伸方向为第一方向(未标示)，平行于所述衬底110表面且垂直于所述第一方向的方向为第二方向(如图2中X1X2方向所示)，所述多个鳍部可以沿所述第一方向和第二方向呈矩阵排布。
结合参考图3至图5，对所述伪鳍部130顶部的鳍部掩膜层200进行离子掺杂处理140(如图5所示)，所述离子掺杂处理140所掺杂的离子为中性离子。
中性离子的掺杂对后续所形成器件的性能影响较小，而且通过所述离子掺杂处理140，使得所述伪鳍部130顶部的鳍部掩膜层200晶格受损，与所述有源鳍部120顶部的鳍部掩膜层200相比，在相同的刻蚀工艺条件下，所述伪鳍部130顶部的鳍部掩膜层200的去除速率更快，也就是说，所述刻蚀工艺对所述伪鳍部130顶部的鳍部掩膜层200以及所述有源鳍部120顶部的鳍部掩膜层200的刻蚀选择比较高，且所述鳍部掩膜层200晶格受损程度越高，刻蚀选择比就越高；因此，后续能够通过选取适宜的刻蚀工艺去除所述伪鳍部130顶部的鳍部掩膜层200，且所述刻蚀工艺对所述有源鳍部120顶部的鳍部掩膜层200的损耗较小，保障了所述有源鳍部120顶部的鳍部掩膜层200对所述有源鳍部120的保护作用。
具体地，为了防止所述伪鳍部130用于形成器件，后续制程还包括去除所述伪鳍部130顶部的鳍部掩膜层200以及所述伪鳍部130，在半导体结构的形成过程中，通常会采用掩膜的方式进行刻蚀，即后续还会在所述基底上形成图形层，所述图形层覆盖所述有源鳍部120顶部的鳍部掩膜层200，所述图形层内形成有图形开口，且所述图形开口露出所述伪鳍部130顶部的鳍部掩膜层200，由于所述刻蚀工艺对所述有源鳍部120顶部的鳍部掩膜层200的损耗较小，因此能够增大形成所述图形层的工艺窗口、降低对所述图形开口的尺寸精度以及光刻工艺对准精度的要求，在减小刻蚀所述伪鳍部130的工艺对所述有源鳍部120造成损伤的概率的同时，还可以通过适当增大所述图形开口尺寸的方式，保证所述伪鳍部130顶部的鳍部掩膜层200完全暴露，从而能够提高对所述伪鳍部130的去除效果，减小出现刻蚀残留问题的概率，进而使得器件的性能得到改善。
所述离子掺杂处理140所掺杂的离子包括Ar离子、Si离子、O离子、Ge离子和N离子中的一种或多种。所述中性离子所对应的相对原子质量较大，相应提高了所述伪鳍部130顶部的鳍部掩膜层200晶格受损程度，从而加快所述伪鳍部130顶部的鳍部掩膜层200的去除速率，进而提高了所述伪鳍部130顶部的鳍部掩膜层200与所述有源鳍部120顶部的鳍部掩膜层200之间的刻蚀选择比，相应进一步提高了所述有源鳍部120顶部的鳍部掩膜层200对所述有源鳍部120的保护效果。
本实施例中，所述离子掺杂处理140所掺杂的离子为Ar离子。Ar的相对原子质量为40，通过选取Ar离子，有利于提高所述伪鳍部130顶部的鳍部掩膜层200晶格受损程度。
具体地，对所述伪鳍部130顶部的鳍部掩膜层200进行离子掺杂处理140的步骤包括：如图4所示，在所述基底上形成图形层300，所述图形层300覆盖所述有源鳍部120顶部的鳍部掩膜层200，所述图形层300内形成有图形开口350，所述图形开口350露出所述伪鳍部130顶部的鳍部掩膜层200；如图5所示，以所述图形层300为掩膜，对所述伪鳍部130顶部的所述鳍部掩膜层200进行离子注入工艺。
在所述离子注入工艺的步骤中，所述离子注入工艺的离子注入方向与所述衬底110表面法线方向的夹角α(如图5所示)不宜过小，也不宜过大。如果所述夹角α过小，则容易导致离子注入至其他区域内，例如：注入至所述伪鳍部130内；如果所述夹角α过大，则在所述图形层300的遮蔽效应影响下，容易出现部分鳍部掩膜层200内未掺杂有所述离子的情况，不利于后续对所述伪鳍部130顶部的鳍部掩膜层200的去除，而且，还容易导致所述离子被注入至相邻的有源鳍部120内，反而容易对器件性能产生不良影响。为此，本实施例中，所述离子注入工艺的离子注入方向与所述衬底表面法线方向的夹角α为20度至50度。
在所述离子注入工艺的步骤中，所述离子注入工艺的注入能量不宜过小，也不宜过大。发生晶格受损的鳍部掩膜层200厚度可以通过注入能量来控制，如果注入能量过小，所述离子难以注入至预设深度内，容易出现部分厚度的鳍部掩膜层200内未掺杂有所述离子的情况，而且还容易降低所述鳍部掩膜层200的晶格受损程度，在后续去除所述伪鳍部130顶部的鳍部掩膜层200时，刻蚀工艺对所述伪鳍部130顶部的鳍部掩膜层200以及所述有源鳍部120顶部的鳍部掩膜层200的刻蚀选择比较小，从而不利于后续对所述伪鳍部130顶部的鳍部掩膜层200的去除；如果注入能量过大，容易引起注入污染和粒子散射等问题，还会增加所述离子被注入至相邻有源鳍部120内的风险，不利于器件性能的改善。为此，本实施例中，所述离子注入工艺的注入能量为2KeV至15KeV。
在所述离子注入工艺的步骤中，所述离子注入工艺的注入剂量不宜过小，也不宜过大。如果注入剂量过小，则所述鳍部掩膜层200内所述离子的掺杂浓度相应过低，这容易降低所述鳍部掩膜层200的晶格受损程度，在后续去除所述伪鳍部130顶部的鳍部掩膜层200时，刻蚀工艺对所述伪鳍部130顶部的鳍部掩膜层200以及所述有源鳍部120顶部的鳍部掩膜层200的刻蚀选择比较小，从而不利于后续对所述伪鳍部130顶部的鳍部掩膜层200的去除；如果注入剂量过大，则容易降低所述离子注入工艺的工艺稳定性，不利于调节后续刻蚀工艺对所述伪鳍部130顶部的鳍部掩膜层200以及所述有源鳍部120顶部的鳍部掩膜层200的刻蚀选择比。为此，本实施例中，所述离子注入工艺的注入剂量为1.0E14原子每平方厘米至1.0E18原子每平方厘米。
本实施例中，根据所述离子所对应的相对原子质量，合理设定所述离子注入工艺的注入能量和注入剂量。例如，当所选用的离子为Si离子时，所需注入剂量则高于选用Ar离子的情况，Si的相对原子质量为28，Si的相对原子质量小于Ar的相对原子质量，因此单采用Si离子所造成的晶格破坏程度低于单采用Ge离子所造成的晶格破坏程度，须采用较高的注入剂量来补偿。
所述图形层300用于作为所述离子掺杂处理140的掩膜层，从而防止所述离子掺杂处理140向所述有源鳍部120顶部的鳍部掩膜层200内掺杂所述离子。
本实施例中，所述图形层300的材料为光刻胶。光刻胶是离子注入工艺中普遍采用的图形层材料，且通过选取光刻胶材料，还有利于降低形成所述图形层300的工艺难度。在其他实施例中，所述图形层还可以为其他能够起到掩膜作用的材料层，例如可以采用形成有图形开口的硬掩膜材料层。
本实施例中，为了确保所述图形层300能够露出所述伪鳍部130顶部的鳍部掩膜层200，并降低对所述图形开口350的尺寸精度以及光刻工艺对准精度的要求，所述图形开口350沿所述第二方向的开口尺寸W2(如图4所示)大于所述伪鳍部130沿所述第二方向的宽度W1(如图2所示)。
其中，所述图形层300顶部至所述鳍部掩膜层200顶部的距离D(如图4所示)不宜过小，也不宜过大。如果所述距离D过小，则容易降低所述图形层300的厚度均一性，在厚度较大位置处容易出现曝光不足的问题，在厚度较小位置处容易出现曝光过度的问题，且还会影响光刻工艺的对比度，从而降低所述图形层300的形貌质量，不仅容易导致图形层300不能完全露出所述伪鳍部130顶部的鳍部掩膜层200，还会增加所述有源鳍部120顶部的鳍部掩膜层200被暴露的概率，不利于后续对所述伪鳍部130顶部的鳍部掩膜层200的去除；如果所述距离D过大，则容易恶化所述图形层300的遮蔽效应，从而容易增加所述离子掺杂处理140的工艺难度、降低所述离子掺杂处理140的掺杂效果，而且还会造成工艺成本和时间的浪费。为此，本实施例中，所述图形层300顶部至所述鳍部掩膜层200顶部的距离D为
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至/>
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如图5所示，需要说明的是，所述伪鳍部130沿所述第二方向具有相对的第一侧壁131和第二侧壁132，所述图形开口350沿所述第二方向具有相对的第三侧壁301和第四侧壁302，所述第三侧壁301与所述第一侧壁131相邻，所述第四侧壁302与所述第二侧壁132相邻，形成所述图形层300后，沿所述第二方向，所述第一侧壁131至所述第三侧壁301的距离L1(如图4所示)大于所述第二侧壁132至所述第四侧壁302的距离L2(如图4所示)。
由于所述图形层300会在所述离子注入工艺的过程中产生遮蔽效应，因此通过使所述第一侧壁131至所述第三侧壁301的距离L1大于所述第二侧壁132至所述第四侧壁302的距离L2，有利于保证所述离子均能注入至所述伪鳍部130顶部的鳍部掩膜层200内，从而提高了对所述伪鳍部130顶部的鳍部掩膜层200的掺杂效果，相应的，后续刻蚀所述伪鳍部130顶部的鳍部掩膜层200时，刻蚀工艺对所述鳍部掩膜层200的去除速率均一性较高，便于完全去除所所鳍部掩膜层200。
为此，本实施例中，为了保证所述离子均能注入至所述伪鳍部130顶部的鳍部掩膜层200内，所述离子注入工艺的离子注入方向与所述衬底110表面法线方向成一夹角α且向所述第一侧壁131一侧倾斜，也就是说，所述离子注入工艺的离子注入方向为单向性。其中，通过使所述离子注入工艺的离子注入方向为单向性，还能够避免进行注入方向的调整，相应简化了所述离子注入工艺的工艺步骤。
形成所述图形层300后，所述第一侧壁131至所述第三侧壁301的距离L1与所述第二侧壁132至所述第四侧壁302的距离L2的差值不宜过小，也不宜过大。如果所述差值过小，则难以保证所述离子均能注入至所述伪鳍部130顶部的鳍部掩膜层200内；如果所述差值过大，则所述图形层300容易露出位于所述第三侧壁301一侧的有源鳍部120顶部的鳍部掩膜层200，不利于后续对所述伪鳍部130顶部的鳍部掩膜层200的去除。为此，本实施例中，根据所述伪鳍部130的实际宽度W1、以及所述伪鳍部130与相邻有源鳍部120的实际间距(未标示)，所述第一侧壁131至所述第三侧壁301的距离L1为20nm至50nm，所述第二侧壁132至所述第四侧壁302的距离L2为5nm至50nm。
在实际工艺过程中，根据所述第一侧壁131至所述第三侧壁301的距离L1、以及所述第二侧壁132至所述第四侧壁302的距离L2，合理调整所述离子注入工艺的离子注入方向与所述衬底110表面法线方向的夹角α、注入能量和注入剂量，从而保所述离子掺杂处理140的工艺效果，进而保证对器件性能的改善效果。
本实施例中，为了简化工艺步骤、降低工艺成本，在所述离子掺杂处理140后，保留所述图形层300，所述图形层300用于可以在后续去除所述伪鳍部130顶部的鳍部掩膜层200以及所述伪鳍部130时，起到刻蚀掩膜的作用。在其他实施例中，还可以在所述离子掺杂处理后去除所述图形层。
结合参考图3，还需要说明的是，在所述基底上形成所述图形层300(如图4所示)之前，还包括：在所述有源鳍部120和伪鳍部130露出的衬底110上形成填充层250，所述填充层250覆盖所述有源鳍部120和伪鳍部130的侧壁，且露出所述鳍部掩膜层200的顶部。
所述填充层250用于为所述图形层300的形成提供平坦面，在形成所述图形层300的曝光工艺过程中，能够减少不期望的反射或散射，使得所述图形层300具有较高的位置精确度和形貌精确度，从而提高所述离子掺杂处理140(如图5所示)的工艺效果。
此外，在所述离子掺杂处理140(如图5所示)的过程中，所述填充层250能够起到保护所述有源鳍部120和衬底110的作用，有效降低了所述离子掺杂处理140向所述有源鳍部120和衬底110内掺杂离子的概率，相应也有利于提高器件的性能。
本实施例中，所述填充层250的材料为底部抗反射涂层(Bottom Anti-ReflectiveCoating，BARC)材料。BARC材料具有较好的填充性能，有利于提高所述填充层250在相邻鳍部(未标示)之间的填充效果，而且BARC材料为有机材料，从而降低了后续去除所述填充层250的工艺难度和工艺风险；此外，BARC还能够改善光刻工艺中的驻波效应，提高所述图形层300的尺寸均一性以及形貌质量。
在其他实施例中，所述填充层的材料还可以为介电抗反射涂层(Dielectic Anti-Reflective Coating，DARC)材料、深紫外光吸收氧化层(Deep UV Light AbsorbingOxide，DUO)材料、有机介电层(Organic Dielectric Layer，ODL)材料、先进图膜(AdvancedPatterning Film，APF)材料或无定形碳。其中，DUO材料是一种硅氧烷聚合体材料，包括CH3-SiOX、Si-OH、或SiOH3等。
具体地，形成所述填充层250的步骤包括：采用旋转涂覆工艺形成填充材料层，所述填充材料层覆盖所述栅极掩膜层200顶部；对所述填充材料层进行平坦化处理，使剩余填充材料层顶面具有平坦面，并使剩余填充材料层露出所述鳍部掩膜层200，所述平坦化处理后的剩余填充材料层作为所述填充层250。
本实施例中，为了降低所述平坦化处理的工艺难度，提高所述填充层250的顶面平坦度，以所述鳍部掩膜层200顶部作为所述平坦化处理的停止位置。因此，形成所述填充层250后，所述填充层250顶部与所述鳍部掩膜层200顶部齐平。
相应的，继续参考图4，在所述基底上形成所述图形层300的步骤包括：在所述填充层250上形成所述图形层300。
其中，所述图形层300顶部至所述鳍部掩膜层200顶部的距离D则相应为所述图形层300的厚度。
参考图6，在所述离子掺杂处理140(如图5所示)后，去除所述伪鳍部130顶部的鳍部掩膜层200(如图5所示)。
通过去除所述伪鳍部130顶部的鳍部掩膜层200，露出所述伪鳍部130顶部，从而为后续去除所述伪鳍部130提供工艺基础。
具体地，去除所述伪鳍部130顶部的鳍部掩膜层200的步骤包括：以所述图形层300为掩膜，刻蚀去除所述鳍部掩膜层200。
本实施例中，采用湿法刻蚀工艺，刻蚀去除所述伪鳍部130顶部的鳍部掩膜层200。
湿法刻蚀工艺具有各向同性的刻蚀特性，因此有利于提高对所述鳍部掩膜层200的刻蚀速率，而且，还有利于避免所述有源鳍部120受到等离子体损伤的问题，此外，通过湿法刻蚀工艺，易于实现所述刻蚀工艺的刻蚀选择性，工艺可控性较好。
本实施例中，所述鳍部掩膜层200的材料为氮化硅，因此，所述湿法刻蚀工艺的刻蚀溶液为热磷酸溶液。
其中，所述热磷酸溶液的质量浓度(w％)不宜过小，也不宜过大。如果所述热磷酸溶液的质量浓度过小，则容易降低所述湿法刻蚀工艺的刻蚀速率，从而导致制造效率的下降；如果所述热磷酸溶液的质量浓度过大，则容易对所述有源鳍部120顶部的鳍部掩膜层200造成刻蚀损耗，尤其是与所述伪鳍部130相邻的有源鳍部120顶部上的鳍部掩膜层200。为此，本实施例中，所述热磷酸溶液的质量浓度为80％至95％。
所述热磷酸溶液的溶液温度不宜过低，也不宜过高。如果所述热磷酸溶液的溶液温度过低，则容易降低所述湿法刻蚀工艺的刻蚀速率，从而导致制造效率的下降；如果所述热磷酸溶液的溶液温度过高，则容易导致所述湿法刻蚀工艺的刻蚀速率过高，工艺稳定性和可控性相应下降，且还容易对所述有源鳍部120顶部的鳍部掩膜层200造成刻蚀损耗，尤其是与所述伪鳍部130相邻的有源鳍部120顶部上的鳍部掩膜层200。为此，本实施例中，所述热磷酸溶液的溶液温度为80℃至150℃。
本实施例中，根据所述热磷酸溶液的质量浓度以及溶液温度的设定，并根据所述鳍部掩膜层200是实际厚度，合理设定所述湿法刻蚀工艺的工艺时间。
需要说明的是，在实际工艺中，根据实际工艺情况，可以合理调节所述热磷酸溶液的质量浓度、溶液温度以及工艺时间，在保证良好的刻蚀效果以及刻蚀效率的同时，减小对所述有源鳍部120顶部的鳍部掩膜层200的影响。例如：可以适当增加所述溶液温度，同时适当减小工艺时间，从而保证较好的刻蚀效果。
参考图7，去除所述伪鳍部130顶部的鳍部掩膜层200(如图5所示)后，对所述伪鳍部130进行刻蚀处理。
通过对所述伪鳍部130进行刻蚀处理，从而防止所述伪鳍部130用于形成器件。
具体地，对所述伪鳍部130进行刻蚀处理的步骤包括：以所述图形层300为掩膜，对所述伪鳍部130进行所述刻蚀处理。
本实施例中，采用干法刻蚀工艺，对所述伪鳍部130进行所述刻蚀处理，从而易于控制所述刻蚀处理的停止位置，降低所述衬底110发生过刻蚀的概率。
需要说明的是，由于所述鳍部(未标示)之间的衬底110上形成有所述填充层250，所述填充层250能够在所述刻蚀处理的过程中对所述衬底110和有源鳍部120起到保护作用，从而有利于降低所述衬底110和有源鳍部120受到损伤的概率，相应也有利于提高器件的性能。
本实施例中，为了进一步降低所述衬底110受到刻蚀损耗的概率，防止对所述衬底110造成过刻蚀的问题，对所述伪鳍部130进行刻蚀处理的步骤中，去除部分厚度的所述伪鳍部130。也就是说，对所述伪鳍部130进行刻蚀处理后，仍保留部分厚度的伪鳍部130。在其他实施例中，也可以完全去除所述伪鳍部。
本实施例中，由于所述图形层300能够完全暴露所述伪鳍部130顶部的鳍部掩膜层(如图5所示)，且在去除所述伪鳍部130顶部的鳍部掩膜层200时，所述有源鳍部120顶部的鳍部掩膜层200的损耗较小，因此显著降低了所述有源鳍部120(尤其是与所述伪鳍部130相邻的有源鳍部120)受损的概率，且提高了对所述伪鳍部130的去除效果，减小出现刻蚀残留问题的概率，使得器件的性能得到改善。其中，对所述伪鳍部130进行刻蚀处理后，仍保留部分厚度的伪鳍部130时，则所述刻蚀残留指的是位于剩余伪鳍部130顶部的伪鳍部130材料残留物。
结合参考图8，本实施例中，对所述伪鳍部130进行刻蚀处理后，还包括：去除所述图形层300(如图7所示)。
通过去除所述图形层300，从而为后续材料层的形成提供工艺基础。
本实施例中，所述图形层300的材料为光刻胶，因此可以采用灰化的方式去除所述图形层300。在其他实施例中，还可以采用或湿法去胶方式去除所述图形层。
需要说明的是，所述图形层300形成于所述填充层250上，因此为了后续材料层的形成，去除所述图形层300后，还去除所述填充层250。具体地，所述填充层250的材料为底部抗反射涂层材料，因此可以在去除所述图形层300的灰化过程中，去除所述填充层250。
结合参考图9，去除所述图形层300(如图7所示)和填充层250(如图7所示)后，还包括：在所述有源鳍部120和剩余伪鳍部130露出的衬底110上形成隔离结构101，所述隔离结构101覆盖所述剩余伪鳍部130，且还覆盖所述有源鳍部120的部分侧壁，所述隔离结构101的顶部低于所述有源鳍部120的顶部。
所述隔离结构101用于对相邻器件或相邻有源鳍部120起到隔离作用。
本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
本实施例中，形成所述隔离结构101，所述隔离结构101覆盖所述剩余伪鳍部130，从而防止所述剩余伪鳍部130对器件性能产生影响。
相应的，本发明实施例还提供一种半导体结构。继续参考图5，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底(未标示)，包括衬底110以及位于所述衬底110上的分立的鳍部(未标示)，用于形成器件的鳍部为有源鳍部120，剩余鳍部为伪鳍部130；位于所述鳍部(未标示)顶部的鳍部掩膜层200，所述伪鳍部130顶部的鳍部掩膜层200内掺杂有离子，所述离子通过对所述伪鳍部130顶部的鳍部掩膜层200进行离子掺杂处理的方式掺杂至所述鳍部掩膜层200内，且所述离子为中性离子。
所述衬底110用于为所述半导体结构的形成提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述半导体结构为鳍式场效应晶体管，所述衬底110上的有源鳍部120用于提供鳍式场效应晶体管的沟道。
本实施例中，所述有源鳍部120与所述衬底110为一体结构。在其他实施例中，所述有源鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述有源鳍部高度的目的。
因此本实施例中，所述有源鳍部120的材料与所述衬底110的材料相同，所述有源鳍部120的材料为硅。在其他实施例中，所述有源鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述有源鳍部的材料也可以与所述衬底的材料不同。
所述伪鳍部130用于在形成所述鳍部的刻蚀工艺过程中，减小所述有源鳍部120受到的负载效应的影响，有利于增大工艺窗口、提高所述有源鳍部120的形貌质量，所述伪鳍部130还用于补偿相邻有源鳍部120图形密度的差异，即所述伪鳍部130的形成，提高了所述鳍部的图形密度均一性，当在所述衬底110上形成沉积工艺时，还有利于降低所述有源鳍部120发生鳍弯曲或倾斜的概率，即有利于改善沉积工艺的应力效应；综上，通过所述伪鳍部130，使得器件性能得到改善。
因此，所述伪鳍部130和所述有源鳍部120在同一工艺步骤中形成，所述述伪鳍部130和所述有源鳍部120的材料相同，所述述伪鳍部130和所述有源鳍部120的尺寸相同。
所述鳍部掩膜层200用于作为形成所述有源鳍部120和伪鳍部130的刻蚀掩膜。
本实施例中，所述鳍部掩膜层200的材料为氮化硅。在其他实施例中，所述鳍部掩膜层的材料还可以为氮氧化硅。
本实施例中，为了保证所述鳍部掩膜层200能够较好地起到刻蚀掩膜的作用，同时为了保证所述鳍部的侧壁形貌质量，所述鳍部掩膜层200的厚度(未标示)为
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至/>
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本实施例中，所述伪鳍部130顶部的鳍部掩膜层200内掺杂有离子，所述离子通过对所述伪鳍部130顶部的鳍部掩膜层200进行离子掺杂处理的方式掺杂至所述鳍部掩膜层200内，且所述离子为中性离子。
中性离子的掺杂对器件的性能影响较小，而且所述离子通过对所述伪鳍部130顶部的鳍部掩膜层200进行离子掺杂处理的方式掺杂至所述鳍部掩膜层200内，通过所述离子掺杂处理，使得所述伪鳍部130顶部的鳍部掩膜层200晶格受损，与所述有源鳍部120顶部的鳍部掩膜层200相比，在相同的刻蚀工艺条件下，所述伪鳍部130顶部的鳍部掩膜层200的去除速率更快，也就是说，刻蚀工艺对所述伪鳍部130顶部的鳍部掩膜层200以及所述有源鳍部120顶部的鳍部掩膜层200的刻蚀选择比较高，且所述鳍部掩膜层200晶格受损程度越高，刻蚀选择就越高；因此，在去除所述伪鳍部130顶部的鳍部掩膜层200时，能够通过选取适宜的刻蚀工艺进行刻蚀，且所述刻蚀工艺对所述有源鳍部120顶部的鳍部掩膜层200的损耗较小，保障了所述有源鳍部120顶部的鳍部掩膜层200对所述有源鳍部120的保护作用。
具体地，为了防止所述伪鳍部130用于形成器件，后续制程还包括去除所述伪鳍部130顶部的鳍部掩膜层200以及所述伪鳍部130，在半导体结构的形成过程中，通常会采用掩膜的方式进行刻蚀，即在去除所述伪鳍部130顶部的鳍部掩膜层200以及所述伪鳍部130之前，会在所述基底上形成图形层(例如：光刻胶层)，所述图形层覆盖所述有源鳍部120顶部的鳍部掩膜层200，所述图形层内形成有图形开口，且所述图形开口露出所述伪鳍部130顶部的鳍部掩膜层200，由于所述刻蚀工艺对所述有源鳍部120顶部的鳍部掩膜层200的损耗较小，因此能够增大形成所述图形层的工艺窗口、降低对所述图形开口的尺寸精度以及光刻工艺对准精度的要求，不仅能够减小刻蚀所述伪鳍部130的工艺对所述有源鳍部120造成损伤的概率，还可以通过适当增大所述图形开口尺寸的方式，保证所述伪鳍部130顶部的鳍部掩膜层200完全暴露，从而能够提高对所述伪鳍部130的去除效果，减小出现刻蚀残留问题的概率，进而使得器件的性能得到改善。
所述中性离子可以包括Ar离子、Si离子、O离子、Ge离子和N离子中的一种或多种。所述中性离子所对应的相对原子质量较大，相应提高了所述伪鳍部130顶部的鳍部掩膜层200晶格受损程度，从而加快了所述伪鳍部130顶部的鳍部掩膜层200的去除速率，进而提高了所述伪鳍部130顶部的鳍部掩膜层200与所述有源鳍部120顶部的鳍部掩膜层200之间的刻蚀选择比，相应进一步提高了所述有源鳍部120顶部的鳍部掩膜层200对所述有源鳍部120的保护效果。
本实施例中，所述离子掺杂处理140所掺杂的离子为Ar离子。Ar的相对原子质量为40，通过选取Ar离子，有利于提高所述伪鳍部130顶部的鳍部掩膜层200晶格受损程度。
需要说明的是，所述离子的掺杂浓度不宜过低，也不宜过高。如果掺杂浓度过低，容易降低所述鳍部掩膜层200的晶格受损程度，在去除所述伪鳍部130顶部的鳍部掩膜层200时，刻蚀工艺对所述伪鳍部130顶部的鳍部掩膜层200以及所述有源鳍部120顶部的鳍部掩膜层200的刻蚀选择比较小，不利于对所述伪鳍部130顶部的鳍部掩膜层200的去除；如果掺杂浓度过高，则容易降低所述离子掺杂处理的工艺稳定性，不利于调节刻蚀工艺对所述伪鳍部130顶部的鳍部掩膜层200以及所述有源鳍部120顶部的鳍部掩膜层200的刻蚀选择比。为此，本实施例中，所述离子的掺杂浓度为1.0E19原子每立方厘米至1.0E22原子每立方厘米。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括衬底以及位于所述衬底上的分立的鳍部，用于形成器件的鳍部为有源鳍部，剩余鳍部为伪鳍部，所述鳍部顶部上形成有鳍部掩膜层；
在所述鳍部露出的衬底上形成填充层，所述填充层覆盖所述鳍部的侧壁，且露出所述鳍部掩膜层的顶部；
形成所述填充层后，对所述伪鳍部顶部的鳍部掩膜层进行离子掺杂处理，所述离子掺杂处理所掺杂的离子为中性离子；
在所述离子掺杂处理后，去除所述伪鳍部顶部的鳍部掩膜层；
去除所述伪鳍部顶部的鳍部掩膜层后，对所述伪鳍部进行刻蚀处理；
对所述伪鳍部进行刻蚀处理后，去除所述填充层；
去除所述填充层后，在所述衬底上形成隔离结构，所述隔离结构的顶部低于所述有源鳍部的顶部。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述伪鳍部顶部的鳍部掩膜层进行离子掺杂处理的步骤中，所述离子掺杂处理所掺杂的离子包括Ar离子、Si离子、O离子、Ge离子和N离子中的一种或多种。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述伪鳍部顶部的鳍部掩膜层进行离子掺杂处理的步骤包括：在所述基底上形成图形层，所述图形层覆盖所述有源鳍部顶部的鳍部掩膜层，所述图形层内形成有图形开口，所述图形开口露出所述伪鳍部顶部的鳍部掩膜层；
以所述图形层为掩膜，对所述伪鳍部顶部的所述鳍部掩膜层进行离子注入工艺。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述图形层的材料为光刻胶。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述鳍部的延伸方向为第一方向，平行于所述衬底表面且垂直于所述第一方向的方向为第二方向，所述伪鳍部沿所述第二方向具有相对的第一侧壁和第二侧壁；
在所述基底上形成图形层的步骤中，沿所述第二方向，所述第一侧壁至相邻图形开口侧壁的距离大于所述第二侧壁至相邻图形开口侧壁的距离；
对所述伪鳍部顶部的鳍部掩膜层进行离子注入工艺的步骤中，所述离子注入工艺的离子注入方向与所述衬底表面法线方向成一夹角且向所述第一侧壁一侧倾斜。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，在所述基底上形成图形层的步骤中，沿所述第二方向，所述第一侧壁至相邻图形开口侧壁的距离为20nm至50nm，所述第二侧壁至相邻图形开口侧壁的距离为5nm至50nm。
7.如权利要求3所述的半导体结构的形成方法，其特征在于，所述离子注入工艺的参数包括：所述离子注入工艺的离子注入方向与所述衬底表面法线方向的夹角为20度至50度。
8.如权利要求3所述的半导体结构的形成方法，其特征在于，在所述基底上形成图形层的步骤中，所述图形层顶部至所述鳍部掩膜层顶部的距离为
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9.如权利要求3所述的半导体结构的形成方法，其特征在于，所述离子注入工艺的参数包括：注入能量为2KeV至15KeV，注入剂量为1.0E14原子每平方厘米至1.0E18原子每平方厘米。
10.如权利要求3所述的半导体结构的形成方法，其特征在于，在所述基底上形成图形层的步骤包括：在所述填充层上形成所述图形层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述填充层的材料为底部抗反射涂层材料、介电抗反射涂层材料、深紫外光吸收氧化层材料、有机介电层材料、先进图膜材料或无定形碳。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，在所述鳍部露出的衬底上形成填充层的步骤中，所述填充层顶部与所述鳍部掩膜层顶部齐平。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述去除所述伪鳍部顶部的鳍部掩膜层的步骤包括：采用湿法刻蚀工艺，刻蚀所述伪鳍部顶部的鳍部掩膜层。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述鳍部掩膜层的材料为氮化硅；
所述湿法刻蚀工艺的参数包括：刻蚀溶液为热磷酸溶液，所述热磷酸溶液的质量浓度为80％至95％，所述热磷酸溶液的溶液温度为80℃至150℃。
15.如权利要求3所述的半导体结构的形成方法，其特征在于，去除所述伪鳍部顶部的鳍部掩膜层的步骤中，以所述图形层为掩膜，刻蚀所述伪鳍部顶部的所述鳍部掩膜层；
所述对所述伪鳍部进行刻蚀处理的步骤中，以所述图形层为掩膜，对所述伪鳍部进行所述刻蚀处理；
对所述伪鳍部进行刻蚀处理后，还包括：去除所述图形层。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述伪鳍部进行刻蚀处理的步骤中，去除部分厚度的所述伪鳍部；
对所述伪鳍部进行刻蚀处理后，所述形成方法还包括：在所述有源鳍部和剩余伪鳍部露出的衬底上形成隔离结构，所述隔离结构覆盖所述剩余伪鳍部，且还覆盖所述有源鳍部的部分侧壁，所述隔离结构的顶部低于所述有源鳍部的顶部。
17.一种半导体结构，其特征在于，包括：
基底，包括衬底以及位于所述衬底上的分立的鳍部，用于形成器件的鳍部为有源鳍部，剩余鳍部为伪鳍部；
位于所述鳍部顶部的鳍部掩膜层，所述伪鳍部顶部的鳍部掩膜层内掺杂有离子，所述离子通过对所述伪鳍部顶部的鳍部掩膜层进行离子掺杂处理的方式掺杂至所述鳍部掩膜层内，且所述离子为中性离子；
填充层，位于所述鳍部露出的衬底上，所述填充层覆盖所述鳍部的侧壁，且露出所述鳍部掩膜层的顶部，所述填充层适于在去除所述伪鳍部顶部的鳍部掩膜层、以及对所述伪鳍部进行刻蚀处理之后被去除。
18.如权利要求17所述的半导体结构，其特征在于，所述离子包括Ar离子、Si离子、O离子、Ge离子和N离子中的一种或多种。
19.如权利要求17所述的半导体结构，其特征在于，所述离子的掺杂浓度为1.0E19原子每立方厘米至1.0E22原子每立方厘米。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9287130B1 (en) * 2014-12-29 2016-03-15 Globalfoundries Inc. Method for single fin cuts using selective ion implants
CN106057671A (zh) * 2015-04-16 2016-10-26 台湾积体电路制造股份有限公司 制造FinFET器件的工艺
CN107785422A (zh) * 2016-08-29 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9041158B2 (en) * 2012-02-23 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming fin field-effect transistors having controlled fin height

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9287130B1 (en) * 2014-12-29 2016-03-15 Globalfoundries Inc. Method for single fin cuts using selective ion implants
CN106057671A (zh) * 2015-04-16 2016-10-26 台湾积体电路制造股份有限公司 制造FinFET器件的工艺
CN107785422A (zh) * 2016-08-29 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法

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