CN112018163A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底；刻蚀所述基底，形成衬底和位于所述衬底上的鳍部，所述鳍部中靠近所述鳍部顶部的侧壁上形成有侧壁防穿通区，所述侧壁防穿通区中含有第二型离子，所述第二型离子与第一型晶体管的掺杂离子不同；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述侧壁防穿通区的部分侧壁；在所述栅极结构两侧的所述鳍部中形成源漏掺杂区，所述源漏掺杂区中形成有第一型离子。本发明，与在鳍部侧壁上不形成侧壁防穿通区的情况相比，使得源漏掺杂区中的源极和漏极的耗尽层在所述鳍部侧壁上不易扩展，进而降低了源极和漏极发生穿通的概率，有利于提高半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，用于形成第一型晶体管，包括：提供基底；刻蚀所述基底，形成衬底和位于所述衬底上的鳍部，所述鳍部中靠近所述鳍部顶部的侧壁上形成有侧壁防穿通区，所述侧壁防穿通区中含有第二型离子，所述第二型离子与第一型晶体管的掺杂离子不同；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述侧壁防穿通区的部分侧壁；在所述栅极结构两侧的所述鳍部中形成源漏掺杂区，所述源漏掺杂区中形成有第一型离子。
相应的，本发明实施例还提供一种半导体结构，为第一型晶体管，包括：衬底；鳍部，位于所述衬底上；侧壁防穿通区，位于所述鳍部中靠近所述鳍部顶部的侧壁上，所述侧壁防穿通区的中含有第二型离子，所述第二型离子与第一型晶体管的掺杂离子不同；栅极结构，横跨多个所述鳍部，且所述栅极结构覆盖所述侧壁防穿通区的部分侧壁；源漏掺杂区，位于所述栅极结构两侧的所述鳍部中，所述源漏掺杂区中掺杂有第一型离子。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在所述鳍部中靠近所述鳍部顶部的侧壁上形成侧壁防穿通区，所述侧壁防穿通区中含有第二型离子，所述第二型离子类型与所述第一型晶体管的掺杂离子不同，也就是说与所述源漏掺杂区中的掺杂离子类型不同，与在鳍部侧壁上不形成侧壁防穿通区的情况相比，使得源漏掺杂区中的源极和漏极的耗尽层在所述鳍部侧壁上不易扩展，进而降低了源极和漏极发生穿通的概率，有利于提高半导体结构的电学性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图11是本发明实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图；
图12至图16是本发明实施例半导体结构的形成方法第二实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，所述基底包括衬底1和位于所述衬底1上的鳍部2；在所述鳍部2露出的所述衬底1上形成隔离材料层3，所述隔离材料层3覆盖所述鳍部2侧壁，且所述隔离材料层3的顶面与所述鳍部2的顶面齐平。
参考图2，对所述鳍部2进行离子注入，在所述鳍部2中形成防穿通区4。
参考图3，回刻蚀部分厚度的所述隔离材料层3形成隔离层5；形成隔离层5后，形成横跨所述鳍部2的栅极结构6，所述栅极结构6覆盖所述鳍部2的部分顶部和部分侧壁。
后续在所述栅极结构6两侧的所述鳍部2中形成源漏掺杂区。在半导体结构工作时，源漏掺杂区的源极和漏极之间被所述栅极结构6覆盖的鳍部2作为沟道，防穿通区4使得所述沟道下方的区域不易发生穿通，但是所述源漏掺杂区中源极和漏极的耗尽层易在鳍部2的侧壁上扩展，导致源极和漏极易在鳍部2的侧壁上发生穿通，导致半导体结构的电学性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，用于形成第一型晶体管，包括：提供基底；刻蚀所述基底，形成衬底和位于所述衬底上的鳍部，所述鳍部中靠近所述鳍部顶部的侧壁上形成有侧壁防穿通区，所述侧壁防穿通区中含有第二型离子，所述第二型离子与第一型晶体管的掺杂离子不同；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述侧壁防穿通区的部分侧壁；在所述栅极结构两侧的所述鳍部中形成源漏掺杂区，所述源漏掺杂区中形成有第一型离子。
本发明实施例在所述鳍部中靠近所述鳍部顶部的侧壁上形成侧壁防穿通区，所述侧壁防穿通区中含有第二型离子，所述第二型离子类型与所述第一型晶体管的掺杂离子不同，也就是说与所述源漏掺杂区中的掺杂离子类型不同，与在鳍部侧壁上不形成侧壁防穿通区的情况相比，使得源漏掺杂区中的源极和漏极的耗尽层在所述鳍部侧壁上不易扩展，进而降低了源极和漏极发生穿通的概率，有利于提高半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图4至图11是本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
参考图4，提供基底100。
所述基底100为后续形成半导体结构提供工艺平台。后续形成的所述半导体结构为第一型晶体管，所述第一型晶体管包括源漏掺杂区，所述源漏掺杂区掺杂的为第一型离子。
本实施例中，基底100的材料为硅。在其他实施例中，基底的材料还可以为锗、碳化硅、砷化镓或镓化铟，基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底。基底100表面还能够形成有界面层，界面层的材料为氧化硅、氮化硅或氮氧化硅等。
所述基底100上形成有掩膜层102。所述掩膜层102可以作为后续刻蚀所述基底100形成鳍部的掩膜。
具体的，所述掩膜层102的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种材料。本实施例中，所述掩膜层102的材料为氮化硅。
需要说明的是，掩膜层102的材料与基底100的材料的热膨胀系数相差较大，若所述掩膜层102直接形成在所述基底100上，所述掩膜层102容易出现裂纹甚至脱落，以至于不能起到掩膜的作用，因此，在所述掩膜层102与基底100之间形成有缓冲层101，所述缓冲层101起到缓冲的作用。
本实施例中，缓冲层101的材料为氧化硅。
参考图5至图7，刻蚀所述基底100，形成衬底103(如图7所示)和位于所述衬底103上的鳍部104(如图7所示)，所述鳍部104中靠近所述鳍部104顶部的侧壁上形成有侧壁防穿通区105(如图7所示)，所述侧壁防穿通区105中含有第二型离子，所述第二型离子与第一型晶体管的掺杂离子不同。
本实施例中，第二型离子与第一型晶体管的掺杂离子类型不同指代的是，第二型离子与后续形成的源漏掺杂区中的掺杂离子类型不同。
本发明实施例在所述鳍部104中靠近所述鳍部104顶部的侧壁上形成侧壁防穿通区105，所述侧壁防穿通区105中含有掺杂离子，所述侧壁防穿通区105中的掺杂离子类型，与后续形成的源漏掺杂区中的掺杂离子类型不同，与在鳍部104侧壁上不形成侧壁防穿通区105的情况相比，使得源漏掺杂区中的源极和漏极的耗尽层在所述鳍部104侧壁上不易扩展，进而降低了源极和漏极发生穿通的概率，有利于提高半导体结构的电学性能。
具体的，形成衬底103和鳍部104的步骤包括：
如图5所示，以所述掩膜层102为掩膜刻蚀所述基底100(如图4所示)，形成初始衬底106和位于所述初始衬底106上的初始鳍部107。
形成所述初始鳍部107后，为后续在所述初始鳍部107和所述初始鳍部107露出的初始衬底106上形成掺杂区做准备。
本实施例中，以所述掩膜层102为掩膜，采用干法刻蚀工艺刻蚀基底100，形成初始衬底106和初始鳍部107。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述初始鳍部107的形貌满足工艺需求，且有利于精确控制所述初始衬底106的形成高度，降低对其他膜层结构的损伤。
需要说明的是，所述初始鳍部107不宜过高也不宜过矮。若所述初始鳍部107过高，后续在所述初始鳍部107的侧壁上以及所述初始衬底106上形成的掺杂区的区域过大，相应的，花费的工艺时间过长，工艺缺陷难以控制，不易提高半导体结构的形成质量。在半导体结构工作时，所述侧壁防穿通区用于防止后续形成的源漏掺杂区的源极和漏极的耗尽层在鳍部侧壁上扩展，若所述初始鳍部107过矮，易导致后续形成在鳍部侧壁上的侧壁防穿通区的高度过小，后续形成的栅极结构的底部过低于侧壁防穿通区的底部，进而导致源漏掺杂区易在后续形成的侧壁防穿通区下方的鳍部侧壁上穿通。本实施例中，所述初始鳍部107的高度占后续形成所述鳍部高度的三分之一至二分之一。
如图6所示，以所述掩膜层102为掩膜，在所述初始鳍部107的侧壁和所述初始鳍部107露出的所述初始衬底106上进行掺杂，形成掺杂区108。
后续以所述掩膜层102为掩膜刻蚀所述初始衬底106，形成衬底和位于所述衬底上的鳍部，在形成鳍部的过程中，所述初始衬底106上的掺杂区108被去除，位于所述鳍部上剩余的所述掺杂区108作为侧壁防穿通区，因此所述掺杂区108为后续形成侧壁防穿通区做准备。
本实施例中，采用离子注入的方式在所述初始鳍部107的侧壁和所述初始鳍部107露出的所述初始衬底106上掺杂第二型离子，形成掺杂区108。
本实施例中，所述第一型晶体管为NMOS时，所述第二型离子为P型离子，所述第二型离子包括硼离子、镓离子或铟离子。
需要说明的是，第二型离子的注入剂量不宜太大也不宜太小。若所述第二型离子的注入剂量太大，易导致形成的掺杂区108中的第二型离子掺杂浓度过大，所述掺杂离子易扩散至后续所述鳍部中用作沟道的区域中，在半导体结构工作时，易导致载流子的散射，进而导致载流子的迁移速率不高。若所述第二型离子的注入剂量太小，易导致掺杂区108中的第二型离子掺杂浓度过小，进而导致后续形成的侧壁防穿通区中的第二型离子掺杂浓度过小，在半导体结构工作时，所述侧壁防穿通区不易阻止后续形成的源极和漏极的耗尽层在鳍部的侧壁上扩展，进而易导致源极和漏极的穿通。本实施例中，离子的注入剂量为3E12原子每平方厘米至3E13原子每平方厘米。
需要说明的是，第二型离子的注入能量不宜过大也不宜过小。若所述第二型离子的注入能量过大，在形成掺杂区108的过程中，易对初始鳍部107造成较大晶格损伤，后续进行的退火工艺难以修复，且因为初始鳍部101在后续过程中作为沟道区，进而在半导体结构工作时，使得沟道中的载流子迁移速率不高。若所述第二型离子的注入能量过小，易导致第二型离子不易进入初始鳍部107的底部，进而导致后续形成的侧壁防穿通区105的底端的第二型离子掺杂浓度过低，在半导体结构工作时，所述侧壁防穿通区不易阻止后续形成的源漏掺杂区的源极和漏极的耗尽层在鳍部的侧壁上扩展，进而易导致源极和漏极的穿通。本实施例中，离子注入能量为0.5Kev至1Kev。
需要说明的是，第二型离子的注入方向与所述初始衬底106表面法线的夹角不宜太大。若所述夹角太大，易导致所述掺杂离子过多的进入所述鳍部中用作沟道的区域中，在半导体结构工作时，沟道中易出现载流子散射的问题，导致半导体结构的电学性能不高。本实施例中，第二型离子的注入方向与所述初始衬底106表面法线的夹角为0度至5度。
其他实施例中，当所述第一型晶体管为PMOS时，所述离子注入的工艺参数包括：第二型离子为N型离子，第二型离子包括磷离子、砷离子或锑离子；第二型离子注入能量为0.5Kev至1Kev；第二型离子的注入剂量为3E12原子每平方厘米至3E13原子每平方厘米；注入方向与所述初始衬底表面法线的夹角为0度至5度。
如图7所示，形成所述掺杂区108(如图6所示)后，以所述掩膜层102为掩膜去除部分厚度的所述初始衬底106(如图6所示)，形成衬底103和位于所述衬底103上的鳍部104，位于所述鳍部104侧壁上剩余的所述掺杂区108作为侧壁防穿通区105。
本实施例中，刻蚀所述基底100形成所述初始鳍部107的工艺参数和刻蚀所述初始衬底106形成所述鳍部104的工艺参数相同，从而在刻蚀初始衬底106形成鳍部104中的过程中，所述初始衬底106的被刻蚀轨迹与初始鳍部107的延伸方向相同，所述初始鳍部107侧壁上的掺杂区108不易被误刻蚀，进而在垂直于鳍部104的延伸方向上，使得形成的侧壁防穿通区105的厚度不易过小。在半导体结构工作时，后续源极和漏极的耗尽层在所述鳍部104侧壁上不易扩展，进而降低了源极和漏极在鳍部104侧壁上发生穿通的概率，有利于提高半导体结构的电学性能。
需要说明的是，在垂直于所述鳍部104延伸方向上，所述侧壁防穿通区105的尺寸不宜太大也不宜太小。若所述尺寸太大，在垂直于所述鳍部104延伸方向上，导致所述沟道区的宽度过小，在半导体结构工作时，易导致载流子的迁移速率过小。若所述尺寸太小，侧壁防穿通区105不易阻止源极和漏极的耗尽层在所述鳍部104侧壁上扩展，导致源极和漏极易发生穿通。本实施例中，在垂直于所述鳍部104延伸方向上，所述侧壁防穿通区105的尺寸为1纳米至3纳米。
所述半导体结构的形成方法还包括：形成所述掺杂区108(如图6所示)后，刻蚀所述初始衬底106(如图6所示)形成所述鳍部104(如图7所示)前，对所述掺杂区108进行退火处理。
退火处理用于激活掺杂区108中的掺杂离子，修复晶格缺陷。
本实施例中，采用尖峰退火或者激光退火来进行退火处理。因为尖峰退火或者激光退火的时间短，掺杂区108中的离子不易扩散至后续形成的栅极结构下方的所述沟道区中，使得后续半导体工作时沟道中的载流子不易散射，提高载流子的迁移速率。
参考图8至图11，形成横跨所述鳍部104的栅极结构111(如图11所示)，所述栅极结构111覆盖所述侧壁防穿通区105的部分侧壁。
在半导体结构工作时，所述栅极结构111用于开启或关闭沟道。
本实施例中，所述栅极结构111包括栅氧化层(图中未示出)和位于所述栅氧化层上的栅极层(图中未示出)。
本实施例中，栅氧化层的材料为氧化硅。其他实施例中，栅氧化层的材料还可以为氮氧化硅。
本实施例中，栅极层的材料为多晶硅。其他实施例中，栅极层的材料还可以为非晶碳。
如图8和图9所示，所述半导体结构的形成方法还包括：形成所述侧壁防穿通区105后，形成栅极结构111前，对所述侧壁防穿通区105下方的鳍部104进行掺杂，形成底部防穿通区110(如图9所示)。
所述底部防穿通区110与侧壁防穿通区105的掺杂离子类型相同，均为第二型离子，在半导体结构工作时，所述底部防穿通区110和侧壁防穿通区105，分别从沟道的底面和沟道的侧壁使得源极和漏极的耗尽层不易扩展，进而使得源漏掺杂区的源极和漏极不易穿通。
本实施例中，所述底部防穿通区110的顶面高于所述侧壁防穿通区105的底面或者与所述侧壁防穿通区105的底面齐平，与底部防穿通区110的顶面低于所述侧壁防穿通区105的情况相比，在半导体结构工作时，本发明实施例使得源极和漏极的耗尽层不易在侧壁防穿通区105和底部防穿通区110之间扩展，进而使得源漏掺杂区的源极和漏极不易穿通。
需要说明的是，所述栅极结构111的底面不宜过高于所述底部防穿通区110的顶面，也不宜过低于所述底部防穿通区110的顶面。若所述栅极结构111的底面过高于所述底部防穿通区110的顶面，也就是说，在半导体结构工作时，沟道距离底部防穿通区110过远，源漏掺杂区的源极和漏极的耗尽层易在沟道的底部扩展，导致源漏掺杂区的源极和漏极穿通。若所述栅极结构111的底面过低于所述底部防穿通区110的顶面，也就是说，在半导体结构工作时，部分厚度的底部防穿通区110作为沟道，易导致载流子的散射，进而导致载流子的迁移速率不高。本实施例中，所述栅极结构111的底面不低于所述底部防穿通区110顶面10纳米，且所述栅极结构111的底面不高于所述底部防穿通区110顶面5纳米。
具体的，形成底部防穿通区110的过程如下：
如图8所示，形成所述侧壁防穿通区105后，在所述鳍部104露出的所述基底103上形成隔离材料层109。
底部防穿通区中的一部分区域，是第二型离子在鳍部104移动停留在鳍部104中形成，另一部分是第二型离子穿过隔离材料层109停留在鳍部104中形成。所述隔离材料层109，在形成底部防穿通区的过程中，阻碍第二型离子的移动，使得第二型离子的速率降低，从而使得在所述隔离材料层109中掺杂的第二型离子的速度衰减情况，与所述鳍部104中掺杂的第二型离子的速度衰减情况相近，最终使得形成的底部防穿通区在所述鳍部104中的位置一致性好，有利于提高器件性能的均一性。
本实施例中，所述隔离材料层109的材料为介电材料。
具体的，隔离材料层109的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离材料层109的材料为氧化硅。
形成隔离材料层109的步骤包括：形成覆盖所述鳍部104的隔离材料膜(图中未示出)；对所述隔离材料膜平坦化处理直至露出所述掩膜层102，回刻蚀部分厚度的所述隔离材料膜，形成所述隔离材料层109，且所述隔离材料层109的顶面不高于所述缓冲层102的顶面。
需要说明的是，所述隔离材料层109的顶面不高于所述缓冲层102的顶面，为后续去除所述掩膜层102做准备。
继续参考图8，形成隔离材料层109后，去除所述掩膜层102(如图7所示)。
去除所述掩膜层102，为后续对所述侧壁防穿通区105下方的鳍部104进行掺杂，形成底部防穿通区做准备。
本实施例中，采用湿法刻蚀工艺去除所述掩膜层102。与隔离材料层109的顶面高于所述缓冲层102顶面的情况相比，所述隔离材料层109的顶面不高于所述缓冲层102的顶面，在湿法刻蚀工艺去除所述掩膜层102的过程中，所述掩膜层102的去除速率更快，且不易存在残留。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。其他实施例中，还可以采用干法刻蚀工艺去除所述掩膜层。
本实施例中，所述掩膜层102的材料为氮化硅，相应的，采用磷酸溶液去除所述掩膜层102。
如图9所示，形成所述隔离材料层109后，采用离子注入的方式在所述鳍部104中形成所述底部防穿通区110。
本实施例中，所述离子注入方向与所述衬底103表面法线的夹角为0度。在对所述侧壁防穿通区105下方的鳍部104进行掺杂的过程中，使得形成的底部防穿通区110顶面的高度一致性好，通过适合的注入能量使得第二型离子，不易位于鳍部104的沟道区中。在半导体结构工作时，降低了沟道中出现载流子散射的概率，提高载流子的迁移率，进一步优化半导体结构的电性性能。
如图10和图11，在形成所述底部防穿通区110后，回刻蚀部分厚度的所述隔离材料层109，形成隔离层112。
所述隔离层112，用于电隔离相邻所述鳍部104。且所述隔离层102还用于决定栅极结构覆盖所述鳍部104的高度，相应的，决定了鳍部104沟道中驱动电流的大小。
需要说明的是，在回刻蚀所述隔离材料层109，形成隔离层112的过程中，所述鳍部104顶部的缓冲层101被去除。
所述半导体结构的形成方法还包括：在所述栅极结构111两侧的所述鳍部104中形成源漏掺杂区(图中未示出)，所述源漏掺杂区中形成有第一型离子。
源漏掺杂区用于为沟道提供应力，提高载流子的迁移速率。
本实施例中，第一型晶体管为NMOS(Negative channel Metal OxideSemiconductor)，源漏掺杂区为掺杂第一型离子的碳化硅或磷化硅。本实施例中，所述第一型离子为N型离子，第一型离子包括：磷离子、砷离子或锑离子。
其他实施例中，第一型晶体管为PMOS(Positive Channel Metal OxideSemiconductor)。源漏掺杂区为掺杂第一型离子的锗化硅。该实施例中，第一型离子为P型离子，第一型离子包括：硼离子、镓离子或铟离子。
需要说明的是，所述半导体结构的形成方法还包括：形成所述源漏掺杂区后，形成覆盖所述源漏掺杂区的层间介质层(图中未示出)，所述层间介质层覆盖所述栅极结构111的侧壁，且所述层间介质层露出所述栅极结构111的顶部；去除所述栅极结构111，形成开口；在所述开口中，形成金属栅极结构(图中未示出)。
图12至图16是本发明半导体结构的形成方法第二实施例中各步骤对应的结构示意图。
参考图12，提供基底200。
所述基底200为后续形成半导体结构提供工艺平台。
后续形成的所述半导体结构为第一型晶体管，所述第一型晶体管中包括源漏掺杂区，所述源漏掺杂区掺杂第一型离子。
本实施例中，基底200的材料为硅。在其他实施例中，基底的材料还可以为锗、碳化硅、砷化镓或镓化铟，基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底。基底200表面还能够形成有界面层，界面层的材料为氧化硅、氮化硅或氮氧化硅等。
继续参考图12，在所述基底200上形成掩膜层202。
所述掩膜层202一方面可以作为后续刻蚀所述基底200形成鳍部的掩膜，另一方面所述掩膜层202还可以作为形成侧壁防穿通区的注入掩膜。
具体的，所述掩膜层202的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种材料。本实施例中，所述掩膜层202的材料为氮化硅。
需要说明的是，掩膜层202的材料与基底200的材料的热膨胀系数相差较大，若所述掩膜层202直接形成在所述基底200上，所述掩膜层202容易出现裂纹甚至脱落，以至于不能起到掩膜的作用，因此，在所述掩膜层202与基底200之间形成有缓冲层201，所述缓冲层201起到缓冲的作用。
本实施例中，缓冲层201的材料为氧化硅。
参考图13，刻蚀所述基底200，形成衬底203和位于所述衬底203上的鳍部204，所述鳍部204中靠近所述鳍部204顶部的侧壁上形成有侧壁防穿通区205，所述侧壁防穿通区205中含有第二型离子，所述第二型离子与第一型晶体管的掺杂离子不同。
本实施例中，第二型离子与第一型晶体管的掺杂离子类型不同指代的是，第二型离子与后续形成的源漏掺杂区中的掺杂离子类型不同。
本发明实施例在所述鳍部204中靠近所述鳍部204顶部的侧壁上形成侧壁防穿通区205，所述侧壁防穿通区205中含有第二型离子，所述第二型离子与后续形成的源漏掺杂区中的掺杂离子类型不同，与在鳍部204侧壁上不形成侧壁防穿通区205的情况相比，使得源漏掺杂区中的源极和漏极的耗尽层在所述鳍部204侧壁上不易扩展，进而降低了源极和漏极发生穿通的概率，有利于提高半导体结构的电学性能。
本实施例中，以所述掩膜层202为掩膜刻蚀所述基底200，形成衬底203和位于所述衬底203上的鳍部204。
本实施例中，采用干法刻蚀工艺刻蚀基底200，形成衬底203和位于所述衬底203上的鳍部204。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述鳍部204的形貌满足工艺需求，且有利于精确控制所述鳍部204的形成高度，降低对其他膜层结构的损伤。
形成所述鳍部204后，以所述掩膜层202为掺杂掩摸，对所述鳍部204靠近所述鳍部204顶部的侧壁进行掺杂，形成所述侧壁防穿通区205。
本实施例中，采用离子注入的方式在所述鳍部204中靠近所述鳍部204顶部的侧壁进行掺杂，形成侧壁防穿通区205。在离子注入的过程中，所述第二型离子注入方向与衬底203表面的法线呈一定的夹角，部分第二型离子被掩膜层202遮挡，掩膜层202起到注入掩膜的作用，通过调整第二型离子注入方向与衬底203表面法线的夹角可以控制侧壁防穿通区205在鳍部204上的位置。
当所述第一型晶体管为NMOS时，所述离子注入的工艺参数包括：第二型离子为P型离子，掺杂离子包括：硼、镓或铟。
需要说明的是，第二型离子的注入剂量不宜太大也不宜太小。若所述第二型离子的注入剂量太大，易导致形成的侧壁防穿通区205中的第二型离子掺杂浓度过大，所述掺杂离子易扩散至所述鳍部204中后续用作沟道的区域中，在半导体结构工作时，易导致载流子的散射，进而导致载流子的迁移速率不高。若所述第二型离子的注入剂量太小，易导致侧壁防穿通区205中的第二型离子掺杂浓度过小，在半导体结构工作时，所述侧壁防穿通区205不易阻止源极和漏极的耗尽层在鳍部204的侧壁上扩展，进而易导致源极和漏极穿通。本实施例中，离子的注入剂量为3E12原子每平方厘米至3E13原子每平方厘米。
需要说明的是，第二型离子的注入能量不宜过大也不宜过小。若所述第二型离子的注入能量过大，在形成侧壁防穿通区205的过程中，第二型离子易进入所述鳍部204中用作沟道的区域，在半导体结构工作时，易导致载流子的散射，进而导致载流子的迁移速率不高。若所述第二型离子的注入能量过小，在垂直于鳍部204的延伸方向上，所述侧壁防穿通区205的宽度较小，在半导体结构工作时，所述侧壁防穿通区205不易阻止源极和漏极的耗尽层在鳍部204的侧壁上扩展，进而易导致源极和漏极的穿通。本实施例中，注入能量为0.5Kev至1Kev。
需要说明的是，第二型离子注入方向与所述衬底203表面法线的夹角不宜太大也不宜太小。若所述夹角太小，形成在所述鳍部204侧壁上的侧壁防穿通区205的高度过大，相应的，花费的工艺时间过多，工艺缺陷无法控制，不易提高半导体结构的形成效率。若所述夹角太大，易导致形成在鳍部204侧壁上的侧壁防穿通区205的高度过小，从而后续形成的栅极结构的底部过低于侧壁防穿通区205的底部，在半导体工作时，源漏掺杂区的源极和漏极的耗尽层在鳍部204侧壁上扩展，源极和漏极易在鳍部204的侧壁上穿通。本实施例中，第二型离子注入方向与所述衬底203表面法线的夹角为3度至10度。
所述鳍部204是以掩膜层202为掩膜，采用干法刻蚀工艺刻蚀基底200(如图11所示)形成的，刻蚀过程中产生的聚合物杂质未及时去除而堆积在底部，阻碍干法刻蚀的进行，使得刻蚀形成的鳍部204的侧壁与衬底203法线呈一定的夹角。本实施例中，第二型离子注入方向与所述衬底203法线的夹角为3度至10度，使得形成在鳍部204侧壁上的侧壁防穿通区205厚度均一性较好，相应的，在半导体结构工作时，侧壁防穿通区205能够更好的阻止源极和漏极的耗尽层在鳍部204的侧壁上扩展，使得源极和漏极不易穿通。
其他实施例中，当所述第一型晶体管为PMOS时，所述离子注入的工艺参数包括：掺杂离子包括：磷、砷或锑；注入能量为0.5Kev至1Kev；离子的注入剂量为3E12原子每平方厘米至3E13原子每平方厘米；注入方向与所述衬底203法线的夹角为3度至10度。
参考图14至图16，形成横跨所述鳍部204的栅极结构211(如图16所示)，所述栅极结构211覆盖所述侧壁防穿通区205的部分侧壁。
在半导体结构工作时，所述栅极结构211用于控制沟道的开启与断开。
所述半导体结构的形成方法包括：在形成所述侧壁防穿通区205后，形成栅极结构211前，对所述侧壁防穿通区205的下方的鳍部204进行掺杂，形成底部防穿通区210(如图15所示)。
本实施例中，底部防穿通区210的优点，以及所述栅极结构211与所述底部防穿通区210位置关系的具体描述，可参照第一实施例。
如图14所示，所述半导体结构的形成方法还包括：在形成侧壁防穿通区205后，形成侧壁防穿通区205前，在所述鳍部204露出的所述衬底203上形成隔离结构206，所述隔离结构206覆盖部分厚度的所述侧壁防穿通区205。
本实施例中，后续在所述隔离结构206中掺杂离子，所述掺杂离子扩散至所述鳍部204中形成所述底部防穿通区。所述隔离结构206覆盖部分厚度的所述侧壁防穿通区205，为后续隔离结构206中的第二型离子扩散至鳍部204后，形成的底部防穿通区210与侧壁防穿通区205接触做准备。在半导体结构工作时，底部防穿通区210与侧壁防穿通区205相接触能够更好的阻止源极和漏极的耗尽层在鳍部204中扩展，使得源极和漏极不易穿通。
如图15所示，形成底部防穿通区210的步骤包括：以所述掩膜层202为离子注入掩膜，采用离子注入的方式在所述隔离结构206中掺杂离子，所述掺杂离子扩散至所述鳍部204中形成所述底部防穿通区210。
本实施例中，所述掩膜层202的材料为氮化硅，氮化硅的致密度较高，采用离子注入的方式形成底部穿通区210的过程中，所述第二型离子不易穿过掩膜层202，因此，所述第二型离子不易位于鳍部204中用作沟道区的区域中，在半导体结构工作时，沟道中不易出现载流子散射的情况，有利于提高沟道区的形成质量，进而使得后续半导体结构工作时沟道中载流子的迁移速率较高。
需要说明的是，在形成底部防穿通区210后，去除所述掩膜层202以及掩膜层202下方的缓冲层201，为形成栅极结构作准备。
需要说明的是，本实施例中，底部防穿通区210是通过在所述隔离结构206中掺杂离子，所述掺杂离子扩散至所述鳍部204中形成的。
本实施例中，在垂直于鳍部204的延伸方向上，第二型离子未将侧壁防穿通区205底部的鳍部204完全掺杂，也就是说，所述鳍部204两侧壁上的所述底部防穿通区210之间存在未掺杂的鳍部204区域，相应的，沟道区下方存在未掺杂第二型离子的区域，使得所述第二型离子不易扩散进入鳍部204的沟道区中。
还需要说明的是，本实施例中，在垂直于鳍部204延伸方向上，所述底部防穿通区210的尺寸大于所述侧壁防穿通区205的尺寸。在半导体结构工作时，使得后续形成的源漏掺杂区中的源极和漏极的耗尽层在所述鳍部204底部不易扩展。
因此，所述底部防穿通区210，使得后续形成的源漏掺杂区中的源极和漏极的耗尽层在所述鳍部204底部不易扩展的情况下，还使得所述底部防穿通区210中的所述第二型离子不易扩散进入鳍部204的沟道区中，从而在半导体结构工作时，沟道中不易出现载流子散射的情况，使得后续半导体结构工作时沟道中载流子的迁移速率较高。
如图16所示，所述栅极结构211的形成方法的具体描述，可参考第一实施例的相关描述，本实施例不再赘述。
相应的，本发明实施例还提供一种半导体结构。参考图11，示出了本发明半导体结构第一实施例的结构示意图。
所述半导体结构用于形成第一型晶体管，包括：衬底100；鳍部104，位于所述衬底100上；侧壁防穿通区105，位于所述鳍部104中靠近所述鳍部104顶部的侧壁上，所述侧壁防穿通区105的中含有第二型离子，所述第二型离子与第一型晶体管的掺杂离子不同；栅极结构111，横跨多个所述鳍部104，且所述栅极结构111覆盖所述侧壁防穿通区105的部分侧壁；源漏掺杂区(图中未示出)，位于所述栅极结构111两侧的所述鳍部104中，所述源漏掺杂区中掺杂有第一型离子。
本实施例中，第二型离子与第一型晶体管的掺杂离子类型不同指代的是，第二型离子与源漏掺杂区中的掺杂离子类型不同。
本发明实施例所述鳍部104中靠近所述鳍部104顶部的侧壁上设置有侧壁防穿通区105，所述侧壁防穿通区105中含有掺杂离子，所述侧壁防穿通区105中的掺杂离子类型，与源漏掺杂区中的掺杂离子类型不同，与在鳍部104侧壁上不存在侧壁防穿通区105的情况相比，使得源漏掺杂区中的源极和漏极的耗尽层在所述鳍部104侧壁上不易扩展，进而降低了源极和漏极发生穿通的概率，有利于提高半导体结构的电学性能。
本实施例中，衬底103的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅基底或者绝缘体上的锗基底。衬底103表面还能够形成有界面层，界面层的材料为氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述鳍部104的材料与衬底103的材料相同。
所述半导体结构还包括隔离层112，用于电隔离相邻所述鳍部104。
本实施例中，所述隔离层112的材料为介电材料。具体的，隔离层112的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离层112的材料为氧化硅。
需要说明的是，所述侧壁防穿通区105不宜过高也不宜过矮。若所述侧壁防穿通区105过高，形成所述侧壁防穿通区105的工艺时间过长，工艺缺陷难以控制，不易提高半导体结构的形成质量。在半导体结构工作时，所述侧壁防穿通区105用于防止源漏掺杂区的源极和漏极的耗尽层在鳍部侧壁上扩展，若所述侧壁防穿通区105过矮，栅极结构的底部过多的低于侧壁防穿通区105的底部，进而导致源漏掺杂区易在侧壁防穿通区105下方的鳍部104侧壁上穿通。本实施例中，所述侧壁防穿通区105的高度占所述鳍部104高度的三分之一至二分之一。
本实施例中，所述第一型晶体管为NMOS时，第二型离子为P型离子，P型离子包括硼、镓或铟。
需要说明的是，侧壁防穿通区105中的掺杂浓度不宜太高也不宜太低。若所述侧壁防穿通区105中第二型离子掺杂浓度太高，易导致侧壁防穿通区105中的第二型离子扩散至所述沟道区中，在半导体结构工作时，易导致载流子的散射，进而导致载流子的迁移速率不高。若所述侧壁防穿通区105中第二型离子掺杂浓度太低，在半导体结构工作时，所述侧壁防穿通区105不易阻止源漏掺杂区的源极和漏极的耗尽层在鳍部104的侧壁上扩展，进而易导致源极和漏极的穿通。本实施例中，侧壁防穿通区105中的掺杂浓度为3E17原子每立方厘米至3E18原子每立方厘米。
其他实施例中，当所述第一型晶体管为PMOS时，第二型离子为N型离子，N型离子包括磷、砷或锑；侧壁防穿通区105中的掺杂浓度为3E17原子每立方厘米至3E18原子每立方厘米。
需要说明的是，在垂直于所述鳍部104延伸方向上，所述侧壁防穿通区105的尺寸不宜太大也不宜太小。若所述尺寸太大，在垂直于所述鳍部104延伸方向上，导致所述沟道区的宽度过小，在半导体结构工作时，易导致载流子的迁移速率过小。若所述尺寸太小，侧壁防穿通区105不易阻止源漏掺杂区中的源极和漏极的耗尽层在所述鳍部104侧壁上扩展，导致源极和漏极易发生穿通。本实施例中，在垂直于所述鳍部104延伸方向上，所述侧壁防穿通区105的宽度为1纳米至3纳米。
在半导体结构工作时，所述栅极结构111用于开启或关闭沟道。
本实施例中，所述栅极结构111包括栅氧化层(图中未示出)和位于所述栅氧化层上的栅极层(图中未示出)。
本实施例中，栅氧化层的材料为氧化硅。其他实施例中，栅氧化层的材料还可以为氮氧化硅。本实施例中，栅极层的材料为多晶硅。其他实施例中，栅极层的材料还可以为非晶碳。
其他实施例中，所述栅极结构为金属栅极结构，金属栅极结构包括栅介质层(图中未示出)和位于所述栅介质层上的金属栅极层(图中未示出)。
源漏掺杂区用于为沟道提供应力，提高载流子的迁移速率。
本实施例中，第一型晶体管为NMOS，源漏掺杂区为掺杂第一型离子的碳化硅或磷化硅。本实施例中，所述第一型离子包括：磷、砷或锑。
其他实施例中，第一型晶体管为PMOS。源漏掺杂区为掺杂第一型离子的锗化硅。本实施例中，第一型离子包括：硼、镓或铟。
所述半导体结构还包括：底部防穿通区110，位于所述侧壁防穿通区105下方的所述鳍部104中。
所述底部防穿通区110的掺杂离子类型与侧壁防穿通区105的掺杂离子类型相同均为第二型离子，在半导体结构工作时，所述底部防穿通区110和侧壁防穿通区105，分别从沟道的底面和沟道的侧壁使得源极和漏极的耗尽层不易扩展，进而使得源漏掺杂区的源极和漏极不易穿通。
本实施例中，所述底部防穿通区110的顶面高于所述侧壁防穿通区105的底面或者与所述侧壁防穿通区105的底面齐平，与底部防穿通区110的顶面低于所述侧壁防穿通区105的情况相比，在半导体结构工作时，本实施例使得源极和漏极的耗尽层不易在侧壁防穿通区105和底部防穿通区110之间扩展，进而使得源漏掺杂区的源极和漏极不易穿通。
需要说明的是，所述栅极结构111的底面不宜过高于所述底部防穿通区110的顶面，也不宜过低于所述底部防穿通区110的顶面。若所述栅极结构111的底面过高于所述底部防穿通区110的顶面，也就是说，在半导体结构工作时，沟道距离底部防穿通区110过远，源漏掺杂区的源极和漏极的耗尽层易在沟道的底部扩展，导致源漏掺杂区的源极和漏极穿通。若所述栅极结构111的底面过低于所述底部防穿通区110的顶面，也就是说，在半导体结构工作时，部分厚度的底部防穿通区110作为沟道，易导致载流子的散射，进而导致载流子的迁移速率不高。本实施例中，所述栅极结构111的底面不低于所述底部防穿通区110顶面10纳米，且所述栅极结构111的底面不高于所述底部防穿通区110顶面5纳米。
需要说明的是，在其他实施例中，所述底部防穿通区位于所述鳍部侧壁上，在垂直于鳍部延伸方向上，所述底部防穿通区的尺寸大于所述侧壁防穿通区的尺寸，且所述鳍部上两侧壁上所述底部防穿通区之间存在未掺杂的鳍部区域，也就是说，沟道区下方存在未掺杂第二型离子的区域。
在半导体结构工作时，底部防穿通区位于所述沟道区的下方，且在垂直于鳍部延伸方向上，所述底部防穿通区的尺寸大于所述侧壁防穿通区的尺寸，使得后续形成的源漏掺杂区中的源极和漏极的耗尽层在所述鳍部底部不易扩展。沟道区下方存在未掺杂第二型离子的区域，使得所述底部防穿通区中的所述第二型离子不易扩散进入鳍部的沟道区中，从而在半导体结构工作时，沟道中不易出现载流子散射的情况，使得后续半导体结构工作时沟道中载流子的迁移速率较高。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (23)

1.一种半导体结构的形成方法，用于形成第一型晶体管，其特征在于，包括：
提供基底；
刻蚀所述基底，形成衬底和位于所述衬底上的鳍部，所述鳍部中靠近所述鳍部顶部的侧壁上形成有侧壁防穿通区，所述侧壁防穿通区中含有第二型离子，所述第二型离子与第一型晶体管的掺杂离子不同；
形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述侧壁防穿通区的部分侧壁；
在所述栅极结构两侧的所述鳍部中形成源漏掺杂区，所述源漏掺杂区中形成有第一型离子。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底后，刻蚀所述基底前还包括：在所述基底上形成掩膜层；
形成衬底和位于所述衬底上的鳍部的步骤包括：以所述掩膜层为掩膜刻蚀所述基底，形成初始衬底和位于所述初始衬底上的初始鳍部；
以所述掩膜层为掩膜，在所述初始鳍部的侧壁和所述初始鳍部露出的所述初始衬底上进行掺杂，形成掺杂区；
形成所述掺杂区后，以所述掩膜层为掩膜去除部分厚度的所述初始衬底，形成衬底和位于所述衬底上的鳍部，位于所述鳍部侧壁上的掺杂区作为侧壁防穿通区。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，采用离子注入的方式在所述初始鳍部的侧壁和所述初始鳍部露出的所述初始衬底上进行掺杂，形成掺杂区。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，当所述第一型晶体管为NMOS时，所述第二型离子注入的工艺参数包括：第二型离子为P型离子，所述P型离子包括硼离子、镓离子或铟离子；第二型离子注入能量为0.5Kev至1Kev；第二型离子的注入剂量为3E12原子每平方厘米至3E13原子每平方厘米，注入方向与所述衬底表面法线的夹角为0度至5度；
当所述第一型晶体管为PMOS时，所述第二型离子注入的工艺参数包括：第二型离子为N型离子，所述N型离子包括磷离子、砷离子或锑离子；
第二型离子注入能量为0.5Kev至1Kev；第二型离子的注入剂量为3E12原子每平方厘米至3E13原子每平方厘米；注入方向与所述衬底表面法线的夹角为0度至5度。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，刻蚀所述基底形成所述初始鳍部的工艺参数和刻蚀所述初始衬底形成所述鳍部的工艺参数相同。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述掺杂区后，刻蚀所述初始衬底形成所述鳍部前还包括：对所述掺杂区进行退火处理。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧壁防穿通区的高度占所述鳍部高度的三分之一至二分之一。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，在垂直于所述鳍部延伸方向上，所述侧壁防穿通区的尺寸为1纳米至3纳米。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底后，刻蚀所述基底前还包括：在所述基底上形成掩膜层；
刻蚀所述基底，形成衬底和位于所述衬底上的鳍部的步骤包括：以所述掩膜层为掩膜刻蚀所述基底，形成所述衬底和位于所述衬底上的所述鳍部；
所述侧壁防穿通区的形成步骤包括：以所述掩膜层为掺杂掩摸，对所述鳍部靠近所述鳍部顶部的侧壁进行掺杂，形成所述侧壁防穿通区。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，采用离子注入的方式在所述鳍部中靠近所述鳍部顶部的侧壁进行掺杂，形成侧壁防穿通区。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，当所述第一型晶体管为NMOS时，所述第二型离子注入的工艺参数包括：第二型离子为P型离子，所述P型离子包括硼离子、镓离子或铟离子；第二型离子注入能量为0.5Kev至1Kev；第二型离子的注入剂量为3E12原子每平方厘米至3E13原子每平方厘米，注入方向与所述衬底表面法线的夹角为3度至10度；
当所述第一型晶体管为PMOS时，所述第二型离子注入的工艺参数包括：第二型离子为N型离子，所述N型离子包括磷离子、砷离子或锑离子；
第二型离子注入能量为0.5Kev至1Kev；第二型离子的注入剂量为3E12原子每平方厘米至3E13原子每平方厘米；注入方向与所述衬底表面法线的夹角为3度至10度。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述侧壁防穿通区后，形成栅极结构前还包括：对所述侧壁防穿通区的下方的鳍部进行掺杂，形成底部防穿通区。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述底部防穿通区的顶面高于所述侧壁防穿通区的底面或者与所述侧壁防穿通区的底面齐平。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，形成栅极结构的步骤中，所述栅极结构的底面不低于所述底部防穿通区顶面10纳米，且所述栅极结构的底面不高于所述底部防穿通区顶面5纳米。
15.如权利要求12所述的半导体结构的形成方法，其特征在于，提供基底后，刻蚀所述基底前还包括：在所述基底上形成掩膜层；
形成所述侧壁防穿通区后，形成底部防穿通区前还包括：在所述鳍部露出的所述衬底上形成隔离结构，所述隔离结构覆盖部分厚度的所述侧壁防穿通区；
形成底部防穿通区的步骤包括：以所述掩膜层为离子注入掩膜，采用离子注入的方式在所述隔离结构中掺杂离子，所述掺杂离子扩散至所述鳍部中形成所述底部防穿通区。
16.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述侧壁防穿通区后，形成底部防穿通区前还包括：在所述鳍部露出的所述基底上形成隔离材料层；
形成所述隔离材料层后，对所述鳍部进行离子注入，形成所述底部防穿通区。
17.一种半导体结构，为第一型晶体管，其特征在于，包括：
衬底；鳍部，位于所述衬底上；侧壁防穿通区，位于所述鳍部中靠近所述鳍部顶部的侧壁上，所述侧壁防穿通区的中含有第二型离子，所述第二型离子与第一型晶体管的掺杂离子不同；栅极结构，横跨多个所述鳍部，且所述栅极结构覆盖所述侧壁防穿通区的部分侧壁；源漏掺杂区，位于所述栅极结构两侧的所述鳍部中，所述源漏掺杂区中掺杂有第一型离子。
18.如权利要求17所述的半导体结构，其特征在于，所述侧壁防穿通区的高度占所述鳍部高度的三分之一至二分之一。
19.如权利要求17所述的半导体结构，其特征在于，在垂直于所述鳍部延伸方向上，所述侧壁防穿通区的宽度为1纳米至3纳米。
20.如权利要求17所述的半导体结构，其特征在于，所述半导体结构为NMOS，所述第二型离子为P型离子，所述P型离子包括硼离子、镓离子或铟离子；所述侧壁防穿通区中所述第二型离子的掺杂浓度为3E17原子每立方厘米至3E18原子每立方厘米；
所述半导体结构为PMOS，第二型离子为N型离子，所述N型离子包括磷离子、砷离子或锑离子；所述侧壁防穿通区中的第二型离子掺杂浓度为3E17原子每立方厘米至3E18原子每立方厘米。
21.如权利要求17所述的半导体结构，其特征在于，所述半导体结构还包括：底部防穿通区，位于所述侧壁防穿通区下方的所述鳍部中。
22.如权利要求21所述的半导体结构，其特征在于，所述底部防穿通区的顶面高于所述侧壁防穿通区的底面或者与所述侧壁防穿通区的底面齐平。
23.如权利要求21所述的半导体结构，其特征在于，所述栅极结构的底面不低于所述底部防穿通区顶面10纳米，且所述栅极结构的底面不高于所述底部防穿通区顶面5纳米。
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