CN104637860A - 浅沟槽隔离结构及其制备方法 - Google Patents

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Abstract

本发明提供一种浅沟槽隔离结构及其制备方法，区别于传统的采用纯氧化硅制备的浅沟槽隔离结构，本发明制备的浅沟槽隔离结构底部形成密度及硬度均大于氧化硅的且有具有张应力或压应力的第二氮化硅层，从而改变浅沟槽隔离结构的组分，以提高N型沟道的张应力或提高P型沟道的压应力；同时，本发明的浅沟槽隔离结构的表面为氧化硅层而未残留第二氮化硅层，氧化硅层缓解了由于第二氮化硅层的应力使得浅沟槽隔离结构的表面凹凸不平，从而避免了第二氮化硅层与后续制备过程中获得的位于其上的多晶硅栅相接触时引发的漏电流的增加。本发明在未牺牲漏电流的情况下使沟道应力得到改善，进而提高载流子迁移率，以提高器件的工作电流，进而改善其工作特性。

Description

浅沟槽隔离结构及其制备方法
技术领域
本发明属于半导体器件技术领域，涉及一种浅沟槽隔离结构及其制备方法。
背景技术
随着半导体技术的发展，集成电路中器件的特征尺寸越来越小，器件和系统的速度随之提高。半导体工艺进入深亚微米阶段后，为实现高密度、高性能的ULSI器件和电路，隔离与平坦化工艺变得原来越重要。
目前，形成隔离区域的方法主要有局部氧化隔离工艺（LOCOS）或浅沟槽隔离工艺（STI）。
LOCOS工艺是在晶片表面淀积一层氧化硅，然后再进行刻蚀，对部分凹进区域进行氧化生长氧化硅，有源器件在氮化硅所确定的区域生成。但是，LOCOS工艺具有一系列的缺点：1）存在氮化硅边缘生长的“鸟嘴”（bird’s beak）现象，所述“鸟嘴”占用了实际的空间，增大了电路的体积，“鸟嘴”使场氧化硅侵入有源区；2）场注入在高温氧化过程中发生再分布，引起有源器件的窄宽度效应（narrow width effect）；3）场氧化硅在窄隔离区变薄；4）不平坦的表面形状。因此，LOCOS工艺只适用于大尺寸器件的设计和制造，则基于LOCOS的隔离技术在微米级亚微米工艺中得到了广泛的应用。
浅沟槽隔离（STI）工艺克服了LOCOS工艺的局限性，具有优异的隔离性能、平坦的表面形状、良好的抗锁定性能以及几乎为零的场侵蚀。随着半导体工艺进入深亚微米时代，STI工艺现已成为0.25μm、0.18μm、0.13μm及以下器件的有源区隔离层的主流隔离技术。
在器件尺寸等比缩小的过程中，更高的集成度与工作频率意味着更大的功耗，减小电源电压VDD是减小电路功耗的一般选择，但VDD的降低会导致器件的驱动能力和速度下降。减小阈值电压、减薄栅介质厚度可提高器件的电流驱动能力，但同时会导致亚阈值漏电流和栅极漏电流的增加，从而增大静态功耗，这就是目前IC面临的“功耗-速度”困境。
提高器件沟道迁移率是解决上述困境的关键。在沟道迁移率大幅度提升的基础上，一方面可以采用较低的VDD和较高的阈值漏电压，同时又可以保证器件有足够的电流驱动能力和速度。
传统器件中采用现有的掺杂方法很难进一步提高在同样阈值电压时的工作电流，以使载流子迁移率、及沟道的工作电流达到下一代更小尺寸的器件中的技术要求，不过，通过调节沟道应力的角度，可以进一步提高载流子迁移率和沟道的工作电流。
已知，在N型金属氧化物半导体场效应晶体管(NMOSFET)的沟道中引入张应力可以提升NMOSFET的沟道迁移率，在P型金属氧化物半导体场效应晶体管(PMOSFET)的沟道中引入压应力可以提升PMOSFET的沟道迁移率。
局部应变技术通常只在半导体器件的局部向半导体沟道区域施加应力。局部应变技术主要有源漏区嵌入锗硅(SiGe)或碳化硅(SiC)，双应力层(Dual Stress Layers，DSL)和浅沟槽隔离(Shallow Trench Isolation，STI)等。局部应变与传统CMOS制造工艺具有良好的兼容性且制造方法简单，从而在提高半导体器件性能时只需增加少量成本，因此受到业界广泛的应用。
为了在更小尺寸的器件中进一步提高沟道的载流子迁移率，借助对浅沟槽隔离结构的改进以增强沟道应力，成为寻求增强器件载流子迁移率及沟道工作电流方面的新突破。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种浅沟槽隔离结构及其制备方法，用于进一步增强现有技术中器件的沟道应力以提高器件沟道的载流子迁移率，从而提高器件的工作电流，改善工作特性。
为实现上述目的及其他相关目的，本发明提供一种浅沟槽隔离结构的制备方法，所述制备方法至少包括以下步骤：
1）提供一半导体衬底，自下而上依次在所述半导体衬底上形成氧化硅层及第一氮化硅层，依次刻蚀所述第一氮化硅层、氧化硅层及半导体衬底以形成位于半导体衬底的沟槽；
2）沉积具有应力的第二氮化硅层；
3）沉积氧化硅层并填充满所述沟槽，而后进行平坦化处理直至暴露位于沟槽外的第二氮化硅层；
4）去除部分所述第二氮化硅层及全部的第一氮化硅层直至暴露所述沟槽外的半导体衬底表面及沟槽开口处的侧壁，保留位于所述沟槽底部且位于沟槽内氧化硅层之下的第二氮化硅层；
5）沉积氧化硅层并填充满所述沟槽，而后进行平坦化处理直至暴露沟槽外的半导体衬底表面。
可选地，在步骤2）沉积第二氮化硅层之前还包括在所述沟槽的侧壁及底部形成垫层氧化层的步骤。
可选地，所述浅沟槽隔离结构用于NMOS，所述步骤2）中沉积的第二氮化硅层具有张应力。
可选地，所述步骤2）中沉积第二氮化硅层时还进行C掺杂。
可选地，所述步骤3）中沉积氧化硅层时还进行C掺杂以形成掺C氧化硅层。
可选地，所述浅沟槽隔离结构用于PMOS，所述步骤2）中沉积的第二氮化硅层具有压应力。
可选地，所述步骤2）中沉积第二氮化硅层时还进行Ge掺杂。
可选地，所述步骤3）中沉积氧化硅层时还进行Ge掺杂以形成掺Ge氧化硅层。
本发明还提供一种浅沟槽隔离结构，至少包括：
形成于半导体衬底的沟槽；
形成于沟槽底部的且具有应力的第二氮化硅层；
形成于所述第二氮化硅层及沟槽侧壁围成的区域、且上表面与所述半导体衬底上表面在同一平面上的氧化硅填充层。
可选地，所述浅沟槽隔离结构还包括形成于所述沟槽的侧壁及底部的垫层氧化层，其中，所述第二氮化硅层及氧化硅填充层形成于所述垫层氧化层上，且位于所述沟槽开口处的垫层氧化层的表面与所述的半导体衬底的上表面、及氧化硅填充层的上表面在同一平面。
可选地，所述氧化硅填充层包括上表面均与所述半导体衬底上表面在同一平面上的氧化硅层及经掺杂的氧化硅层，其中，所述氧化硅层形成于沟槽侧壁，所述经掺杂的氧化硅层形成于氧化硅层及第二氮化硅层所围成的区域。
可选地，所述浅沟槽隔离结构还包括形成于所述沟槽的侧壁及底部的垫层氧化层，其中，所述的第二氮化硅层、氧化硅层及经掺杂的氧化硅层形成于所述垫层氧化层上，且位于所述沟槽开口处的垫层氧化层的表面与所述半导体衬底的上表面、氧化硅层的上表面及经掺杂的氧化硅层的上表面在同一平面。
可选地，所述浅沟槽隔离结构用于NMOS，所述第二氮化硅层具有张应力。
可选地，所述第二氮化硅层形成有C掺杂。
可选地，所述浅沟槽隔离结构用于NMOS，所述经掺杂的氧化硅层为掺C氧化硅层。
可选地，所述浅沟槽隔离结构用于PMOS，所述第二氮化硅层具有压应力。
可选地，所述第二氮化硅层形成有Ge掺杂。
可选地，所述浅沟槽隔离结构用于PMOS，所述经掺杂的氧化硅层为掺Ge氧化硅层。
如上所述，本发明的浅沟槽隔离结构及其制备方法，具有以下有益效果：
区别于传统的采用纯氧化硅制备的浅沟槽隔离结构，本发明制备的浅沟槽隔离结构底部形成密度及硬度均大于氧化硅的且有具有张应力或压应力的第二氮化硅层，从而改变浅沟槽隔离结构的组分，以提高N型沟道的张应力或提高P型沟道的压应力；本发明的浅沟槽隔离结构的表面为氧化硅层而未残留第二氮化硅层，则在后续器件制备过程中，在该形成有浅沟槽隔离结构的半导体衬底表面制备多晶硅栅时，氧化硅层的存在防止第二氮化硅层与多晶硅栅相接触，此时，氧化硅层缓解了由于第二氮化硅层的应力使得浅沟槽隔离结构的表面凹凸不平，从而避免了第二氮化硅层与多晶硅栅相接触时引发的漏电流的增加。因此，本发明在未牺牲漏电流的情况下使沟道应力得到改善，进而提高载流子迁移率，以提高器件的工作电流，进而改善其工作特性。
附图说明
图1显示为本发明的浅沟槽隔离结构的制备方法的流程图。
图2至图10显示为本发明的浅沟槽隔离结构的制备方法中相应步骤对应的结构示意图，其中，图10还显示为本发明的浅沟槽隔离结构的结构示意图。
元件标号说明
1     半导体衬底
20    氧化硅填充层
2     氧化硅层
21    掺C氧化硅
31    第一氮化硅层
32    第二氮化硅层
4     沟槽
5     垫层氧化层
S1～S5步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图10。需要说明的是，以下具体实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
传统器件中采用现有的掺杂方法很难进一步提高在同样阈值电压时的工作电流，以使载流子迁移率、及沟道的工作电流达到下一代更小尺寸的器件中的技术要求，不过，通过调节沟道应力的角度，可以进一步提高载流子迁移率和沟道的工作电流。为了在更小尺寸的器件中进一步提高沟道的载流子迁移率，借助对浅沟槽隔离结构的改进以增强沟道应力，成为寻求增强器件载流子迁移率及沟道工作电流方面的新突破。
有鉴于此，本发明提供了一种浅沟槽隔离结构及其制备方法，区别于传统的采用纯氧化硅制备的浅沟槽隔离结构，本发明制备的浅沟槽隔离结构底部形成密度及硬度均大于氧化硅的且有具有张应力或压应力的第二氮化硅层，从而改变浅沟槽隔离结构的组分，以提高N型沟道的张应力或提高P型沟道的压应力；本发明的浅沟槽隔离结构的表面为氧化硅层而未残留第二氮化硅层，则在后续器件制备过程中，在该形成有浅沟槽隔离结构的半导体衬底表面制备多晶硅栅时，氧化硅层的存在防止第二氮化硅层与多晶硅栅相接触，此时，氧化硅层缓解了由于第二氮化硅层的应力使得浅沟槽隔离结构的表面凹凸不平，从而避免了本发明的第二氮化硅层与多晶硅栅相接触时引发的漏电流的增加。因此，本发明在未牺牲漏电流的情况下使沟道应力得到改善，进而提高载流子迁移率，以提高器件的工作电流，进而改善其工作特性。
以下将详细阐述本发明的浅沟槽隔离结构及其制备方法的实施方式，使本领域技术人员不需要创造性劳动即可理解本发明的浅沟槽隔离结构及其制备方法。
如图10所示，本发明提供一种浅沟槽隔离结构，至少包括：形成于半导体衬底1的沟槽（图10中未标注），形成于沟槽底部的且具有张应力或压应力的第二氮化硅层32，以及形成于所述第二氮化硅层32及沟槽侧壁围成的区域、且上表面与所述半导体衬底1上表面在同一平面上的氧化硅填充层20。其中，本发明所涉及的张应力或压应力是针对沟道（未图示）的张应力或压应力。
所述半导体衬底1的材料可为硅、硅锗、锗、绝缘层上硅(silicon oninsulator，SOI)、绝缘层上硅锗(silicon germanium on insulator，SGOI)或绝缘层上锗(germanium on insulator，GOI)，在本实施例中，优选所述半导体衬底1为硅。
所述第二氮化硅层32形成于沟槽底部，且具有张应力或压应力，以利于提高N型沟道或P型沟道的载流子迁移率，从而提高NMOS或PMOS的工作电流；进一步，所述第二氮化硅层32形成有C掺杂或Ge掺杂，可进一步提高所述第二氮化硅层32的张应力或压应力，其中，所述第二氮化硅层32中C掺杂的浓度范围为1E19～1E21cm-3，所述第二氮化硅层32中Ge掺杂的浓度范围为1E20～1E22cm-3。
需要说明的是，本发明的所述浅沟槽隔离结构可用于NMOS或PMOS，亦即N型金属氧化物半导体场效应晶体管(NMOSFET)或P型金属氧化物半导体场效应晶体管(PMOSFET)。
在本实施例中，所述浅沟槽隔离结构用于NMOS，所述第二氮化硅层32具有张应力，以利于提高N型沟道的载流子迁移率，从而提高NMOS的工作电流；且所述第二氮化硅层32中形成有C掺杂，可进一步提高所述第二氮化硅层32的张应力，优选所述第二氮化硅层32中C掺杂的浓度为5E20cm-3。但并不局限于此，在NMOS中，具有张应力的所述第二氮化硅层也可以不存在C掺杂。
在其他实施例中，当所述浅沟槽隔离结构用于PMOS时，所述第二氮化硅层具有压应力，以利于提高P型沟道的载流子迁移率，从而提高PMOS的工作电流；进一步，所述第二氮化硅层形成有Ge掺杂，可进一步提高所述第二氮化硅层的压应力，优选的，所述第二氮化硅层中Ge掺杂的浓度为5E21cm-3。但并不局限于此，在PMOS中，具有压应力的所述第二氮化硅层也可以不存在Ge掺杂。
所述氧化硅填充层20包括上表面均与所述半导体衬底1上表面在同一平面上的氧化硅层2及经掺杂的氧化硅层，其中，所述氧化硅层2形成于沟槽侧壁，所述经掺杂的氧化硅层形成于氧化硅层2及第二氮化硅层32所围成的区域。
进一步，所述浅沟槽隔离结构还包括形成于所述沟槽的侧壁及底部（亦即沟槽的内壁）的垫层氧化层5（liner oxide）作为缓冲层，以修复所述沟槽表面的缺陷避免漏电流增大，同时，所述垫层氧化层5还可以防止所述沟槽开口拐角处尖端放电等。其中，所述的第二氮化硅层32、氧化硅填充层20均形成于所述垫层氧化层5上，且位于所述沟槽开口处的垫层氧化层5的表面与所述的半导体衬底1的上表面、及氧化硅填充层20的上表面均在同一平面。所述垫层氧化层5至少包括氧化硅。
在本实施例中，所述浅沟槽隔离结构包括垫层氧化层5，且所述氧化硅填充层20包括氧化硅层2及经掺杂的氧化硅层，此时，所述的第二氮化硅层32、氧化硅层2及经掺杂的氧化硅层均形成于所述垫层氧化层5上，且位于所述沟槽开口处的垫层氧化层5的表面与所述的半导体衬底1的上表面、氧化硅层2的上表面及经掺杂的氧化硅层的上表面均在同一平面。
需要说明的是，本发明的所述浅沟槽隔离结构可用于NMOS或PMOS，亦即N型金属氧化物半导体场效应晶体管(NMOSFET)或P型金属氧化物半导体场效应晶体管(PMOSFET)。
在本实施例中，所述浅沟槽隔离结构用于NMOS，则所述经掺杂的氧化硅层为掺C氧化硅层21，其中，所述掺C氧化硅层21中C掺杂的浓度范围为1E19～1E21cm-3，优选的，所述掺C氧化硅层21中C掺杂的浓度为5E20cm-3。
在其他实施例中，当所述浅沟槽隔离结构用于PMOS，且所述氧化硅填充层还包括氧化硅层及经掺杂的氧化硅层时，所述经掺杂的氧化硅层为掺Ge氧化硅层，其中，所述掺Ge氧化硅层中Ge掺杂的浓度范围为1E20～1E22cm-3，优选的，所述掺Ge氧化硅层中Ge掺杂的浓度为5E20cm-3。
本发明的浅沟槽隔离结构底部形成密度及硬度均大于氧化硅的且有具有张应力或压应力的第二氮化硅层，从而改变浅沟槽隔离结构的组分，使浅沟槽隔离结构的材料为具有收缩性或膨胀性的材料，以提高N型沟道的张应力或提高P型沟道的压应力。
具体地，当浅沟槽隔离结构用于NMOS，所述浅沟槽隔离结构包括具有张应力的第二氮化硅层、以及形成于该第二氮化硅层上氧化硅填充层，所述第二氮化硅层使形成浅沟槽隔离结构的材料具有收缩性，从而提高了N型沟道的张应力；进一步，所述第二氮化硅层还形成有C掺杂，更进一步，所述氧化硅填充层还包含掺C氧化硅，均使形成浅沟槽隔离结构的材料具有更强的收缩性，进一步提高N型沟道的张应力；
当浅沟槽隔离结构用于PMOS，所述浅沟槽隔离结构包括具有压应力的第二氮化硅层、以及形成于该第二氮化硅层上氧化硅填充层，所述第二氮化硅层使形成浅沟槽隔离结构的材料具有膨胀性，从而提高了P型沟道的压应力；进一步，所述第二氮化硅层还形成有Ge掺杂，更进一步，所述氧化硅填充层还包含掺Ge氧化硅，均使形成浅沟槽隔离结构的材料具有更强的膨胀性，进一步提高P型沟道的压应力。
进一步，本发明的浅沟槽隔离结构的表面为氧化硅填充层而未残留第二氮化硅层，该氧化硅填充层的存在防止第二氮化硅层与后续所需的多晶硅栅相接触，此时，氧化硅层缓解了由于第二氮化硅层的应力使得浅沟槽隔离结构的表面凹凸不平，从而避免了第二氮化硅层与多晶硅栅相接触时引发的漏电流的增加。
因此，本发明在未牺牲漏电流的情况下使沟道应力得到改善，进而提高载流子迁移率，以提高器件的工作电流，进而改善其工作特性。
如图1至图10所示，本发明还提供一种制备上述浅沟槽隔离结构的制备方法，所述制备方法至少包括以下步骤：
首先执行步骤1），如图1中步骤S1、图2及图3所示，提供一半导体衬底1，自下而上依次在所述半导体衬底1上形成氧化硅层2及第一氮化硅层31，而后，依次刻蚀所述第一氮化硅层31、氧化硅层2及半导体衬底1以形成位于半导体衬底的沟槽4。其中，所述半导体衬底1的材料可为硅、硅锗、锗、绝缘层上硅(silicon oninsulator，SOI)、绝缘层上硅锗(silicongermanium on insulator，SGOI)或绝缘层上锗(germanium on insulator，GOI)，在本实施例中，优选所述半导体衬底1为硅；所述步骤1）中的氧化硅层的厚度范围为100～400埃，在本实施例中，优选所述步骤1）中的氧化硅层的厚度范围为200埃；所述步骤1）中沟槽4的开口宽度范围通过光刻时的掩膜版窗口宽度及刻蚀形成沟槽时的刻蚀气压及时间决定。
需要说明的是，步骤1）中的所述刻蚀包括湿法刻蚀或干法刻蚀，其中，所述干法刻蚀至少包括反应离子刻蚀（RIE）、感应耦合等离子体刻蚀（ICP）或高浓度等离子体刻蚀（HDP）中的任意一种；湿法刻蚀所述第一氮化硅层31采用的溶液至少包括H3PO4溶液；湿法刻蚀所述氧化硅层2采用的溶液至少包括缓冲蚀刻液（Buffered Oxide Etch，BOE）、氢卤酸或醋酸溶液中的任意一种，其中，所述氢卤酸至少包括氢氟酸（HF）或氢溴酸；湿法刻蚀所述半导体衬底1采用的溶液至少包括氢氟酸（HF），在本实施例中，刻蚀所述第一氮化硅层31、氧化硅层2及半导体衬底1采用高浓度等离子体刻蚀（HDP），但并不局限于刻蚀三者一定采用相同的刻蚀方法，在不同其他实施例中，三者的刻蚀液可以采用不相同的方法。接着执行步骤2）。
在步骤2）中，如图1中步骤S2及图5所示，通过在沉积过程中调整氮的比例，在步骤1）获得的结构表面沉积形成具有张应力或压应力的第二氮化硅层32，此时，所述第二氮化硅层32并未将沟槽4填充满。
需要特别指出的是，本发明所涉及的张应力或压应力是针对沟道（未图示）的张应力或压应力；本发明所涉及的沉积方法至少包括物理气相沉积（PVD）或化学气相沉积（CVD），本实施例中均优选化学气相沉积，但并不局限于此，本发明并未限定各步骤中沉积方法是否均采用一致的沉积方法。
需要指出的是，如图4所示，在本实施例中，在步骤2）沉积形成第二氮化硅层32之前还包括在所述沟槽4的侧壁及底部（亦即所述沟槽4的内壁）形成垫层氧化层5（liner oxide）的步骤，其中，所述垫层氧化层5作为缓冲层，以修复所述沟槽4表面的缺陷避免漏电流增大，同时，所述垫层氧化层5还可以防止所述沟槽4开口拐角处尖端放电等。此时，如图5所示，本实施例的步骤2）形成的第二氮化硅层32中，位于沟槽内的部分第二氮化硅层32形成于所述垫层氧化层5上。
需要说明的是，本发明的所述浅沟槽隔离结构可用于NMOS或PMOS，亦即N型金属氧化物半导体场效应晶体管(NMOSFET)或P型金属氧化物半导体场效应晶体管(PMOSFET)。
在本实施例中，所述浅沟槽隔离结构用于NMOS：所述步骤2）中沉积形成具有张应力的第二氮化硅层32；进一步，所述步骤2）中沉积第二氮化硅层32时，还进行C掺杂以提高N型沟道的张应力，所述C掺杂是指沉积形成第二氮化硅层32时在C的气氛下进行或对沉积形成的第二氮化硅层32进行C离子注入，在本实施例中，对第二氮化硅层32的C掺杂采用离子注入的方法，其中，所述C掺杂的离子注入剂量范围为2E14～5E15cm-2，优选该注入剂量为2.6E15cm-2，所述C掺杂的离子注入能量范围为3～10KeV，优选该注入能量为6.5KeV。在另一实施例中，对第二氮化硅层的C掺杂采用在C的气氛下进行的方法时，形成的所述第二氮化硅层中C掺杂的浓度范围为1E19～1E21cm-3。但并不局限于此，所述浅沟槽隔离结构用于NMOS时，所述步骤2）中沉积第二氮化硅层时也可以不进行C掺杂。
在其他实施例中，当所述浅沟槽隔离结构用于PMOS时：所述步骤2）中沉积具有压应力的第二氮化硅层，进一步，所述步骤2）中沉积第二氮化硅层时，还可以进行Ge掺杂以提高P型沟道的压应力，所述Ge掺杂是指沉积形成第二氮化硅层时在Ge的气氛下进行或对沉积形成的第二氮化硅层进行Ge离子注入，其中，所述Ge掺杂的离子注入剂量范围为5E14～1E16cm-2，可优选该注入剂量为5.4E15cm-2，所述Ge掺杂的离子注入能量范围为10～50KeV，可优选该注入能量为30KeV。在另一实施例中，对第二氮化硅层的Ge掺杂采用在Ge的气氛下进行的方法时，形成的所述第二氮化硅层中Ge掺杂的浓度范围为1E20～1E22cm-3。但并不局限于步骤2）中沉积第二氮化硅层时一定进行Ge掺杂，在不同的实施例中，所述步骤2）中沉积第二氮化硅层时也可以不进行Ge掺杂。接着执行步骤3）。
在步骤3）中，如图1中步骤S3、图6及图7所示，在步骤2）获得的结构表面沉积氧化硅层2并填充满所述沟槽4，而后进行平坦化处理直至暴露位于沟槽4外的第二氮化硅层32。其中，所述平坦化处理至少包括化学机械抛光。
在本实施例中，如图6及图7所示，所述浅沟槽隔离结构用于NMOS：所述步骤3）中沉积氧化硅层2时还进行C掺杂，以形成掺C氧化硅层21（为经掺杂的氧化硅层中的一种），从而进一步提高N型沟道的张应力，其中，所述C掺杂是指沉积形成氧化硅层2时在C的气氛下进行或对沉积形成的氧化硅层2进行C离子注入，在本实施例中，对氧化硅层2的C掺杂采用离子注入的方法，其中，所述C掺杂的离子注入剂量范围为2E14～5E15cm-2，优选该注入剂量为2.6E15cm-2，所述C掺杂的离子注入能量范围为3～10KeV，优选该注入能量为6.5KeV。在另一实施例中，对氧化硅层的C掺杂采用在C的气氛下进行的方法时，形成的所述氧化硅层中C掺杂的浓度范围为1E19～1E21cm-3。但并不局限于此，所述浅沟槽隔离结构用于NMOS时，所述步骤3）中沉积氧化硅层时也可以不进行C掺杂。
需要说明的是，由于氧化硅原子量大于Si衬底，因此一般氧化硅材料填充的浅沟槽隔离结构对沟道为压应力，本实施例的浅沟槽隔离结构用于NMOS，则形成于第二氮化硅层32上的氧化硅层中存在掺C氧化硅21的目的是为了缓解氧化硅对沟道产生的压应力，亦即C掺杂后压应力的减小相当于张应力提高，以有利于本发明的沟道张应力的提高，进而提高载流子迁移率。
在其他实施例中，当所述浅沟槽隔离结构用于PMOS时：所述步骤3）中沉积氧化硅层时还进行Ge掺杂，以形成掺Ge氧化硅层（为经掺杂的氧化硅层中的一种），从而进一步提高P型沟道的压应力，其中，所述Ge掺杂是指沉积形成沉积氧化硅层时在Ge的气氛下进行或对沉积形成的氧化硅层2进行Ge离子注入，其中，形成步骤3）中氧化硅层时所述Ge掺杂的离子注入剂量范围为5E14～1E16cm-2，优选该注入剂量为5.4E15cm-2，形成步骤3）中氧化硅层时所述Ge掺杂的离子注入能量范围为10～50KeV，优选该注入能量为30KeV。在另一实施例中，对氧化硅层的Ge掺杂采用在Ge的气氛下进行的方法时，形成的所述氧化硅层中Ge掺杂的浓度范围为1E20～1E22cm-3。但并不局限于步骤3）中沉积氧化硅层时一定进行Ge掺杂，在不同的实施例中，所述步骤3）中沉积氧化硅层时也可以不进行Ge掺杂。接着执行步骤4）。
在步骤4）中，如图1中步骤S4及图8所示，采用湿法或干法刻蚀，去除部分所述第二氮化硅层32及全部的第一氮化硅层31直至暴露所述沟槽4外的半导体衬底1表面及沟槽4开口处的侧壁，此时，保留位于所述沟槽4底部且位于沟槽内氧化硅层之下的第二氮化硅层32，在本实施例中，被保留的第二氮化硅层32位于所述沟槽4底部且位于沟槽4内的掺C氧化硅层21之下，且所述沟槽4的开口处未残留第二氮化硅层32。其中，步骤4）中的所述湿法刻蚀采用的溶液至少包括H3PO4溶液；所述干法刻蚀至少包括反应离子刻蚀（RIE）、感应耦合等离子体刻蚀（ICP）或高浓度等离子体刻蚀（HDP）中的任意一种，在本实施例中，优选反应离子刻蚀。接着执行步骤5）。
在步骤5）中，如图1中步骤S5、图9及图10所示，在步骤4）获得的结构表面沉积氧化硅层2并填充满所述沟槽4，而后进行平坦化处理直至暴露沟槽外的半导体衬底1表面，且经过退火工艺之后，形成浅沟槽隔离结构，其中，所述平坦化处理至少包括化学机械抛光。
需要说明的是，如图9所示，在本实施例的步骤5）进行平坦化处理之前，沉积所述氧化硅层2填充满沟槽4的同时，该步骤5）中沉积的氧化层2还覆盖于位于沟槽4内的掺C氧化硅层21上。
其中，在图10中，上表面在同一平面上的氧化硅层2及经掺杂的氧化硅层与所述半导体衬底1上表面在同一平面上，且所述氧化硅层2及经掺杂的氧化硅层形成氧化硅填充层20，其中，所述经掺杂的氧化硅层包括掺C氧化硅层21或掺Ge氧化硅层，在本实施例中，所述浅沟槽隔离结构用于NMOS，则经掺杂的氧化硅层为掺C氧化硅层21。
综上所述，本发明的浅沟槽隔离结构及其制备方法，区别于传统的采用纯氧化硅制备的浅沟槽隔离结构，本发明制备的浅沟槽隔离结构底部形成密度及硬度均大于氧化硅的且有具有张应力或压应力的第二氮化硅层，从而改变浅沟槽隔离结构的组分，使浅沟槽隔离结构的材料为具有收缩性或膨胀性的材料，以提高N型沟道的张应力或提高P型沟道的压应力。
具体地，当本发明的浅沟槽隔离结构用于NMOS中时，形成浅沟槽隔离结构的材料具有收缩性，从而提高了N型沟道的张应力；当本发明的浅沟槽隔离结构用于PMOS中时，形成浅沟槽隔离结构的材料具有膨胀性，从而提高了P型沟道的压应力。
进一步，本发明的浅沟槽隔离结构的表面为氧化硅层而未残留第二氮化硅层，则在后续器件制备过程中，在该形成有浅沟槽隔离结构的半导体衬底表面制备多晶硅栅时，氧化硅层的存在防止第二氮化硅层与多晶硅栅相接触，此时，氧化硅层缓解了由于第二氮化硅层的应力使得浅沟槽隔离结构的表面凹凸不平，从而避免了第二氮化硅层与多晶硅栅相接触时引发的漏电流的增加。
因此，本发明在未牺牲漏电流的情况下使沟道应力得到改善，进而提高载流子迁移率，以提高器件的工作电流，进而改善其工作特性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (18)

1.一种浅沟槽隔离结构的制备方法，其特征在于，所述制备方法至少包括以下步骤：
1）提供一半导体衬底，自下而上依次在所述半导体衬底上形成氧化硅层及第一氮化硅层，依次刻蚀所述第一氮化硅层、氧化硅层及半导体衬底以形成位于半导体衬底的沟槽；
2）沉积具有应力的第二氮化硅层；
3）沉积氧化硅层并填充满所述沟槽，而后进行平坦化处理直至暴露位于沟槽外的第二氮化硅层；
4）去除部分所述第二氮化硅层及全部的第一氮化硅层直至暴露所述沟槽外的半导体衬底表面及沟槽开口处的侧壁，保留位于所述沟槽底部且位于沟槽内氧化硅层之下的第二氮化硅层；
5）沉积氧化硅层并填充满所述沟槽，而后进行平坦化处理直至暴露沟槽外的半导体衬底表面。
2.根据权利要求1所述的浅沟槽隔离结构的制备方法，其特征在于：在步骤2）沉积第二氮化硅层之前还包括在所述沟槽的侧壁及底部形成垫层氧化层的步骤。
3.根据权利要求1或2所述的浅沟槽隔离结构的制备方法，其特征在于：所述浅沟槽隔离结构用于NMOS，所述步骤2）中沉积的第二氮化硅层具有张应力。
4.根据权利要求3所述的浅沟槽隔离结构的制备方法，其特征在于：所述步骤2）中沉积第二氮化硅层时还进行C掺杂。
5.根据权利要求3所述的浅沟槽隔离结构的制备方法，其特征在于：所述步骤3）中沉积氧化硅层时还进行C掺杂以形成掺C氧化硅层。
6.根据权利要求1或2所述的浅沟槽隔离结构的制备方法，其特征在于：所述浅沟槽隔离结构用于PMOS，所述步骤2）中沉积的第二氮化硅层具有压应力。
7.根据权利要求6所述的浅沟槽隔离结构的制备方法，其特征在于：所述步骤2）中沉积第二氮化硅层时还进行Ge掺杂。
8.根据权利要求6所述的浅沟槽隔离结构的制备方法，其特征在于：所述步骤3）中沉积氧化硅层时还进行Ge掺杂以形成掺Ge氧化硅层。
9.一种浅沟槽隔离结构，其特征在于，至少包括：
形成于半导体衬底的沟槽；
形成于沟槽底部的且具有应力的第二氮化硅层；
形成于所述第二氮化硅层及沟槽侧壁围成的区域、且上表面与所述半导体衬底上表面在同一平面上的氧化硅填充层。
10.根据权利要求9所述的浅沟槽隔离结构，其特征在于：所述浅沟槽隔离结构还包括形成于所述沟槽的侧壁及底部的垫层氧化层，其中，所述第二氮化硅层及氧化硅填充层形成于所述垫层氧化层上，且位于所述沟槽开口处的垫层氧化层的表面与所述的半导体衬底的上表面、及氧化硅填充层的上表面在同一平面。
11.根据权利要求9所述的浅沟槽隔离结构，其特征在于：所述氧化硅填充层包括上表面均与所述半导体衬底上表面在同一平面上的氧化硅层及经掺杂的氧化硅层，其中，所述氧化硅层形成于沟槽侧壁，所述经掺杂的氧化硅层形成于氧化硅层及第二氮化硅层所围成的区域。
12.根据权利要求11所述的浅沟槽隔离结构，其特征在于：所述浅沟槽隔离结构还包括形成于所述沟槽的侧壁及底部的垫层氧化层，其中，所述的第二氮化硅层、氧化硅层及经掺杂的氧化硅层形成于所述垫层氧化层上，且位于所述沟槽开口处的垫层氧化层的表面与所述半导体衬底的上表面、氧化硅层的上表面及经掺杂的氧化硅层的上表面在同一平面。
13.根据权利要求9至12中的任意一项所述的浅沟槽隔离结构，其特征在于：所述浅沟槽隔离结构用于NMOS，所述第二氮化硅层具有张应力。
14.根据权利要求13的浅沟槽隔离结构，其特征在于：所述第二氮化硅层形成有C掺杂。
15.根据权利要求11或12所述的浅沟槽隔离结构，其特征在于：所述浅沟槽隔离结构用于NMOS，所述经掺杂的氧化硅层为掺C氧化硅层。
16.根据权利要求9至12中的任意一项所述的浅沟槽隔离结构，其特征在于：所述浅沟槽隔离结构用于PMOS，所述第二氮化硅层具有压应力。
17.根据权利要求16的浅沟槽隔离结构，其特征在于：所述第二氮化硅层形成有Ge掺杂。
18.根据权利要求11或12所述的浅沟槽隔离结构，其特征在于：所述浅沟槽隔离结构用于PMOS，所述经掺杂的氧化硅层为掺Ge氧化硅层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022068301A1 (zh) * 2020-09-29 2022-04-07 长鑫存储技术有限公司 一种半导体结构及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040126990A1 (en) * 2002-12-26 2004-07-01 Fujitsu Limited Semiconductor device having STI without divot its manufacture
US20050073022A1 (en) * 2001-12-10 2005-04-07 Karlsson Olov B. Shallow trench isolation (STI) region with high-K liner and method of formation
US20080150037A1 (en) * 2006-12-24 2008-06-26 Chartered Semiconductor Manufacturing, Ltd Selective STI Stress Relaxation Through Ion Implantation
CN101536175A (zh) * 2006-09-29 2009-09-16 先进微装置公司 包括引发不同类型应变的隔离沟槽的半导体器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050073022A1 (en) * 2001-12-10 2005-04-07 Karlsson Olov B. Shallow trench isolation (STI) region with high-K liner and method of formation
US20040126990A1 (en) * 2002-12-26 2004-07-01 Fujitsu Limited Semiconductor device having STI without divot its manufacture
CN101536175A (zh) * 2006-09-29 2009-09-16 先进微装置公司 包括引发不同类型应变的隔离沟槽的半导体器件
US20080150037A1 (en) * 2006-12-24 2008-06-26 Chartered Semiconductor Manufacturing, Ltd Selective STI Stress Relaxation Through Ion Implantation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022068301A1 (zh) * 2020-09-29 2022-04-07 长鑫存储技术有限公司 一种半导体结构及其制造方法

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