CN102598244B - 具有增强的迁移率沟道的混合双box背栅绝缘体上硅晶片 - Google Patents

具有增强的迁移率沟道的混合双box背栅绝缘体上硅晶片 Download PDF

Info

Publication number
CN102598244B
CN102598244B CN201080048967.7A CN201080048967A CN102598244B CN 102598244 B CN102598244 B CN 102598244B CN 201080048967 A CN201080048967 A CN 201080048967A CN 102598244 B CN102598244 B CN 102598244B
Authority
CN
China
Prior art keywords
layer
insulating barrier
silicon
substrate
mixing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201080048967.7A
Other languages
English (en)
Other versions
CN102598244A (zh
Inventor
Q·C·欧阳
R·H·德纳德
J-B·瑶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN102598244A publication Critical patent/CN102598244A/zh
Application granted granted Critical
Publication of CN102598244B publication Critical patent/CN102598244B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials

Abstract

一种用于集成电路器件的半导体晶片结构，包括块状衬底；在该块状衬底上形成的下绝缘层；在该下绝缘层上形成的导电背栅层；在该背栅层上形成的上绝缘层；以及在该上绝缘层上形成的混合绝缘体上半导体层，该混合绝缘体上半导体层包括具有第一晶向的第一部分和具有第二晶向的第二部分。

Description

具有增强的迁移率沟道的混合双BOX背栅绝缘体上硅晶片
技术领域
本发明总体上涉及半导体器件制造技术，并且更特别地，涉及制造具有增强的迁移率沟道的混合双掩埋氧化物(BOX)、背栅(DBBG)极薄绝缘体上硅(ETSOI)晶片。
背景技术
全耗尽型晶体管器件对于器件小型化而言是必不可少的。具有背栅控制的极薄SOI(ETSOI)互补型金属氧化物半导体(CMOS)晶体管已经在减小短沟道效应(SCE)、减小归因于主体掺杂波动的阈值电压(Vt)变化性以及使用背栅电压调节/调谐阈值方面展现了优势。然而，此类背栅的ETSOI器件的驱动电流由于在此类薄硅(Si)区域中的相对低的载流子迁移率而是受限的。虽然可以应用诸如应用应力接触区(CA)衬垫之类的某些应力技术来改进载流子迁移率，但归因于极薄Si层，仍然难于在源极/漏极区中形成嵌入的SiGe。
发明内容
在一个示例性实施方式中，一种用于集成电路器件的半导体晶片结构包括：块状衬底；在该块状衬底上形成的下绝缘层；在该下绝缘层上形成的导电背栅层；在该背栅层上形成的上绝缘层；以及在该上绝缘层上形成的混合绝缘体上半导体层，该混合绝缘体上半导体层包括具有第一晶向的第一部分和具有第二晶向的第二部分。
在另一个实施方式中，一种形成用于集成电路器件的半导体晶片结构的方法包括：形成第一衬底部分，该第一衬底部分进一步包括具有第一晶向部分和第二晶向部分的混合块状衬底，在该混合块状衬底上形成牺牲层，在该牺牲层上形成混合半导体层，在该混合半导体层上形成第一绝缘层，在该第一绝缘层之上形成导电层，以及在该导电层上形成适合于键合另一绝缘层的第二绝缘层；形成第二衬底部分，该第二衬底部分具有块状衬底和在该第二块状衬底上形成的第三绝缘层；将该第二衬底部分键合到该第一衬底部分以便限定该第二绝缘层和该第三绝缘层之间的键合界面；在该混合块状衬底或者该牺牲层内的位置处分离所得到的键合的结构并且移除该混合块状衬底的任何剩余部分；以及移除该牺牲层的任何剩余部分以便限定混合双掩埋绝缘体背栅绝缘体上半导体晶片结构，其中该第一绝缘层构成上绝缘层，键合的第二绝缘层和第三绝缘层一起构成下绝缘层，该混合半导体层构成具有该第一晶向部分和该第二晶向部分的混合绝缘体上半导体层，该导电层构成背栅层，以及该块状衬底构成该混合双掩埋绝缘体背栅绝缘体上半导体晶片结构的块状衬底。
在另一个实施方式中，一种形成用于集成电路器件的混合双掩埋氧化物(BOX)、背栅(DBBG)绝缘体上半导体(SOI)晶片结构的方法包括：形成第一衬底部分，该第一衬底部分进一步包括具有(100)晶向部分和(110)晶向部分的混合块状硅衬底，在该混合块状硅衬底上外延生长的牺牲硅锗(SiGe)层，在该牺牲层上生长的混合硅层，该混合硅层还具有对应于该混合块状硅衬底的(100)晶向部分和(110)晶向部分，在该混合硅层上热生长或者沉积的第一氧化物层，在该第一氧化物层上沉积的蚀刻停止层，在该蚀刻停止层上形成的导电背栅层，以及在该背栅层上热生长或者沉积的第二氧化物层；形成第二衬底部分，该第二衬底部分具有块状硅衬底以及在该第二块状衬底上热生长或者沉积的第三氧化物层；植入氢物种，该氢物种穿过该第二氧化物层、该导电背栅层、该蚀刻停止层、该第一氧化物层和该硅层，在该牺牲SiGe层内或超过该牺牲SiGe层停止；将该第二衬底部分键合到该第一衬底部分以便限定该第二氧化物层和该第三氧化物层之间的键合界面；执行第一退火过程以增强该第二氧化物层和该第三氧化物层之间的氧化物到氧化物键合；以比该第一退火过程更高的温度执行第二退火过程以便创建对应于该氢物种的位置的连接空隙的前面；沿着该空隙前面分离该键合的结构；以及移除该混合硅层上的该牺牲SiGe层和该混合块状硅衬底的任何剩余部分以便限定该混合DBBG SOI晶片结构，其中该第一氧化物层和该蚀刻停止层构成上BOX，该键合的第二氧化物层和第三氧化物层一起构成下BOX，该混合硅层构成混合SOI层，该背栅层布置在该上BOX和该下BOX之间，以及该块状硅衬底构成该混合DBBG SOI晶片结构的块状衬底。
附图说明
参照示例性附图，其中在若干附图中对同样的元素编号相同，在附图中：
图1-图15是图示了根据本发明的实施方式的形成具有增强的迁移率沟道的混合、背栅、极薄绝缘体上硅(ETSOI)晶片结构的方法的各种剖面图，其中特别地：
图1和图2图示了形成用于混合ETSOI结构的第一衬底部分；
图3图示了植入到第一衬底部分的牺牲硅锗(SiGe)层中的氢物种；
图4图示了形成用于混合ETSOI结构的第二衬底部分；
图5图示了第一衬底部分到第二衬底部分的键合；
图6图示了形成键合的结构的牺牲SiGe层中的断裂前面的退火过程；
图7图示了在牺牲SiGe层处的分离之后，移除键合的结构的顶部；
图8图示了在晶片分离之后，键合的结构的剩余底部和剩余牺牲SiGe层；
图9图示了在移除剩余牺牲SiGe层以及最终的键合退火过程之后，所得到的混合ETSOI晶片结构；
图10-图15图示了在前栅形成之前，用于混合ETSOI晶片结构的随后的自对准双倍深度浅沟槽隔离工艺；以及
图16-图22图示了根据本发明的另外的实施方式的，将一个晶向的SOI层替换为相同晶向的不同半导体材料以提供附加的沟道应变的进一步的器件处理。
具体实施方式
在此公开了用于针对NFET器件和PFET器件两者具有增强的迁移率沟道的半导体器件的混合、背栅的ETSOI晶片结构。混合ETSOI晶片结构包括用于NFET器件的极薄的、(100)晶向的半导体材料(例如，Si)以及用于PFET器件的极薄的、(110)晶向的半导体材料(例如，Si、SiGe或者Ge)，这两者的区域都包括用于背栅绝缘的第二掩埋氧化物和薄背栅电介质。这时，电子迁移率在(100)材料中最高而空穴迁移率在(110)材料中最高。此外，随后可以应用诸如应力CA衬垫形成、应力记忆技术(SMT)之类的应力技术或者施加由金属栅极引起的应力。因此，通过ETSOI中的增强了迁移率的沟道结合双BOX SOI实现了改进的器件性能，从而支持完全介电隔离的背栅。这转而可以减小前栅到背栅的覆盖电容，并且减小功耗。
应当理解，虽然诸如“BOX”和“SOI”之类的术语源自本领域中限定某些材料(例如，氧化物、硅)的具体首字母缩写词，但此类术语可以一般性地应用于诸如绝缘体和半导体之类的其他材料。也就是说，SOI也可以描述除绝缘体上硅之外的其他半导体，而BOX可以指代除氧化物之外的其他掩埋绝缘体材料。
现在总体上参照附图，图1图示了形成第一衬底部分100，其中具有(100)Si部分102和(110)Si部分102’的制备的混合块状衬底101具有在其上沉积的、按照约10-35％的示例性Ge浓度的牺牲硅锗(SiGe)层104(例如，厚度为5-1000纳米(nm))。可以通过直接硅键合(DSB)或者通过利用具有(100)Si和(110)Si模板的晶片的混合定向技术键合(HOT B)制备混合块状衬底101。牺牲SiGe层104在混合块状衬底101的(100)Si部分102之上具有(100)晶向，而在(110)部分102’之上具有(110)晶向。
牺牲SiGe层104之后继而是将最终形成双BOX结构的混合SOI层的外延生长的硅的薄层(例如，约5-50nm)。再次，与混合块状衬底101的模式相一致，混合SOI层包括(100)晶体部分106和(110)晶体部分106’。可以按照与SiGe层104相同的处理步骤形成混合SOI层106/106’(例如，通过在完成SiGe层形成之后关掉Ge气源)。
继而，在混合SOI层106/106’的顶部热生长或沉积相对薄(例如，约5-20nm)的氧化物层108。可以例如以约600-800℃的温度热生长或沉积氧化物层108。如图1中进一步示出的，在氧化物层108上以约5-10nm的厚度沉积蚀刻停止层110。
蚀刻停止层110是如下绝缘体，该绝缘体可以是高介电常数(高K)材料，诸如例如SiN、HfO2、HfSiO2、Al2O3等。如在此使用的，“高K”材料可以指代具有基本上大于4.0的介电常数的任何材料。继而，在高K蚀刻停止层110上沉积厚度约为20-100nm的背栅材料(例如，非晶硅、掺杂或非掺杂多晶硅、金属、金属硅化物、金属氮化物等)的导电层112。
在图2中，在背栅层112上热生长或者沉积另一氧化物层114(例如，约10-100nm)，其限定随后的氧化物键合界面。继而，如图3中所示，执行氢植入步骤(如箭头所示)以便在SiGe层104内或超过该SiGe层104插入氢物种层。这可以例如使用在美国专利5,374,564中描述的公知的工艺实现。为了防止损坏混合SOI层106/106’，氢物种植入条件应当是这样的，其使得物种在诸如SiGe层104中的适当位置处停止或达到峰值，如图3中由植入区域116所示。
接下来参照图4，其示出了形成第二衬底部分200，其中块状硅衬底202具有在其上热生长或沉积的氧化物层204(例如，厚度为10-100纳米(nm))。图5图示了第一衬底部分100到第二衬底部分200的键合，其中第一衬底部分100的沉积的氧化物层114通过氧化物到氧化物键合键合到第二衬底部分200的氧化物层204。因此，键合的层114和204组合以限定用于双BOX衬底的下BOX层。执行第一退火过程(例如，以约300℃)以便增强层114和204之间的键合界面。
继而，如图6中所示，该结构经受第二退火过程(以比第一退火过程更高的温度，例如，以约400℃)以便使得氢物种形成SiGe层104内的氢化物区域的连接空隙602的前面。该结构继而如图7中所示沿着该前面断裂。继而，移除包括混合块状衬底101和SiGe层104的一部分的顶部，留下如图8中所示的结构，其中在晶片分离之后留下SiGe层104的一部分。再次，应当理解，当在图3的植入过程期间，植入区域116被大体上限定为超过SiGe层104并且进入混合块状衬底101的情况下，沿着图7中的前面的分离将会在混合块状衬底101内描绘，并且混合块状衬底101的一部分将保持在图8中示出的结构的顶部。
接下来，例如通过抛光或者通过关于硅的选择性的湿蚀刻(例如，四甲基氢氧化铵(TMAH)蚀刻)移除混合块状衬底101的任何剩余部分，并且使用诸如热Huang A类型溶液(NH4OH:H2O2:H2O)之类的关于SiGe的选择性蚀刻来移除剩余的SiGe层104。继而，执行另一退火过程(以比第二退火过程更高的温度，例如，以约800-1000℃)以进一步增强氧化物到氧化物键合。如图9中所示，这使得混合双BOX背栅结构900具有块状衬底202、衬底202之上的下BOX层902(其中具有氧化物键合界面)、下BOX层902之上的导电背栅层112、导电背栅层112之上的蚀刻停止层110、高K蚀刻停止层110之上的上BOX层108以及上BOX层108之上的混合SOI层106/106’。此外，按照以下方式形成混合DBBG SOI结构900，该方式使得事先无需昂贵的SOI起始衬底，并且剩余的混合SOI层106/106’以及介电层108和110的厚度都得到了很好的控制。导电背栅层112之上的蚀刻停止层110提供了与随后的针对背栅和有源区两者的双倍深度浅沟槽隔离(STI)制造工艺的干蚀刻和湿蚀刻隔离，并且充当针对随后的器件操作的漏电屏障。
如图9中所示的混合DBBG SOI结构900可以在随后的双倍深度、自对准STI形成工艺中使用，在该工艺中例如可以由给定晶向类型SOI层内的浅STI区域对晶体管区进行限定和介电隔离(例如，隔离(100)SOI层106内的NFET)，并且可以由穿过背栅层的更深STI区域限定针对个体晶体管或者晶体管群组的功能介电隔离背栅(例如，隔离针对层112中的背栅阱区以及隔离来自(110)SOI层106’中的PFET的(100)SOI层106中的NFET)。
现在参照图10，其示出了在对硬掩膜层1002的图案化之后的混合DBBG SOI结构，其可以包括高密度等离子体(HDP)沉积氧化物层和SiN层1006，从而限定用于晶体管器件隔离的浅STI凹陷1008。在这个层级限定的一个或者多个STI凹陷1008的部分还将限定背栅层级的下STI凹陷和更深的STI凹陷，其转而将被自对准到SOI层级的对应的更浅的STI凹陷。
继而穿过混合SOI层106/106’和上BOX层108蚀刻浅凹陷STI图案，并在蚀刻停止层110上停止，如图11中所示。继而，使用光电抗蚀剂层1102覆盖该器件的有源区，随后对该抗蚀剂进行暴露和选择性移除，以暴露待形成更深的背栅层级STI凹陷处的一个或者多个浅STI凹陷1008的一部分。在所例示的示例性实施方式中，暴露(100)SOI层106和(110)SOI层106’之间的浅STI凹陷1008以用于图11中的进一步的蚀刻。
继而，如图12中所示，通过如下蚀刻限定更深的背栅层级STI凹陷，该蚀刻从蚀刻停止层110开始(使用关于SOI层级更浅STI蚀刻的分离蚀刻化学)，穿过背栅层112(再次改变蚀刻化学)，并且在下BOX 902上或下BOX 902中停止。从而限定针对背栅层级STI的更深的凹陷1202。
浅(1008)和深(1202)STI凹陷两者都填充有诸如HDP氧化物之类的介电材料的沉积。具有其他绝缘材料的附加层也可以包括在STI填充中。图13示出了在STI填充工艺之后的图12中的结构。继而，用高温退火过程(例如，以1000℃)处理晶片，以使得待处理的用于随后的化学机械抛光(CMP)的沉积的STI填充材料呈现致密化。通过化学机械抛光(CMP)将沉积的STI填充材料变薄并且抛光到SiN层1006的给定深度(例如，10-15nm)中，如图14中所示。
在图15中，通过化学蚀刻移除有源区硬掩膜(使用不同的化学品移除SiN层1006和HDP氧化物层1004)，从而产生具有双倍深度、自对准STI构造的混合、背栅ETSOI晶片结构1500。特别地，图15示出了通过自对准工艺形成的、有助于FET之间和用于NFET和PFET的背栅区之间的介电隔离的浅STI区域1502和深STI区域1504。此外，由于极薄混合SOI层106/106’，归因于在(100)ETSOI和PFET器件(110)ETSOI上形成NFET器件的能力而增强了载流子迁移率。
当期望在器件的PFET区域中甚至进一步增强载流子迁移率的情况下，图15的结构的(110)Si 106’也可以被替换为(110)SiGe，其提供压缩沟道应力以增强空穴迁移率。前进到图16，在该器件之上形成包括垫氧化物1602和垫氮化物层1604的硬掩膜层。继而，对光电抗蚀剂层1702进行图案化以暴露对应于(110)Si层106’的区域，如图17中所示。继而，诸如例如通过反应离子蚀刻(RIE)和稀氢氟酸(DHF)蚀刻分别移除垫氮化物1604和垫氧化物1602的暴露的部分，如图18中所示。
现在参照图19，移除剩余的抗蚀剂，随后对暴露的(110)Si层106’顶部的SiGe层1902进行选择性外延生长。类似于(110)Si层106’，SiGe层1902也具有(110)晶向。继而，如图20中所示，使用干O2环境中的高温氧化对SiGe层1902进行氧化，将其转变为SiO2层2002。因此，对从原始的SiGe 1902层向下移位到(110)Si层106’的Ge原子的锗“冷凝”将原始的SiGe 1902层转变为直接布置在上BOX层108顶部的应变的(110)SiGe层2004。关于Ge冷凝工艺的附加信息可以在Tezuka等人的题为“Strained SOI/SGOIDual-channel CMOS Technology Based on the Ge CondensationTechnique”的公开文献，Semicond.Sci.Technol.22(2007)，第93-98页中找到，其内容通过引用整体并入于此。
图20的已转变的SiO2层2002继而在图21中诸如通过DHF湿蚀刻而移除，从而暴露新形成的极薄(110)SiGe层2004。最终，如图22中所示，该器件的(100)部分上的垫氮化物层1604和垫氧化物层1602被移除，从而限定具有双倍深度、自对准STI构造的混合、背栅ETSOI晶片结构2200的另一实施方式。与图15的实施方式1500相比，结构2200不仅关于NFET区域和PFET区域之间的晶向是混合的，还关于通过几个附加处理步骤实现的、用于附加的空穴迁移率增强的半导体材料(Si对比SiGe)是混合的。
尽管已经参考一个或者多个优选实施方式描述了本发明，本领域技术人员将理解，可以进行各种改变以及用等效物替代元件，而不背离本发明的范围。此外，可以进行许多修改以使特定情况或者材料适合于本发明的教示，而不背离本发明的教示的基本范围。因此，本发明旨在并不限于被公开为用于实现本发明所预期的最佳方式的特定实施方式，而是本发明将包括落入所附权利要求书的范围的所有实施方式。

Claims (24)

1.一种用于集成电路器件的半导体晶片结构，包括：
块状衬底；
在所述块状衬底上形成的下绝缘层；
在所述下绝缘层上形成的导电背栅层；
在所述背栅层上形成的上绝缘层；
在所述上绝缘层上形成的混合绝缘体上半导体层，所述混合绝缘体上半导体层包括具有第一晶向的第一部分和具有第二晶向的第二部分；
穿过所述混合绝缘体上半导体层形成的多个浅有源区层级浅沟槽隔离STI凹陷；以及
穿过所述上绝缘层和所述背栅层形成的一个或者多个深背栅层级STI凹陷，所述一个或者多个深背栅层级STI凹陷的多个部分自对准到一个或者多个所述浅有源区层级STI凹陷的多个部分；
其中所述浅有源区层级STI凹陷和所述一个或者多个自对准深背栅层级STI凹陷填充有一种或多种绝缘材料。
2.如权利要求1所述的结构，其中所述第一晶向包括(100)晶向并且所述第二晶向包括(110)晶向。
3.如权利要求1或2所述的结构，其中所述混合绝缘体上半导体层的所述第一部分包括(100)硅，并且所述混合绝缘体上半导体层的所述第二部分包括(110)硅。
4.如权利要求1或2所述的结构，其中所述混合绝缘体上半导体层的所述第一部分包括(100)硅，并且所述混合绝缘体上半导体层的所述第二部分包括以下之一：(110)硅锗和(110)锗。
5.如权利要求1或2所述的结构，其中所述上绝缘体层进一步包括所述背栅层上的蚀刻停止层。
6.如权利要求5所述的结构，其中：
所述浅有源区层级STI凹陷的底表面在包括在所述上绝缘层中的蚀刻停止层上停止；
所述一个或者多个深背栅层级STI凹陷的底表面在所述下绝缘层上停止；
所述上绝缘层进一步包括所述蚀刻停止层上的氧化物层；以及
所述下绝缘层进一步包括氧化物层，所述下绝缘层对应于下掩埋氧化物(BOX)层并且所述上绝缘层对应于上BOX层。
7.一种形成用于集成电路器件的半导体晶片结构的方法，所述方法包括：
形成第一衬底部分，所述第一衬底部分进一步包括具有第一晶向部分和第二晶向部分的混合块状衬底，在所述混合块状衬底上形成牺牲层，在所述牺牲层上形成混合半导体层，在所述混合半导体层上形成第一绝缘层，在所述第一绝缘层之上形成导电层，以及在所述导电层上形成适合于键合到另一绝缘层的第二绝缘层；
形成第二衬底部分，所述第二衬底部分具有第二块状衬底以及在所述第二块状衬底上形成的第三绝缘层；
将所述第二衬底部分键合到所述第一衬底部分以便限定所述第二绝缘层和所述第三绝缘层之间的键合界面；
在所述混合块状衬底或者所述牺牲层内的位置处分离所得到的键合的结构，并且移除所述混合块状衬底的任何剩余部分；以及
移除所述牺牲层的任何剩余部分以便限定混合双掩埋绝缘体背栅绝缘体上半导体晶片结构，其中所述第一绝缘层构成上绝缘层，所述键合的第二绝缘层和第三绝缘层一起构成下绝缘层，所述混合半导体层构成具有第一晶向部分和第二晶向部分的混合绝缘体上半导体层，所述导电层构成背栅层，以及所述第二块状衬底构成所述混合双掩埋绝缘体背栅绝缘体上半导体晶片结构的块状衬底。
8.如权利要求7所述的方法，其中所述第一晶向包括(100)晶向并且所述第二晶向包括(110)晶向。
9.如权利要求7所述的方法，其中所述混合绝缘体上半导体层的所述第一晶相部分包括(100)硅，并且所述混合绝缘体上半导体层的所述第二晶相部分包括(110)硅。
10.如权利要求7所述的方法，其中所述混合绝缘体上半导体层的所述第一晶相部分包括(100)硅，并且所述混合绝缘体上半导体层的所述第二晶相部分包括以下之一：(110)硅锗和(110)锗。
11.如权利要求7所述的方法，其中所述牺牲层包括硅锗，所述第一绝缘层、所述第二绝缘层和所述第三绝缘层包括硅基氧化物层，第二块状衬底包括硅，以及所述混合半导体层和混合块状衬底包括(100)硅部分和(110)硅部分两者。
12.如权利要求7所述的方法，其中所述导电层包括以下的一个或者多个：非晶硅、非掺杂多晶硅、掺杂多晶硅、金属、金属硅化物以及金属氮化物。
13.如权利要求7所述的方法，进一步包括：执行退火过程以增强所述第二绝缘层和所述第三绝缘层之间的键合。
14.如权利要求7所述的方法，进一步包括：在所述第一绝缘层和所述导电层之间形成蚀刻停止层。
15.如权利要求7所述的方法，进一步包括：
在所述混合双掩埋绝缘体背栅绝缘体上半导体晶片结构之上形成硬掩膜层；
对所述硬掩膜层进行图案化并且蚀刻穿过所述混合绝缘体上半导体层以便形成浅有源区层级STI凹陷；
形成光电抗蚀剂层并且对所述光电抗蚀剂层进行光刻图案化以选择性地暴露一个或者多个所述浅有源区层级STI凹陷的部分；
蚀刻穿过所述背栅层和所述上绝缘层的任何剩余部分，从而形成一个或者多个深背栅层级STI凹陷，所述一个或者多个深背栅层级STI凹陷的多个部分自对准至一个或者多个所述浅有源区层级STI凹陷的多个部分；以及
利用一种或者多种绝缘材料填充所述浅有源区层级STI凹陷和所述自对准的深背栅层级STI凹陷这两者，并且之后对所述一种或者多种填充的绝缘材料进行平坦化。
16.如权利要求15所述的方法，其中对所述浅有源区层级STI凹陷的蚀刻在所述上绝缘层中包括的蚀刻停止层上停止，并且对所述深背栅层级STI凹陷的蚀刻在所述下绝缘层上停止。
17.一种形成用于集成电路器件的混合双掩埋氧化物BOX背栅绝缘体上半导体SOI晶片结构的方法，所述方法包括：
形成第一衬底部分，所述第一衬底部分进一步包括具有第一晶向部分和第二晶向部分的混合块状硅衬底，在所述混合块状硅衬底上形成牺牲层，在所述牺牲层上形成混合半导体层，所述混合半导体层由硅形成并且具有对应于所述混合块状硅衬底的(100)晶向部分和(110)晶向部分，在所述混合半导体层上热生长或者沉积第一氧化物层，并且在所述第一氧化物层上沉积蚀刻停止层，形成在所述蚀刻停止层上的导电背栅层，并且在所述背栅层上热生长或者沉积第二氧化物层；
形成第二衬底部分，所述第二衬底部分具有第二块状硅衬底以及在所述第二块状硅衬底上形成的第三氧化物；
植入氢物种，所述氢物种穿过所述第二氧化物层、所述导电背栅层、所述蚀刻停止层、所述第一氧化物层和所述混合硅层，在牺牲SiGe层内或者超过所述牺牲SiGe层停止；
将所述第二衬底部分键合到所述第一衬底部分以便限定所述第二氧化物层和所述第三氧化物层之间的键合界面；
执行第一退火过程以增强所述第二氧化物层和所述第三氧化物层之间的氧化物到氧化物键合；
以比所述第一退火过程更高的温度执行第二退火过程以便创建对应于所述氢物种的位置的连接空隙的前部；
沿着所述空隙前部而分离所述键合的结构；以及
移除所述混合硅层上的所述牺牲SiGe层和所述混合块状硅衬底的任何剩余部分，以便限定所述混合双BOX背栅SOI晶片结构，其中所述第一氧化物层和所述蚀刻停止层构成上BOX，所述键合的第二氧化物层和第三氧化物层一起构成下BOX，所述混合硅层构成混合SOI层，所述背栅层布置在所述上BOX和所述下BOX之间，并且所述第二块状硅衬底构成所述混合双BOX背栅SOI晶片结构的块状衬底。
18.如权利要求17所述的方法，进一步包括：以比所述第二退火过程更高的温度执行第三退火过程，以进一步增强所述第二氧化物层和所述第三氧化物层之间的所述氧化物到氧化物键合。
19.如权利要求17所述的方法，进一步包括：
在所述混合双BOX背栅SOI晶片结构之上形成硬掩膜层；
对所述硬掩膜层进行图案化并且蚀刻穿过所述混合SOI层以便形成浅有源区层级STI凹陷；
形成光电抗蚀剂层并且对所述光电抗蚀剂层进行光刻图案化，以选择性地暴露一个或者多个所述浅有源区层级STI凹陷的部分；
蚀刻穿过所述背栅层和所述上BOX层的任何剩余部分，从而形成一个或者多个深背栅层级STI凹陷，所述一个或者多个深背栅层级STI凹陷的多个部分自对准至一个或者多个所述浅有源区层级SIT凹陷的多个部分；以及
利用一种或者多种绝缘材料填充所述浅有源区层级STI凹陷和所述自对准的深背栅层级STI凹陷这两者，并且之后对所述一种或者多种填充的绝缘材料进行平坦化。
20.如权利要求19所述的方法，其中对所述浅有源区层级TI凹陷的蚀刻在所述上BOX层中包括的所述蚀刻停止层上停止。
21.如权利要求19所述的方法，其中对所述深背栅层级STI凹陷的蚀刻在所述下BOX层上停止。
22.如权利要求19所述的方法，进一步包括：将所述混合SOI层的(110)晶向部分替换为另一半导体材料的(110)晶向部分。
23.如权利要求22所述的方法，其中所述替换进一步包括：
选择性地外延生长所述混合SOI层的(110)硅部分之上的初始(110)硅锗层；以及
对所述初始(110)硅锗层进行氧化以便使得锗原子从所述初始(110)硅锗向下移位到所述混合SOI层的所述(110)硅部分中，从而将所述混合SOI层的所述(110)硅部分转变为(110)硅锗，并且将所述初始(110)硅锗层转变为最终的硅氧化物层。
24.如权利要求23所述的方法，进一步包括移除所述最终的硅氧化物层。
CN201080048967.7A 2009-11-06 2010-11-03 具有增强的迁移率沟道的混合双box背栅绝缘体上硅晶片 Active CN102598244B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/613,574 US8587063B2 (en) 2009-11-06 2009-11-06 Hybrid double box back gate silicon-on-insulator wafers with enhanced mobility channels
US12/613,574 2009-11-06
PCT/EP2010/066715 WO2011054852A1 (en) 2009-11-06 2010-11-03 Hybrid double box back gate silicon-on-insulator wafers with enhanced mobility channels

Publications (2)

Publication Number Publication Date
CN102598244A CN102598244A (zh) 2012-07-18
CN102598244B true CN102598244B (zh) 2014-11-05

Family

ID=43513861

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080048967.7A Active CN102598244B (zh) 2009-11-06 2010-11-03 具有增强的迁移率沟道的混合双box背栅绝缘体上硅晶片

Country Status (5)

Country Link
US (1) US8587063B2 (zh)
CN (1) CN102598244B (zh)
DE (1) DE112010004307B4 (zh)
GB (1) GB2487307B (zh)
WO (1) WO2011054852A1 (zh)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8431994B2 (en) * 2010-03-16 2013-04-30 International Business Machines Corporation Thin-BOX metal backgate extremely thin SOI device
US9087741B2 (en) 2011-07-11 2015-07-21 International Business Machines Corporation CMOS with dual raised source and drain for NMOS and PMOS
FR2980636B1 (fr) 2011-09-22 2016-01-08 St Microelectronics Rousset Protection d'un dispositif electronique contre une attaque laser en face arriere, et support semiconducteur correspondant
JP5695535B2 (ja) 2011-09-27 2015-04-08 株式会社東芝 表示装置の製造方法
US20130175618A1 (en) 2012-01-05 2013-07-11 International Business Machines Corporation Finfet device
US8828851B2 (en) * 2012-02-01 2014-09-09 Stmicroeletronics, Inc. Method to enable the formation of silicon germanium channel of FDSOI devices for PFET threshold voltage engineering
US9105577B2 (en) * 2012-02-16 2015-08-11 International Business Machines Corporation MOSFET with work function adjusted metal backgate
US9709740B2 (en) 2012-06-04 2017-07-18 Micron Technology, Inc. Method and structure providing optical isolation of a waveguide on a silicon-on-insulator substrate
US8815694B2 (en) 2012-12-03 2014-08-26 International Business Machines Corporation Inducing channel stress in semiconductor-on-insulator devices by base substrate oxidation
US10109492B2 (en) * 2013-02-25 2018-10-23 Globalfoundries Inc. Method of forming a high quality interfacial layer for a semiconductor device by performing a low temperature ALD process
US8946819B2 (en) * 2013-05-08 2015-02-03 Globalfoundries Singapore Pte. Ltd. Silicon-on-insulator integrated circuits with local oxidation of silicon and methods for fabricating the same
US9490161B2 (en) 2014-04-29 2016-11-08 International Business Machines Corporation Channel SiGe devices with multiple threshold voltages on hybrid oriented substrates, and methods of manufacturing same
US9515181B2 (en) * 2014-08-06 2016-12-06 Qualcomm Incorporated Semiconductor device with self-aligned back side features
US9472575B2 (en) * 2015-02-06 2016-10-18 International Business Machines Corporation Formation of strained fins in a finFET device
US9564373B2 (en) * 2015-02-27 2017-02-07 International Business Machines Corporation Forming a CMOS with dual strained channels
US9633908B2 (en) * 2015-06-16 2017-04-25 International Business Machines Corporation Method for forming a semiconductor structure containing high mobility semiconductor channel materials
US9741620B2 (en) * 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US9606291B2 (en) 2015-06-25 2017-03-28 Globalfoundries Inc. Multilevel waveguide structure
US9559120B2 (en) * 2015-07-02 2017-01-31 International Business Machines Corporation Porous silicon relaxation medium for dislocation free CMOS devices
US9741625B2 (en) * 2015-09-03 2017-08-22 Globalfoundries Inc. Method of forming a semiconductor device with STI structures on an SOI substrate
CN106653676B (zh) * 2015-11-03 2019-12-24 中芯国际集成电路制造(上海)有限公司 衬底结构、半导体器件以及制造方法
US10546929B2 (en) 2017-07-19 2020-01-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Optimized double-gate transistors and fabricating process
FR3069373A1 (fr) * 2017-07-19 2019-01-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistors double grilles optimises et procede de fabrication
US10658987B2 (en) * 2017-12-18 2020-05-19 Rambus Inc. Amplifier circuit for cryogenic applications
FR3083000A1 (fr) * 2018-06-21 2019-12-27 Soitec Substrat pour capteur d'image de type face avant et procede de fabrication d'un tel substrat
US10680065B2 (en) * 2018-08-01 2020-06-09 Globalfoundries Inc. Field-effect transistors with a grown silicon-germanium channel
US10903332B2 (en) * 2018-08-22 2021-01-26 International Business Machines Corporation Fully depleted SOI transistor with a buried ferroelectric layer in back-gate
FR3091010B1 (fr) * 2018-12-24 2020-12-04 Soitec Silicon On Insulator Structure de type semi-conducteur pour applications digitales et radiofréquences, et procédé de fabrication d’une telle structure
US11011411B2 (en) * 2019-03-22 2021-05-18 International Business Machines Corporation Semiconductor wafer having integrated circuits with bottom local interconnects
KR20220058042A (ko) 2020-10-30 2022-05-09 삼성전자주식회사 반도체 웨이퍼 및 그 제조 방법
EP4075493A1 (en) 2021-03-31 2022-10-19 Samsung Electronics Co., Ltd. Semiconductor device
CN113471214B (zh) * 2021-05-18 2023-09-19 中国科学院微电子研究所 一种多层绝缘体上硅锗衬底结构及其制备方法和用途

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1828833A (zh) * 2005-01-18 2006-09-06 国际商业机器公司 半导体结构和制造半导体结构的方法
US7282425B2 (en) * 2005-01-31 2007-10-16 International Business Machines Corporation Structure and method of integrating compound and elemental semiconductors for high-performance CMOS

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
FR2715502B1 (fr) 1994-01-26 1996-04-05 Commissariat Energie Atomique Structure présentant des cavités et procédé de réalisation d'une telle structure.
JPH10223900A (ja) 1996-12-03 1998-08-21 Toshiba Corp 半導体装置及び半導体装置の製造方法
US5882987A (en) 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
US6057212A (en) 1998-05-04 2000-05-02 International Business Machines Corporation Method for making bonded metal back-plane substrates
US6093623A (en) 1998-08-04 2000-07-25 Micron Technology, Inc. Methods for making silicon-on-insulator structures
US6246094B1 (en) 1998-10-20 2001-06-12 Winbond Electronics Corporation Buried shallow trench isolation and method for forming the same
US6228691B1 (en) 1999-06-30 2001-05-08 Intel Corp. Silicon-on-insulator devices and method for producing the same
JP2001196566A (ja) 2000-01-07 2001-07-19 Sony Corp 半導体基板およびその製造方法
US6602613B1 (en) 2000-01-20 2003-08-05 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
US6576957B2 (en) 2000-12-31 2003-06-10 Texas Instruments Incorporated Etch-stopped SOI back-gate contact
US6596570B2 (en) 2001-06-06 2003-07-22 International Business Machines Corporation SOI device with reduced junction capacitance
US6566158B2 (en) 2001-08-17 2003-05-20 Rosemount Aerospace Inc. Method of preparing a semiconductor using ion implantation in a SiC layer
US6870225B2 (en) 2001-11-02 2005-03-22 International Business Machines Corporation Transistor structure with thick recessed source/drain structures and fabrication process of same
US6849518B2 (en) 2002-05-07 2005-02-01 Intel Corporation Dual trench isolation using single critical lithographic patterning
US7008857B2 (en) 2002-08-26 2006-03-07 S.O.I.Tec Silicon On Insulator Technologies S.A. Recycling a wafer comprising a buffer layer, after having separated a thin layer therefrom
US7410904B2 (en) 2003-04-24 2008-08-12 Hewlett-Packard Development Company, L.P. Sensor produced using imprint lithography
US6927146B2 (en) 2003-06-17 2005-08-09 Intel Corporation Chemical thinning of epitaxial silicon layer over buried oxide
US7018873B2 (en) 2003-08-13 2006-03-28 International Business Machines Corporation Method of making a device threshold control of front-gate silicon-on-insulator MOSFET using a self-aligned back-gate
US7205185B2 (en) 2003-09-15 2007-04-17 International Busniess Machines Corporation Self-aligned planar double-gate process by self-aligned oxidation
US7718231B2 (en) 2003-09-30 2010-05-18 International Business Machines Corporation Thin buried oxides by low-dose oxygen implantation into modified silicon
US20050275018A1 (en) 2004-06-10 2005-12-15 Suresh Venkatesan Semiconductor device with multiple semiconductor layers
US7326629B2 (en) 2004-09-10 2008-02-05 Agency For Science, Technology And Research Method of stacking thin substrates by transfer bonding
US7235812B2 (en) 2004-09-13 2007-06-26 International Business Machines Corporation Method of creating defect free high Ge content (>25%) SiGe-on-insulator (SGOI) substrates using wafer bonding techniques
US7179719B2 (en) 2004-09-28 2007-02-20 Sharp Laboratories Of America, Inc. System and method for hydrogen exfoliation
US7274073B2 (en) * 2004-10-08 2007-09-25 International Business Machines Corporation Integrated circuit with bulk and SOI devices connected with an epitaxial region
DE102004054564B4 (de) 2004-11-11 2008-11-27 Siltronic Ag Halbleitersubstrat und Verfahren zu dessen Herstellung
US7335932B2 (en) 2005-04-14 2008-02-26 International Business Machines Corporation Planar dual-gate field effect transistors (FETs)
US7605429B2 (en) * 2005-04-15 2009-10-20 International Business Machines Corporation Hybrid crystal orientation CMOS structure for adaptive well biasing and for power and performance enhancement
US7102166B1 (en) * 2005-04-21 2006-09-05 International Business Machines Corporation Hybrid orientation field effect transistors (FETs)
US7439108B2 (en) 2005-06-16 2008-10-21 International Business Machines Corporation Coplanar silicon-on-insulator (SOI) regions of different crystal orientations and methods of making the same
KR100655437B1 (ko) 2005-08-09 2006-12-08 삼성전자주식회사 반도체 웨이퍼 및 그 제조방법
US7250656B2 (en) * 2005-08-19 2007-07-31 International Business Machines Corporation Hybrid-orientation technology buried n-well design
WO2007030368A2 (en) 2005-09-07 2007-03-15 Amberwave Systems Corporation Lattice-mismatched semiconductor structures on insulators and their fabrication methods
US20080001183A1 (en) 2005-10-28 2008-01-03 Ashok Kumar Kapoor Silicon-on-insulator (SOI) junction field effect transistor and method of manufacture
US7417288B2 (en) * 2005-12-19 2008-08-26 International Business Machines Corporation Substrate solution for back gate controlled SRAM with coexisting logic devices
US7732287B2 (en) 2006-05-02 2010-06-08 Honeywell International Inc. Method of forming a body-tie
US7439110B2 (en) * 2006-05-19 2008-10-21 International Business Machines Corporation Strained HOT (hybrid orientation technology) MOSFETs
US7436006B2 (en) * 2006-05-19 2008-10-14 International Business Machines Corporation Hybrid strained orientated substrates and devices
US7659579B2 (en) 2006-10-06 2010-02-09 International Business Machines Corporation FETS with self-aligned bodies and backgate holes
US8016941B2 (en) * 2007-02-05 2011-09-13 Infineon Technologies Ag Method and apparatus for manufacturing a semiconductor
FR2917235B1 (fr) 2007-06-06 2010-09-03 Soitec Silicon On Insulator Procede de realisation de composants hybrides.
JP2009064860A (ja) 2007-09-05 2009-03-26 Renesas Technology Corp 半導体装置
JP5394043B2 (ja) 2007-11-19 2014-01-22 株式会社半導体エネルギー研究所 半導体基板及びそれを用いた半導体装置、並びにそれらの作製方法
WO2009128776A1 (en) 2008-04-15 2009-10-22 Vallin Oerjan Hybrid wafers with hybrid-oriented layer
US20100176495A1 (en) 2009-01-12 2010-07-15 International Business Machines Corporation Low cost fabrication of double box back gate silicon-on-insulator wafers
US20100176482A1 (en) 2009-01-12 2010-07-15 International Business Machine Corporation Low cost fabrication of double box back gate silicon-on-insulator wafers with subsequent self aligned shallow trench isolation
US7943445B2 (en) * 2009-02-19 2011-05-17 International Business Machines Corporation Asymmetric junction field effect transistor
US8008142B2 (en) * 2009-03-13 2011-08-30 International Business Machines Corporation Self-aligned Schottky diode
US8193616B2 (en) * 2009-06-29 2012-06-05 Kabushiki Kaisha Toshiba Semiconductor device on direct silicon bonded substrate with different layer thickness
US8193032B2 (en) * 2010-06-29 2012-06-05 International Business Machines Corporation Ultrathin spacer formation for carbon-based FET

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1828833A (zh) * 2005-01-18 2006-09-06 国际商业机器公司 半导体结构和制造半导体结构的方法
US7282425B2 (en) * 2005-01-31 2007-10-16 International Business Machines Corporation Structure and method of integrating compound and elemental semiconductors for high-performance CMOS

Also Published As

Publication number Publication date
US8587063B2 (en) 2013-11-19
US20110108943A1 (en) 2011-05-12
DE112010004307B4 (de) 2017-08-03
WO2011054852A1 (en) 2011-05-12
GB201200820D0 (en) 2012-02-29
GB2487307A (en) 2012-07-18
GB2487307B (en) 2014-02-12
DE112010004307T5 (de) 2012-11-22
CN102598244A (zh) 2012-07-18

Similar Documents

Publication Publication Date Title
CN102598244B (zh) 具有增强的迁移率沟道的混合双box背栅绝缘体上硅晶片
US9355887B2 (en) Dual trench isolation for CMOS with hybrid orientations
KR101124657B1 (ko) 서로 다른 결정 방향을 갖는 실리콘층을 구비한실리콘-온-절연막 반도체 소자 및 실리콘-온-절연막 반도체소자를 형성하는 방법
CN102456579B (zh) 具有局部的极薄绝缘体上硅沟道区的半导体器件
US7364958B2 (en) CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
US7767546B1 (en) Low cost fabrication of double box back gate silicon-on-insulator wafers with built-in shallow trench isolation in back gate layer
US8697523B2 (en) Integration of SMT in replacement gate FINFET process flow
US6833569B2 (en) Self-aligned planar double-gate process by amorphization
US7544548B2 (en) Trench liner for DSO integration
US20100176482A1 (en) Low cost fabrication of double box back gate silicon-on-insulator wafers with subsequent self aligned shallow trench isolation
KR20070086303A (ko) 다수의 스택화된 하이브리드 배향 층들을 포함하는 반도체디바이스를 만드는 방법 및 반도체 디바이스
JP2004207714A (ja) 二重ゲート型電界効果トランジスタおよびその製造方法
US9385051B2 (en) Method for the formation of a FinFET device having partially dielectric isolated fin structure
CN105826203A (zh) 形成FinFET晶体管器件的方法和FinFET晶体管器件
US7442612B2 (en) Nitride-encapsulated FET (NNCFET)
US6642536B1 (en) Hybrid silicon on insulator/bulk strained silicon technology
JP4328708B2 (ja) Ｃｍｏｓデバイスの製造方法及びｃｍｏｓデバイスを備える構造
CN103943622A (zh) 半导体装置结构及形成cmos集成电路结构的方法
US7791105B2 (en) Device structures for a high voltage junction field effect transistor manufactured using a hybrid orientation technology wafer and design structures for a high voltage integrated circuit

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20171109

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171109

Address after: American New York

Patentee after: Core USA second LLC

Address before: New York grams of Armand

Patentee before: International Business Machines Corp.