DE112010004307B4 - Verfahren zum Ausbilden einer Halbleiterwaferstruktur für integrierte Schaltungseinheiten - Google Patents

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Abstract

Verfahren zum Ausbilden einer Halbleiterwaferstruktur für integrierte Schaltungseinheiten, wobei das Verfahren Folgendes umfasst: Ausbilden eines ersten Substratabschnitts (100), wobei der erste Substratabschnitt (100) ein Hybridvollsubstrat (101), das einen Abschnitt (102) mit einer ersten Kristallorientierung und einen Abschnitt (102') mit einer zweiten Kristallorientierung aufweist, eine auf dem Hybridvollsubstrat (101) ausgebildete Opferschicht (104), eine auf der Opferschicht (104) ausgebildete Hybridhalbleiterschicht (106, 106'), eine auf der Hybridhalbleiterschicht (106, 106') ausgebildete erste Isolationsschicht (108), eine auf der ersten Isolationsschicht (108) ausgebildete elektrisch leitende Schicht (112) und eine auf der elektrisch leitenden Schicht (112) ausgebildete zweite Isolationsschicht (114) umfasst, die geeignet ist, eine Verbindung mit einer weiteren Isolationsschicht herzustellen; Ausbilden eines zweiten Substratabschnitts (200), der ein Vollsubstrat (202) und eine auf dem Vollsubstrat (202) ausgebildete dritte Isolationsschicht (204) aufweist; Verbinden des zweiten Substratabschnitts (200) mit dem ersten Substratabschnitt (100), um eine Verbindungsgrenzfläche zwischen der zweiten Isolationsschicht (114) und der dritten Isolationsschicht (204) zu definieren; Trennen der resultierenden verbundenen Struktur an einer Stelle in dem Hybridvollsubstrat (101) oder der Opferschicht (104) und das Entfernen aller verbleibenden Abschnitte des Hybridvollsubstrats (101); Entfernen aller verbleibenden Abschnitte der Opferschicht (104), um eine Halbleiter-auf-Isolator-Hybridwafer-Struktur (900) mit zwei vergrabenen Isolatoren (108, 902) und Rückgate (112) zu definieren, wobei die erste Isolationsschicht (108) eine obere Isolationsschicht umfasst, die verbundene zweite Isolationsschicht (114) und dritte Isolationsschicht (204) zusammen eine untere Isolationsschicht (902) umfassen, die Hybridhalbleiterschicht (106, 106') eine Halbleiter-auf-Isolator-Hybridschicht umfasst, die die Abschnitte mit einer ersten Kristallorientierung (106) und die Abschnitte mit einer zweiten Kristallorientierung (106') aufweist und die elektrisch leitende Schicht (112) eine Rückgate-Schicht (112) umfasst.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung bezieht sich im Allgemeinen auf Techniken zur Herstellung von Halbleitereinheiten und insbesondere auf die Fertigung von extrem dünnen Silicium-auf-Isolator(extremely thin silicon-on-insulator, ETSOI)-Hybridwafern mit zwei vergrabenen Oxidschichten (buried oxide, BOX), Rückgate (double buried oxide back gate, DBBG) und Kanälen mit verbesserter Beweglichkeit.
  • Vollständig verarmte Transistoreinheiten sind für die Skalierung von Einheiten unerlässlich. Komplementäre Metalloxid(CMOS)-Halbleitertransistoren auf der Grundlage von extrem dünnen SOIs (extremely thin SOI, ETSOI) mit Rückgate-Steuerungen haben sich im Hinblick auf die Verringerung von Kurzkanaleffekten (short channel effects, SCE), die Verringerung der Variabilität von Schwellenspannungen (Vt) aufgrund von Schwankungen in der Körperdotierung und die Verwendung der Rückgate-Spannung zum Anpassen/Abstimmen des Schwellenwerts als vorteilhaft erwiesen. Der Ansteuerungsstrom solcher Rückgate-gesteuerter ETSOI-Einheiten ist jedoch aufgrund relativ geringerer Ladungsträgerbeweglichkeit in solchen dünnen Silicium(Si)-Bereichen begrenzt. Wenngleich einige Verspannungstechniken wie zum Beispiel die Anwendung von verspannten Kontaktflächenschichten (contact area, CA) angewendet werden können, um die Ladungsträgerbeweglichkeit zu verbessern, ist es aufgrund der extrem dünnen Si-Schicht dennoch schwierig, integriertes SiGe in den Source/Drain-Bereichen auszubilden.
  • Beispielsweise beschreibt die US 2009/0 057 746 A1 eine Halbleitervorrichtung mit einem passive Element, dessen Charakteriska selbst nach der Fertigung noch durch Anlegen einer Rückwärts-Bezugsspannung einstellbar sind.
  • Die US 2006/0 231 873 A1 beschreibt eine Halbleiterstruktur mit einem Halbleitersubstrat, einem Backgate-Gebiet auf dem Halbleitersubstrat, einem dielektrischen Back-Gate Bereich auf dem Backgate-Gebiet, einem Halbleiterbereich auf dem dielektrischen Back-Gate Bereich mit einem Kanalbereich zwischen den ersten und zweiten Source/Drain (S/D) Bereichen, einer Haupt-Gatedielektrikum-Region auf dem Halbleiterbereich, einem Haupt-Gate-Bereich auf der Haupt-Gatedielektrikum-Region, einem erste Kontaktpad benachbart zu der ersten S/D-Region und elektrisch von dem Back-Gate Bereich isoliert, und einem ersten vergrabenen dielektrische Bereich, der physikalisch und elektrisch den das erste Kontaktpad von dem Backgate-Gebiet isoliert.
  • Die WO 2009/128 776 A1 beschreibt einen Hybridwafer mit einer hybrid-orientierten Oberflächen-Schicht auf einer Schicht mit hoher thermischer Leitfähigkeit.
  • Die US 2006/0 284 251 A1 beschreibt ein Verfahren zur Herstellung einer Halbleitervorrichtung. Das Verfahren beinhaltet das Bereitstellen eines Substrats, das Formen einer ersten Silizium-auf-Isolator (SOI) Region mit einer ersten Kristallorientierung, einer zweiten SOI Region mit einer zweiten Kristallorientierung und einer dritten SOI Region mit einer dritten Kristallorientierung. Dabei sind die erste, zweite und dritte SOI Region koplanar.
  • Die US 2008/0 185 644 A1 beschreibt einen FET mit einer flachen Source/Drain Region, einer tiefen Kanal-Region, einem Gate-Stapel und einem Rückgate, welches von einem Dielektrikum umgeben ist. Die FET Struktur beinhaltet weiter Halo oder Taschen-Implantate, welche sich durch die gesamte Tiefe der Kanalregion erstrecken.
  • Die US 6 057 212 A beschreibt ein Verfahren zur herstelung einer Halbleiterstruktur, welche das Aufwachsen einer Oxidschicht auf einem Substrat zur Herstellung eines ersten Wafers, das separate Formen eines Metallfilms auf einem oxidierten Substrat zur Herstellung eines zweiten Wafers, das Befestigen des ersten Wafers an dem zweiten Wafer, das Durchführen eines Hitzezyklus für den ersten und zweiten Wafer zur Herstellung einer Verbindung zwischen dem ersten und zweiten Wafer und das Ablösen eines Teils des ersten Wafers von dem zweiten Wafer umfasst.
  • Die US 7 018 873 B2 beschreibt eine SOI CMOS Technologie, bei der ein Polysilizium Rückgate verwendet wird, um die Grenzspannung der Front-Gate Vorrichtung zu steuern, und bei der die nMOS und pMOS Rück-Gates unabhängig voneinander und von den Front-Gates umgeschaltet werden.
  • Die US 7 132 339 B2 beschreibt eine verbesserte Transistor-Struktur, welche den Source/Drain-Widerstand senkt, ohne die Gate-zu-S/D-Kapazität zu steigern, wodurch die Handhabung der Vorrichtung verbessert wird. Die S/D-Strukturen werden. in Ausschnitten geformt, welche auf einem Halbleiter-Wafer durch eine Halbleiter-Schicht und eine erste Schicht aus einem vergrabenen Isolator mit zumindest zwei Schichten geformt wurden.
  • Die US 7 898 003 B2 beschreibt eine Halbleiter-Struktur mit einem Substrat und einer ersten Halbleiterschicht auf dem Substrat, wobei die erste Halbleiterregion ein ersten Halbleitermaterial und ein zweites Halbleitermaterial aufweist, welches sich von dem ersten Halbleitermaterial unterscheidet, und wobei die erste Halbleiterregion eine erste kristallographische Orientierung aufweist, und mit einer dritten Halbleiterregion auf dem Substrat, welches das erste und zweite Halbleitermaterial beinhaltet und eine zweite kristallographische Orientierung aufweist. Die Struktur beinhaltet weiter eine zweite Halbleiterregion und eine vierte Halbleiterregion, welche sich jeweils auf der ersten bzw. der dritten Halbleiterregion befinden. Sowohl die zweite als auch die vierte Halbleiterregion beinhalten die ersten und zweiten Halbleitermaterialien. Die zweite Halbleiterregion hat die erste kristallographische Orientierung, wohingegen die vierte Halbleiterregion die zweite kristallographische Orientierung hat.
  • Die US 2006/0 231 893 A1 beschreibt eine CMOS Struktur mit einer hybriden Kristallorientierung zur adaptiven Wannen-Vorspannung und zur Steigerung der Leistung und Performance.
  • Die US 2007/0 138 533 A1 beschreibt eine Halbleiterstruktur mit zumindest einer Region für eine logische Schaltung und zumindest einer Region für einen statischen Random Access Memory (SRAM), wobei jede Region der Struktur einen Doppel-Gate Feldeffekt-Transistor (FET) beinhaltet, wobei das Rück-Gate jeder FET-Vorrichtung zu einem gewissen Niveau dotiert ist, um die Performance der FET-Vorrichtung in den unterschiedlichen Struktur-Regionen zu verbessern.
  • Die US 5 882 987 A beschreibt ein Verfahren, welches zur Herstellung von monokristallinen Schichten verwendet werden kann und den Smart CutTM Prozess durch Nutzung einer Ätz-Stop-Schicht in Verbindung mit dem Smart CutTM Prozess verbessert.
  • Die WO 2008/148 882 A2 beschreibt ein Verfahren zur Herstellung eines Hybrid-Substrats, mit einem Stützsubstrat, einer durchgehend Schicht eines vergrabenen Isolators und auf dieser Schicht einer Hybridschicht mit alternierenden Zonen eines ersten Materials und zumindest einem zweiten Material, wobei diese zwei Materialien bezüglich ihrer Natur und/oder ihren kristallographischen Eigenschaften unterschiedlich sind, wobei das Verfahren das Formen einer Hybridschicht mit alternierenden Zonen eines ersten und zweiten Materials auf einem homogenen Substrat, das Zusammensetzen dieser Hybridschicht, der durchgehenden Isolationsschicht und des Stützsubstrats und die Eliminierung eines Teils zumindest des homogenen Substrats vor oder nach dem Schritt des Zusammensetzens beinhaltet.
  • ZUSAMMENFASSUNG
  • Bei einer beispielhaften Ausführungsform beinhaltet ein Verfahren zum Ausbilden einer Halbleiterwaferstruktur für integrierte Schaltungseinheiten das Ausbilden eines ersten Substratabschnitts, wobei der erste Substratabschnitt des Weiteren ein Hybridvollsubstrat, das einen Abschnitt mit einer ersten Kristallorientierung und einen Abschnitt mit einer zweiten Kristallorientierung aufweist, eine auf dem Hybridvollsubstrat ausgebildete Opferschicht, eine auf der Opferschicht ausgebildete Hybridhalbleiterschicht, eine auf der Hybridhalbleiterschicht ausgebildete erste Isolationsschicht, eine über der ersten Isolationsschicht ausgebildete elektrisch leitende Schicht und eine auf der elektrisch leitenden Schicht ausgebildete zweite Isolationsschicht umfasst, die dazu geeignet ist, eine Verbindung (bonding) mit einer weiteren Isolationsschicht herzustellen; das Ausbilden eines zweiten Substratabschnitts, der ein Vollsubstrat und eine auf dem zweiten Vollsubstrat ausgebildete dritte Isolationsschicht aufweist; das Binden des zweiten Substratabschnitts an den ersten Substratabschnitt, um eine Verbindungsgrenzfläche zwischen der zweiten und der dritten Isolationsschicht zu definieren; das Abtrennen der resultierenden verbundenen Struktur an einer Stelle in dem Hybridvollsubstrat oder der Opferschicht und das Entfernen aller verbleibenden Abschnitte des Hybridvollsubstrats; das Entfernen aller verbleibenden Abschnitte der Opferschicht, um eine Halbleiter-auf-Isolator-Hybridwafer-Struktur mit zwei vergrabenen Isolatoren und Rückgate zu definieren, wobei die erste Isolationsschicht eine obere Isolationsschicht umfasst, die verbundenen zweiten und dritten Isolationsschichten zusammen eine untere Isolationsschicht umfassen, die Hybridhalbleiterschicht eine Halbleiter-auf-Isolator-Hybridschicht umfasst, die die Abschnitte mit der ersten und der zweiten Kristallorientierung aufweist und die elektrisch leitende Schicht eine Rückgate-Schicht.
  • Bei einer weiteren Ausführungsform umfasst ein Verfahren zum Ausbilden einer Halbleiter-auf-Isolator(SOI)-Hybridwafer-Struktur mit zwei vergrabenen Oxidschichten (BOX) und Rückgate (DBBG) für integrierte Schaltungseinheiten das Ausbilden eines ersten Substratabschnitts, wobei der erste Substratabschnitt des Weiteren ein Hybridsiliciumvollsubstrat umfasst, das einen Abschnitt mit einer (100) Kristallorientierung und einen Abschnitt mit einer (110) Kristallorientierung, eine epitaktisch auf dem Hybridsiliciumvollsubstrat aufgewachsene Silicium-Germanium(SiGe)-Opferschicht, eine auf der Opferschicht aufgewachsene Hybridsiliciumschicht, wobei die Hybridsiliciumschicht auch einen Abschnitt mit einer (100) Kristallorientierung und einen Abschnitt mit einer (110) Kristallorientierung entsprechend dem Hybridsiliciumvollsubstrat aufweist, eine thermisch auf der Hybridsiliciumschicht aufgewachsene oder abgeschiedene erste Oxidschicht, eine auf der ersten Oxidschicht abgeschiedene Ätzstoppschicht, eine auf der Ätzstoppschicht ausgebildete, elektrisch leitende Rückgate-Schicht und eine thermisch auf der Rückgate-Schicht aufgewachsene oder abgeschiedene zweite Oxidschicht aufweist; das Ausbilden eines zweiten Substratabschnitts, der ein Siliciumvollsubstrat und eine thermisch auf dem zweiten Vollsubstrat aufgewachsene oder abgeschiedene dritte Oxidschicht aufweist; das Implantieren einer Wasserstoffspezies durch die zweite Oxidschicht, die elektrisch leitende Rückgate-Schicht, die Ätzstoppschicht, die erste Oxidschicht und die Siliciumschicht, wobei der Vorgang in oder jenseits der SiGe-Opferschicht endet; das Binden des zweiten Substratabschnitts an den ersten Substratabschnitt, um eine Verbindungsgrenzfläche zwischen der zweiten und der dritten Oxidschicht zu definieren; das Durchführen einer ersten Temperprozedur, um die Oxid-an-Oxid-Bindung zwischen der zweiten und der dritten Oxidschicht zu verstärken; das Durchführen einer zweiten Temperprozedur bei einer höheren Temperatur als bei der ersten Temperprozedur, um eine Front von verbundenen Hohlräumen entsprechend einer Position der Wasserstoffspezies zu erzeugen; das Abtrennen der verbundenen Struktur entlang der Hohlraumfront; und das Entfernen der verbleibenden Teile des Hybridsiliciumvollsubstrats und der SiGe-Opferschicht auf der Hybridsiliciumschicht, um die DBBG-SOI-Hybridwafer-Struktur zu definieren, wobei die erste Oxidschicht und die Ätzstoppschicht eine obere BOX umfassen, die verbundenen zweiten und dritten Oxidschichten zusammen eine untere BOX umfassen, die Hybridsiliciumschicht eine SOI-Hybridschicht umfasst, die Rückgate-Schicht zwischen der oberen BOX und der unteren BOX angeordnet ist und das Siliciumvollsubstrat ein Vollsubstrat der DBBG-SOI-Hybridwafer-Struktur umfasst.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Mit Bezug auf die beispielhaften Zeichnungen, in denen gleiche Elemente in den verschiedenen Figuren gleich nummeriert sind, gilt:
  • Die 1 bis 15 stellen verschiedene Querschnitte dar, die ein Verfahren zum Ausbilden einer Rückgate-gesteuerten, extrem dünnen Silicium-auf-Isolator-Hybridwafer-Struktur (ETSOI) mit Kanälen mit verbesserter Beweglichkeit nach einer Ausführungsform der Erfindung veranschaulichen, wobei im Besonderen gilt:
  • Die 1 und 2 veranschaulichen die Ausbildung eines für die ETSOI-Hybridstruktur verwendeten ersten Substratabschnitts;
  • 3 veranschaulicht eine in eine Silicium-Germanium(SiGe)-Opferschicht des ersten Substratabschnitts implantierte Wasserstoffspezies;
  • 4 veranschaulicht die Ausbildung eines für die ETSOI-Hybridstruktur verwendeten zweiten Substratabschnitts;
  • 5 veranschaulicht das Verbinden des ersten Substratabschnitts mit dem zweiten Substratabschnitt;
  • 6 veranschaulicht eine Temperprozedur zum Ausbilden einer Bruchfront in der SiGe-Opferschicht der verbundenen Struktur;
  • 7 veranschaulicht die Entfernung eines oberen Abschnitts der verbundenen Struktur im Anschluss an die Abtrennung an der SiGe-Opferschicht;
  • 8 veranschaulicht den verbleibenden unteren Abschnitt der verbundenen Struktur und die verbleibende SiGe-Opferschicht im Anschluss an die Trennung des Wafers;
  • 9 veranschaulicht eine resultierende ETSOI-Hybridwafer-Struktur im Anschluss an die Entfernung der verbleibenden SiGe-Opferschicht und die abschließende Verbindungs- und Temperprozedur;
  • Die 10 bis 15 veranschaulichen einen anschließenden Isolationsprozess von selbstausgerichteten Flachgräben mit zwei Tiefen für die ETSOI-Hybridwafer-Struktur vor der Ausbildung eines vorderen Gates; und
  • Die 16 bis 22 veranschaulichen eine weitere Verarbeitung der Einheit zum Ersetzen der SOI-Schicht mit einer Kristallorientierung durch ein anderes Halbleitermaterial mit derselben Kristallorientierung, um eine zusätzliche Kanalverspannung zu erzeugen, gemäß einer weiteren Ausführungsform der Erfindung.
  • GENAUE BESCHREIBUNG
  • Hier wird eine Rückgate-gesteuerte ETSOI-Hybridwafer-Struktur für Halbleitereinheiten beschrieben, die Kanäle mit verbesserter Beweglichkeit für NFET- und PFET-Einheiten aufweist. Die ETSOI-Hybridwafer-Struktur beinhaltet ein extrem dünnes Halbleitermaterial mit einer (100) Kristallorientierung (z. B. Si) für NFET-Einheiten und ein extrem dünnes Halbleitermaterial mit einer (110) Kristallorientierung (z. B. Si, SiGe oder Ge) für PFET-Einheiten, wobei beide Bereiche ein dünnes Rückgate-Dielektrikum und eine zweite vergrabene Oxidschicht für eine Rückgate-Isolierung beinhalten. Dabei ist die Elektronenbeweglichkeit in dem (100) Material am größten, während die Löcherbeweglichkeit in dem (110) Material am größten ist. Darüber hinaus können anschließend weitere Verspannungstechniken wie zum Beispiel die Ausbildung einer verspannten CA-Schicht, Verspannungs-Speicher-Techniken (stressed memory techniques, SMT) oder eine durch Metallgates eingebrachte Verspannung angewendet werden. Infolgedessen wird eine verbesserte Leistung von Einheiten durch Kanalmaterialien mit verbesserter Beweglichkeit in dem ETSOI in Kombination mit einem Doppel-BOX-SOI realisiert, wodurch eine vollständig dielektrisch isolierte Rückgate-Steuerung ermöglicht wird. Dadurch kann wiederum die Überlappungskapazität zwischen Vordergate und Rückgate verringert und der Stromverbrauch gesenkt werden.
  • Wenngleich Begriffe wie zum Beispiel „BOX” und „SOI” von bestimmten Akronymen nach dem Stand der Technik herrühren, die bestimmte Materialien (z. B. Oxid, Silicium) definieren, versteht es sich, dass solche Begriffe auch auf andere Materialien wie Isolatoren und Halbleiter im Allgemeinen angewendet werden können. Das heißt, SOI kann neben Silicium auf Isolatoren auch andere Hableiter beschreiben, und BOX kann sich neben Oxiden auf andere Materialien für vergrabene Isolatoren beziehen.
  • Es wird nun im Allgemeinen auf die Figuren Bezug genommen, wobei 1 die Ausbildung eines ersten Substratabschnitts 100 veranschaulicht, in dem auf ein vorbereitetes Hybridvollsubstrat 101, das einen (100) Si-Abschnitt 102 und einen (110) Si-Abschnitt 102' aufweist, eine Opferschicht 104 aus Silicium-Germanium (SiGe) (z. B. mit einer Dicke von 5 bis 1.000 Nanometern (nm)) mit einem Ge-Gehalt von beispielsweise ca. 10 bis 35% abgeschieden wird. Das Hybridvollsubstrat 101 kann durch Silicium-Direktverbinden (direct silicon bonding, DSB) oder durch Verbinden mithilfe der Hybridausrichtungstechnologie (hybrid orientation technalogy bonding, HOT B) mit einem Wafer, der über eine (100) Si-Vorlage und eine (110) Si-Vorlage verfügt, vorbereitet werden. Die SiGe-Opferschicht 104 weist eine (100) Kristallorientierung über dem (100) Si-Abschnitt 102 des Hybridvollsubstrats 101 und eine (110) Kristallorientierung über dem (110) Abschnitt 102' auf.
  • Auf die SiGe-Opferschicht 104 folgt eine dünne Schicht (z. B. ca. 5 bis 50 nm) eines epitaktisch aufgewachsenen Siliciums, das schließlich eine SOI-Hybridschicht der Doppel-BOX-Struktur bildet. Im Einklang mit der Struktur des Hybridvollsubstrats 101 umfasst die SOI-Hybridschicht einen (100) Kristallabschnitt 106 und einen (110) Kristallabschnitt 106'. Die SOI-Hybridschicht 106/106' kann in demselben Verarbeitungsschritt wie die SiGe-Schicht 104 (z. B. durch Abschalten einer Ge-Gasquelle nach Abschluss der Ausbildung der SiGe-Schicht) ausgebildet werden.
  • Dann wird eine relativ dünne (z. B. ca. 5 bis 20 nm) Oxidschicht 108 thermisch oben auf der SOI-Hybridschicht 106/106' aufgewachsen oder abgeschieden. Die Oxidschicht 108 kann bei einer Temperatur von beispielsweise ca. 600 bis 800°C thermisch aufgewachsen oder abgeschieden werden. Wie des Weiteren in 1 dargestellt, wird eine Ätzstoppschicht 110 in einer Dicke von ca. 5 bis 10 nm auf der Oxidschicht 108 abgeschieden.
  • Die Ätzstoppschicht 110 ist ein Isolator, bei dem es sich um ein Material mit hoher Dielektrizitätskonstante (high-K) wie zum Beispiel SiN, HfO2, HfSiO2, Al2O3 usw. handeln kann. So, wie der Begriff hier verwendet wird, kann sich „High-K-Material” auf jedes Material beziehen, das eine wesentlich höhere Dielektrizitätskonstante als 4,0 aufweist. Anschließend wird eine elektrische leitende Schicht 112 aus einem Rückgate-Material (z. B. aus amorphem Silicium, dotiertem oder undotiertem Polysilicium, Metall, Metallsilizid, Metallnitrid usw.) mit einer Dicke von ca. 20 bis 100 nm auf der High-K-Ätzstoppschicht 110 abgeschieden.
  • In 2 wird eine weitere Oxidschicht 114 (z. B. ca. 10 bis 100 nm) thermisch auf der Rückgate-Schicht 112 aufgewachsen oder abgeschieden, die eine anschließende Oxid-Verbindungsgrenzfläche definiert. Anschließend wird, wie in 3 dargestellt, ein Wasserstoffimplantationsschritt (wie durch die Pfeile angegeben) durchgeführt, um eine Schicht einer Wasserstoffspezies in die oder jenseits der SiGe-Schicht 104 einzufügen. Dies kann zum Beispiel mithilfe des bestens bekannten Smart-Cut®-Prozesses durchgeführt werden, der in der US-Patentschrift 5 374 564 beschrieben wird. Um eine Beschädigung der SOI-Hybridschicht 106/106' zu vermeiden, sollten die Bedingungen für die Implantation der Wasserstoffspezies dergestalt sein, dass die Spezies an einer geeigneten Stelle wie zum Beispiel in der SiGe-Schicht 104 endet bzw. den Punkt des weitesten Vordringens erreicht, wie durch den Implantationsbereich 116 in 3 gekennzeichnet.
  • Als Nächstes wird mit Bezug auf 4 die Ausbildung eines zweiten Substratabschnitts 200 dargestellt, in dem auf einem Siliciumvollsubstrat 202 eine Oxidschicht 204 (zum Beispiel mit einer Dicke von 10 bis 100 Nanometern (nm)) thermisch aufgewachsen oder abgeschieden wird. 5 veranschaulicht das Verbinden des ersten Substratabschnitts 100 mit dem zweiten Substratabschnitt 200, wobei die abgeschiedene Oxidschicht 114 des ersten Substratabschnitts 100 durch eine Oxid-an-Oxid-Bindung mit der Oxidschicht 204 des zweiten Substratabschnitts 200 verbunden wird. Auf diese Weise verbunden definieren die Schichten 114 und 204 zusammen eine untere BOX-Schicht für ein Doppel-BOX-Substrat. Es wird eine erste Temperprozedur (z. B. bei ca. 300°C) durchgeführt, um die Verbindungsgrenzfläche zwischen den Schichten 114 und 204 zu verstärken.
  • Wie anschließend in 6 dargestellt, wird die Struktur einer zweiten Temperprozedur (bei einer höheren Temperatur als bei der ersten Temperprozedur, z. B. bei ca. 400°C) unterzogen, um zu bewirken, dass die Wasserstoffspezies eine Front von verbundenen Hohlräumen 602 von Hydridbereichen in der SiGe-Schicht 104 bildet. Die Struktur wird dann entlang der Front gebrochen, wie in 7 dargestellt. Der obere Abschnitt mit dem Hybridvollsubstrat 101 und einem Abschnitt der SiGe-Schicht 104 wird dann entfernt, sodass die in 8 dargestellte Struktur zurückbleibt, in der ein Abschnitt der SiGe-Schicht 104 nach der Trennung des Wafers verbleibt. Es ist wiederum ersichtlich, dass, falls der Implantationsbereich 116 während der Implantationsprozedur von 3 wesentlich über die SiGe-Schicht 104 hinaus und in das Hybridvollsubstrat 101 hinein definiert wird, die Abtrennung entlang der Front in 7 innerhalb des Hybridvollsubstrats 101 dargestellt würde und ein Abschnitt davon oben auf der in 8 gezeigten Struktur verbliebe.
  • Als Nächstes werden alle verbleibenden Abschnitte des Hybridvollsubstrats 101 zum Beispiel durch Polieren oder durch eine in Bezug auf Silicium selektive Nassätzung (z. B. eine Ätzung mit Tetramethylammoniumhydroxid (TMAH)) entfernt, und die verbleibende SiGe-Schicht 104 wird mithilfe einer in Bezug auf SiGe selektiven Ätzung wie zum Beispiel einer heißen Lösung vom Typ Huang A (NH4OH:H2O2:H2O) entfernt. Anschließend wird eine weitere Temperprozedur (bei einer höheren Temperatur als bei der zweiten Temperprozedur, z. B. bei ca. 800 bis 1.000°C) durchgeführt, um die Oxid-an-Oxid-Bindung weiter zu verstärken. Wie in 9 dargestellt, resultiert dies in einer Doppel-BOX-Rückgate-Hybridstruktur 900, die ein Vollsubstrat 202, eine untere BOX-Schicht 902 (die die Oxid-Verbindungsgrenzfläche enthält) über dem Substrat 202, eine leitende Rückgate-Schicht 112 über der unteren BOX-Schicht 902, eine Ätzstoppschicht 110 über der leitenden Rückgate-Schicht 112, eine obere BOX-Schicht 108 über der High-K-Ätzstoppschicht 110 und eine SOI-Hybridschicht 106/106' über der oberen BOX-Schicht 108 aufweist. Zudem wird die DBBG-SOI-Hybridstruktur 900 in solcher Weise, dass im Voraus kein kostspieliges SOI-Ausgangssubstrat erforderlich ist, und in einer Weise, bei der die Dicke der verbleibenden SOI-Hybridschicht 106/106' und der dielektrischen Schichten 108 und 110 sämtlich gut gesteuert sind, ausgebildet. Die Ätzstoppschicht 110 über der leitenden Rückgate-Schicht 112 stellt eine Nass- und Trockenätzisolation gegenüber einem anschließenden Fertigungsprozess von Flachgrabenisolationen (shallow trench isolation, STI) mit zwei Tiefen für die Rückgate- und die aktiven Bereiche bereit und dient als Leckstrombarriere für anschließende Betriebsvorgänge der Einheit.
  • Die DBBG-SOI-Hybridstruktur 900, wie in 9 dargestellt, kann in einem anschließenden Ausbildungsprozess von selbstausgerichteten STIs mit zwei Tiefen verwendet werden, in dem beispielsweise Transistorbereiche durch flache STI-Bereiche in einer SOI-Schicht mit einer gegebenen Kristallorientierung definiert und dielektrisch isoliert werden können (z. B. durch Isolieren von NFETs in der (100) SOI-Schicht 106) und funktional dielektrisch isolierte Rückgates für einzelne Transistoren oder Gruppen von Transistoren durch tiefere STI-Bereiche definiert werden können, die durch die Rückgate-Schicht hindurchführen (sodass sie z. B. Bereiche für Rückgate-Wannen in der Schicht 112 isolieren und NFETs in der (100) SOI-Schicht 106 gegenüber PFETs in der (110) SOI-Schicht 106' isolieren).
  • Es wird nun auf 10 Bezug genommen, in der die DBBG-SOI-Hybridstruktur im Anschluss an das Strukturieren einer Hartmaskenschicht 1002 dargestellt wird, die eine mittels eines Plasmas hoher Dichte (high density plasma, HDP) abgeschiedene Oxidschicht 1004 und eine SiN-Schicht 1006 beinhalten kann, sodass flache STI-Vertiefungen 1008 für die Isolation von Transistoreinheiten definiert werden. Abschnitte eines oder mehrerer der auf dieser Ebene definierten STI-Vertiefungen 1008 definieren außerdem flachere und tiefere STI-Vertiefungen auf der Rückgate-Ebene, die wiederum auf die entsprechenden flacheren STI-Vertiefungen auf der SOI-Ebene selbstausgerichtet sind.
  • Die STI-Struktur mit den flachen Vertiefungen wird anschließend durch die SOI-Hybridschicht 106/106' und die obere BOX-Schicht 108 geätzt, wobei der Vorgang auf der Ätzstoppschicht 110 endet, wie in 11 dargestellt. Eine Fotolackschicht 1102 wird anschließend dazu verwendet, die aktiven Bereiche der Einheit abzudecken, worauf eine Belichtung und eine selektive Entfernung des Fotolacks folgt, um einen Abschnitt einer oder mehrerer der flachen STI-Vertiefungen 1008 freizulegen, in dem die tieferen STI-Vertiefungen auf der Rückgate-Ebene ausgebildet werden sollen. Bei der veranschaulichten beispielhaften Ausführungsform wird die flache STI-Vertiefung 1008 zwischen der (100) SOI-Schicht 106 und der (110) SOI-Schicht 106' in 11 für einen weiteren Ätzvorgang freigelegt.
  • Anschließend wird/werden, wie in 12 dargestellt, die tieferen) STI-Vertiefung(en) auf der Rückgate-Ebene durch Ätzen definiert, das bei der Ätzstoppschicht 110 (unter Verwendung einer gesonderten Ätzchemikalie in Bezug auf das flachere STI-Ätzen auf der SOI-Ebene) beginnt, durch die Rückgate-Schicht 112 (wobei die Ätzchemikalie erneut gewechselt wird) führt und auf oder in der unteren BOX 902 endet. Dadurch wird eine tiefere Vertiefung 1202 für eine STI auf der Rückgate-Ebene definiert.
  • Sowohl die flachen (1008) als auch die tiefen (1202) STI-Vertiefungen werden mit einer Abscheidung von dielektrischem/n Materialien) wie zum Beispiel HDP-Oxid gefüllt. Zusätzliche Schichten aus anderen Isolationsmaterialien können ebenfalls in die STI-Füllung einbezogen werden. 13 stellt die Struktur in 12 nach dem STI-Füllprozess dar. Der Wafer wird dann einer Hochtemperatur-Temperprozedur (z. B. bei 1.000°C) unterzogen, um eine Verdichtung der zu verarbeitenden abgeschiedenen STI-Füllmaterialien für das anschließende chemisch-mechanische Polieren (chemical and mechanical polish, CMP) zu erzielen. Die abgeschiedenen STI-Füllmaterialien werden durch einen chemisch-mechanischen Polierprozess (CMP) abgedünnt und bis zu einer gegebenen Tiefe (z. B. 10 bis 15 nm) in die SiN-Schicht 1006 poliert, wie in 14 dargestellt.
  • In 15 wird die Hartmaske der aktiven Bereiche durch chemisches Ätzen (mithilfe unterschiedlicher Chemikalien zum Entfernen der SiN-Schicht 1006 und der HDP-Oxidschicht 1004) entfernt, wodurch eine Rückgate-gesteuerte ETSOI-Hybridwafer-Struktur 1500 mit selbstausgerichteten STI-Ausbildungen mit zwei Tiefen entsteht. 15 zeigt insbesondere, dass die flachen STI-Bereiche 1502 und die tiefen STI-Bereiche 1504, die durch einen selbstausgerichteten Prozess ausgebildet wurden, die dielektrischen Isolationen zwischen den FETs und zwischen den Rückgate-Bereichen für NFETs und PFETs vereinfachen. Infolge der extrem dünnen SOI-Hybridschicht 106/106' wird darüber hinaus die Ladungsträgerbeweglichkeit aufgrund der Möglichkeit zur Ausbildung von NFET-Einheiten auf dem (100) ETSOI und von PFET-Einheiten auf dem (110) ETSOI erhöht.
  • Für den Fall, dass eine noch größere Verbesserung der Ladungsträgerbeweglichkeit in den PFET-Bereichen der Einheit gewünscht wird, könnte das (110) Si 106' der Struktur von 15 auch durch (110) SiGe ersetzt werden, das eine Druckspannung im Kanal erzeugt, durch die die Löcherbeweglichkeit erhöht wird. Es wird nun zu 16 übergegangen, in der eine Hartmaskenschicht, die eine Kontaktstellen-Oxidschicht 1602 und eine Kontaktstellen-Nitridschicht 1604 beinhaltet, über der Einheit ausgebildet wird. Anschließend wird eine Fotolackschicht 1702 strukturiert, um die Bereiche freizulegen, die der (110) Si-Schicht 106' entsprechen, wie in 17 dargestellt. Die freigelegten Abschnitte des Kontaktstellennitrids 1604 und des Kontaktstellenoxids 1602 werden dann beispielsweise durch reaktives Ionenätzen (reactive ion etching, RIE) bzw. durch Ätzen mit verdünnter Flusssäure (dilute hydrofluoric acid, DHF) entfernt, wie in 18 dargestellt.
  • Nun wird mit Bezug auf 19 der verbleibende Fotolack entfernt, worauf ein selektives epitaktisches Wachstum einer SiGe-Schicht 1902 auf der freigelegten (110) Si-Schicht 106' folgt. Wie die (110) Si-Schicht 106' verfügt auch die SiGe-Schicht 1902 über eine (110) Kristallorientierung. Anschließend wird, wie in 20 dargestellt, eine Hochtemperaturoxidation in einer trockenen Sauerstoffumgebung (O2) angewendet, um die SiGe-Schicht 1902 zu oxidieren und sie so in eine SiO2-Schicht 2002 umzuwandeln. Infolgedessen wandelt die „Germaniumkondensation” von Ge-Atomen, die von der ursprünglichen SiGe-Schicht 1902 hinunter zu der (110) Si-Schicht 106' verlagert worden sind, diese in eine verspannte (110) SiGe-Schicht 2004 um, die direkt auf der oberen BOX-Schicht 108 angeordnet ist.
  • Die umgewandelte SiO2-Schicht 2002 von 20 wird anschließend in 21 beispielsweise durch eine DHF-Nassätzung entfernt, wodurch die neu ausgebildete, extrem dünne (110) SiGe-Schicht 2004 freigelegt wird. Abschließend werden die Kontaktstellennitrid- und die Kontaktstellenoxid-Schicht 1604, 1602 auf den (100) Abschnitten der Einheit entfernt, wie in 22 dargestellt, wodurch eine weitere Ausführungsform einer Rückgate-gesteuerten ETSOI-Hybridwafer-Struktur 2200 mit selbstausgerichteten STI-Ausbildungen mit zwei Tiefen definiert wird. Im Vergleich zu der Ausführungsform 1500 von 15 ist die Struktur 2200 nicht nur in Bezug auf die Kristallorientierungen der NFET- und PFET-Bereiche hybrid, sondern auch in Bezug auf das Halbleitermaterial (Si gegenüber SiGe), um eine zusätzliche Erhöhung der Löcherbeweglichkeit zu erzielen, die durch einige zusätzliche Verarbeitungsschritte realisiert wird.

Claims (19)

  1. Verfahren zum Ausbilden einer Halbleiterwaferstruktur für integrierte Schaltungseinheiten, wobei das Verfahren Folgendes umfasst: Ausbilden eines ersten Substratabschnitts (100), wobei der erste Substratabschnitt (100) ein Hybridvollsubstrat (101), das einen Abschnitt (102) mit einer ersten Kristallorientierung und einen Abschnitt (102') mit einer zweiten Kristallorientierung aufweist, eine auf dem Hybridvollsubstrat (101) ausgebildete Opferschicht (104), eine auf der Opferschicht (104) ausgebildete Hybridhalbleiterschicht (106, 106'), eine auf der Hybridhalbleiterschicht (106, 106') ausgebildete erste Isolationsschicht (108), eine auf der ersten Isolationsschicht (108) ausgebildete elektrisch leitende Schicht (112) und eine auf der elektrisch leitenden Schicht (112) ausgebildete zweite Isolationsschicht (114) umfasst, die geeignet ist, eine Verbindung mit einer weiteren Isolationsschicht herzustellen; Ausbilden eines zweiten Substratabschnitts (200), der ein Vollsubstrat (202) und eine auf dem Vollsubstrat (202) ausgebildete dritte Isolationsschicht (204) aufweist; Verbinden des zweiten Substratabschnitts (200) mit dem ersten Substratabschnitt (100), um eine Verbindungsgrenzfläche zwischen der zweiten Isolationsschicht (114) und der dritten Isolationsschicht (204) zu definieren; Trennen der resultierenden verbundenen Struktur an einer Stelle in dem Hybridvollsubstrat (101) oder der Opferschicht (104) und das Entfernen aller verbleibenden Abschnitte des Hybridvollsubstrats (101); Entfernen aller verbleibenden Abschnitte der Opferschicht (104), um eine Halbleiter-auf-Isolator-Hybridwafer-Struktur (900) mit zwei vergrabenen Isolatoren (108, 902) und Rückgate (112) zu definieren, wobei die erste Isolationsschicht (108) eine obere Isolationsschicht umfasst, die verbundene zweite Isolationsschicht (114) und dritte Isolationsschicht (204) zusammen eine untere Isolationsschicht (902) umfassen, die Hybridhalbleiterschicht (106, 106') eine Halbleiter-auf-Isolator-Hybridschicht umfasst, die die Abschnitte mit einer ersten Kristallorientierung (106) und die Abschnitte mit einer zweiten Kristallorientierung (106') aufweist und die elektrisch leitende Schicht (112) eine Rückgate-Schicht (112) umfasst.
  2. Verfahren nach Anspruch 1, wobei die erste Kristallorientierung eine (100)-Kristallorientierung umfasst und die zweite Kristallorientierung eine (110)-Kristallorientierung umfasst.
  3. Verfahren nach Anspruch 1, wobei der erste Abschnitt (106) der Halbleiter-auf-Isolator-Hybridschicht (100)-Silicium umfasst und der zweite Abschnitt (106') der Halbleiter-auf-Isolator-Hybridschicht (110)-Silicium umfasst.
  4. Struktur nach Anspruch 1, wobei der erste Abschnitt (106) der Halbleiter-auf-Isolator-Hybridschicht (100)-Silicium umfasst und der zweite Abschnitt (106') der Halbleiter-auf-Isolator-Hybridschicht mindestens eines des Folgenden umfasst: Germanium und (110)-Germanium.
  5. Verfahren nach Anspruch 1, wobei die Opferschicht (104) Silicium-Germanium umfasst, die erste Isolationsschicht (108), die zweite Isolationsschicht (114) und die dritte Isolationsschicht (204) Oxidschichten auf der Grundlage von Silicium umfassen, das Vollsubstrat (202) Silicium umfasst und die Hybridhalbleiterschicht (106, 106') und das Hybridvollsubstrat (101) jeweils (100)-Siliciumabschnitte und (110)-Siliciumabschnitte umfassen.
  6. Verfahren nach Anspruch 1, wobei die elektrisch leitende Schicht (112) eines oder mehrere des Folgenden umfasst: amorphes Silicium, undotiertes Polysilicium, dotiertes Polysilicium, Metall, Metallsilizid und Metallnitrid.
  7. Verfahren nach Anspruch 1, das ein Durchführen einer Temperprozedur umfasst, um die Verbindung zwischen der zweiten Isolationsschicht (114) und der dritten Isolationsschicht (204) zu verstärken.
  8. Verfahren nach Anspruch 1, das ein Ausbilden einer Ätzstoppschicht (110) zwischen der ersten Isolationsschicht (108) und der elektrisch leitenden Schicht (112) umfasst.
  9. Verfahren nach Anspruch 1, das des Weiteren Folgendes umfasst: Ausbilden einer Hartmaskenschicht (1002) über der Halbleiter-auf-Isolator-Hybridwafer-Struktur (900) mit zwei vergrabenen Isolatoren und Rückgate; Strukturieren der Hartmaskenschicht (1002) und Ätzen durch die Halbleiter-auf-Isolator-Hybridschicht hindurch, um flache STI-Vertiefungen (1008) auf der Ebene des aktiven Bereichs auszubilden; Ausbilden einer Fotolackschicht (1102) und lithografisches Strukturieren der Fotolackschicht (1102), um einen Teil von einer STI-Vertiefung (1008) oder mehreren der STI-Vertiefungen (1008) auf der Ebene des aktiven Bereichs selektiv freizulegen; Ätzen durch alle verbleibenden Abschnitte der oberen Isolationsschicht (108) und durch die Rückgate-Schicht (112) hindurch, wodurch eine tiefe STI-Vertiefung (1202) oder mehrere tiefe STI-Vertiefungen (1202) auf der Rückgate-Ebene ausgebildet werden, von denen Abschnitte mit Abschnitten einer flachen Vertiefung (1008) oder mehrerer der flachen Vertiefungen (1008) auf der Ebene des aktiven Bereichs selbstausgerichtet sind; und Füllen sowohl der flachen STI-Vertiefungen (1008) im aktiven Bereich und der selbstausgerichteten tiefen STI-Vertiefungen (1202) auf der Rückgate-Ebene mit einem Isolationsmaterial (1302) oder mehreren Isolationsmaterialien (1302) und anschließendes Planarisieren des einen Isolationsmaterials (1302) oder der mehreren eingefüllten Isolationsmaterialien (1302).
  10. Verfahren nach Anspruch 9, wobei das Ätzen der flachen STI-Vertiefungen (1008) auf der Ebene des aktiven Bereichs auf einer in der oberen Isolationsschicht enthaltenen Ätzstoppschicht (110) endet und das Ätzen der tiefen STI-Vertiefungen (1202) auf der Rückgate-Ebene auf der unteren Isolationsschicht (902) endet.
  11. Verfahren nach einem der Ansprüche 1 bis 10 zum Ausbilden einer Halbleiter-auf-Isolator-Hybridwafer-Struktur mit zwei vergrabenen Oxidschichten und Rückgate, wobei: die Hybridhalbleiterschicht (106, 106') aus Silicium ausgebildet wird und einen Abschnitt (106) mit einer (100)-Kristallorientierung und einen Abschnitt (106') mit einer (110)-Kristallorientierung entsprechend dem Hybridsiliciumvollsubstrat (101) aufweist, es sich bei der ersten Isolationsschicht (108) um eine erste Oxidschicht handelt, die thermisch auf der Hybridsiliciumschicht aufgewachsen oder abgeschieden ist, und wobei eine Ätzstoppschicht (110) auf der ersten Oxidschicht (108) abgeschieden ist, die elektrisch leitende Schicht (112) eine Rückgate-Schicht (112) umfasst, welche auf der Ätzstoppschicht (110) ausgebildet ist, und die zweite Isolationsschicht (114) eine thermisch auf der Rückgate-Schicht (112) aufgewachsene oder abgeschiedene zweite Oxidschicht umfasst; und Ausbilden eines zweiten Substratabschnitts (200), der ein Siliciumvollsubstrat (202) und eine thermisch auf dem Siliciumvollsubstrat (202) aufgewachsene oder abgeschiedene dritte Isolationsschicht (204) aufweist.
  12. Verfahren nach Anspruch 10, das Folgendes umfasst: Implantieren einer Wasserstoffspezies durch die zweite Oxidschicht (114), die elektrisch leitende Rückgate-Schicht (112), die Ätzstoppschicht (110), die erste Oxidschicht (108) und die Siliciumschicht (106, 106'), wobei der Vorgang in oder jenseits der SiGe-Opferschicht (104) endet; Verbinden des zweiten Substratabschnitts (200) mit dem ersten Substratabschnitt (100), um eine Verbindungsgrenzfläche zwischen der zweiten Oxidschicht (114) und der dritten Oxidschicht (204) zu definieren; Durchführen einer ersten Temperprozedur, um die Oxid-an-Oxid-Bindung zwischen der zweiten Oxidschicht (114) und der dritten Oxidschicht (204) zu verstärken; Durchführen einer zweiten Temperprozedur bei einer höheren Temperatur als bei der ersten Temperprozedur, um eine Front von verbundenen Hohlräumen (602) entsprechend einer Position (116) der Wasserstoffspezies zu erzeugen; Abtrennen der verbundenen Struktur entlang der Hohlraumfront (602); und Entfernen aller verbleibenden Teile des Hybridsiliciumvollsubstrats (101) und der SiGe-Opferschicht (104) auf der Hybridsiliciumschicht, um die DBBG-SOI-Hybridwafer-Struktur (900) zu definieren, wobei die erste Oxidschicht (108) und die Ätzstoppschicht (110) eine obere BOX umfassen, die verbundene zweite Oxidschicht (114) und dritte Oxidschicht (204) zusammen eine untere BOX (902) umfassen, die Hybridsiliciumschicht eine SOI-Hybridschicht umfasst, die Rückgate-Schicht (112) zwischen der oberen BOX und der unteren BOX (902) angeordnet ist und das Siliciumvollsubstrat ein Vollsubstrat der DBBG-SOI-Hybridwafer-Struktur (900) umfasst.
  13. Verfahren nach Anspruch 12, das das Durchführen einer dritten Temperprozedur bei einer höheren Temperatur als bei der zweiten Temperprozedur umfasst, um eine Oxid-an-Oxid-Bindung zwischen der zweiten Oxidschicht (114) und der dritten Oxidschicht (204) weiter zu verstärken.
  14. Verfahren nach Anspruch 12 oder 13 das Folgendes umfasst: Ausbilden einer Hartmaskenschicht (1002) über der DBBG-SOI-Hybridwafer-Struktur (900); Strukturieren der Hartmaskenschicht (1002) und Ätzen durch die SOI-Hybridschicht hindurch, um flache STI-Vertiefungen (1008) auf der Ebene des aktiven Bereichs auszubilden; Ausbilden einer Fotolackschicht (1102) und lithografisches Strukturieren der Fotolackschicht (1102), um einen Teil von einer STI-Vertiefung (1008) oder mehreren der STI-Vertiefungen (1008) auf der Ebene des aktiven Bereichs selektiv freizulegen; Ätzen durch alle verbleibenden Abschnitte der oberen BOX-Schicht und durch die Rückgate-Schicht (112) hindurch, wodurch eine oder mehrere tiefe STI-Vertiefungen (1202) auf der Rückgate-Ebene ausgebildet werden, von denen Abschnitte mit Abschnitten einer oder mehrerer der flachen Vertiefungen (1008) auf der Ebene des aktiven Bereichs selbstausgerichtet sind; und Füllen sowohl der flachen STI-Vertiefungen (1008) im aktiven Bereich und der selbstausgerichteten tiefen STI-Vertiefungen (1202) auf der Rückgate-Ebene mit einem oder mehreren Isolationsmaterialien (1302) und das anschließende Planarisieren des einen oder der mehreren eingefüllten Isolationsmaterialien (1302).
  15. Verfahren nach Anspruch 14, wobei das Ätzen der flachen STI-Vertiefungen (1008) auf der Ebene des aktiven Bereichs auf der in der oberen BOX-Schicht enthaltenen Ätzstoppschicht (110) endet.
  16. Verfahren nach Anspruch 14, wobei das Ätzen der tiefen STI-Vertiefungen (1202) auf der Rückgate-Ebene auf der unteren BOX-Schicht (902) endet.
  17. Verfahren nach Anspruch 14, das ein Ersetzen von Abschnitten mit einer (110)-Kristallorientierung der SOI-Hybridschicht durch Abschnitte mit einer (110) Kristallorientierung eines anderen Halbleitermaterials umfasst.
  18. Verfahren nach Anspruch 17, wobei das Ersetzen Folgendes umfasst: selektives epitaktisches Aufwachsen einer (110)-Silicium-Germanium-Ausgangsschicht (1902) über (110)-Siliciumabschnitte (106') der SOI-Hybridschicht; und Oxidieren der (110)-Silicium-Germanium-Ausgangsschicht (1902), um zu bewirken, dass Germaniumatome von der (110)-Silicium-Germanium-Ausgangsschicht (1902) hinunter in die (110)-Siliciumabschnitte (106') der SOI-Hybridschicht verlagert werden, wodurch die (110)-Siliciumabschnitte (106') der SOI-Hybridschicht in (110)-Silicium-Germanium umgewandelt werden und die (110)-Silicium-Germanium-Ausgangsschicht (1902) in ein abschließendes Oxid einer Siliciumschicht (2002) umgewandelt wird.
  19. Verfahren nach Anspruch 18, das das Entfernen des abschließenden Oxids (2002) einer Siliciumschicht umfasst.
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