DE102005052054B4 - Halbleiterbauteil mit Transistoren mit verformten Kanalgebieten und Verfahren zu seiner Herstellung - Google Patents

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Abstract

Halbleiterbauelement (100) mit:
einem ersten Transistor (110n; 210n) einer ersten Leitfähigkeitsart, wobei der erste Transistor (110n; 210n) eine erste Gateelektrode (105; 205) mit einer ersten Abstandshalterstruktur (108; 118; 208) aufweist, die an Seitenwänden davon ausgebildet ist und die eine erste Art an hoher mechanischer Spannung aufweist, die eine Art an Verformung im Kanalgebiet (114n) des ersten Transistors (110n; 210n) bewirkt;
einem zweiten Transistor (110p; 210p) einer zweiten Leitfähigkeitsart, wobei der zweite Transistor (110p; 210p) eine zweite Gateelektrode (105; 205) mit einer zweiten Abstandshalterstruktur (108; 118; 208) aufweist, die an deren Seitenwänden ausgebildet ist und die erste Art an hoher mechanischer Spannung aufweist, wobei der zweite Transistor (110p; 210p) ferner ein verformtes Halbleitergebiet in einem Drain- und Sourcegebiet des zweiten Transistors (110p; 210p) aufweist, wobei das verformte Halbleitergebiet ein Material mit einer unterschiedlichen Gitterkonstante im Vergleich zu dem umgebenden Halbleitermaterial aufweist, um eine Art an Verformung im Kanalgebiet...

Description

  • GEBIET DER VORLIEGENDEN ERFINDUNG
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung unterschiedlicher Transistorarten mit verformten Kanalgebieten durch Anwenden des eingebetteten Si/Ge, um die Ladungsträgebeweglichkeit in dem Kanalgebiet eines MOS-Transistor zu verbessern.
  • BESCHREIBUNG DES STANDS DER TECHNIK
  • Die Herstellung integrierter Schaltungen erfordert das Ausbilden einer großen Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsplan. Generell werden mehrere Prozesstechnologien gegenwärtig praktiziert, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, und dergleichen die CMOS-Technologie gegenwärtig der vielversprechendste Ansatz auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen an Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat mit einer kristallinen Halbleiterschicht gebildet. Ein MOS-Transistor, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, umfasst sogenannte PN-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Source-Gebiete mit einem invers dotierten Kanalgebiet, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist, gebildet werden. Die Leitfähigkeit des Kanalgebiets, d. h. die Stromtreiberfähigkeit des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet und davon durch eine dünne Isolierschicht getrennt ist. Die Leitfähigkeit des Kanalgebiets bei der Bildung eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an der Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine vorgegebene Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Source- und dem Drain-Gebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unterhalb der isolierenden Schicht beim Anlegen der Steuerspannung an die Gateelektrode auszubilden, die Gesamtleitfähigkeit des Kanalgebiets im Wesentlichen das Verhalten der MOS-Transistoren. Somit wird durch die Reduzierung der Kanallänge – und damit verknüpft der Reduzierung des Kanalwiderstands – die Kanallänge zu einem wesentlichen Entwurfskriterium zum Erreichen eines Anstiegs der Arbeitsgeschwindigkeit integrierter Schaltungen.
  • Die ständige Verringerung der Transistorabmessungen zieht jedoch eine Reihe von damit verknüpfter Probleme nach sich, die es zu lösen gilt, um nicht in unerwünschter Weise die durch das ständige Reduzieren der Kanallänge von MOS-Transistoren gewonnenen Vorteile aufzuheben. Ein wesentliches Problem in dieser Hinsicht ist die Entwicklung moderner Photolithographie- und Ätzstrategien, um in zuverlässiger und reproduzierbarer Weise Schaltungselemente mit kritischen Abmessungen, etwa die Gateelektrode der Transistoren, für eine neue Bauteilgeneration herzustellen. Ferner müssen äußerst anspruchsvolle Dotierstoffprofile in der vertikalen Richtung sowie auch in der lateralen Richtung in den Drain- und Source-Gebieten erreicht werden, um damit den geringen Schicht- und Kontaktwiderstand in Verbindung mit einer gewünschten Kanalsteuerbarkeit zu erhalten. Zusätzlich repräsentiert auch die vertikale Lage der PN-Übergänge in Bezug auf die Gateisolationsschicht ein kritisches Entwurfskriterium im Hinblick auf die Steuerung der Leckströme. Somit erfordert eine Verringerung der Kanallänge auch ein entsprechendes Reduzieren der Tiefe der Drain- und Source-Gebiete im Hinblick auf die Grenzfläche, die durch die Gateisolationsschicht und das Kanalgebiet gebildet ist, wodurch moderne Implantationstechniken erforderlich sind. Gemäß anderer Vorgehensweisen werden epitaktisch gewachsene Gebiete mit einem spezifizierten Versatz zu der Gateelektrode hergestellt, die auch als erhöhte Drain- und Source-Gebiete bezeichnet werden, um eine erhöhte Leitfähigkeit der erhöhten Drain- und Sourcegebiete bereitzustellen, wobei gleichzeitig ein flacher PN-Übergang in Bezug auf die Gateisolationsschicht bewahrt bleibt.
  • Da die ständige Reduzierung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, das Anpassen und möglicherweise das Neuentwickeln äußerst komplexer Prozessverfahren hinsichtlich der oben aufgezeigten Prozessschritte erforderlich macht, wurde auch vorgeschlagen, die Kanalleitfähigkeit der Transistorelemente durch Erhöhen der Ladungsträgerbeweglichkeit im Kanalgebiet für eine vorgegebene Kanallänge zu erhöhen, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit der Einführung eines weiteren Technologieschrittes, wobei viele der obigen Prozessanpassungen, die mit der Bauteilreduzierung verknüpft sind, vermieden oder zumindest verzögert werden. Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugspannung oder kompressive Spannung in der Nähe des Kanalgebiets erzeugt wird, um damit eine entsprechende Verformung in dem Kanalgebiet zu erzeugen, die dann zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise ergibt das Erzeugen einer Zugverformung in dem Kanalgebiet eine Beweglichkeitssteigerung für Elektronen, wobei abhängig von der Größe und der Richtung der Zugverformung, ein Anstieg der Beweglichkeit von 50% oder mehr erreicht wird, was sich wiederum direkt in einem entsprechenden Anstieg der Leitfähigkeit ausdrückt. Andererseits kann eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern erhöhen, wodurch die Möglichkeit zur Leistungssteigerung von p-Kanaltransistoren geschaffen wird. Das Einführen einer Spannungs- oder Verformungsverfahrenstechnik in die Herstellung integrierter Schaltungen ist ein äußerst vielversprechender Ansatz für weitere Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue” Art von Halbleitermaterial betrachtet werden kann, das die Herstellung schneller und leistungsstarker Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, während viele der gut etablierten Fertigungsverfahren weiterhin verwendet werden können.
  • Folglich wurde vorgeschlagen, beispielsweise eine Silizium/Germanium-Schicht oder eine Silizium/Kohlenstoff-Schicht in oder unter dem Kanalgebiet einzuführen, um damit eine Zugspannung oder eine kompressive Spannung zu erzeugen, die zu einer entsprechenden Verformung führt. Obwohl das Transistorverhalten deutlich durch das Einführen von spannungserzeugenden Schichten in oder unter dem Kanalgebiet gesteigert werden kann, müssen große Anstrengungen unternommen werden, um die Herstellung entsprechender Spannungsschichten in die konventionelle und gut erprobte MOS-Technologie einzubinden. Beispielsweise müssen zusätzliche epitaktische Wachstumstechniken entwickelt und in den Prozessablauf eingebunden werden, um die germanium- oder kohlenstoffenthaltenden Spannungsschichten an geeigneten Positionen in oder unter dem Kanalgebiet einzubauen. Daher wird die Prozesskomplexität erhöht, wodurch auch die Herstellungskosten und die Gefahr für eine Reduzierung der Produktionsausbeute ansteigen.
  • Daher wird in anderen Lösungen externe Spannung, die beispielsweise durch darüber hegende Schichten, Abstandselemente und dergleichen erzeugt wird, angewendet, um eine gewünschte Verformung innerhalb des Kanalgebiets zu erzeugen. Jedoch ist der Vorgang des Erzeugens der Verformung in dem Kanalgebiet durch Ausüben einer spezifizierten externen Spannung unter Umständen begleitet von einer nicht effizienten Umwandlung der externen Spannung in eine Verformung in dem Kanalgebiet. Obwohl damit deutliche Vorteile gegenüber dem zuvor erläuterten Ansatz, der zusätzlich Spannungsschichten in dem Kanalgebiet erfordert, vorliegen, kann die Effizienz des Spannungsübertragungsmechanismus von den Prozess- und Bauteileigenschaften abhängen und damit zu einem geringen Leistungszuwachs für eine Transistorart führen.
  • In einer weiteren Vorgehensweise wird die Löcherbeweglichkeit von PMOS-Transistoren vergrößert, indem eine verformte Silizium/Germanium-Schicht in den Drain- und Source-Gebieten der Transistoren gebildet wird, wobei die kompressiv verformten Drain- und Soruce-Gebiete eine uniaxiale Verformung in dem benachbarten Siliziumkanalgebiet erzeugen. Dazu werden die Drain- und Source-Gebiete der PMOS-Transistoren selektiv abgetragen bzw. vertieft, während die NMOS-Transistoren maskiert sind, und anschließend wird die Silizium/Germanium-Schicht selektiv durch epitaktisches Wachsen in dem PMOS-Transistor gebildet. Obwohl diese Technik merkliche Vorteile im Hinblick auf einen Leistungszuwachs des PMOS-Transistors und damit des gesamten CMOS-Bauteils bietet, muss eine geeignete Gestaltung angewendet werden, die den Unterschied im Leistungszuwachs des PMOS-Transistors und des NMOS-Transistors ausgleicht.
  • Die US 2005/0035470 A1 offenbart NMOS-Transistoren und PMOS-Transistoren, die unterschiedlich verformte Kanalgebiete aufweisen. Die PMOS-Transistoren können hierbei Silizium/Germanium aufweisende Source- und Draingebiete umfassen.
  • Die US 2003/0181005 A1 offenbart NMOS-Transistoren und PMOS-Transistoren mit unterschiedlich verspannten Kontaktätzstoppschichten.
  • Die US 2005/0148133 A1 offenbart NMOS-Transistoren und PMOS-Transistoren, die eine über den Source- und Draingebieten ausgebildete kristalline Halbleiterschicht mit Gitterfehlanpassung umfassen.
  • Angesichts der zuvor beschriebenen Situation besteht ein Bedarf für eine verbesserte Technik, die ein effizientes Erhöhen der Leistungsfähigkeit von PMOS-Transistoren und NMOS-Transistoren ermöglicht, wobei eines oder mehrere der zuvor erkannten Probleme im Wesentlichen vermieden oder zumindest in ihrer Wirkung reduziert werden.
  • ÜBEBLICK ÜBER DIE ERFINDUNG
  • Im Allgemeinen richtet sich die vorliegende Erfindung an eine Technik, die die Herstellung unterschiedlicher Transistorarten, etwa PMOS- und NMOS-Transistoren ermöglicht, wobei in jeder Transistorart zwei oder mehrere Spannungsquellen zum Erzeugen einer entsprechend gewünschten Verformung in dem Kanalgebiet jeder Transistorart vorgesehen sind, wodurch deutlich die Prozessflexibilität erhöht wird, da der Leistungszuwachs innerhalb einer großen Bandbreite für eine vorgegebene Schaltungsgestaltung eingestellt werden kann. Zu diesem Zweck wird in dem PMOS-Transistor eine entsprechend kompressiv verformte Halbleiterschicht, die in den entsprechenden Drain- und Source-Gebieten gebildet ist, mit einer zusätzlichen spannungserzeugenden Quelle vorgesehen, um in effizienterer Weise Spannung von der verformten Halbleiterschicht in das Kanalgebiet zu übertragen. Auf diese Weise kann die Ladungsträgerbeweglichkeit und damit das elektrische Verhalten beider Transistorarten effizient erhöht werden, ohne dass unerwünschterweise zu einer höheren Prozesskomplexität beigetragen wird.
  • Gemäß einer anschaulichen Ausführungsform der vorliegenden Erfindung wird ein Halbleiterbauelement bereitgestellt mit:
    einem ersten Transistor einer ersten Leitfähigkeitsart, wobei der erste Transistor eine erste Gateelektrode mit einer ersten Abstandshalterstruktur aufweist, die an Seitenwänden davon ausgebildet ist und die eine erste Art an hoher mechanischer Spannung aufweist, die eine Art an Verformung im Kanalgebiet des ersten Transistors bewirkt;
    einem zweiten Transistor einer zweiten Leitfähigkeitsart, wobei der zweite Transistor eine zweite Gateelektrode mit einer zweiten Abstandshalterstruktur aufweist, die an deren Seitenwänden ausgebildet ist und die erste Art an hoher mechanischer Spannung aufweist, wobei der zweite Transistor ferner ein verformtes Halbleitergebiet in einem Drain- und Sourcegebiet des zweiten Transistors aufweist, wobei das verformte Halbleitergebiet ein Material mit einer unterschiedlichen Gitterkonstante im Vergleich zu dem umgebenden Halbleitermaterial aufweist, um eine Art an Verformung im Kanalgebiet des zweiten Transistors zu bewirken, wobei die mechanische Spannung, die in dem Kanalgebiet des zweiten Transistors verursacht wird, reduziert wird durch die mechanische Spannung, die von der zweiten Abstandshalterstruktur in das Kanalgebiet des zweiten Transistors übertragen wird;
    einer ersten verspannten Kontaktätzstoppschicht, die über dem ersten Transistor ausgebildet ist und die erste Art an mechanischer Spannung aufweist; und
    einer zweiten verspannten Kontaktätzstoppschicht, die über dem zweiten Transistor gebildet ist und eine zweite Art mechanischer Spannung aufweist, die sich von der ersten Art unterscheidet.
  • Gemäß einer weiteren anschaulichen Ausführungsform der vorliegenden Erfindung wird ein Verfahren bereitgestellt, das umfasst
    Bilden einer ersten Gateelektrode eines ersten Transistors einer ersten Art und einer zweiten Gateelektrode eines zweiten Transistors einer zweiten Art;
    Bilden einer Vertiefung und einer verformten Halbleiterschicht in der Vertiefung, die benachbart zu der zweiten Gateelektrode gebildet ist;
    Bilden einer ersten Seitenwandabstandshalterstruktur an der ersten Gateelektrode und einer zweiten Seitenwandabstandshalterstruktur an der zweiten Gateelektrode, wobei die erste und die zweite Seitenwandabstandshalterstruktur eine erste Art an hoher mechanischer Spannung aufweisen, um eine Art an Verformung im Kanalgebiet des ersten Transistors zu bewirken, wobei die verformte Halbleiterschicht eine Art an Verformung im Kanalgebiet des zweiten Transistors bewirkt, wobei die mechanische Spannung, die in dem Kanalgebiet des zweiten Transistors verursacht wird, reduziert wird durch die mechanische Spannung, die von der zweiten Seitenwandabstandshalterstruktur in das Kanalgebiet des zweiten Transistors übertragen wird;
    Bilden einer ersten Kontaktätzstoppschicht über dem ersten Transistor, wobei die erste Kontaktätzstoppschicht die erste Art an mechanischer Spannung aufweist; und
    Bilden einer zweiten Kontaktätzstoppschicht über dem zweiten Transistor, wobei die zweite Kontaktätzstoppschicht eine zweite Art an mechanischer Spannung aufweist, die sich von der ersten Art unterscheidet.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Weitere Vorteile, Aufgaben und Ausführungsformen gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1g schematisch Querschnittsansichten eines Halbleiterbauelements mit zwei unterschiedlichen Transistorarten während diverser Fertigungsphasen gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung zeigen, wobei ein Transistor darin ausgebildet eine verformte Halbleiterschicht in den entsprechenden Source- und Drain-Gebieten in Verbindung mit mindestens einer weiteren spannungserzeugenden Quelle zum Erzeugen der gewünschten Verformung in dem Kanalgebiet aufweist, während der andere Transistor mindestens zwei Spannungsquellen zum Erzeugen einer unterschiedlichen Art an Verformung in dem entsprechenden Kanalgebiet besitzt;
  • 1f bis 1i schematisch Querschnittsansichten des Halbleiterbauelements zeigen, wie es in den 1a bis 1g dargestellt ist, wobei die Spannungsübertragung von einer Kontaktätzstoppschicht durch Bilden entsprechender Schichten direkt auf den entsprechenden Transistoren verbessert ist; und
  • 2a bis 2c schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wobei eine verformte und eine relaxierte Halbleiterschicht in entsprechenden Drain- und Source-Gebieten unterschiedlicher Transistorarten gemäß noch weiterer anschaulicher Ausführungsformen der vorliegenden Erfindung gebildet sind.
  • DETAILLIERTE BESCHREIBUNG
  • Im Allgemeinen betrifft die vorliegende Erfindung eine Technik für die Herstellung von Transistorelementen unterschiedlicher Leitfähigkeitsart, etwa NMOS-Transistoren und PMOS-Transistoren, wobei die Ladungsträgerbeweglichkeit von Löcher und Elektronen im PMOS-Transitor bzw. NMOS-Transistor verbessert wird, indem eine kompressiv verformte Halbleiterschicht in den Drain- und Source-Gebieten des PMOS-Transistors vorgesehen wird, während der NMOS-Transistor an einer Gateelektrode eine Seitenwandabstandshalterstruktur mit hoher Zugspannung aufweist. Um ferner einen äußerst effizienten und flexiblen Fertigungsprozess zu erreichen, werden die entsprechenden Seitenwandabstandshalterstrukturen in einem gemeinsamen Fertigungsprozess auf beiden Transistorarten hergestellt, wobei zusätzliche spannungsinduzierende Mechanismen vorgesehen sind, um die Auswirkungen der stark mit Zugspannung beaufschlagten Seitenwandabstandshalter in den PMOS-Transistor zu kompensieren oder zu überkompensieren, während andererseits das Erzeugen einer gewünschten Zugverformung in dem entsprechenden Kanalgebiet des NMOS-Transistors verbessert wird. Zu diesem Zweck werden entsprechende Kontaktätzstoppschichten über den entsprechenden Transistorarten so gebildet, dass diese die Wirksamkeit der Seitenwandabstandshalterstruktur mit hoher Zugspannung in dem NMOS-Transistor verstärkt, während die Wirkung der Seitenwandabstandshalterstruktur mit hoher Zugspannung in dem PMOS-Transistor reduziert oder überkompensiert wird. Ferner ist in einigen anschaulichen Ausführungsformen der Fertigungsprozess so gestaltet, dass zumindest eine der Kontaktätzstoppschichten direkt auf den entsprechenden Transistor gebildet wird, um damit den Spannungsübertragungsmechanismus in dem entsprechenden Transistor noch effizienter zu gestalten.
  • In noch anderen anschaulichen Ausführungsformen kann die Prozesssequenz zur Herstellung der epitaktisch gewachsenen verformten Halbleiterschicht in dem PMOS-Transistor so gestaltet werden, dass ein hohes Maß an Symmetrie in Bezug auf den anderen Transistor erreicht wird, wodurch „Beladungseffekte” des epitaktischen Wachstumsprozesses „geglättet” werden. Zu diesem Zweck kann die Prozesssequenz so modifiziert werden, dass im Wesentlichen keine Spannung in dem NMOS-Transistor erzeugt wird, wodurch nachteilige Auswirkungen auf die Elektronenbeweglichkeit vermieden oder zumindest reduziert werden, während andererseits eine modifizierte Bandlücke in dem NMOS-Transistor eine Leistungssteigerung im Hinblick auf die Stromleitfähigkeit liefert. Somit können Schaltungsentwürfe, die typischerweise die vorzufindende Asymmetrie in Bezug auf die Stromleitfähigkeit von PMOS- und NMOS-Transistoren berücksichtigen, im Wesentlichen beibehalten werden, da beide Transistorarten deutlich verbessert werden. D. h., der PMOS-Transistor erhält eine deutlich erhöhte Löcherbeweglichkeit auf Grund der äußerst effizienten Erzeugung einer kompressiven Verformung in dem entsprechenden Kanalgebiet auf Grund der verformten Halbleiterschicht in Verbindung mit einer entsprechend verspannten Kontaktätzstoppschicht, die die Auswirkung der Seitenwandabstandshalter mit der hohen Zugspannung kompensieren oder überkompensieren. Andererseits wird eine Leistungssteigerung in dem NMOS-Transistor erreicht, indem die Seitenwandabstandshalter mit hoher Zugspannung in Verbindung mit einer entsprechenden Kontaktätzstoppschicht mit Zugspannung vorgesehen werden, wobei, wie zuvor erläutert ist, in einigen Ausführungsformen ein weiterer Anstieg der Stromleitfähigkeit auf Grund des reduzierten Source- und Drain-Übergangswiderstands, der durch die relaxierte Halbleiterverbindung in den Drain- und Source-Gebieten hervorgerufen wird, erreicht wird.
  • Auf Grund des Vorsehens mehrerer spannungsinduzierender Quellen in jeder Transistorart kann die Einstellung des Transistorverhaltens über einen weiten Bereich für einen vorgegebenen Schaltungsentwurf erreicht werden. Die vorliegenden Erfindung kann auch vorteilhafterweise in Verbindung mit SOI-(Silizium-auf-Isolator)Bauelementen und insbesondere in Verbindung mit teilweise verarmten SOI-Transistoren angewendet werden, da der erhöhte Leckstrom, der als nachteiliger Effekt betrachtet wird und der mit dem Vorhandensein einer modifizierten Bandlücke im Vergleich zu dotiertem Silizium verknüpft ist, zu einer verstärkten Ladungsabfuhr- und aufnahmefähigkeit beitragen kann, und damit deutlich den Effekt des Körpers mit schwebenden Potential verringern kann, der typischerweise ein großes Problem bei teilweise verarmten SOI-Transistoren ist.
  • Somit kann in Ausführungsformen, die eine verformte Halbleiterschicht in einer Transistorart und die entsprechend relaxierte Halbleiterschicht in der anderen Transistorart aufweisen, das Hysteresverhalten, d. h. die zeitlich abhängige Ausbreitungsverzögerung von Signalen in teilweise verarmten SOI-Transistoren, deutlich verbessert werden, indem eine höhere Gestaltungsflexibilität bereitgestellt wird, da typischerweise zusätzliche Prozesstoleranzen in konventionellen teilweise verarmten SOI-Bauelementen vorgesehen werden müssen, um größtmögliche Verzögerungsunterschiede, die durch eine beträchtliche Hysterese teilweise verarmter SOI-Bauelemente hervorgerufen wird, zu berücksichtigen. Es sollte jedoch beachtet werden, dass die vorliegende Erfindung auch äußerst vorteilhaft in Verbindung mit anderen Transistorarchitekturen ist, etwa Transistoren, die auf Silizuiumvollsubstraten oder anderen geeigneten Trägern ausgebildet sind.
  • Mit Bezug zu den 1a bis 1i und 2a bis 2c werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101, in und auf welchem ein erster Transistor 110n und ein zweiter Transistor 110p gebildet sind. Der erste und der zweite Transistor 110n, 110p unterscheiden sich in ihrer Leitfähigkeitsart, so dass beispielsweise der erste Transistor 110n einen NMOS-Transistor repräsentiert, während der zweite Transistor 110p einen PMOS-Transistor repräsentieren kann. Das Substrat 101 kann ein beliebiges geeignetes Substrat mit einer darauf ausgebildeten im Wesentlichen kristallinen Halbleiterschicht 103 repräsentieren, die die Herstellung des ersten und des zweiten Transistorelements 110n, 110p ermöglicht. In einer anschaulichen Ausführungsform repräsentiert die Halbleiterschicht 103 ein Halbleitermaterial auf Siliziumbasis, das in einer anschaulichen Ausführungsform auf einer vergrabenen Isolierschicht 102 gebildet ist, so dass der erste und der zweite Transistor 110n, 110p SOI-artige Transistoren repräsentieren. In anderen Ausführungsformen ist die Halbleiterschicht 103 auf einem Halbleitervollsubstrat ausgebildet, wobei das erste und das zweite Transistorelement 110n, 110p Vollsubstratbauelemente repräsentieren.
  • Es sollte beachtet werden, dass das Substrat 101 mit der darauf ausgebildeten vergrabenen Isolierschicht 102, die aus Siliziumdioxid, Siliziumnitrid oder einem anderen geeigneten isolierendem Material aufgebaut ist, ein beliebiges SOI-artiges Substrat repräsentieren soll, wobei dieser Begriff als ein Überbegriff für ein beliebiges Substrat betrachtet wird, das zumindest einen isolierenden Bereich aufweist, über welchem eine kristalline Halbleiterschicht ausgebildet ist, die für die Herstellung von Transistorelementen darin geeignet ist. Die Halbleiterschicht 103 kann eine Dicke aufweisen, die für spezielle Entwurfsregeln für die Transistoren 110n, 110p ausgelegt ist. In einer anschaulichen Ausführungsform ist die Halbleiterschicht 103 so gestaltet, dass die Herstellung teilweise verarmter Transistorelemente möglich ist, während in anderen Ausführungsformen die Dicke der Schicht 103 für die Herstellung vollständig verarmter Bauelemente oder in andern Fällen von Vollsubstratbauelementen in der Schicht 103 geeignet ist. Die Transistoren 110n, 110p können voneinander getrennt und damit elektrisch isoliert sein mittels einer entsprechenden Isolationsstruktur 104, die in Form einer flachen Grabenisolation (STI) oder einer anderen geeigneten Isolierstruktur vorgesehen werden kann. Die Isolationsstruktur 104 kann aus einem beliebigen Material aufgebaut sein, etwa Siliziumdioxid, Siliziumnitrid, und dergleichen. Ferner umfassen in dieser Fertigungsphase, wie sie in 1a gezeigt ist, der erste und der zweite Transistor 110n, 110p jeweils eine entsprechende Gateelektrode 105, die von der Halbleiterschicht 103 durch entsprechende Gateisolationsschichten 106 getrennt sind. Ferner ist jede der Gateelektroden 105 mittels einer entsprechenden Deckschicht 107 und einem Abstandselement 108 „eingekapselt”. Beispielsweise können die Deckschichten 107 und die Abstandshalter 108 aus einem beliebigen geeigneten Material hergestellt sein, das selektiv in Bezug auf die Transistorelemente 110n, 110p entfernt werden kann, und das auch in zuverlässiger Weise das Abscheiden von Halbleitermaterial in einem nachfolgenden epitaktischen Wachstumsprozess unterdrückt. Beispielsweise können Siliziumnitrid, Siliziumoxinitrid und dergleichen als geeignete Materialien verwendet werden. Des weiteren ist eine Hartmaske 109 über dem Halbleiterbauelement 100 so gebildet, dass der erste Transistor 100n abgedeckt ist, während der zweite Transistor 110p einen anisotropen Ätzprozess 111 ausgesetzt ist. Die Hartmaske 109 kann beispielsweise aus im Wesentlichen den gleichen Materialien hergestellt sein wie die Deckschichten 107 und die Abstandshalter 108.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements 100, wie es in 1a gezeigt ist, kann die folgende Prozesse umfassen. Das Substrat 101 mit der vergrabenen Isolierschicht 102, wenn eine SOI-Architektur betrachtet wird, empfängt die Halbleiterschicht 103 beispielsweise in Form einer undotierten oder vordotierten kristallinen Siliziumschicht, wobei die Siliziumschicht durch Scheibenverbundtechniken oder andere gut etablierte Verfahren zur Bereitstellung von SOI-Substraten hergestellt werden kann. Danach wird die Isolationsstruktur 104 auf der Grundlage gut etablierter Rezepte, etwa standardmäßiger Lithographie- und anisotroper Ätzverfahren hergestellt, woran sich geeignete Abscheide- und Polierverfahren anschließen, wenn die Isolationsstruktur 104 in Form einer Grabenisolation vorgesehen wird. Als nächstes wird eine geeignete dielektrische Schicht durch Oxidation und/oder Abscheidung gebildet, woran sich das Abscheiden eines Gateelektrodenmaterials, etwa Polysilizium oder vordotiertes Polysilizium anschließt, das durch gut etablierte CVD-(chemische Dampfabscheide-)Techniken bei geringem Druck erreicht werden kann.
  • Danach kann eine Deckschicht auf der Oberseite des Gateelektrodenmaterials gebildet werden, wobei die Deckschicht auch als eine ARC-(antireflektierende)Schicht für eine nachfolgend ausgeführte Lithographie dienen kann. Ferner kann die Deckschicht zusätzlich oder alternativ als eine Hartmaske während des nachfolgenden Strukturierens des Gateelektrodenmaterials dienen. In noch anderen Ausführungsformen kann die Deckschicht so gestaltet sein, dass diese gemeinsam mit dem Gateelektrodenmaterial strukturiert wird, um schließlich die entsprechende Deckschicht 107 zu bilden, ohne dass diese eine weitere Funktion während des vorhergehenden Photolithographie- und Ätzprozesses besitzt. Nach dem Strukturieren der Gateelektroden 105 und der Gateisolationsschichten 106 werden die Abstandselemente 108 durch Abscheiden einer entsprechenden ätzselektiven Beschichtung (nicht gezeigt) und einer Abstandsschicht auf der Grundlage von beispielsweise gut etablierten plasmaunterstützten CVD-Verfahren mit einer erforderlichen Dicke gebildet, die im Wesentlichen einen gewünschten Versatz für eine Vertiefung bestimmt, die benachbart zu der Gateelektrode 105 des zweiten Transistors 110p zu bilden ist. Danach kann ein selektiver anisotroper Ätzprozess ausgeführt werden, um überschüssiges Material der zuvor abgeschiedenen Abstandsschicht zu entfernen, wodurch die Abstandshalter 108 gebildet werden.
  • Anschließend wird eine Maskenschicht, die ein Beschichtungsmaterial (nicht gezeigt) enthalten kann, auf der Grundlage gut etablierter Rezepte abgeschieden und auf der Grundlage gut etablierter Photolithographieverfahren strukturiert, um damit die Hartmaske 109 zu bilden. Danach wird das Bauelement 100 dem anisotropen Ätzprozess 111 unterzogen, der so gestaltet ist, dass er eine hohe Selektivität zwischen dem Material der Halbleiterschicht 103 einerseits und den Materialien der Abstandshalter 108, der Deckschichten 107 und der Isolationsstruktur 104 andererseits aufweist. Beispielsweise sind äußerst selektive anisotrope Ätzprozesse mit einer moderat hohen Selektivität zwischen Silizium, Siliziumdioxid und Siliziumnitrid im Stand der Technik bekannt. Beispielsweise können ähnliche Ätztechniken eingesetzt werden, wie sie auch während der Herstellung der Isolationsstruktur 104 angewendet werden. Es sollte beachtet werden, dass der Ätzprozess 111 für eine vorgegebene Ätzchemie für ansonsten festgelegte Prozessparameter durch die Ätzzeit gesteuert werden kann, wobei eine gewisse Abhängigkeit von der Musterdichte und Musterstruktur die Steuerbarkeit des Prozesses 111 reduzieren kann. Daher kann in einigen anschaulichen Ausführungsformen eine Reduzierung der Ungleichförmigkeit der Musterdichte erreicht werden, indem der Ätzprozess 111 für beide Transistorarten gleichzeitig ausgeführt wird, wie dies detaillierter mit Bezug zu den 2a bis 2c beschrieben ist.
  • 1b zeigt schematisch das Halbleiterbauelement 100 nach dem Ende des anisotropen Prozesses 111, der zur Ausbildung der Vertiefungen 112 führt. Um ferner das Bauelement 100 für einen nachfolgenden epitaktischen Wachstumsprozess vorzubereiten, in welchem ein geeignetes Halbleitermaterial zur Bildung eines verformten Bereichs benachbart zu der Gateelektrode 105 des zweiten Transistors 110p abgeschieden wird, können geeignete gut etablierte Reinigungsprozesse ausgeführt werden, um damit Kontaminationsstoffe auf freiliegenden Oberflächen innerhalb der Vertiefung 112, die während des vorhergehenden Ätzprozesses 111 gebildet wird, zu entfernen. Danach wird eine geeignete Abscheideatmosphäre auf der Grundlage gut etablierter Rezepte geschaffen, wobei in einer Ausführungsform eine Abscheideatmosphäre so gestaltet werden kann, dass die Abscheidung eines Silizium/Germanium-Materials bewirkt wird. Während des epitaktischen Wachstumsprozesses werden Prozessparameter so gewählt, dass im Wesentlichen kein Material auf den dielektrischen Bereichen, etwa der Maske 109, der Isolationsstruktur 104, der Deckschicht 107 und den Abstandshaltern 108 abgeschieden wird. Während des epitaktischen Aufwachens des Halbleitermaterials in der Vertiefung 112 wird eine verformte Halbleiterschicht gebildet, da das abgeschiedene Material eine unterschiedliche Gitterkonstante im Vergleich zu den umgebenden Halbleitermaterial der Schicht 103 aufweisen kann, die als eine Kristallschablone dient. Im Falle von Silizium/Germanium ist die natürliche Gitterkonstante größer im Vergleich zur Siliziumgitterkonstanten und somit wird eine kompressiv verformte Halbleiterschicht in der Vertiefung 112 während des epitaktischen Wachstumsprozesses gebildet. Nach dem Füllen oder Überfüllen, wenn erhöhte Drain- und Source-Gebiete herzustellen sind, der Vertiefung 112 mit der verformten Halbleiterschicht können die Maske 109 und die entsprechenden Deckschichten 107 und Abstandshalter 108 entfernt werden und die weitere Bearbeitung kann durch gut etablierte Verfahren für die Herstellung von MOS-Transistoren fortgesetzt werden.
  • 1c zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, umfasst der zweite Transistor 110p eine verformte Halbleiterschicht 113, die aus Silizium/Germanium oder einem anderen geeigneten Halbleitermaterial, das in im Wesentlichen kristalliner Weise gebildet werden kann, wobei dennoch eine Gitterfehlanpassung vorgesehen ist, um das gewünschte Maß an Verformung in dem Kanalgebiet 114p zu erhalten, aufgebaut ist. Im Falle einer kompressiv verformten Halbleiterschicht 113, etwa einer Silizium/Germanium-Schicht wird auch eine entsprechende kompressive Verformung 123 in dem Kanalgebiet 114b des zweiten Transistors 110p erzeugt. Andererseits ist ein entsprechender Verformungsmechanismus in dem ersten Transistor 110n nicht vorgesehen. Ferner umfasst jeweils der erste und der zweite Transistor 110n, 110p Drain- und Sourcegebiete 115, wobei ein laterales und vertikales Dotierstoffprofil der Gebiete 115 entsprechend an die spezielle Leitfähigkeitsart des entsprechenden Transistors angepasst ist. D. h., das Source- und Drain-Gebiet 115 des ersten Transistors 110n kann, wenn dieser einen n-Kanaltransistor repräsentiert, stark n-dotiert sein, während das entsprechende Kanalgebiet 114n leicht p-dotiert sein kann. Ein entsprechendes invertiertes Dotierstoffprofil kann für die Drain- und Source-Gebiete 115 und das Kanalgebiet 114p des zweiten Transistors 110p vorgesehen werden. Ferner umfasst jeder der Transistoren 110n, 110p eine Abstandshalterstruktur 118, die an Seitenwänden der entsprechenden Gateelektrode 115 gebildet ist. Die Abstandshalterstrukturen 118 können einen oder mehrere Seitenwandabstandshalter, etwa Abstandshalter 119, 121, in Verbindung mit entsprechenden Beschichtungen 120 aufweisen, wobei die Anzahl an Abstandselementen 119, 121 von der Komplexität des erforderlichen lateralen Profils der Drain- und Source-Gebiete 115 abhängen kann. Die Abstandshalterstrukturen 118 sind so ausgebildet, dass diese eine spezifizierte Art an mechanischer Spannung aufweisen, die so gewählt ist, dass eine gewünschte Art an Verformung in dem Kanalgebiet 114 des ersten Transistors 110n erzeugt wird. Beispielsweise können die Abstandshalterstrukturen 118 eine hohe intrinsische Zugspannung aufweisen, um damit eine entsprechende Zugverformung 122 in dem Kanalgebiet 114n des Transistors 110n hervorzurufen. Wie zuvor erläutert ist, wird eine entsprechende hohe Zugspannung der Abstandshalterstruktur 118 des zweiten Transistors 110p auch in dessen Kanalgebiet 114p übertragen, wodurch die Wirkung der eingebetteten Halbleiterschicht 113 reduziert und damit auch die Verformung 123 und damit der Zuwachs in der Leistungsfähigkeit des Transistors 110p verringert wird. Im Gegensatz zu konventionellen Lösungen ist die Abstandshalterstruktur 118 so gestaltet, dass diese ein gewünschtes Maß an Zugverformung in dem Kanalgebiet 114n des ersten Transistors 110n hervorruft, unabhängig von einem negativen Einfluss, der dadurch in dem zweiten Transistor 110p erzeugt wird, da ein effizienter Kompensationsmechanismus vorgesehen wird, wie dies detaillierter mit Bezug zu der 1d später beschrieben ist.
  • Beispielsweise kann die Abstandshalterstruktur 118 das eine oder die mehreren Abstandselemente 119, 121 in Form von Siliziumnitridabstandshalter aufweisen, die mit einer hohen Zugspannung im Bereich von bis zu ungefähr 1,5 GPa (Gigapascal) gebildet sind, wobei die Größe der Zugspannung durch Abscheideparameter während des Abscheidens der entsprechenden Abstandsschichten eingestellt werden kann. Folglich weist in dieser Phase der Herstellung in dem ersten Transistor das Kanalgebiet 114n die erste Art an Verformung 122 auf, die durch die erste Art an Verspannung der Abstandshalterstruktur 118 hervorgerufen wird. Andererseits weist das Kanalgebiet 114p des zweiten Transistors 110p die zweite Art an Verformung 123 auf, die im Wesentlichen durch die verformte Halbleiterschicht 113 hervorgerufen wird, wobei die wirksame Größe der Verformung 123 durch die gespannte Abstandshalterstruktur 118 reduziert ist.
  • Ferner können in dieser Fertigungsphase der erste und der zweite Transistor 110n, 110p jeweils ein Metallsilizidgebiet 116 in den Gateelektroden 105 aufweisen und entsprechende Metallsilizidgebiete 117, die in den entsprechenden Drain- und Soure-Gebieten 115 gebildet sind.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements, wie es in 1c gezeigt ist, kann die folgenden Prozesse umfassen. Nach dem epitaktisch Wachsen der eingebetteten verformten Halbleiterschicht 113 werden die Abstandshalterstrukturen 118 auf der Grundlage gut etablierter Prozessverfahren gebildet, wobei jedoch Prozessparameter so ausgewählt sind, dass eine gewünschte Zugspannung in der Abstandshalterstruktur 118 entsprechend den Entwurfserfordernissen für den ersten Transistor 110n erreicht wird. Zu diesem Zweck wird die Gestaltung der Abstandshalterstruktur 118 auf der Grundlage der Erfordernisse für die maskierende Wirkung während Implantationsprozessen zur Herstellung der Drain- und Source-Gebiete 115 und zum Bereitstellen eines selbstjustierten Prozesses für die Ausbildung der Metallsilizidgebiete 116 und 117 durchgeführt. Ferner kann die Gestaltung der Abstandshalterstruktur 118 auch auf Basis von Spannungsübertragungsaspekten, um damit ein gewünschtes Maß an Verformung in dem Gebiet 114n des ersten Transistors 110n zu erreichen. D. h., die Abstandshalterstruktur 118 kann auf der Grundlage von Entwurfskriterien hergestellt werden, etwa der internen Spannung der Abstandsschicht und der Abstandshalterbreite, wobei die Abstandshalterbreite auch die maskierende Wirkung während der Implantationsprozesse bestimmt. Beispielsweise kann ein erster Abstandshalter oder Offset-Abstandshalter (nicht gezeigt) gebildet werden und es kann eine entsprechende Implantationssequenz ausgeführt werden, um ein flaches Dotierstoffprofil für die Drain- und Source-Gebiete 115 zu erhalten. Danach wird eine Beschichtung 120a gefolgt von einer Abstandsschicht mit einer intrinsischen Spannung der ersten Art, etwa einer Zugspannung, auf der Grundlage gut etablierter Rezepte abgeschieden, wobei Prozessparameter so gesteuert werden, dass die gewünschte hohe interne Spannung erhalten wird. Beispielsweise kann die Abscheidung von Siliziumnitrid so gesteuert werden, dass eine kompressive Spannung, wie auch eine Zugspannung, abhängig von den Abscheideparametern, etwa vom Druck, der Temperatur, dem Ionenbeschuss während der Abscheidung, und dergleichen, erhalten wird. Nach dem Abscheiden der Abstandsschicht, die beispielsweise aus Siliziumnitrid mit der spezifizierten inneren Verspannung aufgebaut ist, wird ein entsprechender anisotroper Ätzprozess durchgeführt, um damit das Abstandselemente 121 zu bilden. Danach kann ein weiterer Implantationsprozess ausgeführt werden, abhängig von den Entwurfserfordernissen, und danach kann die Beschichtung 120 abgeschieden werden, die als eine Ätzstoppschicht während eines nachfolgenden anisotropen Prozesses zum Ätzen einer weiteren Abstandsschicht, die auf der Beschichtung 120 abgeschieden wird, dient und die eine spezifizierte Spannung aufweist, wie dies mit Bezug zu dem Abstandselemente 121 erläutert ist. Nach einem weiteren anisotropen Ätzprozess wird das Abstandselement 119 gebildet und ein nachfolgender Implantationsprozess kann dann ausgeführt werden. Es sollte beachtet werden, dass die Abstandshalterstruktur 118 des ersten und des zweiten Transistors 110n, 110p in einem gemeinsamen Prozess hergestellt werden kann, wodurch die Prozesskomplexität reduziert wird. Es sollte jedoch beachtet werden, dass die entsprechende Implantationssequenz unterschiedlich für den ersten und den zweiten Transistor 110n, 110p ausgeführt wird, indem entsprechende Im plantationsmasken entsprechend gut etablierter Verfahren vorgesehen werden. Danach können Ausheizprozesse ausgeführt werden, um die Dotierstoffe zu aktivieren und um zumindest teilweise durch Implantation hervorgerufene Schäden in den Drain- und Source-Gebieten 115 zu rekristallisieren. Anschließend wird eine geeignete Prozesssequenz zur Herstellung der Metallsilizidgebiete 116 und 117 ausgeführt. Beispielsweise können ein oder mehrere geeignete hochschmelzende Metalle abgeschieden und eine entsprechend chemische Reaktion durch eine geeignet gestaltete Wärmebehandlung in Gang gesetzt werden. Z. B. können Kobaltsilizid, Nickelsilizid und dergleichen in den Gebieten 116 und 117 gebildet werden, wobei abhängig von der Prozessstrategie zwei oder mehrerer unterschiedliche Metallsilizide in den entsprechenden Gebieten 117 gebildet werden können.
  • 1d zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Fertigungsstadium. Das Bauelement 100 umfasst eine Kontaktätzstoppschicht 124 mit einer inneren Spannung, die in das Kanalgebiet 114p des zweiten Transistors 110p übertragen wird, um die durch die Abstandshalterstruktur 118 in dem zweiten Transistor 110p erzeugte mechanische Spannung zu kompensieren oder zumindest zu reduzieren. Der Einfachheit halber wird die Kontaktätzstoppschicht 124 auch als eine zweite Kontaktätzstoppschicht bezeichnet, wohingegen eine erste Kontaktätzstoppschicht noch über dem ersten Transistor 110 zu bilden ist. Wie zuvor mit Bezug zur Abstandshalterstruktur 118 erläutert ist, ist Siliziumnitrid ein geeignetes Material für die zweite Kontaktätzstoppschicht 124, da dieses mit kompressiver Spannung oder Zugspannung in Abhängigkeit der ausgewählten Prozessparameter abgeschieden werden kann. In der gezeigten Ausführungsform ist die zweite Kontaktätzstoppschicht 124 so ausgebildet, dass diese eine hohe kompressive Spannung aufweist, deren Größe in einer anschaulichen Ausführungsform größer sein kann als ein entsprechender Betrag der Zugspannung der Abstandshalterstruktur 118. Unabhängig von dem Betrag der Spannung der Schicht 124 wird ein merklicher Beitrag zur Gesamtverformung 123 in dem Kanalgebiet 114p des zweiten Transistors 114p geleistet, wodurch das Gesamtverhalten des Transistors 110p deutlich verbessert wird. In einigen anschaulichen Ausführungsformen kann die Größe der inneren Spannung der Schicht 124 so gewählt werden, dass die entsprechende Spannung der Abstandshalterstruktur 118 überkompensiert werden kann, d. h. die resultierende Verformung 123 in dem Kanalgebiet 114p kann höher sein im Vergleich zu einem identischen Bauelement 110p, in welchem als die einzige Verformung hervorrufende Quelle die eingebettete verformte Halbleiterschicht 113 vorgesehen ist. D. h., die Wirkung der Kontaktätzstoppschicht 124 auf die Verformung 123 ist höher als die entsprechende Auswirkung der Abstandshalterstruktur 118. In einer anschaulichen Ausführungsform kann eine Beschichtung 125 vorgesehen werden, die eine hohe Ätzselektivität in Bezug auf die Schicht 124 besitzt, um damit als eine Ätzstoppschicht während eines nachfolgenden teilweisen Entfernens der Schicht 124 über dem ersten Transistorelement 110n zu dienen. Beispielsweise kann die Beschichtung 125 aus Siliziumdioxid aufgebaut sein. In anderen Ausführungsformen kann die Beschichtung 125 weggelassen werden, wenn eine Beschädigung des ersten Transistorelements 110n während des nachfolgenden Ätzprozesses als tolerierbar erachtet wird. Ferner ist eine Ätzmaske 126 über dem Bauelement 100 so gebildet, dass das zweite Transistorelement 110p abgedeckt wird, während der erste Transistor 110n freigelegt ist.
  • Wie zuvor erläutert ist, können die Schichten 124 und 125, falls diese vorgesehen sind, auf der Grundlage gut etablierter Abscheideverfahren gebildet werden, wobei während der Abscheidung der zweiten Kontaktätzstoppschicht 124 die Prozessparameter so festgelegt werden, dass die erforderliche interne Spannung erreicht wird. Beispielsweise kann während des Abscheidens von Siliziumnitrid mittels plasmaunterstützter CVD der Grad an Ionenbeschuss so gesteuert werden, dass eine hohe kompressive Spannung oder eine hohe Zugspannung in Abhängigkeit von den Prozesserfordernissen erreicht wird. Danach wird ein selektiver Ätzprozess ausgeführt, um einen Teil der Kontaktätzstoppschicht 124 über dem ersten Transistorelement 110n zu entfernen, wobei die optionale Beschichtung 125 als eine Ätzstoppschicht dienen kann, wodurch eine Beschädigung vermieden oder zumindest teilweise reduziert werden kann, die ansonsten die entsprechenden Metallsilizidgebiete 116 und 117 des ersten Transistors 110n beeinflussen kann.
  • 1e zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Fertigungsstadium. Eine erste Kontaktätzstoppschicht 127 ist über dem ersten und dem zweiten Transistor 110n, 110p ausgebildet, wobei in einer anschaulichen Ausführungsform eine weitere Beschichtung 129 über dem ersten Transistor 110n und auf dem nicht entfernten Teil der zweiten Kontaktätzstoppschicht 124 gebildet ist. Die Beschichtung 129 kann auch eine hohe Ätzselektivität in Bezug auf das Material der ersten Kontaktätzstoppschicht 127 aufweisen, oder in anderen Ausführungsformen kann die Beschichtung 129 eine Ätzindikatorschicht repräsentieren, die während eines nachfolgenden Ätzprozesses 130 zum Entfernen eines Teils der ersten Kontaktätzstoppschicht 127 über dem zweiten Transistorelement 110p auf der Grundlage einer entsprechenden Ätzmaske 128 verwendet wird. Die erste Kontaktätzstoppschicht 127 weist eine innere Spannung entsprechend einer ersten Art an mechanischer Spannung auf, wie sie auch in der Abstandshalterstruktur 118 vorgesehen ist, wodurch die Gesamtwirkung auf die Verformung 122 in den Kanalgebiet 114 des ersten Transistors 110n erhöht wird. Somit kann im Falle einer Zugspannung für die Abstandshalterstruktur 118 die Schicht 127 so gebildet werden, dass diese ebenso eine Zugspannung einer spezifizierten Größe aufweist. Z. B. kann die Schicht 127 in Form einer Siliziumnitridschicht mit Zugspannung vorgesehen werden. Somit wird im Vergleich zu den in 1c gezeigten Bauelement die Zugverformung 122 deutlich erhöht, wodurch die Elektronenbeweglichkeit und damit das elektrische Verhalten des ersten Transistors 110n weiter verbessert wird. Da die Schicht 127 über dem zweiten Transistor 110p entfernt ist, kann eine Auswirkung auf die entsprechende Verformung 123 in dem entsprechenden Kanalgebiet 114p vermieden oder reduziert werden, so dass die erhöhte Löcherbeweglichkeit, die durch die eingebettete verformte Halbleiterschicht 113 und die innere Spannung der zweiten Kontaktätzstoppschicht 124, die eine Zugspannung der Abstandshalterstruktur 118 kompensiert oder überkompensiert, weiterhin beibehalten wird. Nach dem Entfernen des freiliegenden Bereichs der ersten Kontaktätzstoppschicht 127 wird die weitere Bearbeitung fortgesetzt, indem ein entsprechendes Zwischenschichtdielektrikum (nicht gezeigt) abgeschieden wird, woran sich das Herstellen entsprechender Kontaktöffnungen anschließt, wobei die erste und die zweite Kontaktätzstoppschicht 127, 124 als Ätzstopp dienen, wie dies im Stand der Technik bekannt ist. Danach werden weitere nachgeordnete Prozesse, d. h. Fertigungsprozesse zur Herstellung einer oder mehrerer Metallisierungsschichten, ausgeführt.
  • Somit umfasst das Halbleiterbauelement 100 den ersten Transistor 110n, der die hochverspannte Abstandshalterstruktur 118 und auch die erste Kontaktätzstoppschicht 127 enthält, die in Kombination eine effiziente Spannungsübertragung in das entsprechende Kanalgebiet 114n zur Erzeugung der erhöhten Verformung 122 darin ermöglichen. Folglich enthält der erste Transistor 110n mehrere Spannungsquellen in Form der Abstandshalterstruktur 118, die auf der Grundlage von Abscheideparametern und der entsprechenden Abstandshalterbreite eingestellt werden kann. Des weiteren repräsentiert die verspannte Kontaktätzstoppschicht 127 eine weitere Spannungsquelle, die in Abhängigkeit der angewendeten Technologie skaliert werden kann, d. h. abhängig von dem Abstand zwischen benachbarten Transistorelementen, während die Größe und die Art der Spannung effizient durch eine geeignete Auswahl von Prozessparameter eingestellt werden kann.
  • Andererseits weist das Bauelement 100 den zweiten Transistor 110p auf, der die eingebettete verformte Halbleiterschicht 113 als eine skalierbare Spannungsquelle enthält, wobei die Größe der Verformung 123, die in dem Kanalgebiet 114p hervorgerufen wird, auf der Grundlage der Art des verwendeten Halbleitermaterials, beispielsweise der Germaniumkonzentration, wenn eine Si/Ge-Schicht betrachtet wird, und auch auf der Grundlage der Füllhöhe, d. h. auf der Grundlage der Größe der entsprechenden Vertiefung (siehe 1b) eingestellt werden kann.
  • Die Tatsache, dass mehrere spannungsinduzierende Quellen für jede Transistorart vorgesehen sind, liefert die Möglichkeit, Produktspezifikationen im Wesentlichen ohne Umgestaltung einer vorgegebenen Schaltungsanordnung einzustellen, wobei gleichzeitig eine deutliche Leistungssteigerung erreicht wird.
  • Mit Bezug zu 1f bis 1i werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen die Spannungsübertragung über die erste und die zweite Kontaktätzstoppschicht 127 und 124 noch weiter verbessert wird, indem eine oder beide dieser Schichten direkt auf den entsprechenden Transistorelementen abgeschieden werden.
  • In 1f weist das Bauelement 100 zusätzlich zu den in 1c gezeigten Komponenten eine erste Beschichtung 131 auf, die direkt auf dem ersten und dem zweiten Transistor 110n, 110p gebildet ist. Der Begriff „direkt auf dem Transistor gebildet” soll die Situation beschreiben, dass die entsprechende Schicht mit den Metallsilizidgebieten 116 und 117 in Kontakt ist. Die erste Beschichtung 131 kann als eine verspannte Beschichtung, etwa eine Siliziumnitridbeschichtung mit einer spezifizierten Art an Spannung, gebildet werden. In dem gezeigten Beispiel besitzt die erste Beschichtung 131 eine erste Art an Spannung, um damit die Seitenwandabstandshalterstruktur 118 bei dem Erzeugen der gewünschten Verformung 122 in dem Kanalgebiet 114n des ersten Transistors 110n zu unterstützten. Wenn somit der Transistor 110n einen n-Kanaltransistor repräsentiert, kann die erste Beschichtung 131 eine Zugverformung aufweisen. Ferner ist eine zweite Beschichtung 132 auf der ersten Beschichtung 131 gebildet, wobei die erste und die zweite Beschichtung 131 und 132 ein hohes Maß an Ätzselektivität in Bezug auf ein spezifiziertes Ätzrezept aufweisen. Beispielsweise kann die zweite Beschichtung 132 aus Siliziumdioxid aufgebaut sein. Des weiteren ist eine Ätzmaske 133 über dem Bauelement 100 gebildet, um damit den ersten Transistor 110n abzudecken, während der zweite Transistor 110p freigelegt bleibt. Des weiteren unterliegt das Bauelement 100 einem Ätzprozess 134, während welchem der freigelegte Bereich der zweiten Beschichtung 132 entfernt und danach der freiliegende Bereich der Schicht 131 entfernt wird, wobei in dieser Herstellungsphase die Schichten 131 und 132 ein hohes Maß an Gleichförmigkeit auf Grund des Fehlens vorhergehender Ätzprozesse aufweisen, wodurch eine effiziente Entfernung der freigelegten Bereiche von dem zweiten Transistor 110p möglich ist, ohne dass eine übermäßige Schädigung in den entsprechenden Metallsilizidgebieten 116, 117 des zweiten Transistors 110p stattfindet.
  • 1g zeigt schematisch das Halbleiterbauelement 100 nach dem Entfernen der freigelegten Bereiche der ersten und der zweiten Beschichtung 131 und 132 und nach dem Bilden der zweiten Kontaktätzstoppschicht 124. Hinsichtlich der Eigenschaften der Kontaktätzstoppschicht 124 gelten die gleichen Kriterien, wie sie zuvor erläutert sind. Ferner ist eine Ätzmaske 135 vorgesehen, um damit den Bereich der Kontaktätzstoppschicht 124 über dem ersten Transistor 110n freizulegen.
  • 1h zeigt schematisch das Bauelement 100 nach dem Entfernen des freigelegten Bereichs der Schicht 124, wobei ein entsprechender Ätzprozess zuverlässig auf der zweiten Beschichtung 132 anhält, wie dies auch zuvor mit Bezug zu der Beschichtung 125 beschrieben ist. Ferner kann eine dritte Beschichtung 136 über dem ersten Transistor 110n und auf dem verbleibenden Bereich der zweiten Kontaktätzstoppschicht 124 gebildet sein. Beispielsweise kann die dritte Beschichtung 136 aus Siliziumdioxid aufgebaut sein. Danach wird eine weitere Ätzmaske 137 gebildet, um damit den ersten Transistor 100n freizulegen, während der zweite Transistor 110p abgedeckt wird. Das Bauelement 100 unterliegt einem selektiven Ätzprozess 138, der gestaltet ist, um selektiv die freiliegenden Bereiche der zweiten und der dritten Beschichtung 132, 136 zu entfernen, während die verspannte Beschichtung 131 im Wesentlichen nicht angegriffen wird. Beispielsweise sind äußerst selektive Ätzprozesse für Siliziumdioxid in Bezug auf Siliziumnitrid im Stand der Technik gut bekannt. Nach dem Entfernen der freiliegenden Bereiche der Beschichtungen 132, 136 wird die Maske 137 entfernt und die erste Kontaktätzstoppschicht 127 kann in gleicher Weise abgeschieden werden, wie dies zuvor beschrieben ist.
  • 1i zeigt schematisch das Halbleiterbauelement 100 nach der Bildung der ersten Kontaktätzstoppschicht 127, die die gleiche Art an Spannung wie die erste Beschichtung 131 aufweist. Ferner kann die erste Kontaktätzstoppschicht 127 über dem zweiten Transistor 110p entfernt werden, wie dies auch zuvor beschrieben ist. Folglich können beide verformungsinduzierenden Schichten 127 und 124 direkt auf den entsprechenden Transistorelementen 110n, 110p gebildet sein. Somit kann der entsprechende spannungsübertragende Mechanismus deutlich verbessert werden.
  • Mit Bezug zu den 2a bis 2c werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung beschrieben, wobei eine verbesserte Prozessgleichförmigkeit erreicht werden kann, indem ein entsprechender Hohlraumätzprozess und ein nachfolgender epitaktischer Wachstumsprozess symmetrisch in Bezug auf unterschiedliche Transistorarten ausgeführt werden.
  • 2a zeigt schematisch ein Halbleiterbauelement 200, das im Wesentlichen den gleichen Aufbau wie das Bauelement 100 aufweisen kann, wie es in 1a gezeigt ist, mit Ausnahme einer fehlenden Hartmaske. Somit werden die gleichen Komponenten durch die gleichen Bezugszeichen gekennzeichnet, mit Ausnahme einer führenden „2” anstelle einer führenden „1”. Im Hinblick auf diese Komponenten und deren Herstellung gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu 1a erläutert sind. Folglich sind die Gateelektrode 205 des ersten und des zweiten Transistors 210n, 210p durch die entsprechenden Deckschichten 207 und die Abstandselemente 208 eingekapselt. Bekanntlich können viele Prozesse, etwa Ätzprozesse, Abscheideprozesse, und dergleichen eine mehr oder weniger ausgeprägte Abhängigkeit von der Musterdichte aufweisen, was auch als „Beladungs- oder Mikrobeladungs”-Effekt bezeichnet wird, wenn ein Ätzprozess betrachtet wird. Somit kann in dieser Ausführungsform ein bessere Gleichförmigkeit des Ätzprozesses 211 erreicht werden, indem der Ätzprozess 211 auch an dem ersten Transistor 210n ausgeführt wird, anstatt dass eine entsprechende Vertiefung 112 lediglich benachbart zu dem zweiten Transistor 210p gebildet wird. Da der Ätzprozess 211 im Wesentlichen auf der Grundlage der Ätzzeit gesteuert wird, kann eine verbesserte substratüberspannende Gleichförmigkeit auch zu einer verbesserten Gleichförmigkeit der entsprechenden Vertiefungen führen, wodurch eine verbesserte Prozesssteuerung und Gleichförmigkeit des Leistungsverhaltens des Bauelements 200 erreicht wird.
  • 2b zeigt schematisch das Halbleiterbauelement 200 nach dem Ende des Ätzprozesses 211. Folglich sind entsprechende Vertiefungen 212 benachbart zu dem ersten und dem zweiten Transistor 210n, 210p gebildet. Anschließend wird das Bauelement 200 für einen nachfolgenden epitaktischen Wachstumsprozess vorbereitet und es können geeignete gut etablierte Reinigungsprozesse ausgeführt werden, um Kontaminationsstoffe von freiliegenden Oberflächen der Vertiefungen 212 zu entfernen. Danach wird eine geeignete Abscheideatmosphäre auf der Grundlage gut etablierter Rezepte beispielsweise zum Abscheiden von Silizium/Germanium in äußerst selektiver Weise geschaffen. Ein selektiver epitaktischer Wachstumsprozess kann ebenso Beladungseffekte zeigen, die die lokale Wachstumsrate und auch die lokale Rate des Einbaus von Dotierstoffen modifizieren können, wenn gleichzeitig ein geeignetes Dotiermaterial zusammen mit dem Halbleitermaterial abgeschieden wird. Ebenso wie bei dem Ätzprozess 211 wird auf Grund des Fehlens einer epitaktischen Wachstumsmaske, wie sie beispielsweise in den zuvor beschriebenen Ausführungsformen vorgesehen ist, die Gleichförmigkeit des selektiven epitaktischen Wachstumsprozesses deutlich verbessert. Somit kann auch die Prozessgleichförmigkeit während des epitaktischen Wachstumsprozesses verbessert werden.
  • 2c zeigt schematisch das Bauelement 200 in einem weiter fortgeschrittenen Fertigungsstadium, nachdem der zuvor beschriebene epitaktische Wachstumsprozess beendet ist. Folglich sind die entsprechenden Vertiefungen 212 mit einem verformten Halbleitermaterial, etwa Silizium/Germanium 213 gefüllt oder überfüllt (nicht gezeigt). Ferner unterliegt das Bauelement 200 einer Behandlung 240 auf der Grundlage einer Maske 239, die den ersten Transistor 210n freilegt, während der zweite Transistor 210p abgedeckt ist. Die Behandlung 240, die einen Ionenbeschuss auf der Grundlage einer schweren inerten Gattung, etwa Xenon, und dergleichen repräsentieren kann, ist so gestaltet, dass ein gewisses Maß an Verformungsrelaxation erreicht wird. D. h., die verformte Schicht 213 kann in eine im Wesentlichen relaxierte Schicht 213a umgewandelt werden, um damit eine Spannungsübertragung in das entsprechende Kanalgebiet des ersten Transistors 210n im Wesentlichen zu vermeiden. Nach der Behandlung 240 und dem Entfernen der Maske 239 wird die weitere Bearbeitung fortgesetzt, wie dies auch mit Bezug zu den 1c bis 1i beschrieben ist. Folglich kann, wie zuvor erläutert ist, zusätzlich zu einer verbesserten Gleichförmigkeit des entsprechenden Hohlraumätzprozesses und des epitaktischen Wachstumsprozesses ein reduzierter Übergangswiderstand in dem ersten Transistor 210n erreicht werden, wenn Silizium/Germanium als das Material 213a vorgesehen ist. Folglich kann insbesondere bei teilweise verarmten SOI-Bauelemente eine erhöhte Leistungssteigerung erreicht werden.
  • Es gilt also: Die vorliegende Erfindung stellt eine Technik zur Herstellung unterschiedlicher Transistorarten, etwa PMOS- und NMOS-Transistoren bereit, wobei zwei oder mehr spannungsinduzierende Mechanismen für jede Transistorart vorgesehen sind, wodurch ein hohes Maß an Flexibilität beim Einstellen von produktspezifischen Eigenschaften geschaffen wird. Folglich kann der Aufwand beim Umgestalten eines Schaltungsplans deutlich reduziert werden, da bestehende Entwürfe effizient wieder verwendet werden können durch entsprechendes Anpassen eines entsprechenden verformungsinduzierenden Mechanismus. Beispielsweise kann in PMOS-Transistoren der äußerst effiziente verformungserzeugende Mechanismus einer eingebetteten verformten Silizium/Germaniumschicht vorteilhaft mit dem Bereitstellen einer kompressiv verspannten Kontaktätzstoppschicht kombiniert werden, die die hohe Zugspannung in de entsprechenden Abstandshalterstruktur kompensieren oder sogar überkompensieren kann, die daher so gestaltet werden kann, um das gewünschte Maß an Verformung in dem NMOS-Transistor hervorzurufen. Ferner kann die Verformung in dem NMOS-Transistor noch weiter verbessert werden, indem eine entsprechende Kontaktätzstoppschicht mit einer hohen Zugspannung vorgesehen wird. Des weiteren kann in einigen Ausführungsformen der Spannungsübertragungsmechanismus der entsprechenden Kontaktätzstoppschichten verbessert werden, indem diese Schichten direkt auf dem entsprechenden Transistorelement gebildet werden.

Claims (18)

  1. Halbleiterbauelement (100) mit: einem ersten Transistor (110n; 210n) einer ersten Leitfähigkeitsart, wobei der erste Transistor (110n; 210n) eine erste Gateelektrode (105; 205) mit einer ersten Abstandshalterstruktur (108; 118; 208) aufweist, die an Seitenwänden davon ausgebildet ist und die eine erste Art an hoher mechanischer Spannung aufweist, die eine Art an Verformung im Kanalgebiet (114n) des ersten Transistors (110n; 210n) bewirkt; einem zweiten Transistor (110p; 210p) einer zweiten Leitfähigkeitsart, wobei der zweite Transistor (110p; 210p) eine zweite Gateelektrode (105; 205) mit einer zweiten Abstandshalterstruktur (108; 118; 208) aufweist, die an deren Seitenwänden ausgebildet ist und die erste Art an hoher mechanischer Spannung aufweist, wobei der zweite Transistor (110p; 210p) ferner ein verformtes Halbleitergebiet in einem Drain- und Sourcegebiet des zweiten Transistors (110p; 210p) aufweist, wobei das verformte Halbleitergebiet ein Material mit einer unterschiedlichen Gitterkonstante im Vergleich zu dem umgebenden Halbleitermaterial aufweist, um eine Art an Verformung im Kanalgebiet (114p) des zweiten Transistors (110p; 210p) zu bewirken, wobei die mechanische Spannung, die in dem Kanalgebiet (114p) des zweiten Transistors (110p; 210p) verursacht wird, reduziert wird durch die mechanische Spannung, die von der zweiten Abstandshalterstruktur (108; 118; 208) in das Kanalgebiet (114p) des zweiten Transistors (110p; 210p) übertragen wird; einer ersten verspannten Kontaktätzstoppschicht (127), die über dem ersten Transistor (110n; 210n) ausgebildet ist und die erste Art an mechanischer Spannung aufweist; und einer zweiten verspannten Kontaktätzstoppschicht (124), die über dem zweiten Transistor (110p; 210p) gebildet ist und eine zweite Art mechanischer Spannung aufweist, die sich von der ersten Art unterscheidet.
  2. Halbleiterbauelement (100) nach Anspruch 1, wobei ein Betrag der zweiten Art an mechanischer Spannung in der zweiten Kontaktätzstoppschicht (124) größer ist als ein Betrag der ersten Art an mechanischer Spannung in der zweiten Abstandshalterstruktur (108; 118; 208).
  3. Halbleiterbauelement (100) nach Anspruch 1, wobei das verformte Halbleitergebiet Silizium und Germanium aufweist.
  4. Halbleiterbauelement (100) nach Anspruch 1, wobei die erste Art an mechanischer Spannung eine Zugspannung ist und wobei die zweite Art mechanischer Spannung eine Druckspannung ist.
  5. Halbleiterbauelement (100) nach Anspruch 1, wobei der erste Transistor (110n; 210n) einen n-Kanaltransistor und wobei der zweite Transistor (110p; 210p) einen p-Kanaltransistor repräsentiert.
  6. Halbleiterbauelement (100) nach Anspruch 1, wobei die zweite Kontaktätzstoppschicht (124) direkt auf der Abstandshalterstruktur (108; 118; 208) gebildet ist.
  7. Halbleiterbauelement (100) nach Anspruch 1, das ferner eine Ätzstoppschicht umfasst, die auf dem ersten und dem zweiten Transistor (110p; 210p) gebildet ist, wobei die erste und die zweite Kontaktätzstoppschicht (124) auf der Ätzstoppschicht gebildet sind.
  8. Halbleiterbauelement (100) nach Anspruch 1, das ferner eine vergrabene Isolierschicht (102) aufweist.
  9. Verfahren mit: Bilden einer ersten Gateelektrode (105; 205) eines ersten Transistors (110n; 210n) einer ersten Art und einer zweiten Gateelektrode (105; 205) eines zweiten Transistors (110p; 210p) einer zweiten Art; Bilden einer Vertiefung und einer verformten Halbleiterschicht in der Vertiefung, die benachbart zu der zweiten Gateelektrode (105; 205) gebildet ist; Bilden einer ersten Seitenwandabstandshalterstruktur (108; 118; 208) an der ersten Gateelektrode (105; 205) und einer zweiten Seitenwandabstandshalterstruktur (108; 118; 208) an der zweiten Gateelektrode (105; 205), wobei die erste und die zweite Seitenwandabstandshalterstruktur (108; 118; 208) eine erste Art an hoher mechanischer Spannung aufweisen, um eine Art an Verformung im Kanalgebiet (114n) des ersten Transistors (110n; 210n) zu bewirken, wobei die verformte Halbleiterschicht eine Art an Verformung im Kanalgebiet (114p) des zweiten Transistors (110p; 210p) bewirkt, wobei die mechanische Spannung, die in dem Kanalgebiet (114p) des zweiten Transistors (110p; 210p) verursacht wird, reduziert wird durch die mechanische Spannung, die von der zweiten Seitenwandabstandshalterstruktur (108; 118; 208) in das Kanalgebiet (114p) des zweiten Transistors (110p; 210p) übertragen wird; Bilden einer ersten Kontaktätzstoppschicht (127) über dem ersten Transistor (110n; 210n), wobei die erste Kontaktätzstoppschicht (127) die erste Art an mechanischer Spannung aufweist; und Bilden einer zweiten Kontaktätzstoppschicht (124) über dem zweiten Transistor (110p; 210p), wobei die zweite Kontaktätzstoppschicht (124) eine zweite Art an mechanischer Spannung aufweist, die sich von der ersten Art unterscheidet.
  10. Verfahren nach Anspruch 9, wobei Bilden der ersten und der zweiten Kontaktätzstoppschicht (124) umfasst: Bilden der ersten oder der zweiten Kontaktätzstoppschicht (124) über dem ersten und dem zweiten Transistor (110p; 210p), selektives Entfernen eines Teils dieser ersten oder zweiten Kontaktätzstoppschicht (124) von dem ersten oder dem zweiten Transistor (110p; 210p) und Bilden der anderen dieser ersten oder zweiten Kontaktätzstoppschicht (124).
  11. Verfahren nach Anspruch 9, wobei Bilden der ersten und der zweiten Seitenwandabstandshalterstruktur (108; 118; 208) umfasst: Abscheiden einer ersten Abstandsschicht mit der ersten Art mechanischer Spannung und anisotropes Ätzen der ersten Abstandsschicht, um einen ersten Abstandshalter der ersten und der zweiten Seitenwandabstandshalterstruktur (108; 118; 208) zu bilden.
  12. Verfahren nach Anspruch 11, wobei Abscheiden der ersten Abstandsschicht umfasst: Einstellen eines oder mehrerer Abscheideparameter auf der Grundlage eines Sollwertes für einen ersten spezifizierten Betrag der ersten Art an mechanischer Spannung in dem ersten Abstandshalter.
  13. Verfahren nach Anspruch 11, wobei Bilden der ersten und der zweiten Seitenwandabstandshalterstruktur (108; 118; 208) umfasst: Abscheiden einer zweiten Abstandsschicht mit der ersten Art mechanischer Spannung und anisotropes Ätzen der zweiten Abstandsschicht, um einen zweiten Abstandshalter der ersten und zweiten Abstandshalterstruktur (108; 118; 208) zu bilden.
  14. Verfahren nach Anspruch 13, wobei Abscheiden der zweiten Abstandsschicht umfasst: Einstellen eines oder mehrerer Abscheideparameter auf der Grundlage eines Sollwertes für einen zweiten spezifizierten Betrag der ersten Art an mechanischer Spannung in dem zweiten Abstandshalter.
  15. Verfahren nach Anspruch 9, wobei Bilden der zweiten Kontaktätzstoppschicht (124) umfasst: Festlegen eines Betrags der zweiten Art an mechanischer Spannung so, dass zumindest die erste Art mechanischer Spannung in der zweiten Seitenwandabstandshalterstruktur kompensiert wird.
  16. Verfahren nach Anspruch 15, wobei die Größe der zweiten Art mechanischer Spannung der zweiten Kontaktätzstoppschicht (124) so festgelegt wird, dass die erste Art mechanischer Spannung in der zweiten Seitenwandabstandshalterstruktur (108; 118; 208) überkompensiert wird.
  17. Verfahren nach Anspruch 9, das ferner umfasst: Bilden einer Vertiefung benachbart zu der ersten Gateelektrode (105; 205) und Bilden der Halbleiterschicht gemeinsam in den Vertiefungen, die benachbart zu der ersten und der zweiten Gateelektrode (105; 205) angeordnet sind.
  18. Verfahren nach Anspruch 17, das ferner umfasst: Bilden einer Ätzstoppschicht über dem ersten und dem zweiten Transistor (110p; 210p) vor dem Bilden der ersten und der zweiten Kontaktätzstoppschicht (124) und Entfernen der Ätzstoppschicht zumindest über dem zweiten Transistor (110p; 210p) vor dem Bilden der zweiten Kontaktätzstoppschicht (124).
DE102005052054A 2005-10-31 2005-10-31 Halbleiterbauteil mit Transistoren mit verformten Kanalgebieten und Verfahren zu seiner Herstellung Active DE102005052054B4 (de)

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